JP6147520B2 - メモリシステム及びそれの書込み方法 - Google Patents

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Description

本発明はメモリシステム及びそれの書込み方法に関する。
本発明はスタティックランダムアクセスメモリ（ＳＲＡＭ）、同期式ランダムアクセスメモリ（ＤＲＡＭ）、フラッシュメモリ、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、スピントランスファートルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ（登録商標））等を含むメモリ集積回路を含むメモリシステムに情報を格納し、復旧技術に関連される。ここで、開示される発明の特徴は特にＳＴＴ−ＲＡＭ、ＭＲＡＭ、及びＲＲＡＭ（登録商標）のように確率論的な特性と相対的に高いエラー率を有するメモリに良く適用され得る。
半導体メモリ装置は電子システムでデータを格納するために幅広く使用されている。半導体メモリは大きく不揮発性メモリと揮発性メモリとに区分される。スタティックランダムアクセスメモリ（ＳＲＡＭ）や同期式ランダムアクセスメモリ（ＤＲＡＭ）のような揮発性メモリ装置は提供される電源が切られれば、格納されたデータを失う。しかし、フラッシュメモリ、ＥＰＲＯＭ、ＭＲＡＭのような不揮発性半導体メモリ装置は提供される電源が遮断された後にも格納された電荷を維持する。電源誤謬や停電のような状況にしたがってデータが消失されてはならない分野で不揮発性メモリがデータを格納するために使用される。
図１Ａ乃至図１ＤはスピントランスファートルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）セルを形成するために使用される磁気トンネル接合（以下、ＭＴＪ：ｍａｇｎｅｔｉｃ
ｔｕｎｎｅｌ ｊｕｎｃｔｉｏｎ）構造の断面を概略的に示す。図１Ａ乃至図１Ｄを参照すれば、ＭＴＪ１０は基準層１２、トンネル層１４、及び自由層１６を含む。基準層１２と自由層１６とは強磁性体層で形成し、反面トンネル層１４は非磁性層で形成され得る。基準層１２の磁化方向は製造工程で固定され、そのためＳＴＴ−ＲＡＭメモリ装置の動作の時には固定される。しかし、自由層１６の磁化方向はＭＴＪ構造へ流れる電流の大きさが要求される強さに到達すれば、変わられる。
図１Ａでは基準層１２と自由層１６とは同一の磁化方向、即ち、平行磁化状態を有することと示されている。図１Ｂでは、基準層１２と自由層１６は反対の磁化方向、即ち、反並行磁化状態を有することと示されている。図１Ｃで、基準層１２と自由層１６とは同一であるが（平行状態）、自由層１６とトンネル層１４との間に定義される面に垂直になる方向の磁化状態を示す。図１Ｄで、基準層１２と自由層１６は互に反対方向であるが（反並行状態）、自由層１６とトンネル層１４との間に定義される面に各々垂直方向の磁化状態を示す。
図１Ａ、図１Ｃで示された平行状態から図１Ｂ、図１Ｄに示された反並行状態にスイッチするために基準層１２の電圧ポテンシャルが自由層１６の電圧ポテンシャルより相対的に高くならなければならない。この電圧差はスピン分極電子が自由層１６から基準層１２へ流れるように誘導し、これらの角運動量を変化させ、結局自由層１６の磁化方向を反並行状態に変化させる。反並行状態から平行状態にスイッチするために、自由層１６の電圧ポテンシャルが基準層１２の電圧ポテンシャルより相対的に高くならなければならない。この電圧差がスピン分極電子が基準層１２から自由層１６へ流れるように誘導し、これらの角運動量を変化させ、結局自由層１６の磁化方向を平行状態に変化させる。
平行状態から非平行状態に、又はその反対にスイッチするために、ＭＴＪ１０へ印加される電圧とＭＴＪ１０を流れる電流の大きさとは各々の閾値の対より大きくなければならない。スイッチングが発生するための閾値電圧を超過する電圧は、ここでスイッチング電圧Ｖｃと称する。同様に、スイッチングが発生するための閾値電流を超過する電流は、ここでスイッチング電流Ｉｃと称する。
広く公知されたように、自由層１６と基準層１２とが同一の磁化方向（即ち、平行状態）を有する場合、ＭＴＪ１０は相対的に低い抵抗を有する。反対に、自由層１６と基準層１２とが反対の磁化方向（即ち、反並行状態）を有する場合、ＭＴＪ１０は相対的に大きい抵抗を有する。このような抵抗値の差異はＭＴＪ１０がメモリ格納装置として動作する能力を提供する。このようなＭＴＪ１０の物理的な特性によって、ＭＴＪ１０の磁化状態を平行状態から反並行状態に変化させるために要求される臨界電流は、ＭＴＪ１０の磁化状態を反並行状態から平行状態に変化させるために要求される臨界電流より一般的に大きい。
図２ＡはＳＴＴ−ＭＲＡＭ形態のメモリセルで可変抵抗を構成する磁気トンネル接合１０、ＭＴＪとＳＴＴ−ＭＲＡＭセル３０を構成する選択トランジスター２０とを示す。ＭＴＪ１０は基準又は固定層１２、自由層１６、及び固定層１２と自由層１６との間に形成されるトンネル層１４を含む。トランジスター２０は高電流駆動が可能であり、低い閾値電圧、ＰＭＯＳトランジスターより相対的に小さい面積を有するＮＭＯＳトランジスターであり得る。ＭＲＡＭ３０に‘１’を書き込むための電流は‘０’を書き込むための電流と異なり得る。このような２つの書込み条件の差異による電流方向の対称性はトランジスター２０のゲート−ソース電圧の非対称性に起因する。
以下ではＭＲＡＭセルは該当ＭＴＪの自由層と基準層とが平行状態Ｐである場合、即ち低抵抗状態のＭＴＪを論理‘０’に定義する。反対に、ＭＲＡＭセルは該当ＭＴＪの自由層と基準層とが反並行状態ＡＰである場合、即ち高抵抗状態のＭＴＪを論理‘１’に定義する。他の実施形態で、ＭＲＡＭセルが反並行ＡＰ状態で論理‘０’に、そして平行状態Ｐで論理‘１’に定義され得ることは容易に理解できる。その上に、図２Ａで示したようにＭＴＪ１０の基準層が対応する選択トランジスターと隣接していることと看做す。
上から言及された内容によって、矢印３５方向（即ち、上側方向）へ流れる電流は該当ＭＴＪを（ｉ）平行状態Ｐから反並行状態ＡＰにスイッチするか、或いは（ｉｉ）以前に形成された反並行状態ＡＰを安定化させる。同様に、矢印４０方向（即ち、下側方向）へ流れる電流は該当ＭＴＪを（ｉ）反並行状態ＡＰから平行状態Ｐにスイッチするか、或いは（ｉｉ）以前に形成された平行状態Ｐを安定化させる。しかし、他の実施形態でこのような原則は逆になり得る。即ち、ＭＴＪの自由層が該当選択トランジスターに隣接することができる。このような実施形態（図示せず）では、矢印３５方向（即ち、上側方向）へ流れる電流は該当ＭＴＪを（ｉ）反並行状態ＡＰから平行状態Ｐにスイッチするか、或いは（ｉｉ）以前に形成された平行状態Ｐを安定化させる。同様に、矢印４０方向（即ち、下側方向）へ流れる電流は該当ＭＴＪを（ｉ）平行状態Ｐから反並行状態ＡＰにスイッチするか、或いは（ｉｉ）以前に形成された反並行状態ＡＰを安定化させる。
図２Ｂは格納されるデータにしたがって抵抗値が可変される格納媒体である図２Ａに図示されたＭＴＪ１０を簡略シンボルに示したＭＲＡＭ３０を示す。
ＭＴＪ１０をＡＰ状態からＰ状態に、又はＰ状態からＡＰ状態にスイッチするために要求される電圧は臨界スイッチング電圧Ｖｃ０を超過しなければならない。このスイッチング電圧Ｖｃ０に対応する電流を臨界電流又はスイッチング電流Ｉｃ０と称する。明かに示された臨界スイッチング電圧Ｖｃ０及びそれと関連された臨界スイッチング電流Ｉｃ０の大きさは多様な方式に定義され得る。例えば、特定時間以内にメモリセルの５０％のスイッチング確率に対応する値で選択され得る。言い換えれば、ＭＴＪ１０の設計及び／又は特定臨界スイッチング電圧Ｖｃ０及び／又はスイッチング電流Ｉｃ０条件でのスイッチング確率測定値に基づいて選択されるか、或いは決定され得る。
臨界スイッチング電流Ｉｃ０の閾値が充足されれば、メモリビットのスイッチング値は５０％の機会を有する（即ち、‘０’から‘１’に、又は‘１’から‘０’に）。期待信頼値標準を満足させるためのエラー率でスイッチングが発生するように保障するためにオーバードライブ電流が供給することもできる。このオーバードライブ電流、又はスイッチング電流Ｉｓｗは臨界スイッチング電流Ｉｃ０の１．３倍、１．５倍、２倍、又はその以上であり得る。例えば、もしＭＴＪを駆動する臨界スイッチング電流Ｉｃ０が２０ｎｓの書込みパルス幅で７μＡである場合、ＭＴＪの状態を信頼性あるようにスイッチするためのスイッチング電流Ｉｓｗは１１μＡ又はその以上であり得る。
一部の場合では、安全書込み電流（例えば、書込みエラー率が約１０ｅ−９未満である場合）は特定時間周期（例えば、１０ｎｓ）で約１．５乃至２倍の臨界スイッチング電流Ｉｃ０になり得る。メモリセルからビット値を読み出すためには相対的に安全読出し電流が提供され得る（例えば、読出しエラー率が約１０ｅ−９未満である場合）。即ち、安全読出し電流は臨界スイッチング電流Ｉｃ０の約０．２倍（２０％）であり得る。
他の例を通じて、もし臨界スイッチング電流Ｉｃ０が６μＡである場合、一般動作モードでの書込み電流は少なくとも１２μＡ、又は大略その程度より低く、一般モードでの読出し電流は１．２μＡより低くなり得る。このような方式に、一般書込み条件でメモリセルが適切にスイッチングする可能性は非常に高く、ある場合には概ね１００％に近くなる。類似に、一般読出し条件でメモリセルが意図しないようにスイッチングする可能性は非常に低く、概ね０％に近い。
一度ＡＰ状態にスイッチングされれば、印加電圧を除去してもＭＴＪ１０の状態には影響を及ばない。同様に、一般的な動作モードで、ＡＰ状態からＰ状態にスイッチングするために最小限の負電圧の臨界スイッチング電圧Ｖｃ０が提供されてメモリセルに反対方向に流れる最小限の臨界スイッチング電流Ｉｃ０が流れるようにすることができる。一度Ｐ状態にスイッチングされれば、印加電圧を除去してもＭＴＪ１０の状態には影響を及ばない。
言い換えれば、ＭＴＪ１０は‘０’を書き込むために反並行状態（即ち、高抵抗状態、又は論理‘１’状態）から平行状態（即ち、低抵抗状態又は論理‘０’状態）にスイッチングすることができる。ＭＴＪ１０が最初論理‘１’又は反並行状態に存在する場合、一般動作モードで‘０’を格納するために、トランジスター２０へ矢印４０方向の最小臨界スイッチング電流Ｉｃ０以上の電流が流れなければならない。このために、トランジスター２０のソースノード（又はソースラインＳＬが抵抗性経路（図示せず）を通じて接地ポテンシャルに連結され、正電圧がトランジスター２０のゲートノード（ワードラインＷＬ）へ提供され、正電圧がトランジスター２０のドレーンノード（ビットラインＢＬ）に連結される。
上述したように、論理‘１’を格納するためにＭＴＪ１０は平行状態で反並行状態にスイッチングされ得る。ＭＴＪ１０が最初論理‘０’又は平行状態Ｐに存在する場合、一般動作モードで‘１’を格納するために、トランジスター２０へ矢印３５方向の最小臨界スイッチング電流Ｉｃ０以上の電流が流れなければならない。このために、トランジスター２０のソースノード（又はソースラインＳＬ）抵抗性経路（図示せず）を通じて正電圧が提供され、トランジスター２０のゲートノード（ワードラインＷＬ）に正電圧が提供され、トランジスター２０のドレーンノード（ビットラインＢＬ）は抵抗性経路（図示せず）を通じて接地ポテンシャルに連結される。
図３は多様な書込みサイクルの間のＭＴＪ状態（又はそれの抵抗）の変化を示す。平行状態（Ｐ、低抵抗状態）から反並行状態（ＡＰ、又は高抵抗状態）に遷移するために最小限臨界スイッチング電圧Ｖｃ０又はその以上の正電圧が印加される。一度ＡＰ状態にスイッチングされれば、印加電圧を除去してもＭＴＪの状態には影響を及ばない。同様に、反並行状態（ＡＰ、高抵抗状態）から平行状態（Ｐ、又は低抵抗状態）に遷移するために臨界スイッチング電圧Ｖｃ０より低い負電圧が印加される。一度Ｐ状態にスイッチングされれば、印加電圧を除去してもＭＴＪ１０の状態には影響を及ばない。反並行状態に存在するＭＴＪの抵抗はＲｈｉｇｈに対応する。平行状態Ｐに存在するＭＴＪの抵抗はＲｌｏｗに対応する。
図４Ａは反並行状態（ＡＰ、即ち、高抵抗又は論理‘１’状態）から平行状態（Ｐ、即ち、低抵抗又は論理‘０’状態）にプログラムされるＭＴＪ１０を示す。この図面で、ＭＴＪ１０は最初論理‘１’又は反並行状態であることと仮定する。上述したように、‘０’を格納するために最小限臨界スイッチング電流Ｉｃ０より大きい電流Ｉｓｗがトランジスター２０で矢印４０方向に流れなければならない。このために、トランジスター２０のソースノード（又はソースラインＳＬ）が抵抗性経路（図示せず）を通じて接地ポテンシャルに連結され、正電圧ＶＰＰがトランジスター２０のゲートノード（ワードラインＷＬ）へ提供され、正電圧ＶＣＣがトランジスター２０のドレーンノード（ビットラインＢＬ）に連結される。
図５は図４Ａ、図４Ｂに示されたＭＴＪ１０のような一般的なＭＴＪで論理‘０’の書込み動作区間（略、２５ｎｓと３５ｎｓとの間）と、論理‘１’書込み動作区間（略、４５ｎｓと５５ｎｓとの間）でのワードラインＷＬ、ソースラインＳＬ、ソースノードＳＮ、及びビットラインＢＬの電圧レベルを示すタイミング図である。供給電圧ＶＣＣは約１．８Ｖであると仮定する。ワードライン信号ＷＬと列選択信号ＣＳとは示したように３．０Ｖのプログラム電圧レベルまでブースティングされる。‘０’の書込み動作の間に、ビットラインＢＬ、ソースラインＳＬ、及びソースノードＳＮのノード電圧は示したように各々約１．４３Ｖ、０．３４Ｖ、及び０．８８Ｖに設定される。‘１’の書込み動作の間に、ビットラインＢＬ、ソースラインＳＬ、及びソースノードＳＮのノード電圧は示したように各々約０．２３Ｖ、１．４３Ｖ、及び０．８４Ｖに設定される。たとえ示されずが、例示的なコンピューターシミュレーションのために、ＭＴＪへ流れる電流は‘０’書込み動作では１２１μＡ、‘１’書込み動作では９９．２μＡが流れる。
図４Ｂは論理‘１’を格納する時、平行状態Ｐから反並行状態ＡＰにプログラムされるＭＴＪ１０を示す。この図面で、ＭＴＪ１０は最初論理‘０’又は平行状態であることと仮定する。論理‘１’を格納するために、トランジスター２０へ矢印３５方向の最小臨界スイッチング電流Ｉｃ０以上の電流が流れなければならない。このために、トランジスター２０のソースラインＳＬには抵抗性経路（図示せず）を通じて電圧ＶＣＣが提供され、ワードラインＷＬノードに電圧ＶＰＰが、及びビットラインＢＬは抵抗性経路（図示せず）を通じて接地ポテンシャルが連結される。結果的に論理‘１’の書込み動作の間に、トランジスター２０のゲート−ソース電圧はＶＷＬ−ＶＳＮに設定され、トランジスター２０のドレーン−ソース電圧はＶＳＬ−ＶＳＮに設定される。このＳＴＴ−ＲＡＭタイプのメモリセルは優れた不揮発性メモリソリューションを提供することができる。
残念ながら、ＳＴＴ−ＲＡＭ又は他の形態のメモリチップで製造工程やその他の欠陥によって、メモリチップの全てメモリセルが適切に動作することはできない。メモリ復旧（ｍｅｍｏｒｙ ｒｅｐａｉｒ）工程で、メモリチップはテストされ、フェイルメモリ素子はリダンダントメモリ素子に代替される。レーザー復旧工程で、メモリ復旧は一般的に第１番目のウエハー分類テストの以後に遂行される。レーザーを通じて結合が存在するメモリ素子を非活性化させるためにメモリヒューズバンク（ｍｅｍｏｒｙ ｆｕｓｅ ｂａｎｋｓ）を切断し、これらをリダンダント素子に代替する。メモリリペアは最終使用者では遂行されない。
メモリアクセス、保安データストレージ、データ検証及び復旧、データテスティング、メモリリペア等を提供するための多様なメモリシステムが提案されている。例えば、このようなシステムは特許文献１乃至特許文献８に開示され、これらのような特許文献は本発明のレファレンスに包含される。
ＰＣＲＡＭ、ＭＲＡＭ、及びＲＲＡＭ（登録商標）ディバイスのような相対的に高いエラー率と確率モデル傾向を有するメモリ特性を有するので、従来の技術ではメモリ欠陥を検出し、解決することは適切ではない。この分野では、メモリシステムに対する総合的な診断と復旧ソリューションを提供することが難しいか、或いは不可能である。ここに開示される発明の概念はこのような従来技術の限界を言及している。
米国特許第６、６５７、９１４号公報 米国特許第６、７５４、８６６号公報 米国特許第７、３６５、５５７号公報 米国特許第７、４６６、１６０号公報 米国特許第７、４６６、６０３号公報 米国特許第７、６７３、１９３号公報 米国特許第７、７６８、８４７号公報 米国特許第７、７７９、３１１号公報
本発明の目的は動作性能が向上されたメモリシステムを提供することにある。
本発明の実施形態によるスマートメモリシステムは、少なくとも１つのアレイを有するメモリと、メモリプロセッサーと、読出し及び書込み動作の成功或いは失敗の検証を提供するために前記少なくとも１つのアレイ及び前記メモリプロセッサーの間に非同期ハンドシェーキングインターフェイスを提供するように具現された共通メモリバスと、エラーを禁止するメモリ位置に関連された前記メモリプロセッサーからアドレス情報を受信するように具現された不揮発性エラーリテンションメモリと、を含み、前記メモリプロセッサーは前記不揮発性エラーリテンションメモリに格納されたアドレスのメモリ位置で少なくとも１つのエラー訂正を処理するように具現される。
実施形態において、少なくとも１つの読出し信号或いは書込み信号を受信するように具現された制御ロジックと、メモリアドレスを受信するように具現されたアドレスラインと、をさらに含み、前記制御ロジックは前記メモリアドレスに応答して応答信号の論理状態の第１変異を惹起するように具現される。
実施形態において、前記制御ロジックは前記メモリアドレスで成功した読出し動作或いは成功した書込み動作に応答して前記応答信号の前記論理状態の第２変異を惹起するように具現される。
実施形態において、前記応答信号の前記論理状態の前記第１変異はハイ状態でロー状態であり、前記応答信号の前記論理状態の前記第２変異はロー状態でハイ状態である。
実施形態において、エラーを禁止する前記メモリ位置に関連された前記アドレス情報を臨時的に格納するように具現された書込みエラーアドレスタッグバッファをさらに含み、前記不揮発性エラーリテンションメモリは前記制御プロセッサーの制御下で前記共通メモリバスを通じて前記書込みエラーアドレスタッグバッファからエラーを禁止する前記メモリ位置に関連された前記アドレス情報を受信するように具現される。
実施形態において、前記不揮発性エラーリテンションメモリはエラーを禁止する前記メモリ位置に関連された前記アドレス情報をテーブルに蓄積及び格納するように具現される。
実施形態において、前記不揮発性エラーリテンションメモリはエラーを禁止する前記メモリ位置に関連された前記アドレス情報に連関されたエラー種類を蓄積及び格納するように具現される。
実施形態において、前記メモリコントローラは前記不揮発性エラーリテンションメモリに格納された前記テーブルからフェイル位置をリコールするように、そして前記不揮発性エラーリテンションメモリに格納された連関されたエラー種類に基づいて治癒動作を遂行するように具現される。
本発明の実施形態によるメモリシステムのメモリアレイにデータを書き込む方法は、入力バッファデータ−インラッチに第１データをラッチする段階と、アドレスバッファ及びラッチにメモリアドレスをラッチする段階と、プリデコーダーに前記ラッチされたメモリアドレスをパスする段階と、前記プリデコーダーによってロー及びカラムデコーダーのための入力バスを駆動する段階と、前記ロー及びカラムデコーダーによって前記メモリアドレスに対応する前記メモリアレイでワードライン及びカラムを選択する段階と、前記メモリアドレスに対応する位置で前記メモリアレイに前記第１データを書き込む段階と、前記メモリアドレスに対応する前記位置から第２データを読み出すために前記同一のメモリアドレスでヒドン読出し動作を遂行する段階と、前記入力バッファデータ−インラッチに格納された前記第１データと前記メモリアドレスに対応する前記位置から読み出された前記第２データを比較する段階と、を含む。
実施形態において、前記ヒドン読出し動作は分離読出し命令無しで前記書込み動作の一部として前記メモリアドレスに対応する前記位置から前記第２データを自動的に読み出す段階を含む。
実施形態において、前記第１データが前記第２データと同一である時、次の動作に進行され、前記第２データが前記第２データと同一でない時、前記メモリアドレスに連関されたメモリ位置がエラーを禁止することを指示するエラーフラッグを設定する段階をさらに含む。
実施形態において、前記第１データが前記第２データと同一でない時、前記メモリアドレスを前記アドレスバッファ及びラッチから書込みエラーアドレスタッグバッファへ伝送する段階と、前記メモリアドレスを前記書込みエラーアドレスタッグバッファに格納する段階と、をさらに含む。
実施形態において、不揮発性エラーリテンションメモリによって、エラーを禁止する前記メモリ位置に関連された前記メモリアドレスを前記書込みエラーアドレスタッグバッファから受信する段階と、前記不揮発性エラーリテンションメモリによって、前記エラーを禁止する前記メモリ位置に関連された前記メモリアドレスに連関されたフェイル位置を格納する段階と、前記不揮発性エラーリテンションメモリによって、前記エラーに連関されたエラー種類を格納する段階と、をさらに含む。
実施形態において、前記不揮発性エラーリテンションメモリの前記テーブルから前記フェイル位置をリコールする段階と、前記不揮発性エラーリテンションメモリに格納された前記連関されたエラー種類に基づいて治癒動作を遂行する段階と、をさらに含む。
実施形態において、前記第１データが前記第２データと同一でない時、前記第２データを反転する段階と、前記メモリアドレスに対応する前記位置で前記メモリアレイに前記反転された第２データを書き込む段階と、をさらに含む。
本発明の実施形態によるメモリシステムは、メモリアレイと、前記メモリアレイに連結され、プロセッサー−電圧−温度（ＰＶＴ）補償電圧発生器を有する電力管理者を含むスマートメモリコントローラと、前記メモリアレイに連関された複数のＭＯＳトランジスターと、を含み、前記ＰＶＴ補償電圧発生器は、読出し活性（ＥＮＲ）信号を発生し、安定的な読出し電流が前記複数のＭＯＳトランジスターを通じて流れるように前記ＥＮＲ信号の電圧レベルを制御し、そして温度変動のために補償する。
実施形態において、前記複数のＭＯＳトランジスター、前記ＰＶＴ補償電圧発生器から前記ＥＮＲ信号を受信するように具現される。
実施形態において、前記スマートメモリコントローラはコントローラ及びコンフィグレータをさらに含み、前記メモリシステムは使用者装置をさらに含む。
実施形態において、前記コントローラは前記メモリアレイ及び前記使用者装置の間の通信を監督するように具現される。
実施形態において、前記コンフィグレータはフィールド使用の間にエラーに基づいて使用可能であるアドレスを再構成するように提供される。
本発明の実施形態によるメモリシステムは、メモリアレイ及びメモリプロセッサーチップの間のハンドシェーキングインターフェイス機能を遂行することによって、動作性能の向上を図られる。
平行磁化状態に対応するスピン伝達トルクＭＲＡＭセルの磁気トンネル接合構造の断面を概略的に示す断面図である。 反並行磁化状態に対応する図１Ａの磁気トンネル接合構造の断面を概略的に示す断面図である。 平行磁化状態に対応するスピン伝達トルクＭＲＡＭセルの磁気トンネル接合構造の断面を概略的に示す断面図である。 反並行磁化状態に対応する図１Ｃの磁気トンネル接合構造の断面を概略的に示す断面図である。 選択トランジスターと連結される磁気トンネル接合の層を簡略に示す図面である。 図２Ａの選択トランジスターと連結される磁気トンネル接合の簡略な構造を示す図面である。 印加電圧によって抵抗が変化される図２Ａの磁気トンネル接合を示す図面である。 反並行状態で平行状態にスイッチングされることによってプログラムされる磁気トンネル接合の簡略に示す図面である。 平行状態で反並行状態にスイッチングされることによってプログラムされる磁気トンネル接合の簡略に示す図面である。 論理‘０’と論理‘１’書込み動作区間で複数の信号を示すタイミング図である。 本発明の実施形態によるメモリシステムを示すブロック図である。 図６Ａに図示されたことと類似なエラー検出及びアドレステーブル発生回路に対するブロック図である。 本発明の実施形態による書込み読出し回路に関連されたメモリシステムの一部分を例示的に示すブロック図である。 本発明の実施形態によるメモリシステムの書込みドライバー３００及び関連された回路を例示的に示すブロック図である。 メモリシステムの書込み方法を例示的に示す流れ図（４００）である。 本発明の実施形態によるメモリシステムの書込み方法に対する例示的な流れ図を示す。 本発明の実施形態によるメモリシステムの再作成方法を例示的に示すフローチャートである。 一般的なメモリシステムを概略的に示すブロック図である。 本発明の実施形態によるスマートメモリシステムを例示的に示すブロック図である。 本発明の実施形態による知能形メモリ及び論理インターフェイスを有するメモリシステムメモリコントローラを概略的に示すブロック図である。 本発明の実施形態によるスマートメモリシステムを結合する装置に対するブロック図である。 本発明の実施形態によるスマートメモリシステムを結合する装置に対するブロック図である。 本発明の実施形態によるテーブル及び命令テーブル各々アウトピンを例示的に示す図面である。 本発明の実施形態によるテーブル及び命令テーブル各々アウトピンを例示的に示す図面である。 本発明の実施形態による図１５Ａ及び図１５Ｂのテーブルと関連された動作をハンドシェーキング回路を利用する読出し／書込み動作をブロック図である。 本発明の実施形態による信号テーブルである。 本発明の実施形態による図１６Ａのテーブルと関連された応答信号を有する非同期式読出し動作を概略的に示すタイミング図である。 本発明の実施形態による信号テーブルである。 本発明の実施形態による図１７Ａのテーブルと関連された応答信号を有する非同期式書込み動作を概略的に示すタイミング図である。 メモリ制御回路の概略的なブロック及びロジックダイヤグラムである。 図１８Ａの回路で使用し発生された信号を示したタイミング図である。 図１６Ａ乃至図１７Ｂの読出し或いは書込み動作に使用され得る拡張可能である読出し／書込み構造を例示的に示す図面である。 メモリアレイ及び制御回路の概略的なダイヤグラムを提供する。 書込み確認回路の概略図である。 読出し追跡回路を例示的に示すブロック図である。 電流−電圧変換機及び増幅回路を示すブロック図である。 ＳＡＥタイミング追跡及び制御回路を概略的に示すブロック図である。 ＳＡＥタイミング追跡及び制御回路を概略的に示すブロック図である。 デジタル変換回路アナログを概略的に示す図面である。 本発明の実施形態による温度補償電圧発生回路２５０５を例示的に示すブロック図である。 図２５Ａの回路を含むシステムブロックを例示的に示す図面である。 本発明の実施形態によるシステム−イン−パッケージ（ｓｙｓｔｅｍ−ｉｎ−ｐａｃｋａｇｅ：ＳｉＰ）スマートメモリシステムを示すブロック図である。 本発明の実施形態によるシステム−イン−パッケージ（ｓｙｓｔｅｍ−ｉｎ−ｐａｃｋａｇｅ：ＳｉＰ）スマートメモリシステムを示すブロック図である。
以下では図面を参照して本発明の技術分野で通常の知識を有する者が容易に実施できる程度に本発明の内容を明確であり、詳細に記載する。
本発明の長所及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし、本発明は以下で開示される実施形態に限定されることではなく、互に異なる多様な形態に具現され得り、単なる本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇によって定義されるだけである。他の面で、以下で詳細に説明されずが、広く公知された方法、手続、要素、回路、ネットワーク等は不必要に又は曖昧に解釈されないようにするために詳細な説明は省略される。
第１及び／又は第２等の用語は多様な構成要素を説明するために使用されるが、前記構成要素は前記用語によって限定されない。これら用語は１つの構成要素を他の構成要素から区別する目的のみに使用される。例えば、本発明の概念にしたがう権利範囲から離脱されずに、第１構成要素は第２構成要素と称され得り、類似に第２構成要素は第１構成要素とも称され得る。
本明細書で使用した用語は単なる特定な実施形態を説明するために使用され、本発明を限定しようとする意図ではない。詳細な説明と請求項で使用した単数の表現は文脈の上に明確に異なるように意味しない限り、複数の表現を含む。本明細書で使用する用語‘及び／又は’は列挙される１つ又はその以上の項目の可能である全ての組合を言及又は包含するために使用されることは容易に理解できる。本明細書で、“包含”又は“有する”等の用語は実施された特徴、数字、段階、動作、構成要素、部分品又はこれらを組合したことが存在することを示すためのことであり、１つ又はその以上の他の特徴や数字、段階、動作、構成要素、部分品又はこれらを組合した物の存在又は付加可能性を予め排除しないこととして理解しなければならない。図面に示された要素と特徴はこのような必ずそれに限定されないことは容易に理解できる。
書込み動作の間に、メモリセルは同一であり、固定された条件でも任意の他の機会に任意の他の時間に遂行され得る。このような動作は工場テストの間に、スクリーンを通じて検出できる消耗メカニズムの結果ではなく、メモリセルの書込み特性にしたがう確率論的な現象に起因する。工場で遂行されるテスト及び復旧工程によって非確率論的な原因によって結合セルとして決定されたメモリセルは可用セル集合からセル。例えば、リダンダンシ動作で特定欠陥を有するメモリセルはオンチップリダンダントセルによって代替されることによってリペアされる。欠陥セルが復旧されないバッドチップは廃棄される。しかし、テストと復旧動作の以後にも残っている可用セル集合で相変わらずメモリチップの信頼性に影響を及ぶ確率的な動作を示すセルが存在する。
工場で行われるテストと復旧工程が完了されれば、チップは最終使用者へ伝達されてディバイスに装着される。チップが最終使用者による一般的な用途として使用される場合、メモリシステムは書込み速度が遅い欠陥セルの場合には可用アドレス空間で欠陥セルをマップアウトさせることのような基本的なフラッグ及び復旧動作を遂行できる。しかし、そのような基本的な動作は顧客システムの外部では制御されるか、或いは認知されることができない。
顧客システムに対するオンライン接続を有しない特定個体（ｅｎｔｉｔｙ）や個人の上述した不足な可視性及び接続は幅広く、より完全なメモリ動作、誤謬、復旧ソリューション提供を遮断する。設置されるメモリシステムの数は膨大であり、持続的に増加しているので、従来の診断及び復旧ソリューションの本質的な問題が逢着するようになることはあまりにも明確である。遠隔に確率論的なセル動作問題を正量化し、克服できる新しいソリューションが切なる実情である。
本発明の実施形態によれば、顧客位置に設置されたメモリシステムは遠隔のメモリテスター（例えば、伝統的に使用者に配送される以前に工場でメモリのテストが可能である自動テスト装備（ＡＴＥ：ａｕｔｏｍａｔｅｄ ｔｅｓｔ ｅｑｕｉｐｍｅｎｔ）によって接近可能である。ここに開示される本発明の特徴によれば、製品識別情報ＩＤのようなメモリ製品情報がメモリテスターや認証されたその他の個体や人に認識され得る。そして、製品特定テスターパターンと復旧ソリューションがそのような情報を使用してローカルメモリシステムに提供され得る。ローカルシステムでの制限されたテスト範囲によって妨害されなく、メモリシステムは数多くの遠隔ツールと資源に対する接近を獲得することができる。その他の例によれば、テストプログラムは顧客の使用パターンと環境とに基づいて最適化され得る。リダンダンシ分析と他の復旧ソリューションが顧客システムに提供されることもあり得る。
外部システムへの効率的及び効果的な接近を提供するために設計されたスマートメモリチップ（ＳｏＣ、ＭＣＭ、又はＳｉＰ）がクラウドへの接近を獲得するために使用され得る。また、スマートメモリコントローラを含むメモリチップがテストメモリクラウドへ直接接近することができる。テスト命令、メモリ命令、アドレス、データ、テスト機能、製品ＩＤ等がクラウドから、そしてクラウドへ符号化及び／又は復号化されて安全に伝達され得る。テスト命令又はメモリ命令はバッファリング及び／又は配列され得る。
符号化及び／又は復号化データはクラウドを含むインターネット（例えば、無線又はイーサーネットケーブル等）又は適切なネットワークを通じて安全に伝送又は受信され得る。該当テストサイト（例えば、メーンテスト道具、ローカル領域自動診断テストサイト、又はローカルアプリケーションエンジニア）がメモリシステムに情報を安全に伝送及び受信して、テストパターンとメモリ命令を通じて診断を遂行し、そして復旧ソリューションを適用することができる。
クラウド基盤データセンターは製品識別情報ＩＤとその他のメモリ特定情報を受信し、格納できる。製品識別情報ＩＤとその他のメモリ特定情報はダウンロードされる遠隔テスターがこの分野の製品（即ち、メモリタイプ、サイズ、明細、工程等）を識別し、適切なテストプログラムを選択するのに使用される。
テスト結果はデータセンターにアップロードされ得る。テスト結果は製造社のテストサイトでテストエンジニア、アプリケーションエンジニア、又は顧客等によって復旧され得る。したがって、データは、世界何処でも、何時でも認証された個体によって接近され得る。
図６Ａは本発明の実施形態によるメモリシステム１００を示すブロック図である。図６を参照すれば、メモリシステム１００はメモリアレイ１０２、ローデコーダー１１０、カラムデコーダー１２０、アドレス回路１３０、制御ロジック１４０、及び感知及び書込みドライバー１５０、ヒドン読出し比較セクション１６０、書込みエラーアドレスタッグメモリ１７０（或いは‘タッグメモリ’）、及びデータ入力出力セクション１８０を含む。
アドレス回路１３０はアドレスバッファとラッチ１３２及びプリデコーダー１３４をさらに含む。データ入出力（Ｉ／Ｏ）セクション１８０は入力バッファデータインラッチ１８２及びデータ−アウトラッチ出力バッファ１８４をさらに含む。
各々のメモリセルはデータビットを格納できる。メモリセル例えば、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＭＲＡＭ、ＳＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標）或いは技術によってメモリセルの他の種類であり得る。下では以前に説明したＳＴＴ−ＭＲＡＭセルを使用することとして説明する。
ローデコーダー１１０はプリデコーダー１３４によって駆動される入力バスによって決定されるワードラインの中でいずれか１つを選択及び駆動する。類似に、カラムデコーダー１２０はまたプリデコーダー１３４によって駆動される入力バスによって決定されるカラムの中で１つを選択及び駆動する。プリデコーダー１３４は、アドレスバッファ及びラッチ１３２からアドレスバス信号に応答し、制御ロジック１４０からアドレス（ＡＤＤＲ）活性信号１３５に応答するロー及びカラムデコーダー入力バスを駆動する。
アドレスバッファ及びラッチ１３２はアドレスバス（Ａ（Ｎ：０））から出力された信号に応答して動作し、ターゲットデータビットの位置に対応する外部のメモリシステムから入力されたＮ＋１アドレス信号をラッチすることができる。
制御ロジック１４０は命令バス（ＣＭＤ（ｍ：０））に対して外部のメモリシステムから信号を受信し、ヒドン読出し比較セクション１６０から出力されたエラーフラッグ１６５に応答して動作する。制御ロジック１４０はメモリシステムの動作を制御するのに使用される多様な信号を伝達する。例えば、このような信号は読出し書込み（Ｒ／Ｗ）制御信号１４２、データラッチ制御（ＤＱ制御）信号１１４、制御信号１４６を含む。ここで、読出し書込み（Ｒ／Ｗ）制御信号１４２は感知及び書込みドライバー１５０へ伝達され、データラッチ制御（ＤＱ制御）信号１４４はデータ入出力セクション１８０へ伝達され、制御信号１４６はエラーアドレスタッグメモリ１７０へ伝達される。
書込みエラーアドレスタッグメモリ１７０は、以下でさらに詳細に説明される制御ロジック１４０に応答し及びエラーフラッグ１６５に応答して両方向バス１７２を通じてアドレスバッファ及びラッチ１３２からアドレス信号を送受信する。
書込みエラーアドレスタッグメモリ１７０は確率問題が発生するメモリセルのアドレスを格納するので、メモリシステムの書込みサイクルの間に成功的な書込みを遂行することができない。書込みエラーアドレスタッグメモリ１７０に格納されているアドレスは、メモリシステムに入力された元のデータを適切に示すために論理的に変更することができるメモリで格納されたデータビットを示す。
実施形態において、書込みエラーアドレスタッグメモリ１７０は、不揮発性メモリ、ＦＩＦＯ、ＳＲＡＭ、或いはＤフリップフロップレジスターであり得る。書込みエラーアドレスタッグメモリ１７０のメモリセルはメモリアレイ１０２のメモリセルのような技術類型及び／或いはデザイン、或いは他の技術類型及び／或いはデザインで具現され得る。
書込みエラーアドレスタッグメモリ１７０に在るメモリの幅はアドレス信号の個数（即ち、Ｎ＋１）に対応することができる。書込みエラーアドレスタッグメモリ１７０に在るメモリの深さは再書込み動作のために要求されるエラー訂正可能ビットの個数に依存する。例えば、確率論な書込みエラー比率は平均的なメモリセルに対するそれより高い場合、書込みエラーアドレスタッグメモリ深さはエラー比率が小さいことより大きいことが選択され得る。
入力バッファデータインラッチ１８２は外部のメモリシステムから両方向バス（ＤＱ（ｘ：０））でデータを受信し、分離された両方向バスを通じてデータをヒドン読出し比較セクション１６０へ伝送する。ここで、ヒドン読出し比較セクション１６０は下でさらに詳しく説明される感知回路及び書込みドライバーの間に集積化され得る。データ−アウトラッチ出力バッファ１８４は感知及び書込みドライバー１５０から両方向バスでデータを入力及びラッチし、両方向バスＤＱ（ｘ：０）を通じてデータを外部のメモリシステムへ伝送する。
図６Ｂは図６Ａに示されたことと類似なエラー検出及びアドレステーブル発生回路に対するブロック図である。図６Ｂに図示されたエラー検出及びアドレステーブル発生回路は、図６Ａに図示された回路と異なりに、外部スマートメモリコントローラ１９０及び不揮発性メモリ（ＮＶＭ）プログラムメモリ１９５をさらに含む。スマートメモリコントローラ１９０はスマートメモリプロセッサー、メモリプロセッサー、或いはスマートコントローラと称され、このような用語は互に交換して使用され得る。ＮＶＭプログラムメモリ１９５は、ＦＩＦＯされ、書込みエラータッグメモリ１７０に追加され得る。ＮＶＭプログラムメモリ１９５は不揮発性エラーリテンションメモリと称され得る。
図６Ｂを参照すれば、スマートメモリコントローラ１９０はメモリコントローラ１９１、メモリコンフィグレータ１９２、電源管理者１９３を包含することができる。スマートメモリコントローラ１９０はメモリバス１９４を通じてスマートメモリ１００及びＮＶＭメモリ１９５と通信できる。このシステムはメモリシステムのフェイルを動的にモニターし、不揮発性メモリ（ＮＶＭ、１９６）でそれらを格納することによって、フェイル／エラー種類のようなフェイル位置を記録するように具現される。
特に、ＦＩＦＯ１７０に臨時的に格納された書込みエラーアドレスタッグ情報は、メモリコントローラ１９０の制御の下でメモリバス１９４を通じてＮＶＭプログラムメモリ１９５へ伝送され得る。ＮＶＭプログラムメモリ１９５はエラー種類を表に作ることのように、フェイルされたメモリアドレスのデータベース１９６を蓄積することができる。システムはＮＶＭテーブルからフェイル位置をリコールした後（例えば、ＲＥＣＡＬＬ １９８）、フェイル種類に基づいて適合な治癒動作（ｆｉｘ ｏｐｅｒａｔｉｏｎ）を遂行する。メモリコンフィグレータ１９３は訂正できないエラーを有するアドレス位置をマップアウト（ｍａｐ ｏｕｔ）させるために使用され得る。
データエラー１９７の種類と共に、タッグメモリ１７０及び／或いはＮＶＭプログラムメモリ１９５に格納されたフェイルされたメモリアドレスを活性化することによって、メモリコントローラ１９０はタッグ或いはＮＶＭプログラムメモリに接近するように具現され、そして指示されたエラーの種類に基づいてアドレス位置のための適合な治癒動作を遂行するように具現される。
このような治癒動作は、メモリ再書込み、フェイルメモリ位置を分離できるアドレス再構成、メモリ復旧動作、或いは他の適切な訂正プログラムを包含することができる。したがって、メモリモニターリング、リペア、訂正及び再割当は現在の発明概念の原理にしたがってスマートメモリコントローラによって遂行できる。ＥＣＣ、アンチヒューズリペア（ａｎｔｉ−ｆｕｓｅ ｒｅｐａｉｒ）、エラーマスキング、読出し−比較−書込み、弱いビットリフレッシュ、及び他のエラー訂正技術がデータ安定性を向上及びエラー速度を減らすためにスマートメモリシステムで具現され得る。
図７は本発明の実施形態による書込み読出し回路に関連されたメモリシステム１００の一部分２００を例示的に示すブロック図である。図７を参照すれば、回路２００はメモリアレイタイル（ＭＡＴ：ｍｅｍｏｒｙ ａｒｒａｙ ｔｉｌｅ）１０２、地域カラム選択回路（ＬＣＳ：ｌｏｃａｌ ｃｏｌｕｍｎ ｓｅｌｅｃｔ ｃｉｒｃｕｉｔ）１０４、感知及び書込みドライバー１５０、及びヒドン読出し(Ｈｉｄｄｅｎ ｒｅａｄ)比較セクション１６０を包含する。この実施形態はＳＴＴ−ＭＲＡＭセルを包含するが、ここに制限されなく、上述されたように他のメモリ種類を包含することができる。
図７を参照すれば、ＭＡＴ１０２は、図６Ａ及び図６Ｂで説明されたようにローデコーダー１１０によって駆動されるワードラインＷＬ０〜ＷＬｎに連結される選択トランジスターを有するＳＴＴ−ＭＲＡＭセルの個数を含む。ＳＴＴ−ＭＲＡＭセルは、メモリアレイ１０２に在るカラムの中で１つに対応するソースラインＳＬ２１０及びビットラインＢＬ２１２の対に連結される。ＭＡＴ１０２は、ＬＣＳ１０４によって選択できる複数のＳＬとＢＬとの対を包含する。
ＬＣＳ１０４はｎチャンネル選択トランジスターの対を有する選択回路を包含する。ここで、ｎチャンネル選択トランジスター対は、カラム選択信号（ＣＳ、２１５）、プリチャージ信号（ＰＲＥ、２３５）、アイソレーショントップ信号（ＩＳＯＴ：ｉｓｏｌａｔｉｏｎ ｔｏｐ ｓｉｇｎａｌ）、及びアイソレーションボトム信号（ＩＳＯＢ：ｉｓｏｌａｔｉｏｎ ｂｏｔｔｏｍ ｓｉｇｎａｌ）の制御下でＬＣＳ１０４でソースライン及びビットライン対（例えば、ＭＳＬ２２０及びＭＢＬ２３０）に選択されたＳＬ及びＢＬ対を連結する。
実施形態において、ＬＣＳ１０４のトップとボトムとに各々配列された２つの分離されたメモリアレイ１０２が存在する。ＬＣＳ１０４は各ＩＳＯＴ或いはＩＳＯＢ信号の中で１つを活性化して隣接するＭＡＴ１０２を決定する。図７に示したように、トップＭＡＴは活性ＩＳＯＴ及び非活性ＩＳＯＢによって選択される。その後に、各々のＭＳＬ及びＭＢＬラインにトップＭＡＴで選択されたＳＬ及びＢＬ対が連結されるように、ＳＬ及びＢＬ対で１つがＣＳ信号によって選択される（カラムデコーダーによって駆動されたように）。その後に、ＳＬ／ＢＬ対及び対応するＭＳＬ／ＭＢＬ対は、プリチャージ信号（ＰＲＥ）が非活性化される時、選択されたメモリセルのために書込み或いは読出し動作を遂行するように準備される。
ＭＳＬ２２０及びＭＢＬ２３０はＬＣＳ１０４から感知回路２５５（以下、‘読出しブロック’と称する）及び書込みドライバー２５０（以下、‘書込みブロック’と称する）に連結される。図示せずが、他の実施形態で、ＳＬとＭＳＬ信号は補償カラム対を要求しないメモリセルのためにシングルラインカラムを提供するようにカラム及び連関された回路を省略され得る。ここで、補償カラム対はＭＡＴ内に接地としてソースラインを連結する機能を遂行する（例：ＲＯＭ、ＲＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュの一部で適用）。
図７に示したように、書込みドライバー２５０は書込みドライバーの入力されたデータＤに連結されたヒドン読出し比較（ｈｉｄｄｅｎ ｒｅａｄ ｃｏｍｐａｒｅ）セクション１６０から出力される活性書込み信号（ＥＮＶ：ｅｎａｂｌｅ ｗｒｉｔｅ ｓｉｇｎａｌ）２６０に連結される。書込みモード動作で、書込みドライバー２５０はＥＭＷの制御下でコンプリメンタリファッション（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｆａｓｈｉｏｎ）でＭＳＬ及びＭＢＬラインを駆動する。ＥＮＷが非活性かされれば、書込みドライバー２５０はＭＳＬ及びＭＢＬラインを駆動しない。
感知回路（即ち、読出しブロック）２５５は活性読出し信号（ＥＮＲ）２４０によって活性化され、電源電圧に連結されたトランジスターＭ５及び接地に連結されたトランジスターＭ３を含む。Ｍ５とＭ３は各々ＥＮＲ信号及びコンプリメントに連結される。ＥＮＲとＥＮＷ信号を同時に使用することはできない。ＥＮＲがハイ（ｈｉｇｈ）に活性化されれば、ＥＮＲの制御にしたがって、トランジスターＭ４がターンオンされる間に、トランジスターＭ３はターンオフされ、ＭＢＬ信号を電流ミラーＭ１及びＭ２へ伝達し、そしてトランジスターＭ５は電源電圧にＭＳＬ２２０を連結する。電流ＩＤ１は電流ミラーのトランジスターＭ４からトランジスターＭ１を通じてＭＢＬに流れる。
感知増幅器ＳＡ２４５は電流基準信号ＩＲＥＦ及び第２電流ＩＤ２に連結される。ここで、第２電流ＩＤ２は電流ミラーの第２トランジスターＭ２を通じて流れる。ＳＡは２つの電流（ＩＲＥＦを含むＩＤ２）を比較し、データ読出しライン２８５にデータ−アウト信号ＤＲを発する。データ読出しライン２８５は両方向バス（例えば、図６Ａ及び図６ｂ）を通じてデータ−アウトラッチ出力バッファ１８４及びヒドン読出し比較セクション１６０に連結される。ＥＮＲが非活性のローである時、Ｍ４は電流ミラーからＭＢＬ２３０を遮断させ、Ｍ３は電流ミラー入力を接地電圧に連結させる。また、ＳＡ２４５はＭＡＴ１０２内に局部的に位置するか、或いはグローバル感知増幅器及びグローバル書込みドライバー（図示せず）を配置することができる。
ヒドン読出し比較セクション１６０（以下、‘比較ブロック’と称する）は排他的なディスジャンクションゲート（ＸＮＯＲ：ｅｘｃｌｕｓｉｖｅ ｄｉｓｊｕｎｃｔｉｏｎ ｇａｔｅ）２７５、インバータ、及びマルチプレクサー２７０を包含することができる。ヒドン読出し比較セクション１６０は制御ロジック１４０（図６Ａ及び図６Ｂ参照）から入力されるＥＮＷ２６０及び再書込み信号（ＲＥＷ）２９０によって制御される。ＸＮＯＲゲート２７５への入力は、感知回路２５５から出力されるデータ読出し信号（ＤＲ）２８５であり、ＥＮＷ２６０に対応する入力バッファデータ−インラッチ１８０から出力されるデータ書込み信号（ＤＷ）２８０である。マルチプレクサーは、ＲＥＷに応答して出力（Ｙ）から書込みドライバーの入力Ｄへの入力Ｄを通過するように２つの入力、反転されたＤＲ２２５信号或いはＤＷ信号の中で選択する。比較ブロック１６０は局部的にＭＡＴ１０２内に位置するか、或いはグローバル感知増幅器及びグローバル書込みドライバー内に配置され得る。
図８は本発明の実施形態によるメモリシステムの書込みドライバー３００及び関連された回路１００を例示的に示すブロック図である。図８の書込みドライバー３００、例えば、図７の書込みドライバー２５０を提供することができる。図７及び図８参照すれば、書込みドライバー３００（或いは２５０）はＥＮＷ２６０の制御下で各々ＳＬ及びＢＬを駆動する２つのインバータドライバー３５１、３５２を含む。反転されたビットライン信号ＢＬがＭＢＬに連結される間に、信号ラインＳＬはＭＳＬに連結される。ＥＮ（ＥＮＷ）は活性のハイ（ｈｉｇｈ）である時、入力Ｄの非反転されたバーションがＳＬに連結される間に、ヒドン読出し比較セクション１６０から入力Ｄの反転されたバーションはＢＬに連結される。したがって、ＢＬとＳＬ信号は論理的に相補的である。ＥＮ（ＥＮＷ）が非活性のロー（ｌｏｗ）である時、インバータドライバー３５１、３５２のトランジスターはターンオフされ、入力Ｄの状態の独立性及びＭＳＬ及びＭＢＬラインの制御は感知回路によって元の状態に戻る。
各書込みサイクルは同一のメモリ位置のヒドン読出しサイクルの後に進行され得る。その
後に、ヒドン読出し動作（データアウト）からデータは単なる書かれたデータビット値と比較され得る。データと一致すれば、書込みサイクルが完了される。データが一致しない場合、ＸＮＯＲの出力が活性のローへ進行され、エラーフラッグが発生される。その後に、この位置のメモリアドレスは、後に再書込み動作のために書込みエラーアドレスタッグメモリに“タッグ”（ｔａｇｇｅｄ）或いは格納される（ｓｔｏｒｅｄ）。
本発明の実施形態にしたがって、上述されたメモリアレイは、アドレス回路にデータビットのアドレスをラッチする段階と、前記データビットの前記アドレスで前記メモリアレイに前記データを書き込む段階と、前記ビットの前記アドレスで前記メモリアレイからデータアウトビットを読み出す段階と、もし前記データビットが前記データアウトビットと同一であるか否かを決定するように、前記データアウトビットと前記データビットとを比較する段階と、前記比較する段階が前記データビットが前記データアウトビットと同一であると判別すれば、前記書込みエラーアドレスタッグメモリで前記データビットの前記アドレスを書き込む段階と、もし比較する段階が前記データビットが前記データアウトビットと同一であると判別すれば、前記エラーアドレスタッグメモリで前記データビットのアドレスを書き込まない段階と、を含む動作として実行するための回路を包含することができる。
図９Ａはメモリシステムの書込み方法を例示的に示す流れ図（４００）である。図７乃至図９Ａを参照すれば、書込み動作開始（４１０）の後に、ラッチアドレス及びデータ段階（４２０）の間に、データ（以下、“第１データ”）は入力バッファデータ−インラッチ１８２にラッチされ、そしてヒドン読出し比較セクション１６０でマルチプレクサー２７０を通じて書込みドライバー２５０の入力Ｄへ伝送される。また、ラッチアドレス及びデータ段階４２０の間に、データビットのアドレスはアドレスバッファ及びラッチ１３２にラッチされ、そしてプリデコーダー１３４へ伝送される。ここで、プリデコーダー１３４は、メモリアレイでワードラインとカラムを選択するロー及びカラムデコーダーのために入力バスを駆動する。書込みデータ段階（４３０）は活性ＥＮＷによってメモリアレイで選択されたアドレスに対応するメモリセルにデータを書き込む。
書込みデータ段階（４３０）の後に、ヒドン読出しデータ段階（４４０）がヒドン読出し比較セクション１６０へデータ−アウトビットを伝送する同一のアドレス位置で実行される。ここで、読出しはＣＭＤバスを通じてメモリシステムを指示することを包含しない書込み動作の一部として自動的に遂行されるので、隠れていることと看做される。
次に、比較段階４５０の間に、第１データビットと第２データビットとが同一であるか否かを判別するために、入力バッファデータ−インラッチ１８２（例えば、“真”或いは第１データビット）からのデータビットは、ＳＡからのデータ−アウトビット２４５（例えば、データビットは、書込みが成功するか否かに関わらずにメモリに書かれ、そして、以下第２データと称される）と比較される。このような論理的な比較はヒドン読出し比較セクション１６０でＸＮＯＲゲート２７５によって遂行される。
もし、第１データビットが第２データビットと同一である時、書込み動作は成功したことであり、次の動作４７０が進行され得る。
反面に、もし、第１データビットと第２データビットが同一でなければ、ＸＮＯＲゲート２７５はエラーフラッグ（ＥＲＲ）１６５を設定する。ここで、エラーフラッグ１６５は、アドレスバッファから“タッグ”されたアドレスを伝送するように、そして書込みエラーアドレスタッグメモリ１７０に両方向バスにラッチするコントローラ１４０の信号である。ここで、アドレスは、以下で説明される再書込み動作を遂行する時まで書き込まれ（段階４６０）、そこに格納される。タッグメモリ格納動作４６０は透明動作（ｔｒａｎｓｐａｒｅｎｔ ｏｐｅｒａｔｉｏｎ）であり、その次にメモリ動作４７０に遅延が無いように次のメモリサイクルの開始で容易に遂行できる。
本発明の他の実施形態において、全体書込みサイクルは追加的なヒドン書込み動作を包含するように拡張され得る。この場合、書込み訂正動作（再書込み）は使用者に透明に成る。書込みタイミング仕様（ｓｐｅｃｉｆｉｃａｔｉｏｎ）は透明な再書込み時間を包含するように作られる。したがって、書込みサイクル時間は再書込みが必要であるか否かに関わらずに同一な時間であり得る。
図９Ｂは本発明の実施形態によるメモリシステムの書込み方法に対する例示的な流れ図（５００）を示す。図９Ｂに図示された段階５１０乃至段階５５０は、図９Ａに示された段階４１０乃至段階４５０と同一であるので、ここではその詳細な説明は省略する。しかし、段階５６０で、メモリアレイの現在アドレス位置に在るデータアウトはＳＡ出力ＤＲ２８５へ伝送される。次に、反転されたデータ読出し段階５６０は、データ−アウトビットを反転するために、ヒドン読出し比較セクション１６０でインバータによって遂行される。その後に、反転されたデータ−アウトビットは制御ロジックからＲＥＷ信号２９に応答してマルチプレクサー２７０を通じて書込みドライバー２５０の入力Ｄへ伝達される。その後に、書込み反転されたデータ段階５７０はメモリアレイで今訂正され、反転されたデータ−アウトビットを現在アドレスに書き込むように遂行される。
下では再書込み動作をさらに詳細に説明する。メモリシステム仕様にしたがって、プロセッサー或いはシステム周辺回路がメモリに接近しない便利な時間に、欠陥書込み動作からタッグされたアドレスは、タッグされたアドレスに位置したメモリセルを再書き込むように使用され得る。再書込みサイクルの間に、タッグされたアドレスでデータは簡単に反転され得る。データを反転するために、メモリビットはヒドン読出し特徴を優先的に利用するように読み出し、その後に反転されたデータがメモリセルに書き込まれ得る。したがって、確率論に長い書込み動作を遂行するメモリセルによって惹起される書込みエラーは訂正され得る。
後に再書込み動作を遂行するために待機よりは、ハンドシェーキング（ｈａｎｄｓｈａｋｉｎｇ）システムでデータが直ちに訂正され得る。ハンドシェーキングシステムでは再書込みサイクルが進行される時、メモリが“アクセス中止”（ｈａｌｔ ａｃｃｅｓｓ）信号をプロセッサー或いはマスターシステムへ伝送する。その後に、再書込み動作が完了される時、“再書込み完了”信号がマスターシステムへ伝送される。追加的に適切な書込み動作を保障するためのハンドシェーキングシステムは以下でより詳細に説明される。
他の実施形態において、メモリアレイは、書込みエラーアドレスタッグメモリからアドレス回路にデータビットのアドレスをローディングする段階と、前記データビットの前記アドレスでメモリアレイでデータ−アウトビットを読み出す段階と、ヒドン読出し比較セクションで前記データ−アウトビットを反転する段階と、そして前記データビットのアドレスで前記メモリアレイに前記反転されたデータ−アウトビットを書き込む段階と、を包含する動作を遂行するようにする回路を包含する。
図１０は本発明の実施形態によるメモリシステムの再作成方法を例示的に示す流れ図（６００）である。図１０を参照すれば、再書込み動作の開始（６１０）の後に、書込みアドレスタッグメモリ１７０からアドレス回路にエラーアドレスをローディングする段階（６２０）の間に、書込みエラーアドレスタッグメモリ１７０から“タッグ”されたアドレスは両方向バスの上からアドレスバッファ及びラッチ１３２へローディングされる。
メモリアレイで“タッグ”されたアドレス位置でデータ−アウトビットはＳＡ出力ＤＲ２８５にパスされる。次に、インバータデータ段階（６４０）がデータ−アウトビットを反転するようにヒドン読出し比較セクション１６０でインバータによって遂行される。その後、反転されたデータ−アウトビットは制御ロジックからＲＥＷ信号に応答してマルチプレクサー２７０を通じて書込みドライバー２５０の入力Ｄへ伝送される。その後に、書込み反転されたデータ段階（６５０）はメモリアレイで以前に“タッグ”されたアドレスに今に訂正された反転されたデータ−アウトビットを書き込むように遂行される。その後に、次にメモリ動作は６６０段階で遂行される。書込みエラーアドレスタッグメモリ１７０に格納された以前に“タッグ”されたアドレスによるメモリ空間は連続的な書込みサイクルで新しく“タッグ”されたアドレスに利用可能するように作る。
図１１は一般的なメモリシステム７００を概略的に示すブロック図である。図１１を参照すれば、一般的なメモリシステム７００は仕様７０２及びハードウェア／ソフトウェア部分セクション７０４を利用するように提供される。ここで、ハードウェア／ソフトウェア部分セクション７０４は、プロセッサーコア７３０にソフトウェア機能を結合したハードウェアセクション７１２にハードウェア機能７０８を提供する。メモリシステム７００は小さい内装メモリ及び大きいメモリを有する装置で構成され得る。例えば、小さい内装メモリは内装指示メモリ７０５及びデータメモリ７１０であり、大きいメモリは分離されたメモリ装置７１５として、例えば、分離されたＲＡＭ７４０、フラッシュメモリチップ７４５、或いはチップパッケージであり得る。内装メモリは装置と独立的なメモリ７１５の間へ伝送されるか、或いはプロセッサーコア７３０によって遂行される計算或いは処理に使用される小さい量のデータを格納するための指示メモリ７１０、データキャッシュ７２０、及びスクラッチパッドメモリ７２５包含することができる。
一般的なメモリシステムは一般的に最終使用者装置に具現する前にメモリエラーを訂正し、解決するために工場で遂行されるエラー訂正プロセスに依存している。このようなシステムは確率論な特性を禁止するメモリ（例えば、ＰＣＲＡＭ、ＭＲＡＭ、ＲＲＡＭ（登録商標））に良く受容されないので、エラー比率を高く、遅い読出し／書込み時間を惹起させ得る。
一方、本発明によれば、スマートメモリシステムは、高いエラー比率と遅い読出し／書込み時間を有するメモリに相対的に論理的に信頼性と円滑に動作する論理プロセッサーを許容することができる。図１２は本発明の実施形態によるスマートメモリシステム８００を例示的に示すブロック図である。図１２を参照すれば、スマートメモリシステム８００は成功的な読出しを保障し、そしてメモリ８１５及びスマートメモリコントローラ８２０の間の極めて広い（ｕｌｔｒａｗｉｄｅ）入力出力（Ｉ／Ｏ）へハンドシェーキングインターフェイス８０５を提供するように構成されたスマートメモリ８０２を包含する。
さらに具体的に言えば、共通非同期メモリバス８１０は書込み及び読出し成功を保障するために応答信号通知（ａｃｋｎｏｗｌｅｄｇｅ ｓｉｇｎａｌｉｎｇ）を提供することができる。共通非同期メモリバスは、読出し及び書込み動作でメーンシステムメモリ８１５へ／にデータが成功的に読み出されるか、或いは書き込まれること保障するためにハンドシェーキング過程を具現する。また、ハンドシェーキングメモリインターフェイス８０５も出口が狭い現象を防止し、ルーティング機能を提供することができる。
追加的に、新しいメモリ（ＳＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標））８１５であっても、メーンシステムメモリ８１５はＤＲＡＭ、ＳＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨ、ＦｅＲＡＭ、ＰＣＲＡＭ、ＲＲＡＭ（登録商標）、ＭＲＡＭ、ＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標）或いは未来のメモリ類型を含むメモリの何らかの種類であり得る。
スマートメモリシステム８００は、例えば、タギング（ｔａｇｇｉｎｇ）によって、使用される劣悪なリテンションを有する不揮発性メモリビット或いはセクターを許容することと、そこに格納されたデータを維持する時々リフレッシュ動作を遂行することを含む多様な追加的なエラー比率減少スキームを提供することができる。
エラー訂正コード（ＥＣＣ）、信号処理、及びプログラマブルリペア動作は、またメモリエラーを減らし、訂正するのに提供され得る。スマートメモリコントローラ８２０は適切なメモリリテンション及び読出し／書込み動作を保障するために再構成及び最適のプロセッサーを遂行できる。高速インターフェイス８２５は論理プロセッサーの速度を一致するためにスマートコントローラ８２０及びシステムバス８１０の間に包含され得る。
スマートメモリ８０２は、例えば、少なくとも１つの論理プロセッサー或いは他の装置を有する装置に具現されるか、或いは連関され得る。実施形態において、装置論理８３０はアプリケーションプログラム論理８３５、プロセッサー８４０、内装メモリプラスコントローラ８４５、アナログ装置機能８５０を有することができる。スマートメモリ８０２はシステムバス８１０を通じて論理構成要素の中で１つ以上と通信するように構成され得る。本発明の実施形態は複数のシステムと互換性を有するように具現される。例えば、プログラマブル及びメモリ−タイプ依存Ｉ／Ｏインターフェイスを有する複数のプロセッサー及び周辺回路を支援するために構成可能であるアドレススキームが使用される。
図１３は本発明の実施形態による知能形メモリ及び論理インターフェイスを有するメモリシステム９００メモリコントローラを概略的に示すブロック図である。図１３を参照すれば、スマートメモリコントローラ１９０は、スマートメモリコントローラ１９０の他の動作を制御することと同時に、使用者装置とメモリとの間に通信を監督するメモリコントローラ１９１を含む。また、メモリコンフィグレータ１９２はフィールド使用の間にエラーに基づいて使用可能であるアドレス空間を再構成し、そして他のメモリ構成プロセッサーを提供するように具現され得る。
また、メモリシステム９００はメモリシステムエラーを動的にモニターし、メモリコントローラ不揮発性メモリ（ＮＶＭ）１９５でそれらを格納することによってフェイル位置を記録するように追加的に具現される。そうすると、メモリシステム９００はＮＶＭテーブル１９６からフェイル位置をリコールし、そしてフェイルの種類１９７に基づいて適合な治癒動作を遂行できる。このような治癒プログラムは、例えば、データ再書込み、メモリリペア、フェイルされたメモリ位置をアイソレーション、或いは他の適切な治癒を包含することができる。
スマートメモリコントローラ１９０は、メモリ問題を診断し、そして検出されたエラーの種類に依存する適合な治癒を提供するためにセクション９０５でメモリモニターリング及び復元システム受容性を包含するか、或いは連関され得る。実施形態において、ＮＶＭプログラムメモリ１９５は検出されたエラーの種類と共に欠陥メモリセルのアドレス位置を格納するように包含され得る。このような実施形態において、ＮＶＭプログラムメモリ１９５はエラー種類１９７に共にフェイルされたアドレス位置１９６に関する情報を格納するように利用され得る。
ＮＶＭプログラムメモリ１９５は新しいメモリ位置にフェイルされたメモリ位置のアドレスを再割当するように追加的に利用され得る。スマートメモリシステム９００のスマートメモリコントローラ１９５はメモリテストを遂行し、メモリアドレスを再割当し、メモリリフレッシュを遂行し、或いはＮＶＭプログラムメモリ１９５に格納されたエラー情報に基づいて適合なアクションを取るようにするためにＮＶＭプログラムメモリ１９５にインターフェイスすることができる。
他の実施形態において、スマートメモリシステム９００に反復計算或いは他の業務をオフロード（ｏｆｆｌｏａｄ）するための装置プロセッサーを許容する機能を有するスマートメモリコントローラ１９０が提供され得る。例えば、ＡＲＭ、ＭＩＰＳ、或いはその他の望むプロセッサー組合９１０（３２ビットＲＩＳＣプロセッサー等が）は装置リソースを休むようにする多様な処理業務を遂行するようにスマートメモリシステム９００のスマートコントローラ１９０連関或いは結合され得る。
より具体的に言えば、ＡＲＭ、ＭＩＰＳ、或いは他のＲＩＳＣプロセッサー或いはＣＰＵ９１０の他の類型は、メモリインターフェイス１９４を通じてメーンシステムメモリにデータを格納する前に、データに簡単な及び／或いは複雑な計算を遂行するためにスマートメモリシステム９００で、例えば、スマートメモリコントローラ１９０に包含され得る。これはメモリ制御プロセッサー９１０に多様な業務をオフロードし、そしてそこで他のプロセッサーのために装置リソースを休むようにする装置プロセッサーを許容することによって、スマートメモリシステムのための追加された値を提供することができる。
スマートメモリシステムバス９３５はスマートメモリコントローラ１９０、オフ−ロードプロセッサー９１０、メモリモニター及びリカバリセクション９０５、ＮＶＭプログラムメモリ１９５、メモリインターフェイス１９４、及び／或いはＦＩＦＯ／ＳＲＡＭセクション９１５のようなスマートメモリシステムの多様な構成に連結され得る。
スマートメモリコントローラ１９０はスマートメモリコントローラ１９０から装置及び／或いは論理構成９２０へメモリ伝送をバッファリングするためのＦＩＦＯ及び／或いはＳＲＡＭメモリセクション９１５をさらに包含するか、或いは連関され得る。ＡＳＩＣ（論理及び／或いはアナログ）インターフェイス９２０はスマートメモリコントローラ１９０、ＡＳＩＣ（論理及び／或いはアナログ）構成要素９２５の間のインターフェイスを提供するために包含され得る。メモリバス及び／或いはインターフェイス１９４はスマートコントローラ１９０とメモリアレイ及び／或いはメモリ要素９３０の間の連結を提供することができる。
図１４Ａと図１４Ｂは本発明の実施形態によるスマートメモリシステムを結合する装置に対するブロック図である。図１４Ａを参照すれば、本発明の実施形態によるメモリシステム１０００は少なくとも１つのメモリチップ（例えば、１００５、１０１５及び／或いは１０１０）、少なくとも１つのメモリ処理チップ（図示せず）を含むスマートメモリコントローラ１９０を含むメモリ１００２を含む。ここで、少なくとも１つのメモリチップは多様な方法に製造され、少なくとも１つのメモリ処理チップは多様な論理プロセッサーを利用して製造される。
スマートメモリコントローラ１９０は、例えば、その他の方法に構成された共通アドレス、データ及び／或いは制御メモリバス１０２０を包含するか、或いは連関され得る。また、スマートメモリコントローラ１９０はメモリアレイ１００２とスマートメモリコントローラ１９０との間の非同期ハンドシェーキングインターフェイスを提供することができる。説明されたように、スマートメモリコントローラ１９０も分析のためのメモリチップ１００２で書込みエラータッグメモリデータをオフローディングするためのメカニズム、そして未来のリフレッシングのための劣悪なリテンションアドレステーブル（ＰＲＡＴ）で劣悪なリテンションビットアドレスを格納するためのメカニズムを包含することができる。また、プログラムロジックは、上述したように電力管理論理のように、メモリアドレス再構成のために包含され得る。
メモリシステムはメモリアレイ１００２とスマートメモリコントローラ１９０との間の非同期ハンドシェーキングインターフェイスを提供する共通アドレス、データ及び／或いは制御メモリバス１０２０を包含することができる。書込みエラータッグ及び書込み／検証回路１００３は速い並列維持テストを遂行するためのＤＦＴ（Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔ）回路１００６と共にメモリに包含され得る。
テストインターフェイス１００８もＳＩＰメモリテストに包含され得る。制御レジスター及びマルチプレクシング回路はアドレス再構成のために提供され、上述されたように電源プレーン及びゲート回路は電源管理を包含することができる。本発明の原理は、ＳＩＰソリューションを使用してＩ／Ｏロードを減らすことによって、クロック無し（ｃｌｏｃｋ−ｌｅｓｓ）メモリ動作を提供することによって、そして使用されないメモリセクションを終了することによって、電力消費を減少するように設定することができる。電圧制御、温度補償、及び非同期タイミング回路は電力消費を減少するようにし、またより効率的な動作を提供することができる。
さらに具体的に、図１４Ａに示したように、スマートメモリプロセッサーは互に異なる長所及び受容性を有する多様な種類のメモリソリューション１００４（例えば、ＤＲＡＭ１００５、ＳＴＴ−ＲＡＭ１０１５、及びＭＬＣ ＮＡＮＤメモリ１０１０）と多様な装置ロジック及び処理構成要素（例えば、ＡＳＩＣマルチコアプロセッサー１０３０、フィールドプログラミングゲートアレイ（ＦＰＧＡ）１０３５、アナログＲＦ電源管理及びオーディオ／ビデオプロセス１０４０、多様な入／出力（Ｉ／Ｏ）装置１０４５）との間のインターフェイスを提供することができる。スマートメモリコントローラ１９０はメモリバス１０２０を通じて多様なメモリ装置と通信できる。ここで、メモリバス１０２０は読出し及び書込み成功を保障するためのハンドシェーキング回路１０１２を提供する。スマートメモリコントローラ１９０はメモリバス１０２５を通じて多様な装置ロジック及び処理構成１００４と通信できる。スマートメモリコントローラは図１２及び図１３に上述されたような構成要素を包含することができる。このような構成要素はエラー減少及び訂正能力を提供し、システムに他の値を追加に提供することができる。
図１４Ｂを参照すれば、コンピューターシステム１１０５はＳＡＴＡ、ＳＣＳＩ、ＵＳＢ、或いは他のインターフェイス１１１２を通じてハードドライブ或いはその他の大容量格納装置（ＳＳＤ／ＨＤＤ）のようなデータストレージシステム１１１０と通信できる。本発明によれば、コンピューターシステム１１０５は、例えば、高速メモリバス１１２５を通じて、ＳｉＰで提供されるワーキングメモリ１１２０（例えば、スマートメモリシステム）と通信できるように具現される。ワーキングメモリ１１２０内に、スマートメモリコントローラ１９０（ＳＴＴ−ＭＲＡＭコントローラ）は非同期式ハンドシェーキングインターフェイス１１３０を通じてメモリ１１１５（不揮発性動作メモリ、例えば、ＳＴＴ−ＭＲＡＭ、ＲＲＡＭ（登録商標））と通信するように具現される。ハンドシェーキングインターフェイス１１３０は書込みエラータギング及び再書込み能力のような読出し／書込み確認（ａｃｋｎｏｗｌｅｄｇｅｍｅｎｔ）を提供する。定電圧及び／或いは電流制御システムは速いエラー比率スクリーン能力を共に提供することができる。
図１５Ａと図１５Ｂは本発明の実施形態によるピンアウトテーブル及び命令テーブルの各々を例示的に示す図面である。
図１５Ｃは本発明の実施形態による図１５Ａ及び図１５Ｂのテーブルと関連されたハンドシェーキング回路の読出し／書込み動作を示すブロック図である。
図１６Ａは本発明の実施形態による信号テーブルである。図１６Ｂは本発明の実施形態による図１６Ａのテーブルと関連された応答信号を有する非同期式読出し動作を概略的に示すタイミング図である。
図１７Ａは本発明の実施形態による信号テーブルである。
図１７Ｂは本発明の実施形態による図１７Ａのテーブルと関連された応答信号を有する非同期式書込み動作を概略的に示すタイミング図である。
図１５Ａ乃至図１７Ｂを参照すれば、スマートメモリコントローラはメモリエラーの減少を提供し、適切な読出し及び／或いは書込み動作のために確認とハンドシェーキングインターフェイスとを含む。
図１５Ａ乃至図１５Ｃ及び図１６Ａ乃至図１６Ｂを参照すれば、非同期式動作の間に、ハンドシェーキングと共に動作を読出し、アドレス（例：Ａ０−ＡＪ）アドレス入力１５０５に位置し、読出し信号（ＲＤ）１５１０がコントローラへ伝送される。読出し動作を活性化するために、ロジック１４０、有効なアドレス（例えば、正しいアドレス）１６０５はアドレスに現れるライン１５０５、ローからハイに応答信号（ＡＣＫ）１５１５に転換される。指定されたアドレス位置からデータが成功的に出力された時、応答（ＡＣＫ）信号１５１５はデータが有効することを示すためにローからハイに遷移される。その後、データはデータＩ／Ｏ１５２０を通じて出力される。
図１５Ａ乃至図１５Ｃと図１７Ａ乃至図１７Ｂを参照すれば、ハンドシェーキングを有する非同期書込み動作の時、メモリに書き込まれるデータはＩ／Ｏライン１５２０に配置され、アドレスはアドレスライン１５０５に配置される。書込み信号（ＷＲ）１５２５はアドレスライン１５０５に指定されたアドレス位置に在るメモリセルに書込み動作を開始する。応答（ＡＣＫ）信号１５１５は書込みプロセスが開始する時、ハイからローに転移される。書込み動作が完了される時、応答（ＡＣＫ）信号１５１５は書込み動作が成功したことを指示するようにローからハイに遷移される。
Ｉ／Ｏ読出し／書込み評価セクション１５３０は制御ロジック１４０からＲＤ及び／或いはＷＲ信号を受信し、読出し或いは書込み信号を処理する。また、セクション１５３０はリターン信号１５４０を前記処理に基づいて制御ロジック１４０へ伝送する。ＤＱ入力／出力セクション１５２０は制御信号１５４５を通じて制御ロジック１４０によって制御される。応答信号を有する読出し及び書込み動作を提供することによって、統計的な傾向を禁止するか、或いは遅い読出し／書込み時間を有するメモリに低いエラー比率を有するように具現され得る。
図１８Ａはメモリ制御回路の概略的なブロック及びロジックダイヤグラムである。図１５Ａ乃至図１７Ｂで上述されたように応答信号を有する読出し或いは書込み動作を制御するために使用され得るメモリ制御回路を例示的に示すブロック図である。図１８Ｂは図１８Ａの回路で使用し、発生された信号を示したタイミング図である。図１８Ａ及び図１８Ｂを参照すれば、読出し（ＲＤ）信号１５１０及び／或いは書込み（ＷＲ）信号１５２５は使用者指示に応答して装置によって発生される。ＲＤ或いはＷＲが活性化されれば、回路は信号パルス（ＰＲＷ）を発生する。ここで、信号パルス（ＰＲＷ）はハイからローに遷移させることによって、応答（ＡＣＫ）信号１５１５を初期化させる。
さらに具体的に言えば、活性書込み信号（ＷＲ）１５２５は書込み活性信号（ＷＥＮ）を提供するように入力バッファ（ＩＢ）を通じて伝送する。類似に、活性読出し信号（ＲＤ）１５１０読出し活性信号（ＲＥＮ）を提供するように入力バッファ（ＩＢ）を通じてパスする。活性信号（ＷＥＮ或いはＲＥＮ）がＯＲゲート１８０５を通じてパスする時、ハイＲＷ信号を発生する。ここで、ＮＡＮＤゲート１８２０でそれの遅延されたコンプリメント１８１５と結合され、そしてその後にインバータ１８２５によって反転される時、ハイＲＷ信号はパルス（ＰＲＷ）を作る。
読出しサイクルで、ＲＤ信号１５１０は読出し経路（ｒｅａｄ ｐａｔｈ）及び読出し追跡回路１８３０（下の図２１参照）をターンオンする。メモリセルから読み出されたデータがデータ出力ラッチに成功的に読み出し、ラッチされた時、読出しＯＫ（ＲＤ＿ＯＫ）信号１８３５はＳＡＥタイミング追跡及び制御回路１８４０（下の図２３Ａ参照）によって発生される。制御回路１８４０はＯＲゲート１８５０からＯＫ信号１８４５を発生する。ここで、ＯＫ信号１８４５は、読出しサイクルが成功的に完了されたことを指示するためにハイに戻る応答信号（ＡＣＫ）を生じる。
類似に、書込みサイクルの間に、書込み信号（ＷＲ）１５２５は書込み経路及び書込み確認回路１８５５（下の図２０Ｂ参照）をターンオンする。データが書き込まれ、そして書込み確認回路１８５５を利用して検証された時、書込みＯＫ（ＷＲ＿ＯＫ）信号１８６０は発生される。書込みｏｋ信号１８６０はＯＲゲート１８５０からＯＫ信号１８４５発生する。ＯＫ信号１８６５は書込みサイクルが成功的に完了されたことを指示するためにハイに戻る応答（ＡＣＫ）信号１５１５を生じる。
さらに具体的に、ＯＲゲート１８５０を通じて伝送された書込み確認回路１８５５からＷＲ＿ＯＫ信号１８６０或いは読出し追跡信号１８３０からＲＤ＿ＯＫ信号１８３５はＯＫ信号１８４５を発生する。その後に、ＯＫ信号１８４５はラッチ１８６５へ伝達され、応答トリガー信号（ＡＣＴＢ）を出力する。その後に、ＡＣＴＢ信号１８７０はＡＣＫ信号１５１５をハイに戻るためにプログラマブルディレイ１８７５を通じて出力バッファ（ＯＢ）へ伝達される。
図１９は図１６Ａ乃至図１７Ｂの読出し或いは書込み動作に使用され得る拡張可能である読出し／書込み構造を例示的に示す図面である。図１９を参照すれば、メモリ装置の読出し或いは書込み動作はワードライン及びビットライン／選択ラインを使用するメモリアレイで選択したメモリセルに対して進行される。選択されたメモリセルで戻したデータは、メモリセルから出力されたデータを読み出すためにグローバル感知増幅器（ＳＡ）（例：１９０５）へ伝達される。選択したメモリセルに書かれたデータはグローバル書込み回路（例：１９０５）によってセルに提供される。
図２０Ａはメモリアレイ及び制御回路の概略的なダイヤグラムを提供する。
図２０Ｂは書込み確認回路１８５５の概略図である。図２０Ｂを参照すれば、書込み検証及び再書込み動作が説明される。書込み動作の間にメモリアレタイル（ＭＡＴ）地域のメモリセルは対応するワードライン（ＷＬ）及びビットライン（ＢＬ）を活性化して選択される。データは選択したメモリセルに記録される。書込み制御回路はローカル書込みが必要である書込みパルス幅（ｔＷＰ）、例えば、５ｎｓの後に活性信号（ＥＮＷ）を非活性化する。
その後に、ローカル読出し活性信号（ＥＮＲ）が書込み動作の間に記録された同一のアドレス位置でデータを読み出すことができるように発生される。データ−イン（ＤＷ）ラインが有効し、ＸＮＯＲゲート２００５を通じてデータ−アウト（ＤＲ）ラインと比較される。２つのデータ信号（ＤＷとＤＲ）が異なる場合、書込み確認（ＷＲ＿ＯＫ）信号１８６０は書込み動作が成功しないこと示すように、ローに残る。
２つのデータ信号（ＤＷとＤＲ）が（メモリセルに記録される予定であるデータが該当セルで読み出したデータと同一であると示す）同一である場合には、ＷＲ＿ＯＫ信号１８６０は、ハイ状態になる。上述されたように、ＷＲ＿ＯＫ信号１８６０は、書込み動作が完了されたこととメモリコントローラに通知するための応答信号（１５１５）を発生するのに使用することができる。代わりに、リセット可能な（ｒｅ−ｓｅｔｔａｂｌｅ）レジスター或いは活性信号（図示せず）はＷＲ＿ＯＫがリセットロー（ｒｅｓｅｔ ｌｏｗ）を保障し、そして書込み動作が開始された後、ＤＲが有効である時までローを維持するのに利用され得る。
読出し追跡は書込み検証読出し動作及び比較出力（ＷＲ＿ＯＫ）信号１８６０をストロボすることを完了するのに利用され得る。ＷＲ＿ＯＫ信号１８６０がハイ（ｈｉｇｈ）に遷移される時、書込みサイクルが完了される。ＷＲ＿ＯＫ信号１８６０でロー（ｌｏｗ）信号が検出されれば、書込み制御回路は再書込みデータに同じアドレス位置に新しい書込みサイクルを発生し、確認過程自体を繰り返す。書込み動作が成功的に行われる時まで或いはセルが、欠陥が在る判別される時まで、それのアドレスはＮＶＭプログラムメモリ１９５に報告される。
図２１は読出し追跡回路１８３０を例示的に示すブロック図である。図２２は電流−電圧変換機及び増幅回路を示すブロック図である。図２３Ａと図２３ＢはＳＡＥタイミング追跡及び制御回路を概略的に示すブロック図である。図２４はデジタル変換回路アナログを概略的に示す図面である。
図２０Ａ、図２０Ｂ、図２１、図２２、図２３Ａ、図２３Ｂ及び図２４を参照すれば、読出し追跡回路１８３０で、ダミー読出し経路は読出し回路（ＲＣ）ディレイを追跡するのに利用され得る。読出し追跡回路１８３０は、電流メートルプリ−増幅器回路（ｃｕｒｒｅｎｔ ｍｅｔｅｒ ｐｒｅ−ａｍｐｌｉｆｉｅｒ ｃｉｒｃｕｉｔｓ）（図７参照）と共に電流電圧変換及び電圧増幅回路を包含することができる。ローカルカラム選択（ＬＣＳ）回路２１０５はＭＡＴ領域２１１０と通信し，そして選択された真（ｔｒｕｅ）と補償ビットライン（ＴＢＬＨ２１２０、ＴＢＬＬ２１２５）に感知されたデータと共に読出し追跡回路１８３０へビットラインプリチャージ信号（ＢＬＰＲ）２１１５をパスする。
ダミー読出し経路はビットライン（ＢＬｓ）、列選択トランジスター、プリ増幅器及びグローバル感知増幅器を包含することができる。トルー及びコンプリメントダミーＢＬｓ（Ｔｒｕｅ ａｎｄ ｃｏｍｐｌｅｍｅｎｔ ｄｕｍｍｙ）（Ｒｈｉｇｈ、ＴＢＬＨ、Ｒｌｏｗ及びＴＢＬＬ）は感知ディレイを発生するように利用され得る。第１ステージ（ＴＤＸ／ＴＤＸＢ）から十分に分離が発生される時、ダミー感知増幅器の出力追跡感知増幅信号（例えば、図２４のＴＳＡＥ２）は活性化される。活性（ＴＳＡＥ２）信号は感知増幅器（ＳＡ）２３１５で正常データをラッチし、そして各ＳＡステージで電流パスを分離するためにＳＡＥ２（図２３Ａ及び図２３Ｂ参照）をトリガーする。
読出し活性信号（ＲＥＮ）とＴＳＡＥ２は図２３の感知増幅タイミング制御回路２３０５へ入力される。感知増幅タイミング回路２３０５はビットラインプリチャージ（ＢＬＰＲ）信号２１１５と感知増幅活性信号（例えば、ＳＡＥ及びＳＡＥ２）を発生する。読出し動作が遂行される時まで、ビットラインプリチャージ（ＢＬＰＲ）信号２１１５はハイ（ｈｉｇｈ）を維持する。さらに詳細に、ＲＥＮ或いはＷＥＮはＢＬＰＲ信号を非活性化させて、読出し或いは書込みのためのビットラインを解除する。感知増幅活性信号（ＳＡＥ）はＲＤ＿ＯＫ信号１８３５を発生するために、図２３Ａのプログラマブルディレイ２３１０を通じてパスされる。図２３Ａの感知増幅器（ＳＡ）２３１５は感知増幅活性信号（ＳＡＥ及びＳＡＥ２）及びグローバルビットライン電圧（ＧＢＬ及びＧＲＢＬ、図１９参照）を受信し、読出しデータ信号（ＤＲ）２３２０を出力する。
図２５Ａは本発明の実施形態による温度補償電圧発生回路２５０５を例示的に示すブロック図である。図２５Ｂは図２５Ａの回路を含むシステムブロックを例示的に示す図面である。基準は図２５Ａ及び図２５Ｂによって作られる。
電源管理システムはＳＴＴ−ＲＡＭメモリアプリケーションで重要であり得る。例えば、低い読出し電圧と電流は読出し動作の中で読出し障害を防止するのに助けるためである。あまりにも高い読出し電流はデータが“０”値を“１”に転換するようにすることによって、データを損傷させ得る。
スマートメモリコントローラ１９０は電源管理者１９３を包含することができる。電源管理者１９３はプロセス電圧温度（ＰＶＴ：ｐｒｏｃｅｓｓ−ｖｏｌｔａｇｅ−ｔｅｍｐｅｒａｔｕｒｅ）補償電圧発生器２５０５を包含することができる。ＰＶＴ補償電圧発生器２５０５はＭ１トランジスターを通じて安定的であり、一定な読出し電流を提供するように活性読出し（ＥＮＲ）信号の電圧レベルを制御する。
ＰＶＴ補償電圧発生器２５０５はメモリ動作の安定的な供給電圧を提供するために温度変動及び他の電力変数に対する損失を最小化できる。ＰＶＴ補償電圧発生器２５０５はＭＯＳトランジスター（例えば、Ｍ１、Ｍ２、Ｍ３、Ｍ４）の複数のグループ（例えば、２５１０、２５１５、２５２０）に連結され得る。
ＰＶＴ補償電圧発生器２５０５はＭＯＳトランジスターのグループに電圧レベル制御（ＥＮＲ）信号を伝送することができる。ＥＮＲとＥＮＲＢ信号は、安定的であり、一定な読出し電流がＭＯＳトランジスターを通じて流れるようにする。例えば、電流（ＩＲＬ１及びＩＲＬ２）はグループ２５１０に連関され、電流（ＩＲＨ１及びＩＲＨ２）はグループ２５２０に連関され、及び電流（ＩＲ１及びＩＲ２）はグループ２５１５に連関される。
本発明の実施形態によるスマートメモリシステムは電源管理技術で具現される。ここで、電源管理技術は感知増幅器（ＳＡ）読出し電流を制御し、クランプ電圧を制御し、ＳＡ読出しディレイを制御し、書込み電圧を制御し、スタンバイの間に周辺電圧を制御及び／或いはメモリ装置２５１５の他の電源要求を制御することができる。電源管理システムは電圧レベルに温度基盤補償を追加的に提供することができる。
図２６Ａ及び図２６Ｂは本発明の実施形態によるシステム−イン−パッケージ（ｓｙｓｔｅｍ−ｉｎ−ｐａｃｋａｇｅ：ＳｉＰ）スマートメモリシステム２６０５を示すブロック図である。スマートメモリシステム２６０５はメモリスタック２６１０、スマートメモリコントローラ１９０、及び少なくとも１つの汎用プロセッサー２６２０を包含することができる。発明の概念にしたがう技術的特徴と長所は、例えば、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）或いはＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）デザインにスマートメモリシステムを結合することによって、達成され得る。
上述されたように、ＳｉＰ装置に本発明の技術的特徴を具現したことは、向上されたシステム性能を提供するためにメモリアレイ及びメモリプロセッサーチップの間の連結性の側面で有利であることを留意しなければならない。これは、トルーシリコンビア（ＴＳＶ：Ｔｒｕｅ Ｓｉｌｉｃｏｎ Ｖｉａ）或いはその他のＳｉＰ技術のような低いレイテンシ及び高い処理量を利用することによって達成され得る。
例えば、ＴＳＶ相互接続（ｉｎｔｅｒｃｏｎｎｅｃｔ）２６２５はメモリスタック２６１０とスマートメモリコントローラ１９０との間に連結性を提供することができる。類似に、ＴＳＶ相互接続２６３０はスマートメモリコントローラ１９０と少なくとも１つのアームプロセッサー２６２０と連結性を提供することができる。このようなシステムの費用側面の短所は相互接続技術費用が漸次的に減少することにしたがって最小化になり得る。
図２６Ｂをさらに詳細に参照すれば、本発明の実施形態によるスマートメモリシステムはＳｉＰ装置に具現され得る。ＳｉＰ装置は、スマートメモリコントローラ１９０に配置されたメモリスタック（例えば、ＳＴＴ−ＭＲＡＭメモリスタック）２６１０を包含することができる。ここで、スマートメモリコントローラ１９０は少なくとも１つのＲＩＳＣプロセッサー（例えば、ＡＲＭプロセッサー）２６２０に配置される。メモリスタックはスマートメモリコントローラ１９０と通信でき、スマートメモリコントローラ１９０はトルーシリコンビア（ＴＳＶｓ）２６２５、２６３０の各々を通じてプロセッサー２６２０と各々通信できる。
一方、上述された本発明の内容は発明を実施するための具体的な実施形態に過ぎない。本発明は具体的であり、実際に利用できる手段自体のみならず、将来の技術として活用できる抽象的であり、概念的なアイディアである技術的思想を包含する。
１００・・・メモリシステム
１０２・・・メモリアレイ
１１０・・・ローデコーダー
１２０・・・カラムデコーダー
１３０・・・アドレス回路
１４０・・・制御ロジック
１５０・・・感知及び書込みドライバー
１６０・・・ヒドン読出し比較セクション
１７０・・・書込みエラーアドレスタッグメモリ
１８０・・・データ入力出力セクション
１３４・・・プリデコーダー
１８２・・・入力バッファデータ−インラッチ
１８４・・・データ−アウトラッチ出力バッファ
１９０・・・スマートメモリコントローラ
１９１・・・メモリコントローラ
１９５・・・ＮＶＭメモリ

Claims (15)

  1. 少なくとも１つのアレイを有するメモリと、
    メモリプロセッサーと、
    読出し及び書込み動作の成功或いは失敗の検証を提供するために前記少なくとも１つのアレイ及び前記メモリプロセッサーの間に非同期ハンドシェーキングインターフェイスを提供するように具現された共通メモリバスと、
    エラーを禁止するメモリ位置に関連された前記メモリプロセッサーからアドレス情報を受信するように具現された不揮発性エラーリテンションメモリと、を含み、
    前記メモリプロセッサーは前記不揮発性エラーリテンションメモリに格納されたアドレスのメモリ位置で少なくとも１つのエラー訂正を処理するように具現され、
    前記不揮発性エラーリテンションメモリは、前記エラーを禁止する前記メモリ位置に関連された前記アドレス情報に連関されたエラー種類を格納する
    ことを特徴とするスマートメモリシステム。
  2. 少なくとも１つの読出し信号或いは書込み信号を受信するように具現された制御ロジックと、
    メモリアドレスを受信するように具現されたアドレスラインと、をさらに含み、
    前記制御ロジックは前記メモリアドレスに応答して応答信号の論理状態の第１変異を惹起するように具現される請求項１に記載のスマートメモリシステム。
  3. 前記制御ロジックは前記メモリアドレスで成功した読出し動作或いは成功した書込み動作に応答して前記応答信号の前記論理状態の第２変異を惹起するように具現される請求項２に記載のスマートメモリシステム。
  4. 前記応答信号の前記論理状態の前記第１変異はハイ状態でロー状態でありと、
    前記応答信号の前記論理状態の前記第２変異はロー状態でハイ状態である請求項３に記載のスマートメモリシステム。
  5. エラーを禁止する前記メモリ位置に関連された前記アドレス情報を臨時的に格納するように具現された書込みエラーアドレスタッグバッファをさらに含み、
    前記不揮発性エラーリテンションメモリは前記メモリプロセッサーの制御下で前記共通メモリバスを通じて前記書込みエラーアドレスタッグバッファからエラーを禁止する前記メモリ位置に関連された前記アドレス情報を受信するように具現される請求項２に記載のスマートメモリシステム。
  6. 前記不揮発性エラーリテンションメモリはエラーを禁止する前記メモリ位置に関連された前記アドレス情報をテーブルに蓄積及び格納するように具現される請求項５に記載のスマートメモリシステム。
  7. 前記不揮発性エラーリテンションメモリはエラーを禁止する前記メモリ位置に関連された前記アドレス情報に連関されたエラー種類を蓄積するように具現される請求項６に記載のスマートメモリシステム。
  8. 前記メモリプロセッサーは前記不揮発性エラーリテンションメモリに格納された前記テーブルからフェイル位置をリコールするように、そして前記不揮発性エラーリテンションメモリに格納された連関されたエラー種類に基づいて治癒動作を遂行するように具現される請求項７に記載のスマートメモリシステム。
  9. メモリシステムのメモリアレイにデータを書き込む方法において、
    入力バッファデータ−インラッチに第１データをラッチする段階と、
    アドレスバッファ及びラッチにメモリアドレスをラッチする段階と、
    プリデコーダーに前記ラッチされたメモリアドレスをパスする段階と、
    前記プリデコーダーによってロー及びカラムデコーダーのための入力バスを駆動する段階と、
    前記ロー及びカラムデコーダーによって前記メモリアドレスに対応する前記メモリアレイでワードライン及びカラムを選択する段階と、
    前記メモリアドレスに対応する位置で前記メモリアレイに前記第１データを書き込む段階と、
    前記メモリアドレスに対応する前記位置から第２データを読み出すために同一のメモリアドレスでヒドン読出し動作を遂行する段階と、
    前記入力バッファデータ−インラッチに格納された前記第１データと前記メモリアドレスに対応する前記位置から読み出された前記第２データを比較する段階と、を含み、
    不揮発性エラーリテンションメモリは、エラーを禁止するメモリ位置に関連されたアドレス情報に連関されたエラー種類を格納する
    ことを特徴とする書込み方法。
  10. 前記ヒドン読出し動作は分離読出し命令無しで前記書込み動作の一部として前記メモリアドレスに対応する前記位置から前記第２データを自動的に読み出す段階を含む請求項９に記載の書込み方法。
  11. 前記第１データが前記第２データと同一である時、次の動作に進行され、
    前記第１データが前記第２データと同一でない時、前記メモリアドレスに連関されたメモリ位置がエラーを禁止することを指示するエラーフラッグを設定する段階をさらに含む請求項９に記載の書込み方法。
  12. 前記第１データが前記第２データと同一でない時、前記メモリアドレスを前記アドレスバッファ及びラッチから書込みエラーアドレスタッグバッファへ伝送する段階と、
    前記メモリアドレスを前記書込みエラーアドレスタッグバッファに格納する段階と、をさらに含む請求項１１に記載の書込み方法。
  13. 前記不揮発性エラーリテンションメモリによって、前記エラーを禁止する前記メモリ位置に関連された前記メモリアドレスを前記書込みエラーアドレスタッグバッファから受信する段階と、
    前記不揮発性エラーリテンションメモリによって、前記エラーを禁止する前記メモリ位置に関連された前記メモリアドレスに連関されたフェイル位置を格納する段階と、
    前記不揮発性エラーリテンションメモリによって、前記エラーに連関されたエラー種類を格納して蓄積する段階と、をさらに含む請求項１２に記載の書込み方法。
  14. 前記不揮発性エラーリテンションメモリの、エラーを禁止する前記メモリ位置に関連された前記アドレス情報を格納したテーブル、から前記フェイル位置をリコールする段階と、
    前記不揮発性エラーリテンションメモリに格納された前記連関されたエラー種類に基づいて治癒動作を遂行する段階と、をさらに含む請求項１３に記載の書込み方法。
  15. 前記第１データが前記第２データと同一でない時、前記第２データを反転する段階と、
    前記メモリアドレスに対応する前記位置で前記メモリアレイに前記反転された第２データを書き込む段階と、をさらに含む請求項１１に記載の書込み方法。
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