TWI613666B - 記憶體裝置 - Google Patents

記憶體裝置 Download PDF

Info

Publication number
TWI613666B
TWI613666B TW105107388A TW105107388A TWI613666B TW I613666 B TWI613666 B TW I613666B TW 105107388 A TW105107388 A TW 105107388A TW 105107388 A TW105107388 A TW 105107388A TW I613666 B TWI613666 B TW I613666B
Authority
TW
Taiwan
Prior art keywords
data
memory
signal
error
error correction
Prior art date
Application number
TW105107388A
Other languages
English (en)
Other versions
TW201711051A (zh
Inventor
野呂寛洋
Original Assignee
東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝記憶體股份有限公司 filed Critical 東芝記憶體股份有限公司
Publication of TW201711051A publication Critical patent/TW201711051A/zh
Application granted granted Critical
Publication of TWI613666B publication Critical patent/TWI613666B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

根據一實施例，一種半導體記憶體裝置包含：一記憶體，其經組態以儲存資料；一錯誤校正電路，其經組態以校正自該記憶體讀取之資料中之一錯誤且產生一第一狀態之一第一信號，若無法校正該資料中之該錯誤，則將該第一信號與該資料一起傳輸至一外部件；及一第一接針，其經組態以將該第一信號傳輸至該外部件且接收來自該外部件之一資料遮罩信號。

Description

記憶體裝置
本文中所描述之實施例大體上係關於一種記憶體裝置。
一MRAM係採用具有一磁阻效應之一磁性元件作為用於儲存資訊之一記憶體胞之一記憶體裝置，且以快速操作、大儲存容量及非揮發性為特徵。用一MRAM替換一揮發性記憶體(諸如一DRAM及一SRAM)之研究及開發已在進行中。為降低開發成本且實現順利替換，應可期望MRAM基於相同於DRAM及SRAM之規範來操作。
1‧‧‧記憶體系統
10‧‧‧半導體記憶體裝置
11‧‧‧記憶體核心
12‧‧‧周邊電路
13‧‧‧介面
14‧‧‧墊單元
14a‧‧‧D正反器
14b‧‧‧接收電路
14c‧‧‧D正反器
14d‧‧‧接收電路
14e‧‧‧D正反器
14f‧‧‧接收電路
14g‧‧‧D正反器
14h‧‧‧傳輸電路
14i‧‧‧D正反器
14j‧‧‧接收電路
14k‧‧‧D正反器
14l‧‧‧傳輸電路
15‧‧‧主機/記憶體控制器
15a‧‧‧D正反器
15b‧‧‧傳輸電路
15c‧‧‧D正反器
15d‧‧‧傳輸電路
15e‧‧‧D正反器
15f‧‧‧傳輸電路
15g‧‧‧D正反器
15h‧‧‧接收電路
15i‧‧‧D正反器
15j‧‧‧傳輸電路
15k‧‧‧D正反器
15l‧‧‧接收電路
20‧‧‧記憶體區域
20a‧‧‧記憶體胞陣列
20b‧‧‧感測放大器/寫入驅動器(SA/WD)
20c‧‧‧頁緩衝器
21‧‧‧列解碼器
22‧‧‧行解碼器
23‧‧‧命令鎖存電路
24‧‧‧位址鎖存電路
25‧‧‧資料鎖存電路
26‧‧‧資料遮罩鎖存電路
27‧‧‧控制電路
28‧‧‧錯誤校正碼(ECC)電路
28a‧‧‧偵測電路
29‧‧‧第一時脈產生器
30‧‧‧第二時脈產生器/磁穿隧接面(MTJ)元件
31‧‧‧選擇電晶體
BL0至BLj-1‧‧‧位元線
BK‧‧‧記憶體庫
BK0至BKj‧‧‧記憶體庫
CA‧‧‧命令/位址線
CK/CKb‧‧‧時脈信號
CKE‧‧‧時脈啟用信號
CLK‧‧‧內部時脈
CMD‧‧‧命令
CNT‧‧‧控制信號線
DCLK‧‧‧內部時脈
DET‧‧‧錯誤偵測信號
DM/ECC CR‧‧‧資料遮罩信號線
DQ‧‧‧資料線
DQS/DQSb‧‧‧資料選通信號線
MC‧‧‧記憶體胞
SL0至SLj-1‧‧‧源極線
WL0至WLi-1‧‧‧字線
圖1係示意性地繪示根據一實施例之一半導體記憶體裝置及一主機的一方塊圖。
圖2係示意性地繪示實施例之半導體記憶體裝置的一方塊圖。
圖3係示意性地繪示實施例之半導體記憶體裝置之記憶體庫的一方塊圖。
圖4係繪示根據實施例之如何連接半導體記憶體裝置及主機的一電路圖。
圖5繪示實施例之半導體記憶體裝置之一錯誤校正單元。
圖6係繪示由實施例之半導體記憶體裝置執行之一讀取操作的一波形圖。
圖7係實施例之半導體裝置之一錯誤校正單元。
圖8係繪示由實施例之半導體裝置執行之一讀取操作的一波形圖。
一般而言，根據一實施例，一種記憶體裝置包含：一記憶體，其經組態以儲存資料；一錯誤校正電路，其經組態以校正自該記憶體讀取之資料中之一錯誤且產生一第一狀態之一第一信號，若無法校正該資料中之該錯誤，則將該第一信號與該資料一起傳輸至一外部件；及一第一接針，其經組態以將該第一信號傳輸至該外部件且接收來自該外部件之一資料遮罩信號。
現將參考附圖來描述一實施例。在以下描述及圖式中，相同元件符號用以表示類似或對應元件。
[1]實施例
[1-1]記憶體系統1
首先，將給出根據實施例之記憶體系統1之一描述。如圖1中所展示，記憶體系統1包括一半導體記憶體裝置10及一主機(或一記憶體控制器)15。實施例之半導體記憶體裝置10係(例如)一自旋轉移力矩型磁阻隨機存取記憶體(STT-MRAM)。
如圖1中所展示，半導體記憶體裝置10包含一記憶體核心11、一周邊電路12及一介面13。
記憶體核心11具有用於儲存資料之複數個記憶體胞。周邊電路12將資料寫入至記憶體核心11及自記憶體核心11讀取資料。
介面13具有其中接收命令、位址及資料之一墊單元14。墊單元14包含複數個墊。介面13透過墊單元14及控制信號線CNT來連接至主機15。介面13透過墊單元14及資料選通信號線DQS/DQSb來連接至主機15。介面13透過墊單元14及資料遮罩信號線DM/ECC CR<k：0>來連接至主機15。介面13透過墊單元14及命令/位址線CA<n：0>來連接至主 機15。介面13透過墊單元14及資料線DQ<m：0>來連接至主機15。字母k、n及m表示自然數。
控制信號線CNT係用於傳輸及接收控制信號。控制信號包含時脈信號CK/CKb、時脈啟用信號CKE及晶片選擇信號CS。命令/位址線CA<n：0>係用於傳輸及接收命令及位址。資料遮罩信號線DM/ECC CR<k：0>係用於傳輸及接收資料遮罩信號及錯誤偵測信號。資料線DQ<m：0>係用於在半導體記憶體裝置10與主機15之間傳輸及接收資料。資料選通信號線DQS/DQSb係用於傳輸及接收資料信號DQ。時脈信號CK/CKb及資料選通信號DQS/DQSb係用於控制半導體記憶體裝置10之操作時序。
控制信號線CNT、資料選通信號線DQS/DQSb、資料遮罩信號線DM/ECC CR<k：0>、命令/位址線CA<n：0>及資料線DQ<m：0>之各者可包含一接針或可本身為接針。
[1-2]半導體記憶體裝置10
將參考圖2來描述半導體裝置10。
[1-2-1]記憶體核心11
將描述半導體記憶體裝置10之記憶體核心11。記憶體核心11具有一記憶體區域20、一列解碼器21及一行解碼器22。記憶體區域20包含(j+1)個記憶體庫BK0至BKj(j係一自然數)。可個別啟動此等記憶體庫BK0至BKj之各者。除非記憶體庫BK0至BKj必須彼此區分，否則其等將簡稱為記憶體庫BK。
列解碼器21解碼使用其來選擇記憶體庫BK0至BKj之一者之一記憶體庫位址BA<x：0>及使用其來選擇選定記憶體庫之一列之一列位址<y：0>。
行解碼器22解碼使用其來選擇記憶體區域20中之一行之一行位址C<z：0>。
[1-2-2]周邊電路12
將描述半導體記憶體裝置10之周邊電路12。如圖2中所展示，周邊電路12具有一命令鎖存電路23、一位址鎖存電路24、一資料鎖存電路25、一資料遮罩鎖存電路26、一控制電路27、一錯誤校正碼(ECC)電路28、第一時脈產生器29及一第二時脈產生器30。
命令鎖存電路23經由命令/位址線CA<n：0>接收來自主機15之命令CMD且暫時儲存所接收之命令CMD。將命令CMD供應至控制電路27及ECC電路28。
位址鎖存電路24接收位址ADD。關於位址ADD，將列位址R<y：0>自位址鎖存電路24供應至列解碼器21，且將行位址C<z：0>自位址鎖存電路24供應至行解碼器22。
資料鎖存電路25暫時儲存經由資料線DQ<m：0>自主機15供應至其之輸入資料，且暫時儲存自一選定記憶體庫讀取之輸出資料。將輸入資料寫入一選定記憶體庫之記憶體胞中。
資料遮罩鎖存電路26暫時儲存經由資料遮罩線DM/ECC CR<k：0>自主機15供應至其之資料遮罩信號，或暫時儲存表示ECC之錯誤校正結果之輸出資料。資料遮罩信號係用於在將輸入資料寫入記憶體胞中時控制一寫入遮罩之信號。
控制電路27基於自主機15供應之時脈啟用信號CKE、晶片選擇信號CSb及命令CMD來控制半導體記憶體裝置10之操作。在接收一資料遮罩信號之後，控制電路27執行資料遮罩。資料遮罩係用於防止一目標記憶體胞被寫入之一操作。基於由第一時脈產生器29產生之一內部時脈CLK來將輸入之時脈啟用信號CKE及晶片選擇信號CSb儲存於控制電路27中。可基於儲存於控制電路27中之時脈啟用信號CKE及晶片選擇信號CSb來控制第一時脈產生器29之後續操作以停止產生內部時脈CLK。
當寫入資料時，ECC電路28產生儲存於資料鎖存電路25中且待寫入之資料之一同位檢查位元(一錯誤校正碼)，且將同位檢查位元新增至資料。將所得資料(其包含新增至其之同位檢查位元)寫入記憶體胞陣列中。
當讀取資料時，ECC電路28對自記憶體胞陣列讀取且供應至資料鎖存電路25之資料執行錯誤校正處理。藉由使用一同位檢查位元來執行錯誤校正處理，ECC電路28檢查自記憶體陣列讀取之資料是否含有一錯誤。若在資料中偵測到一錯誤，則ECC電路校正偵測到之錯誤。控制電路27將經錯誤校正資料寫回至記憶體胞陣列中。在本實施例中，將經錯誤校正資料(即，其錯誤由ECC處理校正之資料)寫回至記憶體胞陣列中之操作將指稱一寫回操作。例如，若未在自記憶體胞陣列讀取之資料中偵測到資料，則本實施例之半導體記憶體裝置10不執行寫回操作。寫回操作確保儲存於半導體記憶體裝置10中之資料之可靠性。可將ECC電路28設置於記憶體區域20(記憶體庫BK)中。
ECC電路28具有一偵測電路28a。若判定一錯誤之位元數目大於可由ECC電路28校正之位元數目，則偵測電路28a將一H(高)位準之一錯誤偵測信號DET供應至資料遮罩鎖存電路26及控制電路27。由資料遮罩鎖存電路26及控制電路27經由用於傳輸及接收資料遮罩信號之資料遮罩信號線DM/ECC CR<k：0>將錯誤偵測信號DET供應至主機15。
將給出一更具體描述。吾人假定：ECC電路28對各錯誤校正單元之錯誤校正能力係「n」個位元(n係一自然數)。在此情況中，若各錯誤校正單元之一錯誤係「n+1」個位元及更多，則偵測電路28a將錯誤偵測信號DET設定至「H」位準。相反地，若各錯誤校正單元之一錯誤係「n」個位元及更少，則偵測電路28a將錯誤偵測信號DET設定至「L」位準。
主機15可認定：在錯誤偵測信號DET之「H」位準期間接收之資 料係尚無法對其適當執行錯誤校正處理之資料。因此，主機15可對尚無法對其執行錯誤校正處理之資料採取適當行動。例如，主機15可捨棄資料或避免執行寫回操作。關於在錯誤偵測信號DET之「L」位準期間接收之資料，主機15可將其認定為已對其適當執行錯誤校正處理之資料。
儘管已將ECC電路28及偵測電路28a描述為不同功能電路，然可將ECC電路28及偵測電路28a整合為一個電路。
第一時脈產生器29基於自主機15供應之時脈信號CK/CKb來產生內部時脈CLK。將內部時脈CLK供應至命令鎖存電路23、控制電路27及位址鎖存電路24。內部時脈CLK係用於控制此等電路之操作時序。
第二時脈產生器30基於自主機15供應之資料選通信號DQS/DQSb來產生內部時脈DCLK。將內部時脈DCLK供應至資料鎖存電路25及資料遮罩鎖存電路26。內部時脈DCLK係用於控制此等電路之操作時序。
[1-2-3]記憶體庫BK
將參考圖3來給出記憶體區域20之一記憶體庫BK之一描述。記憶體庫BK包括一感測放大器/寫入驅動器(SA/WD)20b、一頁緩衝器20c及一記憶體胞陣列20a。
感測放大器/寫入驅動器20b經配置於記憶體胞陣列20a之位元線方向上。感測放大器/寫入驅動器20b包含一感測放大器及一寫入驅動器。感測放大器連接至位元線BL，且藉由偵測流動通過連接至一選定字線WL之一記憶體胞MC之一電流來自記憶體胞MC讀取資料。寫入驅動器連接至位元線BL，且藉由致使一電流流動通過連接至選定字線之一記憶體胞MC來將資料寫入記憶體胞MC中。感測放大器/寫入驅動器20b基於自控制電路27供應之控制信號來控制位元線BL及源極線SL。經由資料鎖存電路25將資料轉移於感測放大器/寫入驅動器 20b與資料線DQ之間。
頁緩衝器20c暫時儲存自記憶體胞陣列20c讀取之資料或自主機15接收之資料。將資料寫入記憶體胞陣列20a中之複數個記憶體胞電晶體之單元中(以頁為單位)。將可一次寫入記憶體胞陣列20a中之資料單元稱作「頁」。在本實施例中，頁緩衝器20c經提供給各記憶體庫BK，且具有能夠暫時儲存記憶體庫BK之全頁資料之一儲存容量。
當將資料寫入記憶體胞陣列20a中時，主機15供應一頁位址(其指示其中將寫入資料之一區域)且將資料與一寫入命令一起寫入至半導體記憶體裝置10。控制電路27將自主機接收之寫入資料儲存於頁緩衝器20c中，且將儲存於頁緩衝器20c中之寫入資料寫入由頁位址指定之記憶體胞MC中。
當自記憶體胞陣列20a讀取資料時，主機15將一頁位址(其指示將自其讀取資料之一區域)與一讀取命令一起供應至半導體記憶體裝置10。控制電路27自由頁位址指定之記憶體胞讀取資料且將讀取資料供應至頁緩衝器20c。
記憶體胞陣列20a包括經配置成一矩陣型樣之複數個記憶體胞MC。複數個字線WL0至WLi-1及複數個位元線BL0至BLj-1及複數個源極線SL0至SLj-1經配置於記憶體胞陣列20a中。記憶體胞陣列20a之一列連接至字線WL1之各者，且記憶體胞陣列20a之一行連接至由一位元線BL及一源極線SL構成之各對。
各記憶體胞MC包含一磁穿隧接面(MTJ)元件30及一選擇電晶體31。選擇電晶體31係(例如)一N通道MOSFET。
MTJ元件30之一端連接至位元線BL，且另一端連接至選擇電晶體31之汲極(源極)。選擇電晶體31之閘極連接至字線WL，且源極(汲極)連接至源極線SL。
記憶體庫BK之上文所描述之組態僅係一實例，且記憶體庫BK可 具有任何其他組態。
[1-2-4]半導體記憶體裝置10與主機15之間之連接
將參考圖4來給出關於如何使半導體記憶體裝置10與主機15彼此連接之一描述。
如圖4中所展示，墊單元14包括D正反器14a、14c、14e、14g、14i及14k、接收電路14b、14d、14f及14j、及傳輸電路14h及14l。
如圖4中所展示，主機15包括D正反器15a、15c、15e、15g、15i及15k、傳輸電路15b、15d、15f及15j、及接收電路15h及15l。
當D正反器14a、14c、14e、14g、14i、14k、15a、15c、15e、15g、15i及15k不必彼此區分時，其等將簡稱為「D正反器」。當傳輸電路14h、14l、15b、15d、15f及15j不必彼此區分時，其等將簡稱為「傳輸器」。當接收電路14b、14d、14f、14j、15h及15l不必彼此區分時，其等將簡稱為「接收器」。
傳輸電路傳輸供應至其輸入端子之信號。接收電路接收供應至其輸入端子之信號。
各D正反器使供應至端子D之資料保持與時脈CLK之上升同步。更具體言之，當時脈CLK上升時，各D正反器自端子Q輸出此刻供應至端子D之資料。各D正反器重複輸出相同資料，直至輸入下一時脈CLK。
如圖4中所展示，藉由D正反器14g及傳輸電路14h來將錯誤偵測信號DET供應至資料遮罩信號線DM/ECC CR。主機15藉由接收電路15h及D正反器15g來自資料遮罩信號線DM/ECC CR接收錯誤偵測信號DET。
例如，當讀取資料時，輸出此錯誤偵測信號DET。另一方面，當寫入資料時，輸入資料遮罩信號DM。因此，錯誤偵測信號DET及資料遮罩信號DM彼此不衝突。為此，可藉由僅使用一個信號線來傳輸 及接收兩種信號。
[1-3]讀取操作
[1-3-1]根據本實施例之錯誤校正單元之實例1
將參考圖5來描述ECC電路28之錯誤校正單元。
本實施例之控制電路27執行對應於預定行位址YX(X係一整數)之資料Q0至Q3之單元中之錯誤校正。資料Q0至Q3係一讀取操作時之一預取單元。更具體言之，控制電路27自記憶體區域20讀取與行位址Y0相關之資料Q0至Q3及同位檢查位元。ECC電路28基於與行位址Y0相關之資料Q0至Q3及同位檢查位元來對與行位址Y0相關之資料Q0至Q3執行錯誤校正。同樣地，ECC電路28對與其他行位址YX相關之資料Q0至Q3執行錯誤校正。
[1-3-2]根據本實施例之讀取操作之實例1
將參考圖6來描述一讀取操作之一實例。
將首先描述根據本實施例所執行之一讀取操作之實例1之概要。根據本實施例，ECC電路28使用錯誤校正單元之實例1來執行錯誤校正。
ECC電路28對與行位址Y0相關之資料Q0至Q3執行錯誤校正。若與行位址Y0相關之資料Q0至Q3含有無法由ECC電路28校正之一錯誤，則偵測電路28a將此效應通知給主機15。具體言之，在時間T0處(當半導體記憶體裝置10將與行位址Y0相關之資料Q0至Q3供應至主機15時)，偵測電路28a將自資料遮罩信號線DM/ECC CR輸出之錯誤偵測信號DET設定至「H」位準。
另外，ECC電路28對與Y1相關之資料Q0至Q3執行錯誤校正。若與Y1相關之資料Q0至Q3不含錯誤，或若ECC電路28對資料Q0至Q3成功地執行錯誤校正，則偵測電路28a將此效應通知給主機15。具體言之，在時間T1處(當半導體記憶體裝置10將與行位址Y1相關之資料Q0 至Q3供應至主機15時)，偵測電路28a將自資料遮罩信號線DM/ECC CR輸出之錯誤偵測信號DET設定至「L」位準。
可由控制電路27控制資料及錯誤偵測信號DET之輸出時序。
[1-3-3]根據本實施例之錯誤校正單元之實例2
將參考圖7來描述ECC電路28之錯誤校正單元。
本實施例之控制電路27對包含於預定資料QZ(Z係一整數)中且對應於複數個行位址之資料執行錯誤校正。具體言之，控制電路27自記憶體區域20讀取包含於資料Q0中且對應於行位址Y0至Y3之資料以及讀取同位檢查位元。ECC電路28基於讀取資料(其包含於資料Q0中且對應於行位址Y0至Y3)及同位檢查位元來對包含於資料Q0中且對應於行位址Y0至Y3之資料執行錯誤校正。同樣地，ECC電路28對包含於資料Q0中且對應於其他行位址之資料執行錯誤校正。同樣地，ECC電路28對資料Q1至Q3執行錯誤校正。
[1-3-4]根據本實施例之讀取操作之實例2
將描述根據本實施例所執行之一讀取操作之實例2之概要。根據本實施例，ECC電路28使用錯誤校正單元之實例2來執行錯誤校正。
ECC電路28對資料Q0及與行位址Y0至Y3相關之資料執行錯誤校正。若資料Q0及與行位址Y0至Y3相關之資料不含錯誤，或若ECC電路28對資料Q0及與行位址Y0至Y3相關之資料成功地執行錯誤校正，則偵測電路28a將此效應通知給主機15。具體言之，在時間Ta0處(當半導體記憶體裝置10將資料Q0及與行位址Y0至Y3相關之資料供應至主機15時)，偵測電路28a將自資料遮罩信號線DM/ECC CR輸出之錯誤偵測信號DET設定至「L」位準。
ECC電路28對資料Q1及與行位址Y0至Y3相關之資料執行錯誤校正。若資料Q1及與行位址Y0至Y3相關之資料含有無法由ECC電路28校正之一錯誤，則偵測電路28a將此效應通知給主機15。具體言之， 在時間Ta1處(當半導體記憶體裝置10將資料Q1及與行位址Y0至Y3相關之資料供應至主機15時)，偵測電路28a將自資料遮罩信號線DM/ECC CR輸出之錯誤偵測信號DET設定至「H」位準。
ECC電路28對資料Q2及與行位址Y0至Y3相關之資料執行錯誤校正。若資料Q2及與行位址Y0至Y3相關之資料不含錯誤，或若ECC電路28對資料Q2及與行位址Y0至Y3相關之資料成功地執行錯誤校正，則偵測電路28a將此效應通知給主機15。具體言之，在時間Ta2處(當半導體記憶體裝置10將資料Q2及與行位址Y0至Y3相關之資料供應至主機15時)，偵測電路28a將錯誤偵測信號DET設定至「L」位準。
ECC電路28對資料Q3及與行位址Y0至Y3相關之資料執行錯誤校正。若資料Q3及與行位址Y0至Y3相關之資料不含錯誤，或若ECC電路28對資料Q3及與行位址Y0至Y3相關之資料成功地執行錯誤校正，則偵測電路28a將此效應通知給主機15。具體言之，在時間Ta3處(當半導體記憶體裝置10將資料Q3及與行位址Y0至Y3相關之資料供應至主機15時)，偵測電路28a將錯誤偵測信號DET設定至「L」位準。
ECC電路28對資料Q0及與行位址Y4至Y7相關之資料執行錯誤校正。若資料Q0及與行位址Y4至Y7相關之資料不含錯誤，或若ECC電路28對資料Q0及與行位址Y4至Y7相關之資料成功地執行錯誤校正，則偵測電路28a將此效應通知給主機15。具體言之，在時間Ta4處(當半導體記憶體裝置10將資料Q0及與行位址Y4至Y7相關之資料供應至主機15時)，偵測電路28a將錯誤偵測信號DET設定至「L」位準。
ECC電路28對資料Q1及與行位址Y4至Y7相關之資料執行錯誤校正。若資料Q1及與行位址Y4至Y7相關之資料不含錯誤，或若ECC電路28對資料Q1及與行位址Y4至Y7相關之資料成功地執行錯誤校正，則偵測電路28a將此效應通知給主機15。具體言之，在時間Ta5處(當半導體記憶體裝置10將資料Q1及與行位址Y4至Y7相關之資料供應至 主機15時)，偵測電路28a將錯誤偵測信號DET設定至「L」位準。
ECC電路28對資料Q2及與行位址Y4至Y7相關之資料執行錯誤校正。若資料Q2及與行位址Y4至Y7相關之資料含有無法由ECC電路28校正之一錯誤，則偵測電路28a將此效應通知給主機15。具體言之，在時間Ta6處(當半導體記憶體裝置10將資料Q2及與行位址Y4至Y7相關之資料供應至主機15時)，偵測電路28a將錯誤偵測信號DET設定至「H」位準。
ECC電路28對資料Q3及與行位址Y4至Y7相關之資料執行錯誤校正。若資料Q3及與行位址Y4至Y7相關之資料不含錯誤，或若ECC電路28對資料Q3及與行位址Y4至Y7相關之資料成功地執行錯誤校正，則偵測電路28a將此效應通知給主機15。具體言之，在時間Ta7處(當半導體記憶體裝置10將資料Q3及與行位址Y4至Y7相關之資料供應至主機15時)，偵測電路28a將錯誤偵測信號DET設定至「L」位準。
如上文所描述，本實施例之半導體記憶體裝置控制用於各預取之錯誤偵測信號DET。
[1-4]本實施例之優點
根據上文所描述之實施例，半導體記憶體裝置10在一讀取操作中檢查是否存在無法由ECC電路28校正之一錯誤。若偵測到此一錯誤，則當傳輸無法校正之資料時，半導體記憶體裝置10透過資料遮罩信號線DM/ECC CR來將存在錯誤通知給主機15。
近年來，在開發用於提供最初準備用於一半導體記憶體裝置中之一主機之一ECC電路的技術。當ECC電路安裝於一記憶體晶片上時，只要資料中之一錯誤係在ECC電路之錯誤校正能力內，則可輸出精確資料。然而，若錯誤超出ECC電路之錯誤校正能力，則會輸出含有一錯誤之讀取資料或尚無法對其作出適當校正之讀取資料且將其供應至主機。
若不存在將由ECC電路獲得之最終校正資訊供應至主機之規範，則主機無法判定自半導體記憶體裝置接收之資料是否正確。
根據本實施例，當半導體記憶體裝置輸出讀取資料時，將不能錯誤校正之資訊(即，「H(高)」位準之錯誤偵測信號DET)與讀取資料一起供應至主機。由於此特徵，主機可判定自半導體記憶體裝置接收之資料之有效性，且因此不執行一不適當操作。
在上文所描述之實施例中，半導體記憶體裝置藉由資料遮罩信號線來將不能錯誤校正之資訊發送至主機。此係因為在一讀取操作模式中不會將一資料遮罩信號傳輸至半導體記憶體裝置10。為此，無需額外信號線或接針來將不能錯誤校正之資訊傳輸至主機。因此，本實施例之半導體記憶體裝置可在無需增加電路區域之情況下將不能錯誤校正之資訊傳輸至主機。
[2]修改方案
當將資料輸出至資料線時，僅需要自資料遮罩信號線DM/ECC CR輸出對應於該資料之錯誤偵測信號DET，且錯誤校正單元無需為上文所描述之單元。
結合上述實施例所描述之一記憶體庫之組態僅係一實例，且可作出各種修改。
應用於實施例之半導體記憶體裝置之規格可為JEDEC記憶體規格，諸如LPDDR及DDR。此外，半導體記憶體裝置可採用不基於特定規格之一記憶體。
結合上文所提及之實施例，將半導體記憶體裝置描述為採用(但不限於)一磁阻效應元件之一MRAM。半導體記憶體裝置可為任何類型之半導體記憶體裝置，不論其是否為一揮發性記憶體或一非揮發性記憶體。另外，半導體記憶體裝置可經實現為類型類似於MRAM之一電阻變化記憶體，例如一電阻式隨機存取記憶體(ReRAM)或一相變隨 機存取記憶體(PCRAM)。
儘管已描述某些實施例，然此等實施例僅供例示，且不意欲限制本發明之範疇。其實，本文中所描述之新穎實施例可以各種其他形式體現；此外，可在不背離本發明之精神之情況下對本文中所描述之實施例作出各種省略、替代及形式改變。隨附申請專利範圍及其等效物意欲涵蓋將落入實施例之範疇及精神內之此等形式或修改。
10‧‧‧半導體記憶體裝置
12‧‧‧周邊電路
14‧‧‧墊單元
14a‧‧‧D正反器
14b‧‧‧接收電路
14c‧‧‧D正反器
14d‧‧‧接收電路
14e‧‧‧D正反器
14f‧‧‧接收電路
14g‧‧‧D正反器
14h‧‧‧傳輸電路
14i‧‧‧D正反器
14j‧‧‧接收電路
14k‧‧‧D正反器
14l‧‧‧傳輸電路
15‧‧‧主機/記憶體控制器
15a‧‧‧D正反器
15b‧‧‧傳輸電路
15c‧‧‧D正反器
15d‧‧‧傳輸電路
15e‧‧‧D正反器
15f‧‧‧傳輸電路
15g‧‧‧D正反器
15h‧‧‧接收電路
15i‧‧‧D正反器
15j‧‧‧傳輸電路
15k‧‧‧D正反器
15l‧‧‧接收電路
CA‧‧‧命令/位址線
CNT‧‧‧控制信號線
DM/ECC CR‧‧‧資料遮罩信號線
DQS/DQSb‧‧‧資料選通信號線

Claims (20)

  1. 一種記憶體裝置，其包括：一記憶體，其經組態以儲存資料；一錯誤校正電路，其經組態以校正自該記憶體讀取之資料中之一錯誤且產生一第一狀態之一第一信號，若無法校正該資料中之該錯誤，則將該第一信號與該資料一起傳輸至一外部件；及一第一接針，其經組態以將該第一信號傳輸至該外部件且接收來自該外部件之一資料遮罩信號。
  2. 如請求項1之記憶體裝置，其中若該錯誤校正電路成功地校正該資料中之該錯誤，則該錯誤校正電路產生不同於該第一狀態之一第二狀態之一第一信號，該第一信號與該資料一起傳輸至該外部件。
  3. 如請求項2之記憶體裝置，其中若各錯誤校正單元之該錯誤係「n」個位元(n係一自然數)及更少，則該錯誤校正電路可校正該資料中之該錯誤且產生該第二狀態之該第一信號，且若各錯誤校正單元之該錯誤係「n+1」個位元及更多，則該錯誤校正電路產生該第一狀態之該第一信號。
  4. 如請求項1之記憶體裝置，其中該記憶體裝置經組態使得在一讀取操作模式中輸出該資料及該第一信號。
  5. 如請求項1之記憶體裝置，其中該第一接針經組態以在一寫入操作模式中接收該資料遮罩信號。
  6. 如請求項1之記憶體裝置，其中在接收該資料遮罩信號之後，該記憶體裝置不對該記憶體執 行一寫入操作。
  7. 如請求項1之記憶體裝置，其中未將對應於該第一狀態之該第一信號之該資料寫回至該記憶體。
  8. 如請求項1之記憶體裝置，其中該記憶體包括能夠保存資料之一電阻變化元件。
  9. 如請求項1之記憶體裝置，其中該記憶體係一磁阻隨機存取記憶體(MRAM)、一鐵電隨機存取記憶體(FeRAM)、一相變隨機存取記憶體(PCRAM)及一電阻式隨機存取記憶體(ReRAM)之一者。
  10. 一種記憶體系統，其包括：一記憶體，其經組態以儲存資料；一控制器；一錯誤校正電路，其經組態以校正自該記憶體讀取之資料中之一錯誤且在無法校正該資料中之該錯誤時將該資料及失效資訊兩者同時供應至該控制器；及一第一接針，其經組態以將該失效資訊傳輸至該控制器且接收來自該控制器之一資料遮罩信號，其中該控制器不使用與該失效資訊同時被接收之該資料。
  11. 如請求項10之記憶體系統，其中當該錯誤校正電路成功地校正該資料中之一錯誤時，該記憶體系統將不同於該第一狀態之一第二狀態之一第一信號及該資料同時傳輸至該控制器。
  12. 如請求項11之記憶體系統，其中若各錯誤校正單元之該錯誤係「n」個位元(n係一自然數)及更少，則該錯誤校正電路可校正該資料中之該錯誤且產生該第二狀態之該第一信號，且若各錯誤校正單元之該錯誤係「n+1」個位元及更多，則該錯 誤校正電路產生該第一狀態之一第一信號。
  13. 如請求項10之記憶體系統，其中該記憶體系統經組態使得在一讀取操作模式中輸出該資料及該第一信號。
  14. 如請求項10之記憶體系統，其中該第一接針經組態以在一寫入操作模式中接收該資料遮罩信號。
  15. 如請求項10之記憶體系統，其中在接收該資料遮罩信號之後，該記憶體系統不對該記憶體執行一寫入操作。
  16. 如請求項10之記憶體系統，其中未將對應於該第一狀態之該第一信號之該資料寫回至該記憶體。
  17. 如請求項10之記憶體系統，其中在接收該第一狀態之該第一信號之後，該控制器捨棄對應於該第一狀態之該第一信號之該資料。
  18. 如請求項11之記憶體系統，其中在接收該第二狀態之該第一信號之後，該控制器將對應於該第二狀態之該第一信號之該資料寫回至該記憶體。
  19. 如請求項10之記憶體系統，其中該記憶體包括能夠保存資料之一電阻變化元件。
  20. 如請求項10之記憶體系統，其中該記憶體係一磁阻隨機存取記憶體(MRAM)、一鐵電隨機存取記憶體(FeRAM)、一相變隨機存取記憶體(PCRAM)及一電阻式隨機存取記憶體(ReRAM)之一者。
TW105107388A 2015-09-11 2016-03-10 記憶體裝置 TWI613666B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562217659P 2015-09-11 2015-09-11
US62/217,659 2015-09-11

Publications (2)

Publication Number Publication Date
TW201711051A TW201711051A (zh) 2017-03-16
TWI613666B true TWI613666B (zh) 2018-02-01

Family

ID=58239588

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105107388A TWI613666B (zh) 2015-09-11 2016-03-10 記憶體裝置

Country Status (4)

Country Link
US (1) US10552255B2 (zh)
CN (1) CN107924369B (zh)
TW (1) TWI613666B (zh)
WO (1) WO2017043113A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10621117B2 (en) 2017-06-15 2020-04-14 Micron Technology, Inc. Controlling memory devices using a shared channel
JP2019008859A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
KR102638791B1 (ko) * 2018-09-03 2024-02-22 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11948653B2 (en) * 2021-07-20 2024-04-02 Avago Technologies International Sales Pte. Limited Early error detection and automatic correction techniques for storage elements to improve reliability
CN115938461A (zh) * 2022-12-06 2023-04-07 上海美仁半导体有限公司 存储装置、纠错存储系统、芯片和车辆

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04149899A (ja) * 1990-10-12 1992-05-22 Nec Corp ダイナミック・ランダム・アクセス・メモリ
US20070061671A1 (en) * 2005-08-30 2007-03-15 Paul Wallner Data memory system and method for transferring data into a data memory
US20070271495A1 (en) * 2006-05-18 2007-11-22 Ian Shaeffer System to detect and identify errors in control information, read data and/or write data
US20090319877A1 (en) * 2008-06-18 2009-12-24 Intel Corporation Systems, methods, and apparatuses to transfer data and data mask bits in a common frame with a shared error bit code
US20140331006A1 (en) * 2013-05-06 2014-11-06 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20140331101A1 (en) * 2013-05-06 2014-11-06 Hoi-Ju CHUNG Semiconductor memory devices, memory systems including the same and method of writing data in the same
US20150106678A1 (en) * 2013-10-14 2015-04-16 SK Hynix Inc. Semiconductor device and semiconductor system including the same
US9064606B2 (en) * 2012-12-20 2015-06-23 Advanced Micro Devices, Inc. Memory interface supporting both ECC and per-byte data masking

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07129424A (ja) 1993-11-05 1995-05-19 Fuji Electric Co Ltd Ｅｃｃ機能回路の１ビット誤り検知通知装置
JP3914839B2 (ja) 2002-07-11 2007-05-16 エルピーダメモリ株式会社 半導体記憶装置
US6961877B2 (en) * 2002-07-19 2005-11-01 Qlogic Corporation System and method for in-line error correction for storage systems
JP2004234770A (ja) 2003-01-31 2004-08-19 Renesas Technology Corp 半導体記憶装置とテスト方法
KR100917883B1 (ko) 2003-02-25 2009-09-16 삼성전자주식회사 에러 정정을 위한 에러 플래그 생성 장치 및 그 방법
JP2005310313A (ja) 2004-04-23 2005-11-04 Toshiba Corp 半導体記憶装置
JP2006004559A (ja) 2004-06-18 2006-01-05 Elpida Memory Inc 半導体記憶装置
US7872892B2 (en) * 2005-07-05 2011-01-18 Intel Corporation Identifying and accessing individual memory devices in a memory channel
CN100592672C (zh) * 2005-11-30 2010-02-24 上海贝尔阿尔卡特股份有限公司 空时编码/译码模式的动态切换方法及装置
DE102005058438B4 (de) * 2005-12-07 2008-09-11 Qimonda Ag Integrierter Halbleiterspeicher mit Ermittelung einer Chiptemperatur
JP4643479B2 (ja) * 2006-03-22 2011-03-02 株式会社東芝 アクセス制御装置、アクセス制御システム、プロセッサ、アクセス制御方法およびメモリアクセス制御方法
RU2527207C2 (ru) * 2010-04-27 2014-08-27 Нек Корпорейшн Устройство кодирования, способ конфигурирования кода с исправлением ошибок и программа для них
US8990657B2 (en) * 2011-06-14 2015-03-24 Freescale Semiconductor, Inc. Selective masking for error correction
US9086945B2 (en) * 2011-09-01 2015-07-21 Dell Products, Lp System and method to correlate errors to a specific downstream device in a PCIe switching network
US20130152081A1 (en) * 2011-12-13 2013-06-13 International Business Machines Corporation Selectable event reporting for highly virtualized partitioned systems
US9350386B2 (en) * 2012-04-12 2016-05-24 Samsung Electronics Co., Ltd. Memory device, memory system, and method of operating the same
US9043674B2 (en) * 2012-12-26 2015-05-26 Intel Corporation Error detection and correction apparatus and method

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04149899A (ja) * 1990-10-12 1992-05-22 Nec Corp ダイナミック・ランダム・アクセス・メモリ
US20070061671A1 (en) * 2005-08-30 2007-03-15 Paul Wallner Data memory system and method for transferring data into a data memory
US20070271495A1 (en) * 2006-05-18 2007-11-22 Ian Shaeffer System to detect and identify errors in control information, read data and/or write data
US20080163007A1 (en) * 2006-05-18 2008-07-03 Rambus Inc. System To Detect And Identify Errors In Control Information, Read Data And/Or Write Data
US20090319877A1 (en) * 2008-06-18 2009-12-24 Intel Corporation Systems, methods, and apparatuses to transfer data and data mask bits in a common frame with a shared error bit code
US9064606B2 (en) * 2012-12-20 2015-06-23 Advanced Micro Devices, Inc. Memory interface supporting both ECC and per-byte data masking
US20140331006A1 (en) * 2013-05-06 2014-11-06 Samsung Electronics Co., Ltd. Semiconductor memory devices
US20140331101A1 (en) * 2013-05-06 2014-11-06 Hoi-Ju CHUNG Semiconductor memory devices, memory systems including the same and method of writing data in the same
US20150106678A1 (en) * 2013-10-14 2015-04-16 SK Hynix Inc. Semiconductor device and semiconductor system including the same

Also Published As

Publication number Publication date
TW201711051A (zh) 2017-03-16
CN107924369A (zh) 2018-04-17
CN107924369B (zh) 2021-08-31
US20180196711A1 (en) 2018-07-12
WO2017043113A1 (en) 2017-03-16
US10552255B2 (en) 2020-02-04

Similar Documents

Publication Publication Date Title
US10929225B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating memory systems
US10198221B2 (en) Methods of operating semiconductor memory devices with selective write-back of data for error scrubbing and related devices
US10255989B2 (en) Semiconductor memory devices, memory systems including the same and methods of operating the same
US10404286B2 (en) Memory modules, memory systems including the same and methods of operating memory systems
US10127102B2 (en) Semiconductor memory devices and memory systems including the same
US20170308299A1 (en) Semiconductor memory devices and methods of operating the same
US10572341B2 (en) Semiconductor devices
US10423483B2 (en) Semiconductor memory device and method for controlling write timing of parity data
US10552255B2 (en) Memory device
KR20160064599A (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
US10452475B2 (en) Memory system and resistance change type memory
US10262712B2 (en) Memory device with a control circuit to control data reads
US10153028B2 (en) Semiconductor devices
US10943949B2 (en) Semiconductor storage device