DE102005058438B4

DE102005058438B4 - Integrierter Halbleiterspeicher mit Ermittelung einer Chiptemperatur

Info

Publication number: DE102005058438B4
Application number: DE102005058438A
Authority: DE
Inventors: Aaron Nygren; Georg Braun
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2005-12-07
Filing date: 2005-12-07
Publication date: 2008-09-11
Anticipated expiration: 2025-12-08
Also published as: US7440349B2; DE102005058438A1; US20070133329A1

Abstract

Integrierter Halbleiterspeicher mit Ermittelung einer Chiptemperatur
– mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ),
– mit ersten Steueranschlüssen (MA1, ..., MA4, S1) zur Ansteuerung des integrierten Halbleiterspeichers mit ersten Steuersignalen (DMS1, ..., DMS4, WS) zur Durchführung eines Schreibzugriffs auf die Speicherzellen des Speicherzellenfeldes,
– mit zweiten Steueranschlüssen (S2) zur Ansteuerung des integrierten Halbleiterspeichers mit zweiten Steuersignalen (RS) zur Durchführung eines Lesezugriffs auf die Speicherzellen des Speicherzellenfeldes,
– mit einer Steuerschaltung (20), die mit den ersten und zweiten Steueranschlüssen (MA1, ..., MA4, S1, S2) verbunden ist, wobei die Steuerschaltung (20) in Abhängigkeit von den ersten Steuersignalen (DMS1, ..., DMS4, WS) einen Schreibzugriff und in Abhängigkeit von den zweiten Steuersignalen (RS) einen Lesezugriff auf die Speicherzellen des Speicherzellenfeldes steuert,
– mit einem Temperatursensor (40) zur Aufnahme einer Chiptemperatur des integrierten Halbleiterspeichers, wobei der Temperatursensor an die Steuerschaltung (20) angeschlossen ist,
– bei dem die Steuerschaltung...

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher, bei dem eine Chiptemperatur ermittelt wird. Des Weiteren betrifft die Erfindung ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers, bei dem eine Chiptemperatur ermittelt wird.
Eine der möglichen Fehlerursachen beim Betreiben eines integrierten Halbleiterspeichers, beispielsweise eines DRAM(Dynamic Random Access Memory)-Halbleiterspeichers, liegt im Überschreiten eines Schwellwertes einer Chiptemperatur des integrierten Halbleiterspeichers. Durch die erhöhte Chiptemperatur kommt es bei Lese- und Schreibzugriffen auf die Speicherzellen des integrierten Halbleiterspeichers zu Fehlfunktionen.
Die Chiptemperatur eines Halbleiterspeichers ist von der Anzahl der pro Zeiteinheit stattfindenden Lese- und Schreibzugriffe beziehungsweise einer Taktfrequenz, mit der der integrierte Halbleiterspeicher betrieben wird, abhängig. Weitere Faktoren, die unmittelbar die Chiptemperatur beeinflussen, sind die Höhe der Versorgungsspannung, bei der ein Halbleiterspeicher betrieben wird, sowie die auf dem Speicherchip auftretenden Stromstärken. Des Weiteren wirkt sich auch das in einem Speicherzellenfeld eines Halbleiterspeichers abzuspeichernde Bitmuster auf die Chiptemperatur aus. Eine Erwärmung eines Speicherchips kann auch durch die Abstrahlung von Wärme von weiteren Bauteilen, insbesondere weiteren Halblei terspeichern, herrühren, die sich in der Nachbarschaft eines Halbleiterspeichers befinden.
Um fehlerhafte Speicherzugriffe auf integrierte Halbleiterspeicher zu vermeiden, ist es daher zwingend erforderlich, die Chiptemperatur innerhalb eines Gehäuses des integrierten Halbleiterspeichers zu überwachen. Halbleiterspeicher verfügen daher im Allgemeinen über Temperatursensoren zur Aufnahme der aktuellen Chiptemperatur. Bei Überschreiten eines Schwellwertes der Chiptemperatur eines Halbleiterspeichers wird an einen Steuerbaustein, der mit dem betreffenden Halbleiterspeicher verbunden ist, ein Steuersignal abgegeben, das dem Steuerbaustein die übermäßige Erwärmung des Halbleiterspeichers anzeigt. Wenn der Steuerbaustein ein solches Warnsignal detektiert, reduziert er beispielsweise die Anzahl von Lese- und Schreibzugriffen auf ein Halbleiterspeichermodul, auf dem der erwärmte Halbleiterspeicher angeordnet ist, bis die Chiptemperatur wieder abgekühlt ist.
Bei einem Halbleiterspeichermodul sind im Allgemeinen mehrere integrierte Halbleiterspeicher auf einer Modulplatine angeordnet. Zur Steuerung von Lese- und Schreibzugriffen auf die einzelnen integrierten Halbleiterspeicher ist das Modul mit einem zentral angeordneten Steuerbaustein verbunden. Jeder integrierte Halbleiterspeicher weist einen eigens dafür vorgesehenen Steueranschluss auf, an dem beim Überschreiten einer zulässigen Chiptemperatur des Halbleiterspeichers ein entsprechendes Steuersignal abgegeben wird, das die erhöhte Erwärmung des Halbleiterspeichers anzeigt. Die zur Erzeugung dieses Steuersignals vorgesehen Steueranschlüsse der integrierten Halbleiterspeicher sind über eine gemeinsame Leitung mit dem Steuerbaustein verbunden. Der Steuerbaustein detektiert lediglich das Auftreten eines Steuersignals auf der ge meinsamen Leitung und reduziert daraufhin die Anzahl der Speicherzugriffe auf alle Speicherchips des Halbleiterspeichermoduls. Da die Steueranschlüsse der Halbleiterspeicher eines Moduls, an denen die jeweiligen Steuersignale zur Warnung vor der erhöhten Chiptemperatur erzeugt werden, über eine gemeinsame Leitung mit dem Steuerbaustein verbunden sind, kann der Steuerbaustein nicht feststellen, welcher der Halbleiterspeicher sich in einem kritischen Temperaturzustand befindet. Die von dem Steuerbaustein zur Absenkung der Temperatur eingeleiteten Maßnahmen, beispielsweise die Reduzierung der Speicherzugriffe pro Zeiteinheit auf den integrierten Halbleiterspeicher, wirken sich somit auf alle Halbleiterspeicher des Halbleiterspeichermoduls gemeinsam aus. Insofern wird auch die Zugriffsrate auf solche Halbleiterspeicher reduziert, die eine unkritische Chiptemperatur aufweisen.
Um detektieren zu können, welcher der Halbleiterbausteine auf einem Speichermodul eine erhöhte Chiptemperatur aufweist, wird derzeit der Steueranschluss eines jeden Halbleiterspeichers des Speichermoduls, der zur Erzeugung des Steuersignals, das die erhöhte Chiptemperatur anzeigt, vorgesehen ist, über eine eigens dafür vorgesehene Leiterbahn mit dem Steuerbaustein verbunden. Dadurch kann der Steuerbaustein gezielt feststellen, welcher der Halbleiterspeicher, die von ihm kontrolliert werden, eine erhöhte Chiptemperatur aufweist. Beim Überschreiten eines Schwellwertes der Chiptemperatur werden dann lediglich die Speicherzugriffe auf den betroffenen Halbleiterspeicher reduziert.
Nachteilig bei den angegebenen Verfahren ist es, dass in beiden Fällen spezielle Steueranschlüsse, an denen das Steuersignal, das die erhöhte Chiptemperatur anzeigt, erzeugt wird, vorgesehen werden müssen. Des Weiteren erhöht sich der Platz bedarf auf dem Speichermodul, wenn für jeden Halbleiterspeicher eine spezielle Leiterbahn vorgesehen werden muss, über die dieses Temperaturwarnsignal zu dem Steuerbaustein übertragen wird.
Die Druckschrift US 2001/0014049 A1 betrifft ein Speichersystem, bei dem der Zugriff auf Speicherchips von einem Speichercontroller gesteuert wird. Dabei sind der Speichercontroller und die Halbleiterspeicher über einen Bus miteinander verbunden. Die Halbleiterspeicher weisen jeweils einen Temperatursensor zur Ermittlung der Betriebstemperatur des jeweiligen Halbleiterspeichers auf. Die von den jeweiligen Temperatursensoren erfasste Betriebstemperatur der Halbleiterspeicher wird an den Speichercontroller übertragen, der die Zugriffe auf den jeweiligen Halbleiterspeicher in Abhängigkeit von der ermittelten Betriebstemperatur steuert.
Die Druckschrift US 6,809,914 B2 betrifft ein verfahren zum Schutz einer integrierten Schaltung, bei der die Temperatur der integrierten Schaltung festgestellt wird. In Abhängigkeit von der festgestellten Temperatur wird ein Temperaturdatensignal erzeugt. Das Temperaturdatensignal wird auf Grundlage eines Protokolls zur Temperaturerfassung an einem Datenpin der integrierten Schaltung ausgegeben.
Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem die Übertragung eines Steuersignals, das das Überschreiten eines Schwellwertes einer Chiptemperatur anzeigt, zu einem Steuerbaustein, der Speicherzugriffe auf den integrierten Halbleiterspeicher steuert, verbessert ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Halbleiterspeichermodul mit einem integrierten Halbleiterspeicher anzugeben, bei dem die Über tragung eines Steuersignals, das das Überschreiten eines Schwellwertes einer Chiptemperatur anzeigt, zu einem Steuerbaustein des Halbleiterspeichermoduls, der Speicherzugriffe auf den integrierten Halbleiterspeicher steuert, verbessert ist. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers anzugeben, bei dem die Übertragung eines Steuersignals, das die Überschreitung eines Schwellwertes einer Chiptemperatur anzeigt, zu einem Steuerbaustein, der Speicherzugriffe auf den integrierten Halbleiterspeicher steuert, verbessert ist.
Die Aufgabe in Bezug auf den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher mit Ermittelung einer Chiptemperatur mit einem Speicherzellenfeld mit Speicherzellen, mit ersten Steueranschlüssen zur Ansteuerung des integrierten Halbleiterspeichers mit ersten Steuersignalen zur Durchführung eines Schreibzugriffs auf die Speicherzellen des Speicherzellenfeldes und mit zweiten Steueranschlüssen zur Ansteuerung des integrierten Halbleiterspei chers mit zweiten Steuersignalen zur Durchführung eines Lesezugriffs auf die Speicherzellen des Speicherzellenfeldes. Der integrierte Halbleiterspeicher umfasst des Weiteren eine Steuerschaltung, die mit den ersten und zweiten Steueranschlüssen verbunden ist, wobei die Steuerschaltung in Abhängigkeit von den ersten Steuersignalen einen Schreibzugriff und in Abhängigkeit von den zweiten Steuersignalen einen Lesezugriff auf die Speicherzellen des Speicherzellenfeldes steuert. Darüber hinaus ist ein Temperatursensor zur Aufnahme einer Chiptemperatur des integrierten Halbleiterspeichers vorgesehen, wobei der Temperatursensor an die Steuerschaltung angeschlossen ist. Die Steuerschaltung ist derart ausgebildet, dass sie in Abhängigkeit von einer von dem Temperatursensor aufgenommenen Temperatur an einem der ersten oder an einem der zweiten Steueranschlüsse einen Zustand eines dritten Steuersignals erzeugt.
Gemäß einer Weiterbildung des integrierten Halbleiterspeichers ist die Steuerschaltung derart ausgebildet, dass sie während eines Lesezugriffs das dritte Steuersignal in Abhängigkeit von der von dem Temperatursensor aufgenommenen Chiptemperatur an einem der ersten Steueranschlüsse erzeugt.
Nach einem weiteren Merkmal des integrierten Halbleiterspeichers weist dieser eine Treiberschaltung auf, die mit dem einen der ersten Steueranschlüsse und mit der Steuerschaltung verbunden ist. Die Treiberschaltung wird von der Steuerschaltung derart angesteuert, dass sie während des Lesezugriffs an dem einem der ersten Steueranschlüsse das dritte Steuersignal erzeugt.
Gemäß einer anderen Ausführungsform ist die Steuerschaltung derart ausgebildet, dass sie während eines Schreibzugriffs das dritte Steuersignal in Abhängigkeit von der von dem Temperatursensor aufgenommenen Temperatur an dem einem der zweiten Steueranschlüsse erzeugt.
Bei dieser Ausführungsform weist der integrierte Halbleiterspeicher eine weitere Treiberschaltung auf, die mit dem einen der zweiten Steueranschlüsse und mit der Steuerschaltung verbunden ist. Die weitere Treiberschaltung wird von der Steuerschaltung derart angesteuert, dass sie während des Schreibzugriffs an einem der zweiten Steueranschlüsse das dritte Steuersignal erzeugt.
Nach einem weiteren Merkmal des integrierten Halbleiterspeichers weist dieser mehrere Datenanschlüsse zum Anlegen von Daten auf. Die Steuerschaltung umfasst eine Auswerteschaltung zur Auswertung eines der an dem einen der ersten Steueranschlüsse anliegenden ersten Steuersignals. Die Steuerschaltung ist derart ausgebildet, dass sie bei einem Schreibzugriff auf den integrierten Halbleiterspeicher ein an einem der Datenanschlüsse anliegendes Datum in eine der Speicherzellen des Speicherzellenfeldes einschreibt, wenn die Auswerteschaltung feststellt, dass an dem einen der ersten Steueranschlüsse das eine der ersten Steuersignale mit einem ersten Zustand anliegt. Die Steuerschaltung ist des Weiteren derart ausgebildet, dass sie bei einem Schreibzugriff auf den integrierten Halbleiterspeicher das an dem einen der Datenanschlüsse anliegende Datum zum Einschreiben in die eine der Speicherzellen des Speicherzellenfeldes ignoriert, wenn die Auswerteschaltung feststellt, dass an dem einen der ersten Datenanschlüsse das eine der ersten Steuersignale mit einem zweiten Zustand anliegt.
Bei einer Weiterbildung des integrierten Halbleiterspeichers ist der eine der ersten Steueranschlüsse als ein Anschluss zum Maskieren des einen der Datenanschlüsse ausgebildet.
Weitere Ausgestaltungsformen des integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.
Die Aufgabe in Bezug auf das Halbleiterspeichermodul wird gelöst durch ein Halbleiterspeichermodul mit einem integrierten Halbleiterspeicher nach einer der angegebenen Ausführungsformen und mit einer Steuereinheit zur Ansteuerung des integrierten Halbleiterspeichers mit den ersten und zweiten Steuersignalen zur Durchführung eines Lese- oder Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers. Die Steuereinheit weist einen bidirektionalen Steueranschluss zum Erzeugen eines der ersten oder zweiten Steuersignale und zum Empfang des dritten Steuersignals auf. Der bidirektionale Steueranschluss ist mit dem einen der ersten oder zweiten Steueranschlüsse des integrierten Halbleiterspeichers verbunden. Die Steuereinheit ist derart ausgebildet, dass sie die während einer Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des integrierten Halbleiterspeichers in Abhängigkeit von dem an dem bidirektionalen Steueranschluss empfangenen Zustand des dritten Steuersignals, das von dem integrierten Halbleiterspeicher erzeugt worden ist, steuert.
Gemäß einer Weiterbildung des Halbleiterspeichermoduls weist dieses einen weiteren integrierten Halbleiterspeicher nach einer der oben genannten Ausführungsformen auf. Die Steuereinheit weist einen weiteren bidirektionalen Steueranschluss zum Erzeugen eines weiteren der ersten oder zweiten Steuersignale und zum Empfang des dritten Steuersignals auf. Der weitere bidirektionale Steueranschluss ist mit dem einen der ersten oder zweiten Steueranschlüsse des weiteren integrierten Halbleiterspeichers verbunden. Die Steuereinheit ist derart ausgebildet, dass sie die während der Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des weiteren integrierten Halbleiterspeichers in Abhängigkeit von dem Zustand des an dem weiteren bidirektionalen Steueranschluss empfangenen dritten Steuersignals, das von dem weiteren integrierten Halbleiterspeicher erzeugt worden ist, steuert. Der bidirektionale Steueranschluss ist mit einem weiteren der ersten oder zweiten Steueranschlüsse des weiteren integrierten Halbleiterspeichers verbunden. Der weitere bidirektionale Steueranschluss ist mit dem weiteren der ersten oder zweiten Steueranschlüsse des integrierten Halbleiterspeichers verbunden.
Ein Verfahren zum Betreiben eines integrierten Halbleiterspeichers sieht das Bereitstellen eines integrierten Halbleiterspeichers mit Speicherzellen zum Speichern von Daten, mit ersten Steueranschlüssen zur Ansteuerung des integrierten Halbleiterspeichers mit ersten Steuersignalen zur Durchführung eines Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers und mit zweiten Steueranschlüssen zur Ansteuerung des integrierten Halbleiterspeichers mit zweiten Steuersignalen zur Durchführung eines Lesezugriffs auf die Speicherzellen des integrierten Halbleiterspeichers vor. Ein Verfahrensschritt sieht das Ermitteln einer Chiptemperatur des integrierten Halbleiterspeichers vor. Die ermittelte Chiptemperatur des integrierten Halbleiterspeichers wird mit einem Schwellwert der Chiptemperatur verglichen. Auf Speicherzellen des integrierten Halbleiterspeichers wird ein Lesezugriff durchgeführt. Ein Zustand eines dritten Steuersignals wird in Abhängigkeit von dem Vergleich der ermittel ten Chiptemperatur des integrierten Halbleiterspeichers mit dem Schwellwert der Chiptemperatur an einem der ersten Steueranschlüsse während des Lesezugriffs auf die Speicherzellen des integrierten Halbleiterspeichers erzeugt. Der Zustand des dritten Steuersignals wird an dem einen der ersten Steueranschlüsse durch eine Steuereinheit detektiert. Die während einer Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des integrierten Halbleiterspeichers werden reduziert, wenn die Steuereinheit feststellt, dass an dem einen der ersten Steueranschlüsse das dritte Steuersignal mit einem Zustand erzeugt wird, durch den eine Chiptemperatur oberhalb des Schwellwertes gekennzeichnet ist.
Gemäß einer Weiterbildung des Verfahrens ist das Bereitstellen eines integrierten Halbleiterspeichers mit mehreren Datenanschlüssen vorgesehen. Die ersten Steueranschlüsse werden mit den ersten Steuersignalen zur Durchführung eines Schreibzugriffs angesteuert, wobei an einem der ersten Steueranschlüsse eines der ersten Steuersignale mit einem Zustand angelegt wird, wodurch mindestens einer der Datenanschlüsse für den Schreibzugriff maskiert wird. An die Datenanschlüsse werden Daten zum Einschreiben der Daten in die Speicherzellen angelegt. Nachfolgend wird ein Lesezugriff auf die Speicherzellen durchgeführt, wobei der Zustand des dritten Steuersignals an dem einen der ersten Steueranschlüsse erzeugt wird.
Eine weitere Ausgestaltungsform des Verfahrens zum Betreiben eines integrierten Halbleiterspeichers sieht das Bereitstellen eines integrierten Halbleiterspeichers mit Speicherzellen zur Speicherung von Daten, mit ersten Steueranschlüssen zur Ansteuerung des integrierten Halbleiterspeichers mit ersten Steuersignalen zur Durchführung eines Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers und mit zweiten Steueranschlüssen zur Ansteuerung des integrierten Halbleiterspeichers mit zweiten Steuersignalen zur Durchführung eine Lesezugriffs auf die Speicherzellen des integrierten Halbleiterspeichers vor. Eine Chiptemperatur des integrierten Halbleiterspeichers wird ermittelt. Die ermittelte Chiptemperatur des integrierten Halbleiterspeichers wird mit einem Schwellwert der Chiptemperatur verglichen. Auf die Speicherzellen des integrierten Halbleiterspeichers wird ein Schreibzugriff durchgeführt. Eine Zustand eines dritten Steuersignals wird in Abhängigkeit von dem Vergleich der ermittelten Chiptemperatur des integrierten Halbleiterspeichers mit dem Schwellwert der Chiptemperatur an einem der zweiten der Steueranschlüsse während des Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers erzeugt. Der Zustand des dritten Steuersignals wird an dem einen der zweiten der Steueranschlüsse durch die Steuereinheit detektiert. In Abhängigkeit von dem Zustand des dritten Steuersignals werden die während einer Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des integrierten Halbleiterspeichers verändert.
Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert.
Es zeigen:
1 eine Ausführungsform eines integrierten Halbleiterspeichers, bei dem ein Steuersignal bei einem Überschreiten eines Schwellwertes der Chiptemperatur, erzeugt wird,
2 eine erste Ausführungsform eines Speichermoduls mit integrierten Halbleiterspeichern, bei denen jeweils ein Steu ersignal beim Überschreiten eines Schwellwertes einer Chiptemperatur erzeugt wird,
3 eine zweite Ausführungsform eines Speichermoduls mit integrierten Halbleiterspeichern, bei denen jeweils ein Steuersignal beim Überschreiten eines Schwellwertes einer Chiptemperatur erzeugt wird.
1 zeigt einen integrierten Halbleiterspeicher 100, bei dem beim Überschreiten eines Schwellwertes einer Chiptemperatur ein Steuersignal an einem Steueranschluss des integrierten Halbleiterspeichers erzeugt wird. Auf einem Speicherchip CP des integrierten Halbleiterspeichers befindet sich ein Speicherzellenfeld 10, in dem Speicherzellen SZ matrixartig entlang von Wortleitungen WL und Bitleitungen BL angeordnet sind. Im Falle einer DRAM-Speicherzelle umfasst die Speicherzelle SZ einen Speicherkondensator SC, der über einen Auswahltransistor AT mit einer Bitleitung BL verbunden ist. Die Steuerung von Lese- und Schreibzugriffen auf die Speicherzellen SZ des Speicherzellenfeldes 10 wird von einer Steuerschaltung 20 übernommen. Die Steuerschaltung 20 ist mit verschiedenen externen Steueranschlüssen MA1, ..., MA4, S0, ..., S3 zur Ansteuerung mit externen Steuersignalen verbunden.
Im Falle eines Lesezugriffs auf den integrierten Halbleiterspeicher wird der Halbleiterspeicher durch Ansteuerung des Steueranschlusses S0 mit einem Chipauswahlsignal CS für den folgenden Speicherzugriff ausgewählt. An den Steueranschluss S2 wird ein Lesesignal RS angelegt. Zur Auswahl einer der Speicherzellen SZ des Speicherzellenfeldes 10 für den durchzuführenden Lesezugriff wird an einen Steueranschluss A70 eines Adressregisters 70 eine Adresse derjenigen Speicherzelle angelegt, die für den nachfolgenden Lesezugriff ausgewählt werden soll. Die Steuerschaltung 20 steuert daraufhin die Wortleitung WL, die mit der auszulesenden Speicherzelle SZ verbunden ist, mit einem hohen Steuerspannungspotenzial an, sodass der Auswahltransistor AT der ausgewählten Speicherzelle leitend gesteuert wird und der Speicherkondensator SC somit niederohmig mit der Bitleitung BL verbunden ist. Das aus der Speicherzelle SZ ausgelesene Datum wird einer Treiberschaltung 30 zugeführt und an einem der Datenanschlüsse DA0, ..., DA31 ausgegeben.
Im Falle eines Schreibzugriffs auf den integrierten Halbleiterspeicher 100 wird der Steueranschluss S0 von dem Chipauswahlsignal CS angesteuert. Zur Durchführung des Schreibzugriffs auf eine Speicherzelle des Speicherzellenfeldes 10 wird der Steueranschluss S1 von einem Schreibsignal WS angesteuert. Über ein Adresssignal, das an den Adressanschluss A70 des Adressregisters 70 angelegt wird, wird eine Speicherzelle ausgewählt, in die ein Datum, das an einem der Datenanschlüsse DA0, ..., DA31 angelegt wird, eingeschrieben werden soll. Zur Durchführung des Schreibzugriffs steuert die Steuerschaltung 20 die mit der ausgewählten Speicherzelle verbundene Wortleitung WL mit einem hohen Steuerspannungspotenzial an, sodass der Auswahltransistor AT dieser Speicherzelle leitend gesteuert wird. Von der Treiberschaltung 30 wird ein an einem der Datenanschlüsse anliegendes Datum verstärkt und über die Bitleitung BL in die aktivierte Speicherzelle SZ eingeschrieben.
Die Steuersignale CS zur Auswahl des integrierten Halbleiterspeichers für einen Speicherzugriff, WS zur Durchführung eines Schreibzugriffs und RS zur Durchführung eines Lesezugriffs sowie die Daten, die an die Datenanschlüsse DA0, ..., DA31 im Falle eines Schreibzugriffs angelegt werden, werden von einem Steuerbaustein, beispielsweise einem Speichercontroller bereitgestellt. Im Beispiel des in 1 dargestellten Halbleiterspeichers werden im Allgemeinen alle Datenanschlüsse DA0, ..., DA31 im Falle eines Schreibzugriffs auf den integrierten Halbleiterspeicher mit entsprechenden Datensignalen angesteuert.
Es besteht jedoch auch die Möglichkeit nicht alle dieser Daten, die von dem Steuerbaustein an die Datenanschlüsse DA0, ..., DA31 gesendet werden, in die Speicherzellen des integrierten Halbleiterspeichers 100 einzuschreiben. Dazu werden von dem Steuerbaustein einzelne Datenanschlüsse maskiert. Wenn ein Datenanschluss maskiert ist, wird das an ihm anliegende Datum nicht in den Speicherzellen des Speicherzellenfeldes 10 gespeichert. Zur Maskierung von Datenanschlüssen sind die Steueranschlüsse MA1, ..., MA4 vorgesehen. Die vier Steueranschlüsse MA1, ..., MA4 verteilen sich im Beispiel der 1 auf 32 Datenanschlüsse DA0, ..., DA31.
Wenn bei einem Schreibzugriff auf den integrierten Halbleiterspeicher beispielsweise die Datenanschlüsse DA0, ..., DA7 maskiert werden sollen, wird der Steueranschluss MA1 von einem Steuersignal DMS1 angesteuert. Das Steuersignal DMS1 wird von einer Empfängerschaltung 82 detektiert und an die Steuerschaltung 20 weitergeleitet. Die Auswertung der Steuersignale, die an den Steueranschlüssen MA1, ..., MA4 anliegen, erfolgt durch eine Auswerteschaltung 22. Wenn die Auswerteschaltung 22 feststellt, dass an den Steueranschluss MA1 ein bestimmter Zustand des Steuersignals DMS1 auftritt, so werden die an den Datenanschlüssen DA0, ..., DA7 anliegenden Daten bei dem folgenden Schreibzugriff nicht in das Speicherzellenfeld 10 des integrierten Halbleiterspeichers eingeschrieben. Die übrigen Steueranschlüsse MA2, ..., MA4 dienen zur Maskie rung von jeweils acht weiteren Datenanschlüssen DA8, ..., DA31.
Zur Ermittelung einer Chiptemperatur des integrierten Halbleiterspeichers 100 befindet sich auf dem Speicherchip CP ein Temperatursensor 40. Der Temperatursensor 40 ist über einen Analog-Digital-Wandler 41 und eine Konvertierungsschaltung 42 mit einem Multiplexer 60 verbunden. Der Multiplexer 60 ist des Weiteren mit einer Programmierschaltung 50 mit einem programmierbaren Element 51 verbunden. Das programmierbare Element 51 ist beispielsweise ein Fuseelement, das bei der Herstellung des integrierten Halbleiterspeichers programmiert wird. Ein Ausgang des Multiplexers 60 ist mit einer Vergleicherschaltung 21 der Steuerschaltung 20 verbunden.
Der Temperatursensor 40 detektiert die Chiptemperatur des Speicherchips CP und gibt ein analoges Ausgangssignal, das die aktuelle Chiptemperatur kennzeichnet, an den Analog-Digital-Wandler 41 weiter. Das analoge Ausgangssignal des Temperatursensors 40 wird durch den Analog-Digital-Wandler 41 in einen digitalen Wert umgewandelt und der Konvertierungsschaltung 42 zugeführt. Die Konvertierungsschaltung 42 erzeugt ausgangsseitig ein Signal, das von der Vergleicherschaltung 21 ausgewertet werden kann. Über den Multiplexer 60 wird der Vergleicherschaltung 21 somit von der Konvertierungsschaltung 42 ein Signal zugeführt, das die aktuelle Chiptemperatur kennzeichnet. Von der Programmierschaltung 50 wird der Vergleicherschaltung 21 über den Multiplexer 60 ein Signal zugeführt, das den Schwellwert der Chiptemperatur kennzeichnet. Die Vergleicherschaltung 21 vergleicht somit die aktuelle Chiptemperatur, die durch den Temperatursensor 40 erfasst worden ist, mit einem Schwellwert der Chiptemperatur, der in der Programmierschaltung 50 einprogrammiert ist.
Alternativ dazu ist es möglich, ein Speicherregister 23 vorzusehen, in dem der Schwellwert der Chiptemperatur abgespeichert werden kann. Der Schwellwert kann dabei reversibel gespeichert werden, indem an einen Steueranschluss S4 ein Konfigurationssignal KS mit einem entsprechenden Zustand angelegt wird. Als Speicherregister kann beispielsweise das Mode-Register eines Halbleiterspeichers verwendet werden.
Wenn die von dem Temperatursensor 40 detektierte Chiptemperatur oberhalb des Schwellwertes der Chiptemperatur liegt, steuert die Vergleicherschaltung 21 eine Treiberschaltung 81 an, die daraufhin einen ersten Zustand eines Steuersignal TAS erzeugt. Der erste Zustand des Steuersignals TAS entspricht somit einem Warnsignal, das anzeigt, dass die Chiptemperatur des Halbleiterspeichers 100 oberhalb eines kritischen Schwellwertes liegt. Das Steuersignal TAS wird anschließend dem Steueranschluss MA1 zugeführt. Bei Überschreiten dieser kritischen Chiptemperatur muss mit fehlerhaften Lese- und Schreibzugriffen gerechnet werden. Ein Steuerbaustein, der den ersten Zustand des Steuersignals TAS detektiert, wird daraufhin bei dem betroffenen Halbleiterspeicher beispielsweise die Anzahl der pro Zeiteinheit stattfindenden Speicherzugriffe reduzieren.
Wenn die detektierte Chiptemperatur unterhalb des Schwellwertes liegt, steuert die Vergleicherschaltung 21 die Treiberschaltung 81 derart an, dass die Treiberschaltung einen zweiten Zustand des Steuersignals TAS erzeugt, der dem Steueranschluss MA1 zugeführt wird. Der mit dem Steueranschluss MA1 verbundene Steuerbaustein erkennt nach Auswerten des zweiten Zustands des Steuersignals TAS, dass der den zweiten Zustand des Steuersignals TAS sendende Halbleiterspeicher sich in dem spezifizierten Temperaturbereich befindet beziehungsweise nach einer vorherigen Überschreitung der zulässigen Chiptemperatur sich wieder im spezifizierten Temperaturbereich befindet. Die Anzahl der Speicherzugriffe pro Zeiteinheit kann im letzteren Fall wieder erhöht werden.
Erfindungsgemäß wird das Steuersignal TAS an einem Steueranschluss ausgegeben, der lediglich während eines Schreibzugriffs verwendet wird. Im Beispiel der 1 entspricht der Steueranschluss MA1 einem Steueranschluss, der ausschließlich während eines Schreibzugriffs zum Maskieren von Datenanschlüssen verwendet wird. Das Steuersignal TAS kann daher während eines Lesezugriffs auf den integrierten Halbleiterspeicher 100 an dem Steueranschluss MA1 ausgegeben werden, da dieser Steueranschluss bei einem Lesezugriff von einem Steuerbaustein nicht verwendet wird.
Ebenso ist es möglich, das Steuersignal TAS auch an einem Steueranschluss auszugeben, der nur bei einem Lesezugriff verwendet wird. So kann das Steuersignal TAS während eines Schreibzugriffs beispielsweise auch von der Steuerschaltung 20 an eine Treiberschaltung 83 weitergeleitet werden, über die das Steuersignal TAS dann an dem Steueranschluss S2 ausgegeben wird, der eigentlich zur Ansteuerung des integrierten Halbleiterspeichers mit dem Lesesignals RS vorgesehen ist.
Die Steueranschlüsse MA1, ..., MA4 waren bisher lediglich zum Empfang der Steuersignale DMS zur Maskierung von Datenanschlössen vorgesehen. An die Steueranschlüsse MA1, ..., MA4 sind daher Empfangsschaltungen 82 angeschlossen. Ebenso ist an den Steueranschluss S2 eine Empfangsschaltung 84 angeschlossen, die das Lesekommando RS empfängt und an die Steuerschaltung 20 weiterleitet. Bei integrierten Halbleiterspei chern sind allerdings an die Steueranschlüsse, insbesondere auch an diejenigen Steueranschlüsse, die bisher lediglich zum Empfang von Steuersignalen des Steuerbausteins vorgesehen waren, im Allgemeinen nicht nur Empfangsschaltungen sondern auch so genannte Dummy-Treiberschaltungen angeschlossen. Diese Treiberschaltungen, im Beispiel der 1 die Treiberschaltungen 81 und 83, hatten bisher keine Treiberfunktion sondern waren bisher lediglich zur Lastanpassung vorgesehen. Durch das Vorsehen von Dummy-Treiberschaltungen an den Steueranschlüssen des Halbleiterspeichers verhalten sich die Steueranschlüsse lastsymmetrisch zu den Datenanschlüssen, die ebenfalls zum Empfang von Daten jeweils mit Empfangsschaltungen 31 und Treiberschaltungen 32 verbunden sind.
Erfindungsgemäß wird sich das Vorhandensein dieser Dummy-Treiberschaltungen zur Erzeugung des Steuersignals TAS zu Nutze gemacht. Das Steuersignal TAS kann daher im Falle eines Lesezugriffs von der Treiberschaltung 81 an beispielsweise dem Steueranschluss MA1 erzeugt werden, oder es kann bei einem Schreibzugriff an dem Steueranschluss S2 durch die Dummy-Treiberschaltung 83 erzeugt werden.
2 zeigt ein Speichermodul, bei dem ein Halbleiterspeicher 100 und ein Halbleiterspeicher 200 von einem Steuerbaustein 300, beispielsweise einem Speichercontroller, mit Steuer- und Datensignalen angesteuert werden. Der Einfachheit halber sind zwischen den Halbleiterspeichern 100 und 200 lediglich Leiterbahnen SL zur Übertragung der Steuersignale DMS zur Maskierung von Datenanschlüssen DA0, ..., DA31 und Leiterbahnen DL zur Übertragung der Datensignale DQ dargestellt. Jede der Leiterbahnen ist in dem Steuerbaustein 300 an eine Treiberschaltung 381 und einer Empfangsschaltung 382 angeschlossen. Im Bereich der Halbleiterspeicher sind die Leitun gen mit jeweils einer Treiberschaltung 81 und einer Empfangsschaltung 82 abgeschlossen. Aus Gründen der besseren Übersicht sind die Treiber- und Empfangsschaltungen nur an der Leiterbahn SL100 zur Übertragung des Maskierungssteuersignals DMS1_100 dargestellt. Bei dem Steuerbaustein 300 wurde die Empfangsschaltung 382 bisher lediglich zur Lastanpassung beziehungsweise zur Herstellung eines symmetrischen Leitungsabschlusses verwendet. Entsprechend wurde bisher auf der Seite der Halbleiterspeicher die Treiberschaltung 81 lediglich zur Lastanpassung beziehungsweise zur Herstellung eines symmetrischen Leitungsabschlusses verwendet. Erfindungsgemäß wird die Treiberschaltung 81 nunmehr zur Erzeugung des Steuersignals TAS und die Empfangsschaltung 382 zum Empfang des Steuersignals TAS verwendet.
Der Einfachheit halber sind zwischen dem Halbleiterspeicher 100 und dem Steuerbaustein 300 lediglich die Leiterbahnen SL100 zur Übertragung des Maskierungssignals DMS1_100 zur Maskierung der Datenanschlüsse DA0_100, ..., DA7_100 beziehungsweise zur Übertragung des Steuersignals TAS sowie die Datenleitungen DL1_100 zur Übertragung eines Datums DQ0_100 und die Datenleitung DL7_100 zur Übertragung des Datensignals DQ7_100 dargestellt. Entsprechend sind zwischen dem Halbleiterspeicher 200 und dem Steuerbaustein 300 lediglich die Leiterbahnen SL200 zur Übertragung des Maskierungssignals DMS1_200 zur Maskierung der Datenanschlüsse DA0_200, ..., DA7_200 beziehungsweise zur Übertragung des Steuersignals TAS sowie die Datenleitung DL1_200 zur Übertragung eines Datums DQ0_200 und die Datenleitung DL7_200 zur Übertragung des Datensignals DQ7_200 dargestellt.
Erfindungsgemäß ist jeder der Halbleiterspeicher 100 und 200 über eine eigene Leiterbahn SL100 beziehungsweise SL200 zur Übertragung des Steuersignals TAS verbunden. Im Gegensatz zu bisherigen Ausführungsformen, bei denen zwischen den Halbleiterspeichern und dem Steuerbaustein Leiterbahnen verwendet wurden, die ausschließlich zur Übertragung des Steuersignals TAS vorgesehen waren, werden erfindungsgemäß zur Übertragung des Steuersignals TAS bereits vorhandene Leitungen, wie die Leiterbahnen SL100 beziehungsweise SL200 zur Übertragung der Steuersignale DMS1_100 beziehungsweise DMS1_200 zur Maskierung von Datenanschlüssen, verwendet. Die Steuersignale TAS können natürlich nur dann übertragen werden, wenn die Leiterbahnen SL100 beziehungsweise SL200 nicht anderweitig verwendet werden. Dies ist im Beispiel der 2 bei einem Lesezugriff auf die Halbleiterspeicher 100 und 200 der Fall. Bei einem Lesezugriff auf die Halbleiterspeicher 100 beziehungsweise 200 werden die Leiterbahnen SL100 beziehungsweise SL200 zur Übertragung des Steuersignals TAS verwendet, wohingegen sie bei einem Schreibzugriff zur Übertragung der Steuersignale DMS1_100 beziehungsweise DMS2_200 zur Maskierung von Datenanschlüssen verwendet werden.
3 zeigt eine weitere Ausführungsform eines Speichermoduls, bei dem ein Halbleiterspeicher 100 und ein Halbleiterspeicher 200 mit einem Steuerbaustein 300 verbunden sind. Der Steuerbaustein 300 ist über die Steueranschlüsse S20a, S20b, S20c und S20d mit Leiterbahnen SL1, SL2, SL3 und SL4 zur Übertragung der Steuersignale DMS1, DMS2, DMS3 und DMS4 zur Maskierung von Datenanschlüssen DA0, ..., DA31 des Halbleiterspeichers 100 und zur Maskierung von Datenanschlüssen DA0, ..., DA31 des Halbleiterspeichers 200 verbunden. Für einen Speicherzugriff lassen sich die Halbleiterspeicher durch Ansteuerung mit einem Chipauswahlsignal CS auswählen.
Wenn beispielsweise der Halbleiterspeicher 100 für einen Schreibzugriff ausgewählt wird, steuert der Steuerbaustein 300 den Halbleiterspeicher 100 mit dem Chipauswahlsignal CS an. In diesem Fall werden die Steuersignale DMS1, DMS2, DMS3 und DMS4 an den Steueranschlüssen MA1_100, MA2_100, MA3_100 und MA4_100 des Halbleiterspeichers 100 empfangen. Der Halbleiterspeicher 200 hingegen ignoriert die Steuersignale, die ebenfalls aufgrund der parallelen Verzweigung der Leitungen auch an die Steueranschlüsse MA1_200, MA2_200, MA3_200 und MA4_200 des Halbleiterspeichers 200 weitergeleitet werden.
Bei einem Lesezugriff auf den Halbleiterspeicher 100 steuert der Steuerbaustein 300 den Halbleiterspeicher 100 ebenfalls mit dem Chipauswahlsignal CS an. In diesem Fall überwacht der Steuerbaustein die Leiterbahn SL1, die zur Übertragung des Steuersignals TAS von dem Halbleiterspeicher 100 verwendet wird. Bei einem Lesezugriff auf den Halbleiterspeicher 200 wird der Halbleiterspeicher 200 von dem Steuerbaustein mit dem Chipauswahlsignal CS angesteuert. In diesem Fall überwacht der Steuerbaustein 300 an seinem Steueranschluss S20b das Auftreten eines entsprechenden Zustands des Steuersignals TAS auf der Leiterbahn SL2.
Dadurch können auch bei der in 3 dargestellten parallelen Verschaltung von Leiterbahnen die bereits vorhandenen Leiterbahnen zur Übertragung der Maskierungssignale DMS1, DMS2, DMS3 und DMS4 als auch zur Übertragung der Steuersignale TAS von verschiedenen Halbleiterspeichern verwendet werden. Jede der Leiterbahnen SL1, SL2, SL3 und SL4 ist zur Übertragung des Steuersignals TAS genau einem der auf einem Speichermodul vorhandenen Halbleiterspeicher zugeordnet. Durch die Verwendung von bereits vorhandenen Leiterbahnen zur Übertragung der Steuersignale TAS, die entweder bei einem Le sezugriff oder bei einem Schreibzugriff nicht verwendet werden, lässt sich die Anzahl der notwendigen Leiterbahnen und die Anzahl an Anschlusspins zur Übertragung des Steuersignals TAS von den einzelnen Halbleiterspeichern zu dem Steuerbaustein reduzieren.

10: Speicherzellenfeld
20: Steuerschaltung
21: Vergleicherschaltung
22: Auswerteschaltung
23: Speicherregister
30: Treiberschaltung
40: Temperatursensor
41: Analog-Digital-Wandler
42: Konvertierungsschaltung
50: Programierschaltung
51: Fuseelement
60: Multiplexer
70: Adressregister
81: Treiberschaltung
82: Empfangsschaltung
100: integrierter Halbleiterspeicher
200: weiterer integrierter Halbleiterspeicher
300: Speichercontroller
CS: Chipauswahlsignal
DA: Datenanschluss
DL: Leiterbahn (Daten)
DMS: Maskierungssignal
KS: Konfigurationssignal
MA: Maskierungsanschluss
RS: Lesesignal
S: Steueranschluss
SL: Leiterbahn (Steuersignal)
TAS: Steuersignal
WS: Schreibsignal

Claims

Integrierter Halbleiterspeicher mit Ermittelung einer Chiptemperatur – mit einem Speicherzellenfeld (10) mit Speicherzellen (SZ), – mit ersten Steueranschlüssen (MA1, ..., MA4, S1) zur Ansteuerung des integrierten Halbleiterspeichers mit ersten Steuersignalen (DMS1, ..., DMS4, WS) zur Durchführung eines Schreibzugriffs auf die Speicherzellen des Speicherzellenfeldes, – mit zweiten Steueranschlüssen (S2) zur Ansteuerung des integrierten Halbleiterspeichers mit zweiten Steuersignalen (RS) zur Durchführung eines Lesezugriffs auf die Speicherzellen des Speicherzellenfeldes, – mit einer Steuerschaltung (20), die mit den ersten und zweiten Steueranschlüssen (MA1, ..., MA4, S1, S2) verbunden ist, wobei die Steuerschaltung (20) in Abhängigkeit von den ersten Steuersignalen (DMS1, ..., DMS4, WS) einen Schreibzugriff und in Abhängigkeit von den zweiten Steuersignalen (RS) einen Lesezugriff auf die Speicherzellen des Speicherzellenfeldes steuert, – mit einem Temperatursensor (40) zur Aufnahme einer Chiptemperatur des integrierten Halbleiterspeichers, wobei der Temperatursensor an die Steuerschaltung (20) angeschlossen ist, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie in Abhängigkeit von einer von dem Temperatursensor (40) aufgenommenen Temperatur an einem der ersten oder an einem der zweiten Steueranschlüsse (MA1) einen Zustand eines dritten Steuersignals (TAS) erzeugt.
Integrierter Halbleiterspeicher nach Anspruch 1, bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie während eines Lesezugriffs das dritte Steuersignal (TAS) in Abhängigkeit von der von dem Temperatursensor (40) aufgenommenen Chiptemperatur an dem einen der ersten Steueranschlüsse (MA1) erzeugt.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2, – mit einer Treiberschaltung (81), die mit dem einen der ersten Steueranschlüsse (MA1) und mit der Steuerschaltung (20) verbunden ist, – bei dem die Treiberschaltung (81) von der Steuerschaltung (20) derart angesteuert wird, dass sie während des Lesezugriffs an dem einen der ersten Steueranschlüsse (MA1) das dritte Steuersignal (TAS) erzeugt.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3, bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie während eines Schreibzugriffs das dritte Steuersignal (TAS) in Abhängigkeit von der von dem Temperatursensor (40) aufgenommenen Temperatur an dem einen der zweiten Steueranschlüsse (S2) erzeugt.
Integrierter Halbleiterspeicher nach Anspruch 4, – mit einer weiteren Treiberschaltung (83), die mit dem einen der zweiten Steueranschlüsse (S2) und mit der Steuerschaltung (20) verbunden ist, – bei dem die weitere Treiberschaltung (83) von der Steuerschaltung (20) derart angesteuert wird, dass sie während des Schreibzugriffs an dem einen der zweiten Steueranschlüsse (S2) das dritte Steuersignal (TAS) erzeugt.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 5, – mit mehreren Datenanschlüssen (DA0, ..., DA31) zum Anlegen von Daten, – bei dem die Steuerschaltung (20) eine Auswerteschaltung (22) zur Auswertung eines der an dem einen der ersten Steueranschlüsse (MA1) anliegenden ersten Steuersignals (DMS1) umfasst, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie bei einem Schreibzugriff auf den integrierten Halbleiterspeicher ein an einem der Datenanschlüsse (DA0) anliegendes Datum in eine der Speicherzellen des Speicherzellenfeldes einschreibt, wenn die Auswerteschaltung (22) feststellt, dass an dem einen der ersten Steueranschlüsse (MA1) das eine der ersten Steuersignale (DMS1) mit einem ersten Zustand anliegt, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie bei einem Schreibzugriff auf den integrierten Halbleiterspeicher das an dem einen der Datenanschlüsse (DA0) anliegende Datum zum Einschreiben in die eine der Speicherzellen (SZ) des Speicherzellenfeldes ignoriert, wenn die Auswerteschaltung (22) feststellt, dass an dem einen der ersten Datenanschlüsse (MA1) das eine der ersten Steuersignale (DMS1) mit einem zweiten Zustand anliegt.
Integrierter Halbleiterspeicher nach Anspruch 6, bei dem der eine der ersten Steueranschlüsse (MA1) als ein Anschluss zum Maskieren des einen der Datenanschlüsse (DA0) ausgebildet ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 7, – bei dem die Steuerschaltung (20) eine Vergleicherschaltung (21) enthält, – bei dem der Vergleicherschaltung (21) ein von dem Temperatursensor (40) aufgenommener Temperaturwert der Chiptemperatur und ein Schwellwert der Chiptemperatur zugeführt wird, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie das dritte Steuersignal (TAS) mit einem ersten Zustand erzeugt, wenn die Vergleicherschaltung (21) feststellt, dass die von dem Temperatursensor (40) aufgenommene Chiptemperatur den Schwellwert der Chiptemperatur überschritten hat.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 8, – mit einer Programmierschaltung (50) zum irreversiblen Programmieren eines Schwellwertes der Chiptemperatur, – bei dem die Vergleicherschaltung (21) mit der Programmierschaltung (50) verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 9, bei dem die Programmierschaltung (50) mindestens ein Fuseelement (51) enthält.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 8, – mit einem weiteren Steueranschluss (S3) zum Anlegen eines weiteren Steuersignals (KS) zum Konfigurieren des integrierten Halbleiterspeichers, – mit einem Speicherregister (23) zum reversiblen Speichern des Schwellwertes der Chiptemperatur, wobei der Schwellwert der Chiptemperatur in Abhängigkeit von einem Zustand des weiteren Steuersignals (KS) in dem Speicherregister (23) speicherbar ist, – bei dem die Vergleicherschaltung (21) mit dem Speicherregister (23) zum Zuführen des Schwellwertes der Chiptemperatur verbunden ist.
Integrierter Halbleiterspeicher nach Anspruch 11, bei dem das Speicherregister als ein Mode-Register (23) des integrierten Halbleiterspeichers ausgebildet ist.
Halbleiterspeichermodul, – mit einem integrierten Halbleiterspeicher (100) nach einem der Ansprüche 1 bis 12, – mit einer Steuereinheit (300) zur Ansteuerung des integrierten Halbleiterspeichers mit den ersten und zweiten Steuersignalen (DMS1, ..., RS) zur Durchführung eines Lese- oder Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers, – bei dem die Steuereinheit (300) einen bidirektionalen Steueranschluss (S20a) zum Erzeugen eines der ersten oder zweiten Steuersignale (DMS1) und zum Empfang des dritten Steuersignals (TAS) aufweist, – bei dem der bidirektionale Steueranschluss (S20a) mit dem einen der ersten oder zweiten Steueranschlüsse (MA1_100) des integrierten Halbleiterspeichers (100) verbunden ist, – bei dem die Steuereinheit (300) derart ausgebildet ist, dass sie die während einer Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des integrierten Halbleiterspeichers in Abhängigkeit von dem an dem bidirektionalen Steueranschluss empfangenen Zustand des dritten Steuersignals (TAS), das von dem integrierten Halbleiterspeicher (100) erzeugt worden ist, steuert.
Halbleiterspeichermodul nach Anspruch 13, – mit einem weiteren integrierten Halbleiterspeicher (200) nach einem der Ansprüche 1 bis 12, – bei dem die Steuereinheit (300) einen weiteren bidirektionalen Steueranschluss (S20b) zum Erzeugen eines weiteren der ersten oder zweiten Steuersignale (DMS2) und zum Empfang des dritten Steuersignals (TAS) aufweist, – bei dem der weitere bidirektionale Steueranschluss (S20b) mit dem einen der ersten oder zweiten Steueranschlüsse (MA2_200) des weiteren integrierten Halbleiterspeichers (200) verbunden ist, – bei dem die Steuereinheit (300) derart ausgebildet ist, dass sie die während der Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des weiteren integrierten Halbleiterspeichers in Abhängigkeit von dem Zustand des an dem weiteren bidirektionalen Steueranschluss (S20b) empfangenen dritten Steuersignals (TAS), das von dem weiteren integrierten Halbleiterspeicher (200) erzeugt worden ist, steuert, – bei dem der bidirektionale Steueranschluss (S20a) mit einem weiteren der ersten oder zweiten Steueranschlüsse (MA1_200) des weiteren integrierten Halbleiterspeichers (200) verbunden ist, – bei dem der weitere bidirektionale Steueranschluss (S20b) mit einem weiteren der ersten oder zweiten Steueranschlüsse (MA2_100) des integrierten Halbleiterspeichers (100) verbunden ist.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Bereitstellen eines integrierten Halbleiterspeichers mit Speicherzellen (SZ) zum Speichern von Daten, mit ersten Steueranschlüssen (MA1, ..., S1) zur Ansteuerung des integrierten Halbleiterspeichers mit ersten Steuersignalen (DMS1, ..., DMS4, WS) zur Durchführung eines Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers und mit zweiten Steueranschlüssen (S2) zur Ansteuerung des integrierten Halbleiterspeichers mit zweiten Steuersignalen (RS) zur Durchführung eines Lesezugriffs auf die Speicherzellen des integrierten Halbleiterspeichers, – Ermitteln einer Chiptemperatur des integrierten Halbleiterspeichers, – Vergleichen der ermittelten Chiptemperatur des integrierten Halbleiterspeichers mit einem Schwellwert der Chiptemperatur, – Durchführen eines Lesezugriffs auf Speicherzellen des integrierten Halbleiterspeichers, – Erzeugen eines Zustands eines dritten Steuersignals (TAS) in Abhängigkeit von dem Vergleich der ermittelten Chiptemperatur des integrierten Halbleiterspeichers mit dem Schwellwert der Chiptemperatur an einem der ersten Steueranschlüsse (MA1) während des Lesezugriffs auf die Speicherzellen des integrierten Halbleiterspeichers, – Detektieren des Zustands des dritten Steuersignals (TAS) an dem einen der ersten Steueranschlüsse (MA1) durch eine Steuereinheit (300), – Ändern der während einer Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des integrierten Halbleiterspeichers in Abhängigkeit von dem Zustand des dritten Steuersignals.
Verfahren nach Anspruch 15, umfassend die folgenden Schritte: – Bereitstellen eines integrierten Halbleiterspeichers mit mehreren Datenanschlüssen (DA0, ..., DA31), – Ansteuern der ersten Steueranschlüsse (MA1, ..., MA4, S1) mit den ersten Steuersignalen (DMS1, ..., DMS4, WS) zur Durchführung eines Schreibzugriffs, wobei an einen der ersten Steueranschlüsse (MA1) eines der ersten Steuersignale (DMS1) mit einem Zustand angelegt wird, wodurch mindestens einer der Datenanschlüsse (DA0) für den Schreibzugriff maskiert wird, – Anlegen von Daten an die Datenanschlüsse (DA0, ..., DA31) zum Einschreiben der Daten in die Speicherzellen (SZ), – nachfolgend Durchführen eines Lesezugriffs auf die Speicherzellen, wobei der Zustand des dritten Steuersignals (TAS) an dem einen der ersten Steueranschlüsse (MA1) erzeugt wird.
Verfahren zum Betreiben eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Bereitstellen eines integrierten Halbleiterspeichers mit Speicherzellen zur Speicherung von Daten, mit ersten Steueranschlüssen (MA1, ..., MA4, S1) zur Ansteuerung des integrierten Halbleiterspeichers mit ersten Steuersignalen (DMS1, ..., DMS4, WS) zur Durchführung eines Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers und mit zweiten Steueranschlüssen (S2) zur Ansteuerung des integrierten Halbleiterspeichers mit zweiten Steuersignalen (RS) zur Durchführung eines Lesezugriffs auf die Speicherzellen des integrierten Halbleiterspeichers, – Ermitteln einer Chiptemperatur des integrierten Halbleiterspeichers, – Vergleichen der ermittelten Chiptemperatur des integrierten Halbleiterspeichers mit einem Schwellwert der Chiptemperatur, – Durchführen eines Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers, – Erzeugen eines Zustands eines dritten Steuersignals (TAS) in Abhängigkeit von dem Vergleich der ermittelten Chiptemperatur des integrierten Halbleiterspeichers mit dem Schwellwert der Chiptemperatur an einem der zweiten der Steueranschlüsse (S2) während des Schreibzugriffs auf die Speicherzellen des integrierten Halbleiterspeichers, – Detektieren des Zustands des dritten Steuersignals an dem einen der zweiten der Steueranschlüsse (S2) durch die Steuereinheit (300), – Ändern der während einer Zeiteinheit stattfindenden Lese- und Schreibzugriffe auf die Speicherzellen des integrierten Halbleiterspeichers in Abhängigkeit von dem Zustand des dritten Steuersignals.