DE102004052594B3

DE102004052594B3 - Integrierter Halbleiterspeicher

Info

Publication number: DE102004052594B3
Application number: DE102004052594A
Authority: DE
Inventors: Markus Rohleder
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-10-29
Filing date: 2004-10-29
Publication date: 2006-05-04
Anticipated expiration: 2024-10-30
Also published as: US7245544B2; US20060092736A1

Abstract

Ein integrierter Halbleiterspeicher umfasst ein Speicherzellenfeld (10) mit Leseverstärkern (SA1, ..., SA4), die innerhalb des Speicherzellenfeldes in Gruppen (11, 12) zusammengefasst sind. Jeder Leseverstärker ist dabei einem Datenanschluss (IO1, ..., IO4) zugeordnet, wobei die Zuordnung innerhalb des Speicherzellenfeldes (10) gebietsabhängig verschieden ist. Beim Auslesen einer Speicherzelle (SZ1) werden neben der auszulesenden Speicherzelle weitere benachbarte Speicherzellen (SZ2, SZ3, SZ4) ausgelesen, so das an allen Datenanschlüssen (IO1, ..., IO4) Daten erzeugt werden. Dazu werden die Leseverstärker (SA1, ..., SA4) einer Gruppe gemeinsam aktiviert. Um festzustellen, welcher Leseverstärker innerhalb einer Gruppe von Leseverstärkern mit welchem Datenanschluss in Signalverbindung steht, lassen sich gezielt einzelne Leseverstärker einer Gruppe deaktivieren, so dass an dem Datenanschluss, der mit dem deaktivierten Leseverstärker verbunden ist, ein Datum auftritt, das von einem Erwartungswert abweicht.

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit Leseverstärkern und ein Verfahren zum Testen eines integrierten Halbleiterspeichers mit Leseverstärkern.

Integrierte Halbleiterspeicher, beispielsweise DRAM (dynamic random access memory) – Halbleiterspeicher, weisen ein Speicherzellenfeld auf, in dem Speicherzellen an Wort- und Bitleitungen angeschlossen sind. 3 zeigt in vereinfachter Darstellung einen integrierten Halbleiterspeicher 100 mit einem Speicherzellenfeld 10. Das Speicherzellenfeld 10 umfasst Wortleitungen WL und Bitleitungen BL, an die jeweils Speicherzellen SZ angeschlossen sind. 3 zeigt exemplarisch eine DRAM-Speicherzelle, die einen Auswahltransistor AT und einen Speicherkondensator SC umfasst. Zur Steuerung von Lese- und Schreibzugriffen auf die Speicherzellen des Speicherzellenfeldes wird das Speicherzellenfeld von einer Steuerschaltung 20 in Abhängigkeit von Steuersignalen, die an einen Steueranschluss S20 der Steuerschaltung 20 angelegt werden, angesteuert. Der integrierte Halbleiterspeicher umfasst ferner ein Adressregister 30 mit einem Adressanschluss A30 zum Anlegen von Adresssignalen.

Zur Auswahl einer Speicherzelle des Speicherzellenfeldes für einen Lese- oder Schreibzugriff wird die der Speicherzelle zugeordnete Adresse über das Adresssignal ADS an das Adressregister 30 angelegt. Bei einem Schreibzugriff auf die Speicherzelle SZ wird an den Steueranschluss S20 der Steuerschaltung 20 ein Schreibbefehl WR angelegt. Die Wortleitung WL wird daraufhin von der Steuerschaltung 20 mit einem Signalpe gel angesteuert, der den Auswahltransistor AT in einen leitenden Zustand schaltet, so dass der Speicherkondensator SC über die leitend gesteuerte Strecke des Auswahltransistors mit der Bitleitung BL niederohmig verbunden ist. Wenn die Speicherzelle SZ über den Datenanschluss IO1 beschreibbar ist, so lässt sich durch Anlegen eines Datensignals an den Datenanschluss IO1 die entsprechende Speicherinformation in die Speicherzelle SZ einschreiben.

Bei einem Lesezugriff auf die Speicherzelle SZ wird nach Anlegen des entsprechenden Adresssignals an das Adressregister 30 ein Lesebefehl RD an den Steueranschluss S20 der Steuerschaltung 20 angelegt. Die Steuerschaltung 20 steuert daraufhin die Wortleitung WL wieder in der Weise an, dass der Auswahltransistor AT leitend gesteuert wird. Der Speicherkondensator SC kann sich nunmehr über die steuerbare Strecke des Auswahltransistors auf die Bitleitung BL entladen. Wenn die Bitleitung BL vor der Aktivierung der Speicherzelle SZ auf einem Vorladepotential aufgeladen war, stellt sich je nach Ladungszustand des Speicherkondensator SC auf der Bitleitung eine Potentialänderung von dem Vorladepotential ein, die von einem Leseverstärker verstärkt wird und dem Datenanschluss IO1 zugeführt wird.

4A zeigt eine erste Gruppe 11 von Leseverstärkern in einem Bereich des Speicherzellenfeldes 10 der 1 in vergrößerter Darstellung. Aus Gründen der besseren Übersicht sind die Speicherzellen SZ1, SZ2, SZ3 und SZ4 hier auf Kreuzungspunkten der Bitleitungen BLt1, BLt2, BLt3 und BLt4 mit einer Wortleitung WL dargestellt. Die Bitleitungen sind als Bitleitungspaare BLt1-BLc1, BLt2-BLc2, BLt3-BLc3 und BLt4-BLc4 ausgebildet. Jedes der Bitleitungspaare ist mit jeweils einem Leseverstärker verbunden. Das Bitleitungspaar BLt1-BLc1 ist mit dem Leseverstärker SA1, das Bitleitungspaar BLt2-BLc2 ist mit dem Leseverstärker SA2, das Bitleitungspaar BLt3-BLc3 ist mit dem Leseverstärker SA3 und das Bitleitungspaar BLt4-BLc4 ist mit dem Leseverstärker SA4 verbunden. Den Leseverstärkern und ihren angeschlossenen Bitleitungspaaren sind jeweils die Datenanschlüsse IO1, ..., IO4 zugeordnet. Im Beispiel der 4A ist dem Leseverstärker SA1 der Datenanschluss IO1, dem Leseverstärker SA2 der Datenanschluss IO2, dem Leseverstärker SA3 der Datenanschluss IO3 und dem Leseverstärker SA4 der Datenanschluss IO4 zugeordnet. Die Leseverstärker sind über nicht dargestellte Schaltungskomponenten, wie beispielsweise einen sekundären Leseverstärker, mit den ihnen zugeordneten Datenanschlüssen verbunden. Wenn beispielsweise die Speicherzelle SZ1 ausgelesen werden soll, so erzeugt der Leseverstärker SA1 am Datenanschluss IO1 ein entsprechendes Signal. Entsprechend erzeugt der Leseverstärker SA2 beim Auslesen der Speicherzelle SZ2 ein Ausgangssignal am Datenanschluss IO2, der Leseverstärker SA3 beim Auslesen der Speicherzelle SZ3 ein Ausgangssignal am Datenanschluss IO3 und der Leseverstärker SA4 beim Auslesen der Speicherzelle SZ4 ein Ausgangssignal am Datenanschluss IO4.

Bei einem Lesezugriff auf eine Speicherzelle werden gleichzeitig auch alle anderen Speicherzellen, die an der gleichen Wortleitung angeschlossen sind mit den an sie angeschlossenen Bitleitungen niederohmig verbunden. Wenn beispielsweise die Speicherzelle SZ1 von einem entsprechenden Signalpegel auf der Wortleitung WL angesteuert wird, wird nicht nur der Auswahltransistor der Speicherzelle SZ1 leitend gesteuert, sondern gleichzeitig auch die Auswahltransistoren der Speicherzellen SZ2, SZ3 und SZ4 in den leitenden Zustand geschaltet.

Bei einem Lesezugriff auf die Speicherzelle SZ1 wird nun jedoch nicht ausschließlich der Leseverstärker SA1 aktiviert, sondern in Abhängigkeit von der Organisationsform des Halbleiterspeichers zusätzlich weitere Leseverstärker. Bei der Organisationsform x4 werden beispielsweise bei einem Zugriff auf eine einzige Speicherzelle die Speicherinformationen von 4 benachbarten Speicherzellen bzw. 4 benachbarten Bitleitungspaaren gleichzeitig an den Datenanschlüssen ausgegeben. In 4A werden also bei einem Lesezugriff auf die Speicherzelle SZ1 nicht ausschließlich der Leseverstärker SA1 sondern zusätzlich die Leseverstärker SA2, SA3 und SA4 aktiviert, so dass neben dem Speicherinhalt der Speicherzelle SZ1 am Datenanschluss IO1 auch die Speicherinhalte der Speicherzellen SZ2, SZ3 und SZ4 an den Datenanschlüssen IO2, IO3 und IO4 abgegriffen werden können.

Bei einer Organisationsform x8 werden neben dem Leseverstärker, der über die an ihn angeschlossene Bitleitung mit der auszulesenden Speicherzelle verbunden ist, weitere 7 Leseverstärker aktiviert, so dass an insgesamt 8 Datenanschlüssen gleichzeitig Signale erzeugt werden. Entsprechend werden bei der Organisationsform x16 gleichzeitig 16 Leseverstärker aktiviert und damit 16 Ausgangssignale an 16 Datenanschlüssen erzeugt.

4B zeigt einen weiteren Bereich des Speicherzellenfeldes 10 mit einer zweiten Gruppe 12 von Leseverstärkern der 1 in vergrößerter Darstellung. Die Leseverstärker der zweiten Gruppe sind zu den Bitleitungspaaren ähnlich angeordnet wie die Leseverstärker der ersten Gruppe. Der Leseverstärker SA1' ist an ein Bitleitungspaar BLt1'-BLc1', der Leseverstärker SA2' ist an ein Bitleitungspaar BLt2'-BLc2', der Leseverstärker SA3' ist an ein Bitleitungspaar BLt3'-BLc3' und der Leseverstärker SA4' ist an ein Bitleitungspaar BLt4'-BLc4' angeschlossen. Im Unterschied zur ersten Gruppe 11 der Leseverstärker sind die Leseverstärker der zweiten Gruppe 12 und damit auch die Bitleitungspaare jedoch anderen Datenanschlüssen zugeordnet. Der Speicherzustand der Speicherzelle SZ1, deren Speicherinhalt vom Leseverstärker SA1 verstärkt wird, wird am Datenanschluss IO4 und nicht mehr wie in 4A am Datenanschluss IO1 ausgelesen. Ebenso steht der Leseverstärker SA4 nicht mehr mit dem Datenanschluss IO4, sondern mit dem Datenanschluss IO1 in Signalverbindung.

4A und 4B verdeutlichen, dass die Zuordnung der Datenanschlüsse zu den Leseverstärkern bzw. zu den an die Leseverstärker angeschlossenen Bitleitungen innerhalb des Zellenfeldes gebietsabhängig unterschiedlich ist. Derartige gebietsabhängige Vertauschungen zwischen Datenanschlüssen und einer Gruppe von Leseverstärkern werden im Allgemeinen vorgenommen, um das Layout der Schaltung möglichst effizient zu gestalten.

Problematisch wirkt sich die gebietsabhängige Vertauschung von Leseverstärkern zu Datenanschlüssen in verschiedenen Gruppen von Leseverstärkern beim Testen des Halbleiterspeichers aus. Fehlermechanismen in Halbleiterspeichern sind stark topologieabhängig. Zur Aufdeckung bestimmter Fehler wird daher das Speicherzellenfeld eines Halbleiterspeichers in Abhängigkeit von dem jeweiligen Produktionstest mit einer bestimmten Datentopologie beschrieben. Die Verwendung einer anderen Topologie innerhalb des gleichen Produktionstests kann dazu führen, dass der Test völlig unkritisch gegenüber dem eigentlich interessierenden Fehlermechanismus wird und dadurch Fehler letztendlich nicht aufgedeckt werden.

Um das Speicherzellenfeld während eines Funktionstests mit einer bestimmten für einen Fehlertypus charakteristischen Datentopologie beschreiben zu können, muss die Zuordnung der Datenanschlüsse zu den Leseverstärkern bzw. zu den Bitleitungen und Speicherzellen im Speicherzellenfeld, das sogenannte Scrambling, bekannt sein. Nur dadurch wird es ermöglicht, an die Datenanschlüsse bestimmte Bitfolgen anzulegen, die dann innerhalb des Speicherzellenfeldes zur Abspeicherung einer gewünschten fehlerkritischen Datentopologie führen.

Innerhalb der physikalischen Fehleranalyse eines Halbleiterspeichers wird das Scrambling derzeit dadurch verifiziert, dass gezielt Bitleitungen beschädigt werden. Beim Auslesen einer Speicherzelle, die mit der geschädigten Bitleitung verbunden ist, werden neben dieser Speicherzelle, wie oben beschrieben, weitere benachbarte Speicherzellen an den Datenanschlüssen ausgelesen. Wenn vorausgesetzt wird, dass die benachbarten Speicherzellen mit fehlerfreien Bitleitungen und Leseverstärkern verbunden sind, wird an allen Datenanschlüssen der korrekte in den jeweiligen Speicherzellen abgespeicherte Datenwert erzeugt. Am Datenanschluss, der mit der geschädigten Bitleitung verbunden ist, wird jedoch ein Datum erzeugt werden, das von dem erwarteten Wert abweicht. Durch Beschädigung weiterer Bitleitungen innerhalb einer Gruppe von Leseverstärkern lässt sich somit sukzessiv feststellen, welche Bitleitung bzw. welcher Leseverstärker innerhalb einer Gruppe von Leseverstärkern mit welchem der Datenanschlüsse verbunden ist. Wenn so das Scrambling auf einer Maske vollständig bekannt ist, so können alle Halbleiterspeicher, die mit dieser Maske gefertigt worden sind, in einem Produktionstest mit den gewünschten kritischen Datentopologien beschrieben werden.

Der Nachteil des derzeitigen Verfahrens zur Verifizierung des beschriebenen Scramblings besteht darin, dass Halbleiterspeicher durch die gezielte Beschädigung von Bitleitungen unbrauchbar werden. Neben den Bitleitungen werden auch die im Layout darüber liegenden Schaltungskomponenten bzw. Metallebenen zerstört. Ein weiterer Nachteil besteht darin, dass das Verfahren durch die gezielte Beschädigung einzelner Strukturen sehr zeitaufwendig ist.

Die Druckschrift DE 101 31 277 A1 beschreibt eine Halbleiterspeichervorrichtung mit einer Adressdecodereinrichtung, die in einem Adressdecodermodus ein Adress-Scrambling von Adressen, welche in einer Adresseingabeeinrichtung eingegeben werden, vornimmt. Somit kann beispielsweise ein externes Testsystem unmittelbar eine anzusprechende Speicherzelle des Speicherzellenfeldes dadurch adressieren, dass die physikalische Adresse der anzusprechenden Speicherzelle in die Adresseingabeeinrichtung eingegeben wird. Die Adressdecodereinrichtung decodiert diese eingegebene physikalische Adresse in die der anzusprechenden Speicherzelle zugeordnete elektrische Adresse und gibt diese zugeordnete elektrische Adresse an ein Speicherzellenfeld aus, um die anzusprechende Speicherzelle zu adressieren. Dadurch, dass das externe Testsystem in einfacher Weise die Speicherzellen durch Ausgabe der physikalischen Adressen ansprechen kann, entfällt vorteilhafterweise die aufwändige Programmierung des Adress-Scramblings in einem externen Testsystem. Auf die gleiche Art ermöglicht eine Datendecodereinrichtung in einem Datendecodermodus ein Daten-Scrambling von in einer Dateneingabeeinrichtung einzugebenden logischen Daten.

Die Aufgabe der vorliegenden Erfindung ist es, einen integrierten Halbleiterspeicher anzugeben, bei dem sich die Zuord nung von Datenanschlüssen zu den Bitleitungen bzw. Leseverstärkern auf einfache Weise verifizieren lässt. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein Verfahren anzugeben, mit dem sich die Zuordnung von Datenanschlüssen zu den Bitleitungen bzw. Leseverstärkern auf einfache Weise verifizieren lässt.

Die Aufgabe betreffend den integrierten Halbleiterspeicher wird gelöst durch einen integrierten Halbleiterspeicher, der in einem Normalbetriebszustand und in einem Testbetriebszustand betreibbar ist. Der erfindungsgemäße integrierte Halbleiterspeicher umfasst mindestens eine Steuerschaltung zur Steuerung des integrierten Halbleiterspeichers im Normalbetriebszustand und im Testbetriebszustand, des Weiteren Datenanschlüsse, Speicherzellen und Leseverstärker, die in Gruppen zusammengefasst sind. Jeweils einer der Leseverstärker ist für einen Zugriff auf eine der Speicherzellen mit jeweils einer der Speicherzellen verbindbar. Jeweils einer der Leseverstärker ist für einem Zugriff auf jeweils eine der Speicherzellen aktivierbar. Ferner ist jeweils einer der Leseverstärker im aktivierten Zustand mit jeweils einem der Datenanschlüsse verbunden. Die Steuerschaltung ist derart ausgebil det, dass sie im Normalbetriebszustand des integrierten Halbleiterspeichers bei einem Zugriff auf eine der Speicherzellen einen ersten der Leseverstärker, der mit der einen der Speicherzellen verbunden ist, aktiviert und weitere der Leseverstärker, die mit dem ersten der Leseverstärker in der gleichen Gruppe zusammengefasst sind, ebenfalls aktiviert. Darüber hinaus ist die Steuerschaltung derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers bei einem Zugriff auf die eine der Speicherzellen den ersten der Leseverstärker aktiviert und wahlweise einen der weiteren der Leseverstärker, der mit dem ersten der Leseverstärker in der gleichen Gruppe zusammengefasst ist, deaktiviert und alle übrigen der weiteren der Leseverstärker, die mit dem ersten der Leseverstärker in der gleichen Gruppe zusammengefasst sind, aktiviert.

Im Testbetriebszustand lassen sich somit gezielt Leseverstärker innerhalb einer Gruppe von Leseverstärkern deaktivieren. An dem mit dem deaktivierten Leseverstärker verbundenen Datenanschluss tritt somit ein Datum auf, das vom Erwartungswert abweicht. Wenn nacheinander innerhalb einer Gruppe von Leseverstärkern jeweils ein Leseverstärker deaktiviert wird, lässt sich rückschließen, welcher Leseverstärker mit welchem Datenanschluss in Signalverbindung steht.

In einer Weiterbildung weist der integrierte Halbleiterspeicher eine Speichereinheit zur Speicherung einer Bitfolge auf. Die Steuerschaltung ist dabei derart ausgebildet, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers bei einem Zugriff auf die eine der Speicherzellen die in der Speichereinheit gespeicherte Bitfolge ausliest und in Abhängigkeit von der ausgelesenen Bitfolge einen der weiteren der Leseverstärker deaktiviert.

Somit wird es ermöglicht, für einen Test des integrierten Halbleiterspeichers denjenigen Leseverstärker festzulegen, der innerhalb einer Gruppe von Leseverstärkern deaktiviert wird. Die abgespeicherte Bitfolgen innerhalb der Speichereinheit kann auch eine Information darüber enthalten, in welcher Reihenfolge die Leseverstärker einer Gruppe bei einem Funktionstest zum Aufdecken des Scramblings deaktiviert werden.

Gemäß einer anderen Ausführungsform umfasst der integrierte Halbleiterspeicher Schalttransistoren. Die Leseverstärker sind dabei über jeweils einen der Schalttransistoren mit der an sie jeweilig angeschlossenen Bitleitung niederohmig oder hochohmig verbindbar. Der Leseverstärker wird gemäß dieser Ausführungsform deaktiviert, indem er von der an ihn angeschlossenen Bitleitung durch Sperren des Schalttransistors hochohmig verbunden wird, oder je nach Sperrfähigkeit des Schalttransistors von der angeschlossenen Bitleitung isoliert wird.

Nach einem weiteren Merkmal weist der integrierte Halbleiterspeicher steuerbare Schalter auf. Jeweils einer der Leseverstärker ist über jeweils einen ersten der steuerbaren Schalter mit einem ersten Spannungspotential und über einen zweiten der steuerbaren Schalter mit einem zweiten Spannungspotential verbindbar. Die Leseverstärker sind im aktivierten Zustand jeweils über den ersten der steuerbaren Schalter mit dem ersten Spannungspotential und über den zweiten der steuerbaren Schalter mit dem zweiten Spannungspotential verbunden. Im deaktivierten Zustand sind die Leseverstärker jeweils von dem ersten Spannungspotential und von dem zweiten Spannungspotential getrennt.

Im Folgenden wird ein Verfahren zum Testen eines integrierten Halbleiterspeichers gemäß der Erfindung angegeben. Das Verfahren sieht die Verwendung eines integrierten Halbleiterspeichers mit Speicherzellen, mit Datenanschlüssen und mit Leseverstärkern, die in Gruppen zusammengefasst sind, vor, wobei jeweils eine der Speicherzellen über jeweils eine Bitleitung mit jeweils einem der Leseverstärker verbindbar ist und jeweils einer der Leseverstärker mit einem der Datenanschlüsse verbindbar ist und bei dem jeweils einer der Leseverstärker für einem Zugriff auf jeweils eine der Speicherzellen aktivierbar ist. In jeweils eine der Speicherzellen, die mit jeweils einem der Leseverstärker verbindbar sind, die in einer der Gruppen zusammengefasst sind, wird jeweils ein Datum eingeschrieben. Zur Durchführung eines nachfolgenden Lesezugriffs wird durch Anlegen einer Adresse die eine der Speicherzellen ausgewählt. Anschließend wird ein erster der Leseverstärker über die eine der Bitleitungen mit der ausgewählten der Speicherzellen verbunden. Der erste der Leseverstärker wird danach mit einem ersten der Datenanschlüsse verbunden. Anschließend werden weitere der Leseverstärker, die mit dem ersten der Leseverstärker in der gleichen Gruppe zusammengefasst sind, über jeweils eine der Bitleitungen mit jeweils einer der Speicherzellen verbunden. Des Weiteren werden auch die weiteren der Leseverstärker mit jeweils einem weiteren der Datenanschlüsse verbunden. Anschließend wird der erste der Leseverstärker für einen Lesezugriff auf die ausgewählte der Speicherzellen aktiviert. Einer der weiteren der Leseverstärker, der mit dem ersten der Leseverstärker in der gleichen Gruppe zusammengefasst ist, wird nachfolgend deaktiviert, wohingegen die übrigen der weiteren der Leseverstärker für einen Lesezugriff auf die Speicherzellen, die mit den übrigen der weiteren der Leseverstärker verbunden sind, akti viert werden. Anschließend werden an den Datenanschlüssen die dort erzeugten Daten ausgelesen.

Das Verfahren stellt somit ein zerstörungsfreies Prüfverfahren dar, mit dem sich testen bzw. verifizieren lässt, welcher Leseverstärker einer Gruppe von Leseverstärkern mit welchem Datenanschluss in Signalverbindung steht.

Eine Weiterbildung des Verfahrens sieht die Verwendung des integrierten Halbleiterspeichers mit einer Speichereinheit vor. In die Speichereinheit wird mindestens eine Bitfolge eingeschrieben. Einer der weiteren Leseverstärker wird anschließend in Abhängigkeit von der in das Speicherregister eingeschriebenen Bitfolge deaktiviert.

Weitere Ausgestaltungsformen des integrierten Halbleiterspeichers und des Verfahrens zum Testen des integrierten Halbleiterspeichers sind den Unteransprüchen zu entnehmen.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der Erfindung zeigen, näher erläutert. Es zeigen:
1 eine Ausführungsform eines integrierten Halbleiterspeichers zur Verifikation eines Scramblings von Bitleitungen/Leseverstärkern zu Datenanschlüssen gemäß der Erfindung,
2 eine Gruppe von Leseverstärkern aus einem Gebiet eines Speicherzellenfeldes gemäß der Erfindung,
3 einen integrierten Halbleiterspeicher mit gebietsabhängig verschiedener Zuordnung von Datenanschlüssen zu Bitleitungen/Leseverstärkern innerhalb eines Speicherzellenfeldes,
4A einen vergrößerten Ausschnitt aus einem Speicherzellenfeld mit Bitleitungen/Leseverstärkern, die Datenanschlüssen zugeordnet sind,
4B einen weiteren vergrößerten Ausschnitt aus einem Speicherzellenfeld mit Bitleitungen/Leseverstärkern, die Datenanschlüssen zugeordnet sind.
1 zeigt einen integrierten Halbleiterspeicher, bei dem sich die Zuordnung von Bitleitungen/Leseverstärkern eines Gebietes des Speicherzellenfeldes zu Datenanschlüssen durch Verwendung eines zerstörungsfreien Prüfverfahrens verifizieren lässt. Der Halbleiterspeicher umfasst neben dem bereits anhand von 3 erläuterten Speicherzellenfeld 10, der Steuerschaltung 20 und dem Adressregister 30 zusätzlich eine Testmode-Steuerschaltung 40 mit einer Speichereinheit 41. Die Speichereinheit 41 ist mit einer Bitfolge programmierbar. Die Testmode-Schaltung 40 wird von der Steuerschaltung 20 durch ein Aktivierungssignal AS aktiviert, wenn der Steueranschluss S20 der Steuerschaltung 20 von einem Testmode-Signal TM angesteuert wird. Der integrierte Halbleiterspeicher wird danach von der Testmode-Steuerschaltung 40 gesteuert. Die Speichereinheit 41 lässt sich im Testbetriebszustand durch Anlegen einer Bitfolge an die Daten- oder Adressanschlüsse programmieren.
2 zeigt die Leseverstärker der zweiten Gruppe 12 des Speicherzellenfeldes mit ihren angeschlossenen Bitleitungen in vergrößerter Darstellung. Die Leseverstärker sind jeweils über Schalttransistoren ISOt bzw. ISOc an ihre jeweiligen Bitleitungspaare angeschlossen. Das Schaltverhalten der Schalttransistoren ist durch Ansteuerung der Steuereingänge der Schalttransistoren mit Steuersignalen VH und VL steuerbar, die von der Testmode-Steuerschaltung 40 dem Speicherzellenfeld zugeführt werden.
Im aktivierten Zustand verstärkt der Leseverstärker beim Einschreiben einer Information in eine Speicherzelle einen Potentialpegel, der ihm von dem Datenanschluss zugeführt wird und schreibt ihn in eine angeschlossene Speicherzelle ein. Bei einem Lesezugriff verstärkt er den Potentialpegel, der sich auf seiner angeschlossenen Bitleitung beim Auslesen einer Speicherzelle einstellt und leitet den verstärkten Pegel an den jeweilig angeschlossenen Datenanschluss weiter.
In einer weiteren Ausführungsform sind die Leseverstärker dazu über einen steuerbaren Schalter T1 mit einem Anschluss zum Anlegen eines hohen Spannungspotentials VBLH und über einen zweiten steuerbaren Schalter T2 mit einem Anschluss zum Anlegen eines niedrigen Spannungspotentials VBLL verbindbar. Die steuerbaren Schalter sind jeweils als Schalttransistoren ausgebildet. Der Einfachheit halber ist in der 2 nur der Leseverstärker SA4 über die Schalttransistoren T1 und T2 mit den Spannungspotentialen VBLH und VBLL verbindbar. Wenn in einer Speicherzelle eine binäre "1" abgespeichert wird, verstärkt der Leseverstärker den Signalpegel auf den vollen hohen VBLH-Pegel und speist diesen Spannungspegel über die Schalttransistoren ISOt auf die Bitleitungen ein. Wenn aus einer Speicherzelle eine binäre "1" ausgelesen wird, transferiert der Leseverstärker den hohen Spannungspegel VBLH an den ihm zugeordneten Datenanschluss. Im anderen Fall, wenn eine binäre "0" in eine Speicherzelle eingeschrieben wird, speist der Leseverstärker auf die Bitleitung den niedrigen VBLL- Pegel ein. Wenn aus einer Speicherzelle eine binäre "0" ausgelesen wird, transferiert der Leseverstärker den niedrigen Spannungspegel VBLL an den ihm zugeordneten Datenanschluss. Die Leseverstärker lassen sich von der Testmode-Steuerschaltung 40 durch Ansteuerung ihrer jeweiligen Schalttransistoren T1 und T2 mit einem Pegel der Steuersignale S1 und S2 aktivieren und deaktivieren. Im aktivierten Zustand werden die Spannungspotentiale VBLH und VBLL den Leseverstärkern über die Schalttransistoren zugeführt. Im deaktivierten Zustand eines Leseverstärkers sind die Schalttransistoren hingegen gesperrt.
Im Testbetriebszustand des integrierten Halbleiterspeichers ist es erfindungsgemäß ermöglicht, aus der Gruppe der Leseverstärker, die im Normalbetrieb alle aktiviert werden, einen der Leseverstärker gezielt zu deaktivieren. Nachfolgend lässt sich jeweils ein anderer der Leseverstärker der Gruppe deaktivieren, wohingegen die übrigen der Leseverstärker aktiviert sind.
Der integrierte Halbleiterspeicher lässt sich durch Anlegen des Testmode-Steuersignals TM an den Steueranschluss S20 seiner Steuerschaltung 20 in den Testbetriebszustand schalten. Durch Einschreiben einer Bitfolge, die im Testbetriebszustand an den Adressanschluss A30 des Adressregisters oder an die Datenanschlüsse IO1, ..., IO4 angelegt wird, lässt sich festlegen, welcher der Leseverstärker innerhalb eines Testzyklus deaktiviert wird. Über die eingeschrieben Bitfolge kann sich auch die Reihenfolge festlegen, in der die Leseverstärker einer Gruppe deaktiviert werden.
Wenn im Testbetriebszustand das Lesekommando RD an die Steuerschaltung 20 angelegt wird, wird die Testmode-Steuerschal tung 40 von der Steuerschaltung 20 durch das Aktivierungssignal AS aktiviert. Durch Anlegen eines Adresssignals ADS an den Adressanschluss A30 des Adressregisters 30 lässt sich für einen Lesezugriff eine bestimmte Speicherzelle des Speicherzellenfeldes 10 auswählen.
Bei dem nachfolgend stattfindenden Lesezugriff werden alle Leseverstärker bis auf einen Leseverstärker aktiviert, die mit dem Leseverstärker, der an die auszulesende Speicherzelle angeschlossen ist, in einer gemeinsamen Gruppe zusammengefasst sind. Innerhalb dieser Gruppe wird gezielt derjenige Leseverstärker deaktiviert, der der in der Speichereinheit 41 abgespeicherten Bitfolge zugeordnet ist.
In einer ersten Ausführungsform wird ein Leseverstärker dadurch deaktiviert, indem er durch die Schalttransistoren ISO von dem an ihn angeschlossenen Bitleitungspaar getrennt wird bzw. mit diesem hochohmig verbunden wird. Dazu werden die Steueranschlüsse der Schalttransistoren ISOt und IOSc mit dem Steuersignal VL der Testmode-Steuerschaltung 40 angesteuert. Die weiteren Leseverstärker einer Gruppe bleiben aktiviert. Dazu werden die Steueranschlüsse der Schalttransistoren ISOt und ISOc von der Steuerschaltung 40 mit einem Spannungspotential VH angesteuert. Wenn die Schalttransistoren als n-Kanal Feldeffekttransistoren ausgebildet sind, weist das Spannungspotential VH einen höheren Pegel auf als das Spannungspotential VL. Es lassen sich somit gezielt einzelne Leseverstärker einer Gruppe deaktivieren.
Erfindungsgemäß werden gemäß einer zweiten Ausführungsform bei einem Zugriff auf eine Speicherzelle die einzelnen Leseverstärker der Gruppe gezielt nacheinander deaktiviert, indem die zu deaktivierenden Schalttransistor T1 und T2 gesperrt werden. Dazu steuert die Testmode-Steuerschaltung 40 die Schalttransistoren eines der Leseverstärker einer Gruppe derart an, dass diese gesperrt sind und somit der Leseverstärker von den Spannungspotentialen VBLH und VBLL isoliert ist. Die weiteren Leseverstärker der Gruppe verbleiben im aktivierten Zustand, indem sie weiterhin über ihre leitend gesteuerten Schalttransistoren mit den Spannungspotentialen VBLH und VBLL verbunden sind.
Wenn beispielsweise der in 2 dargestellte Leseverstärker SA4' nach der ersten oder der zweiten Ausführungsform deaktiviert wird, die weiteren Leseverstärker SA1', SA2' und SA3' weiterhin aktiviert bleiben, so wird am Datenanschluss IO1 ein Datum erzeugt, das nicht mit dem Erwartungswert übereinstimmt. Man erhält daraus die Information, dass der Datenanschluss IO1 an den deaktivierten Leseverstärker, im Beispiel den Leseverstärker SA4', angeschlossen ist. Durch gezieltes Deaktivieren weiterer Leseverstärker lassen sich die Leseverstärker einer Gruppe den externen Datenanschlüssen zuordnen.

10: Speicherzellenfeld
11, 12: Gruppe von Leseverstärkern
20: Steuerschaltung
30: Adressregister
40: Testmode-Steuerschaltung
41: Register
S: Steueranschluss
WR: Schreibsignal
RD: Lesesignal
IO: Datenanschluss
WL: Wortleitung
BL: Bitleitung
SZ: Speicherzelle
AT: Auswahltransistor
SC: Speicherkondensator
ADS: Adresssignal
ISO: Schalttransistor Leseverstärker/Bitleitung
T: Schalttransistor Leseverstärker/Bitleitungspotential
SA: Leseverstärker
VH, VL: Steuerspannungen

Claims

Integrierter Halbleiterspeicher, – der in einem Normalbetriebszustand und in einem Testbetriebszustand betreibbar ist, – mit mindestens einer Steuerschaltung (20, 40) zur Steuerung des integrierten Halbleiterspeichers im Normalbetriebszustand und im Testbetriebszustand, – mit Datenanschlüssen (IO1, ..., IO4), – mit Speicherzellen (SZ1, ..., SZ4), – mit Leseverstärkern (SA1, ..., SA4), die in Gruppen (11, 12) zusammengefasst sind, – bei dem jeweils einer der Leseverstärker (SA1, ..., SA4) für einen Zugriff auf eine der Speicherzellen mit jeweils einer der Speicherzellen (SZ1, ..., SZ4) verbindbar ist, – bei dem jeweils einer der Leseverstärker (SA1, ..., SA4) für einem Zugriff auf jeweils eine der Speicherzellen (SZ1, ..., SZ4) aktivierbar ist, – bei dem jeweils einer der Leseverstärker (SA1, ..., SA4) im aktivierten Zustand mit jeweils einem der Datenanschlüsse (IO1,..., IO4) verbunden ist, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie im Normalbetriebszustand des integrierten Halbleiterspeichers bei einem Zugriff auf eine der Speicherzellen (SZ1) einen ersten der Leseverstärker (SA1), der mit der einen der Speicherzellen verbundenen ist, aktiviert und weitere der Leseverstärker (SA2, ..., SA4), die mit dem ersten der Leseverstärker (SA1) in der gleichen Gruppe (11) zusammengefasst sind, ebenfalls aktiviert, – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers bei einem Zugriff auf die eine der Speicherzellen (SZ1) den ersten der Leseverstärker (SA1) aktiviert und wahlweise einen der weiteren der Leseverstärker (SA2), der mit dem ersten der Leseverstärker (SA1) in der gleichen Gruppe zusammengefasst ist, deaktiviert und alle übrigen der weiteren der Leseverstärker (SA3, SA4), die mit dem ersten der Leseverstärker in der gleichen Gruppe (11) zusammengefasst sind, aktiviert.
Integrierter Halbleiterspeicher nach Anspruch 1, – der in einer von mehreren wählbaren Organisationsformen für Datenausgänge betreibbar ist, wobei sich über die gewählte Organisationsform die Anzahl der an den Datenanschlüssen parallel bereitgestellten Datenbits festlegen lässt, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass eine Anzahl der von ihr im Normalbetriebszustand des integrierten Halbleiterspeichers aktivierten weiteren Leseverstärker (SA2, ..., SA4) von der gewählten Organisationsform für Datenausgänge abhängig ist.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 oder 2, – mit einer Speichereinheit (41) zur Speicherung einer Bitfolge, – bei dem die Steuerschaltung (40) derart ausgebildet ist, dass sie im Testbetriebszustand des integrierten Halbleiterspeichers bei einem Zugriff auf die eine der Speicherzellen (SZ1) die in der Speichereinheit (41) gespeicherte Bitfolge ausliest und in Abhängigkeit der ausgelesenen Bitfolge einen der weiteren der Leseverstärker (SA2) deaktiviert.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 3, – mit Bitleitungen (BLt1, ..., BLt4), – bei dem jeweils eine der Speicherzellen (SZ1, ..., SZ4) an jeweils eine der Bitleitungen (BLt1, ..., BLt4) angeschlossen ist, – bei dem jeweils einer der Leseverstärker (SA1, ..., SA4) mit jeweils einer der Bitleitungen (BLt1, ..., BLt4) niederohmig oder hochohmig verbindbar ist, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie in dem Normalbetriebszustandes des integrierten Halbleiterspeichers bei dem Zugriff auf die eine der Speicherzellen (SZ1) den ersten der Leseverstärker (SA1) mit der an ihn angeschlossenen Bitleitung (BLt1) niederohmig verbindet und die weiteren der Leseverstärker (SA2, ..., SA4) mit den an sie jeweilig angeschlossenen Bitleitungen (BLt2, ..., BLt4) niederohmig verbindet, – bei dem die Steuerschaltung (20) derart ausgebildet ist, dass sie in dem Testbetriebszustand des integrierten Halbleiterspeichers bei dem Zugriff auf die eine der Speicherzellen (SZ1) den ersten der Leseverstärker (SA1) mit der an ihn angeschlossenen Bitleitung (BLt1) niederohmig verbindet und wahlweise den einen der weiteren der Leseverstärker (SA2), der mit dem ersten der Leseverstärker (SA1) in der gleichen Gruppe (11) zusammengefasst ist, mit der an ihn angeschlossenen Bitleitung (BLt2) hochohmig verbindet und alle übrigen der weiteren der Leseverstärker (SA3, SA4), die mit dem ersten der Leseverstärker in der gleichen Gruppe (11) zusammengefasst sind, mit der an sie jeweilig angeschlossenen Bitleitung (BLt3, BLt4) niederohmig verbindet.
Integrierter Halbleiterspeicher nach Anspruch 4, – mit Schalttransistoren (ISOt1, ISOt4), – bei dem die Leseverstärker (SA1, ..., SA4) über jeweils einen der Schalttransistoren mit der an sie jeweilig angeschlossenen Bitleitung (BLt1, ..., BLt4) niederohmig oder hochohmig verbindbar sind.
Integrierter Halbleiterspeicher nach einem der Ansprüche 1 bis 5, – mit steuerbaren Schaltern (T1, T2), – bei dem jeweils einer der Leseverstärker (SA1, ..., SA4) über jeweils einen ersten der steuerbaren Schalter (T1) mit einem ersten Spannungspotential (VPP) und über einen zweiten der steuerbaren Schalter (T2) mit einem zweiten Spannungspotential verbindbar ist, – bei dem die Leseverstärker (SA1, ..., SA4) im aktivierten Zustand jeweils über den ersten der steuerbaren Schalter (T1) mit dem ersten Spannungspotential (VBLH) und über den zweiten der steuerbaren Schalter (T2) mit dem zweiten Spannungspotential (VBLL) verbunden sind, – bei dem die Leseverstärker (SA1, ..., SA4) im deaktivierten Zustand jeweils von dem ersten Spannungspotential (VPP) und von dem zweiten Spannungspotential (VBLL) getrennt sind.
Integrierter Halbleiterspeicher nach Anspruch 6, bei dem die Schalttransistoren und die steuerbaren Schalter jeweils als Feldeffekttransistoren (ISOt1, ..., ISOt4, T1, T2) ausgebildet sind.
Verfahren zum Testen eines integrierten Halbleiterspeichers, umfassend die folgenden Schritte: – Vorsehen eines integrierten Halbleiterspeichers mit Speicherzellen (SZ1, ..., SZ4), mit Datenanschlüssen (IO1, ..., IO4), mit Leseverstärkern (SA1, ..., SA4), die in Gruppen (11, 12) zusammengefasst sind, wobei jeweils eine der Speicherzellen (SZ1, ..., SZ4) über jeweils eine Bitleitung (BLt1, ..., BLt4) mit jeweils einem der Leseverstärker (SA1, ..., SA4) verbindbar ist und jeweils einer der Leseverstärker (SA1, ..., SA4) mit einem der Datenanschlüsse (IO1, ..., IO4) verbindbar ist und bei dem jeweils einer der Leseverstärker (SA1, ..., SA4) für einem Zugriff auf jeweils eine der Speicherzellen (SZ1, ..., SZ4) aktivierbar ist, – Einschreiben von jeweils einem Datum in jeweils eine der Speicherzellen (SZ1, ..., SZ4), die mit jeweils einem der Leseverstärker (SA1, ..., SA4), die in einer der Gruppen (11) zusammengefasst sind, verbindbar sind, – Anlegen einer Adresse zur Auswahl der einen der Speicherzellen (SZ1) für einen Lesezugriff, – nachfolgend Verbinden eines ersten der Leseverstärker (SA1) über die eine der Bitleitungen (BLt1) mit der ausgewählten der Speicherzellen (SZ1), – nachfolgend Verbinden des ersten der Leseverstärker (SA1) mit einem ersten der Datenanschlüsse (IO4), – nachfolgend Verbinden weiterer der Leseverstärker (SA2, ..., SA4), die mit dem ersten der Leseverstärker (SA1) in der gleichen Gruppe (11) zusammengefasst sind, über jeweils eine der Bitleitungen (BLt2, ..., BLt4) mit jeweils einer der Speicherzellen (SZ2, ..., SZ4), – nachfolgend Verbinden der weiteren der Leseverstärker (SA2, ..., SA4) mit jeweils einem weiteren der Datenanschlüsse (IO2, ..., IO4), – nachfolgend Aktivieren des ersten der Leseverstärker (SA1) für einen Lesezugriff auf die ausgewählte der Speicherzellen (SZ1), – nachfolgend Deaktivieren eines der weiteren der Leseverstärker (SA2), der mit dem ersten der Leseverstärker (SA1) in der gleichen Gruppe (11) zusammengefasst ist, – nachfolgend Aktivieren der übrigen der weiteren der Leseverstärker (SA3, SA4) für einen Lesezugriff auf die Speicherzellen (SZ3, SZ4), die mit den übrigen der weiteren der Leseverstärker (SA3, SA4) verbunden sind, – nachfolgend Auslesen der Daten an den Datenanschlüssen (IO1, ..., IO4).
Verfahren zum Testen des integrierten Halbleiterspeichers nach Anspruch 8, umfassend die folgenden Schritte: – Einschreiben eines Datums in jeweils eine der Speicherzellen (SZ1, ..., SZ4) durch Anlegen jeweils eines Datums an jeweils einen der Datenanschlüsse (IO1, ..., IO4), – nachfolgend Anlegen einer Adresse zur Auswahl einer der Speicherzellen (SZ1) für einen Schreibzugriff, – nachfolgend Verbinden eines ersten der Leseverstärker über eine der Bitleitungen (BLt1) mit einer Ausgewählten der Speicherzellen (SZ1), – nachfolgend Verbinden des ersten der Leseverstärker (SA1) mit einem ersten der Datenanschlüsse (IO4), – nachfolgend Verbinden weiterer der Leseverstärker (SA2, ..., SA4), die mit dem ersten der Leseverstärker (SA1) in der gleichen Gruppe (11) zusammengefasst sind, über jeweils eine der Bitleitungen (BLt2, ..., BLt4) mit jeweils einer der Speicherzellen (SZ2, ..., SZ4), – nachfolgend Verbinden der weiteren der Leseverstärker (SA2, ..., SA4) mit jeweils einem weiteren der Datenanschlüsse (IO2, ..., IO4), – nachfolgend Aktivieren des ersten der Leseverstärker (SA1) und der weiteren der Leseverstärker (SA2, ..., SA4) zum Einschreiben des an den jeweiligen Datenanschlüssen (IO1, ..., IO4) anliegenden Datums in die ausgewählte der Speicherzellen (SZ1) und in die weiteren der Speicherzellen (SZ2, ..., SZ4).
Verfahren zum Testen des integrierten Halbleiterspeichers nach einem der Ansprüche 8 oder 9, umfassend die folgenden Schritte: – Vorsehen des integrierten Halbleiterspeichers mit einer Speichereinheit (41), – Einschreiben mindestens einer Bitfolge in die Speichereinheit (41), – nachfolgend Deaktivieren eines der weiteren Leseverstärker (SA1) in Abhängigkeit von der in das Speicherregister eingeschriebenen Bitfolge.
Verfahren zum Testen des integrierten Halbleiterspeichers nach einem der Ansprüche 8 bis 10, umfassend die folgenden Schritte: – niederohmiges Verbinden eines der Leseverstärker (SA1, SA3, SA4) im aktivierten Zustand des einen der Leseverstärkers mit der an ihn angeschlossenen Bitleitung (BLt1, BLt3, BLt4), – hochohmiges Verbinden eines der Leseverstärker (SA2) im deaktivierten Zustand des einen der Leseverstärker mit der an ihn angeschlossenen Bitleitung (BLt2).