CN103247347A - 提供智能存储器架构的方法和系统 - Google Patents

Abstract

一种智能存储器系统优选地包括包含一个或者多个存储器芯片的存储器以及包含一个或者多个存储器处理器芯片的处理器。处理器可以包括公共的地址/数据/控制存储器总线，其被配置成提供在存储器阵列和存储器处理器之间的异步握手接口。处理器可以从存储器芯片卸载错误数据以用于分析，并且可以在非易失性错误保持存储器中存储用于存储器刷新的较差保持位的地址信息。编程逻辑还可以被包括以用于存储器地址重新配置。功率管理逻辑也可以被包括，其可以具有处理电压温度补偿电压发生器，以用于提供稳定和恒定的读取电流。在存储器阵列和存储器处理器之间提供异步握手接口。还可以包括写入错误标记和写入验证电路。

Description

提供智能存储器架构的方法和系统

相关申请的交叉引用

本申请要求于2012年2月11日提交的、题为“A METHOD ANDSYSTEM FOR PROVIDING A SMART MEMORY ARCHITECTURE（提供智能存储器架构的方法和系统）”的、具有共同受让人的美国临时申请第61/597，773号、以及于2012年11月30日提交的美国专利申请第13/691,639号的权益，通过引用，将其内容合并于此。

技术领域

本发明的概念涉及智能存储器架构，并且更具体地，涉及用于提供电阻型存储器的智能存储器架构的方法和系统。

背景技术

本发明的概念涉及存储和从存储器集成电路检索信息的存储器系统，包括静态随机存取存储器（SRAM）、动态随机存取存储器（DRAM）、闪速存储器、相变随机存取存储器（PCRAM）、自旋转移力矩随机存取存储器（spin-transfer torque random access memory，STT-RAM）、磁随机存取存储器（MRAM）、电阻随机存取存储器（RRAM）、以及未来的存储器装置。特别地，本文所描述的本发明的各方面非常适合于表现出概率型特性和相对高的错误率的，诸如STT-RAM、MRAM、和RRAM存储器的存储器。

半导体存储器装置已被广泛用于电子系统中，以用于存储数据。一般存在两种类型的半导体存储器：非易失性存储器和易失性存储器。诸如静态随机存取存储器（SRAM）或动态随机存取存储器（DRAM）的易失性存储器装置在施加到其上的电源被关断时会丢失其数据。然而，诸如闪速存储器、可擦除可编程只读存储器（EPROM）、或磁随机存取存储器（MRAM）的非易失性半导体存储器装置即使在施加到其上的电源被关断时，仍然保持其电荷。因此，在由于电源故障或终止而导致的数据损失是不能接受的情况下，非易失性存储器被用来存储数据。

图1A-1D是用于形成自旋转移力矩（STT）的MRAM单元的磁隧道结（magnetic tunnel junction，MTJ）结构10的简化的、示意性截面图。参照图1A-1D，MTJ10的部分被示出为包括参考层12、隧道层14、和自由层16。参考层12和自由层16可以是铁磁性层，而隧道层14是非磁性层。参考层12的磁化方向在制造过程中被固定，因此，其在STT-RAM存储器装置的操作过程中不发生变化。然而，通过使需要强度的电流通过MTJ结构，自由层16的磁化方向可以在操作期间改变。

在图1A中，参考层12和自由层16被示出为具有相同的磁化方向，即，处于平行的磁状态。在图1B中，参考层12和自由层16被示出为具有相反的磁化方向，即，处于反平行状态。在图1C中，参考层12和自由层16被示出为具有相同的磁化方向（平行状态），其中，磁化方向垂直于由自由层16和隧道层14的界面限定的平面。在图1D中，参考层12和自由层14被示出为具有相反的磁化方向（反平行状态），其中，磁化方向垂直于由自由层16和隧道层14的界面限定的平面。

要从如在图1A和1C中所示的平行状态切换为如在图1B和1D中所示的反平行状态，参考层12的电压电势相对于自由层16的电压电势而增加。这个电压差导致自旋极化的电子从自由层16流向参考层12，从而转移它们的角动量，并且将自由层16的磁化方向改变为反平行状态。为了从反平行状态切换到平行状态，自由层16的电压电势相对于参考层12的电压电势而增加。这个电压差导致自旋极化的电子从参考层12流向自由层16，从而转移它们的角动量，并且将自由层16的磁化方向改变为平行状态。

为了从平行状态切换为反平行状态或反之，施加到MTJ10的电压和流经MTJ的相应电流的每个都必须大于相应的阈值对。为了切换的发生而必须超过阈值电压的电压也被称为切换电压V_c。同样地，为了切换的发生而必须超过阈值电流的电流被称为切换电流I_c。

公知地，当自由层16和参考层12具有相同的磁化方向（即，平行状态）时，MTJ10具有相对低的电阻。相反，当自由层16和参考层12的磁化方向相反（即，反平行状态）时，MTJ10具有相对高的电阻。电阻值的这种差异提供了MTJ10充当存储器存储装置的能力。由于MTJ的物理性质，将MTJ从平行状态变化到反平行状态所需的临界电流通常大于将MTJ从反平行状态变化到平行状态所需的临界电流。

图2A示出了形成STT-MRAM型存储器单元中的可变电阻器的磁隧道结（MTJ）10，和相关联的选择晶体管20，其一起形成STT-MRAM单元30。MTJ10包括参考或固定（pinned）层12、自由层16、和设置在参考层12和自由层16之间的隧道层14。由于相对于PMOS晶体管，NMOS晶体管具有固有的较高的电流驱动，较低的阈值电压，和相对较小的面积，所以晶体管20通常是NMOS晶体管。用于在MRAM30中写入“1”的电流可以与用于写入“0”的电流不同。在这两个写入条件期间流动的电流的方向的不对称是由于晶体管20的栅源电压的不对称引起的。

在下面的描述中，当与MRAM单元相关联的MTJ的自由层和参考层处在平行（P）状态，即，MTJ呈现低电阻时，将MRAM单元定义为处于逻辑“0”状态。相反，当与MRAM单元相关联的MTJ的自由层和参考层处在反平行（AP）状态，即，MTJ呈现高电阻时，将MRAM单元定义为处在逻辑“1”状态。应该理解，在其它实施例中，MRAM单元可以在处于AP状态时被定义为处于逻辑“0”状态，并且在处于P状态时被定义为处于逻辑“1”状态。此外，在下文中，假设MTJ10的参考层面对其关联的选择晶体管，如在图2A中所示。

因此，根据上面的讨论，沿箭头35的方向（即，向上的方向）流动的电流或者（i）引起从P状态到AP状态的切换，从而写入“1”，或者（ii）稳定先前建立的相关联的MTJ的AP状态。同样地，沿箭头40的方向（即，向下方向流动的电流或者（i）引起从AP状态到P状态的切换，从而写入“0”，或者（ii）稳定先前建立的相关联的MTJ的P状态。然而，应当理解的是，在其它实施例中，该取向可被逆转，使MTJ的自由层面向其相关联的选择晶体管。在这样的实施例中（未示出），沿箭头35的方向流动的电流或者（i）引起从AP状态到P状态的切换，或（ii）稳定先前建立的相关联的MTJ的P状态。同样地，在这样的实施例中，沿箭头40的方向流动的电流或者（i）引起从P状态到AP状态的切换，或者（ii）稳定先前建立的AP状态。

图2B是图2A的MRAM30的示意性表示，在其中，MTJ10被示出为其电阻值根据存储在其中的数据而变化的存储元件。（i）当电流沿箭头35流动时，MTJ10将其状态从P变化为AP，和/或（ii）当电流沿箭头40流动时，MTJ10将其状态从AP变化为P。

将MTJ10从AP状态切换为P状态或相反情况所需的电压必须超过临界切换电压，即，V_c0。与该电压对应的电流被称为临界或切换电流I_c0。虽然指定的临界值V_c0和相关的临界切换电流I_c0可以以各种方式来定义，但是可以基于在特定的时间内存储器单元的50％的切换概率来选择这些值。换言之，可以基于MTJ10的设计和/或基于对在特定的临界值V_c0和/或切换电流I_c0的切换概率的测量，来选择或以其他方式确定临界切换电流I_c0。当满足阈值临界切换电流I_c0时，可以存在50％的机会使得存储的存储器位进行值切换（例如，从“0”到“1”或“1”到“0”）。施加过驱动电流，以确保以满足标准可靠性期望的可接受的错误率来发生切换。这种过驱动电流，或切换电流，I_SW，可以是值I_c0的1.3倍、1.5倍、2倍、或2倍以上。例如，如果MTJ器件的I_c0是处于20纳秒（ns）写入脉冲宽度的7微安（μA），则用于可靠地切换MTJ的状态的电流I_sw可以是11μA或者更大。

在某些情况下，“安全”的写入电流（例如，写入错误率小于约10e-9）可以是在例如，10纳秒的特定定时间段内的临界切换电流I_c0的1.5至2倍。为了将比特值从存储器单元回读出来，可以施加相对“安全”的读取电流（例如，读取错误率小于约10e-9）。例如，“安全”的读取电流可以是临界切换电流I_c0的0.2倍（即，20％）。再例如，如果临界切换电流I_c0是6微安（μA），则在正常操作模式下的写入电流可以是至少12μA或左右，并且正常操作模式下的读取电流可小于1.2μA或左右。以这种方式，在正常写入条件下正确切换存储器单元的概率是非常高的，在某些情况下，接近100％。相似地，在正常读取条件下意外地切换存储器单元的值的概率是非常低的，在某些情况下，接近于零。

一旦处于AP状态，去除施加的电压不会影响MTJ10的状态。同样，为了在正常的操作模式下从AP状态转换为P状态，施加至少为V_c0的负电压，以使得至少切换电流I_c0的电流电平在相反方向上流过存储器单元。一旦处于P状态，去除施加的电压也不影响MTJ10的状态。

换句话说，MTJ10可以从反平行状态（即，高电阻状态，或逻辑“1”状态）切换到平行状态，以便存储“0”（即，低电阻状态，或逻辑“0”状态）。假设MTJ10最初处于逻辑“1”或AP状态，为了在正常的操作模式下存储“0”，需要使与临界电流I_c0至少一样大或比其更大的电流沿箭头40的方向流过晶体管20。为了做到这一点，晶体管20的源节点（SL或源极线）经由电阻路径（未示出）而被耦合到接地电势，正电压被施加到晶体管20的栅节点（WL或字线），并且正电压被施加到晶体管20的漏节点（BL或位线）。

如上文所述，MTJ10还可以从平行状态切换到反平行状态，以便存储“1”。假设MTJ10最初处于逻辑“0”或P状态，为了存储“1”，在正常操作模式下，需要使与临界电流I_c0至少一样大或比其更大的电流沿箭头35的方向流过晶体管20。为了实现这一点，通过电阻路径（未示出）向节点SL提供正电压，节点WL被提供有正电压，节点BL经由电阻路径（未示出）而被耦合到接地电势。

图3表示在各种写周期期间的MTJ状态（或其电阻）的变化。为了从P状态（低电阻状态）转换到AP状态（高电阻状态），要施加至少与临界切换电压V_c0一样大或比其更大的正电压。一旦处于AP状态，则去除施加的电压不会影响MTJ的状态。同样地，为了从AP状态转换到P状态，要施加小于临界切换电压V_c0的负电压。一旦处于P状态，则去除施加的电压不会影响MTJ的状态。当其处于AP状态时，MTJ的电阻为R_high。同样地，当其处于P态时，MTJ的电阻为R_low。

图4A示出了正在被编程以从反平行状态（即，高电阻状态，或逻辑“1”状态）切换到平行状态以便存储“0”（即，低电阻状态，或逻辑“0”状态）的MTJ10。在该图中，假设MTJ10最初处于逻辑“1”或AP状态。如上所述，为了存储“0”，需要使得至少与临界电流I_c0一样大或比其大的电流I_sw在箭头40的方向上流过晶体管20。为了做到这一点，晶体管20的源节点（SL）被经由电阻路径（未示出）而耦合到接地电势，正电压V_PP被施加到晶体管20的栅节点（WL或字线），并且正电压V_CC被施加到晶体管20的漏节点（BL或位线）。

图5是对于诸如图4A和4B所示的MTJ10的传统MTJ而言，在发生在约25ns和35ns的时间之间的写入“0”操作期间，以及发生在约45ns和55ns的时间之间的写入“1”操作期间，在节点WL、SL、SN、和BL处的电压电平的示例性时序图。电源电压V_CC被假定为约1.8伏。字线信号WL，以及列选择信号CS被示出为被升压到3.0伏的较高的V_PP编程电压。在写入“0”操作期间，在节点BL、SL和SN处的电压被示出为分别约等于1.43V、0.34V和0.88V。在写入“1”操作期间，在节点BL、SL和SN处的电压被示出为分别约等于0.23V、1.43V和0.84V。虽然未示出，但是对于该示例性的计算机模拟，在写入“0”和“1”的操作期间流过MTJ的电流分别是121μA和99.2μA。

图4B示出了正在被编程以从平行状态切换到反平行状态，以便存储“1”的MTJ。假设，MTJ10最初处于逻辑“0”或P状态。为了存储“1”，需要使大于临界电流I_c0的电流I_sw在箭头35的方向上流过晶体管20。为了实现这一点，经由电阻路径（未示出）节点SL被提供有电压V_CC，节点WL被提供有电压V_PP，并且节点BL被经由电阻路径（未示出）而耦合到接地电势。因此，在写入“1”操作期间，晶体管20的栅源电压被设置为（V_WL-V_SN），晶体管20的漏源电压被设置为（V_SL-V_SN）。此STT-RAM型存储器单元可以提供优异的非易失性存储器解决方案。

不幸的是，利用STT-RAM或任何其他类型的存储器芯片，制造或其它缺陷可能会导致不是存储器芯片上的所有存储器单元都能正常工作。在存储器修复期间，存储器芯片可以被测试，并且通过冗余的存储器元件来替代故障的存储器元件。通常称为激光修复的存储器修复通常在第一晶圆拣选测试之后来执行。利用激光来烧断存储器熔丝组（fuse bank），以禁用有缺陷的存储器元件，并且利用冗余元件来将其替代。存储器修复对于存储器的最终用户而言是不可用的。

已提出各种存储器系统来提供存储器访问、安全数据存储、数据验证和恢复、数据测试、以及存储器修复。这些系统包括，例如，题为“CONFIGURABLE ADDRESSING FOR MULTIPLE CHIPS IN APACKAGE”的美国专利第6657914号；题为“TESTING OF INTEGRATEDCIRCUIT DEVICE”的美国专利第6754866号；题为“INTEGRATED TESTINGMODULE INCLUDING DATA GENERATOR”的美国专利第7365557号；题为“SHARED MEMORY BUS ARCHITECTURE FOR SYSTEM WITHPROCESSOR AND MEMORY UNITS”的美国专利第7466160号；题为“MEMORY ACCES SING CIRCUIT SYSTEM”的美国专利第7466603号；题为“PROCESSOR-MEMORY UNIT FOR USE IN SYSTEM-IN-PACKAGEAND SYSTEM-IN-MODULE DEVICES”的美国专利第7673193号；题为“PROGRAMMABLE MEMORY REPAIR SCHEME”的美国专利第7768847号；以及题为“TESTING AND RECOVERY OF MULTILAYER DEVICE”的美国专利第7779311号，通过引用，将其中每个的内容合并于此。

虽然这些和其他的系统已经解决了本发明原理所解决的类似问题，但是它们并没有被设计用于，或者特定地应用到诸如PCRAM、MRAM以及RRAM装置的具有高错误率和概率倾向的存储器。特别地，美国专利第7673193号描述了用在包括处理模块、存储器模块和可编程系统模块的系统级封装（system-in-package，SiP）和系统级模块（system in module，SiM）集成电路装置中的用于处理器存储器单元的装备和方法。可编程系统模块被配置为充当存储器模块和测试装置之间的接口，以便于包括具有不同的通信协议的功能组件的处理器存储器单元的集成和测试。接口层（系统模块）120可以包括用于提高产率的工艺特定的信号处理算法、数据压缩、测试算法、电源管理等。该系统对于多芯片DRAM加逻辑接口产品特别有用。然而，根据结合了本发明概念的原理的额外特征和实施例，这种类型的系统的可用性可以扩展到闪速存储器、PCRAM、MRAM、RRAM和未来的存储器装置。

发明内容

根据本发明概念的特征和原理，一种智能存储器系统优选地允许相对于逻辑处理器具有高错误率和较慢的读/写时间的存储器可靠地、无缝地工作。这些发明特征可以为受到概率倾向和高错误率影响的存储器提供特别有用的益处。其中，结合了本发明概念的原理的智能存储器系统可以被配置为通过标记故障的位置和相应的数据，并且然后通过在方便的时间执行重新写入，或者通过简单地掩蔽（mask）故障的位置并且将数据重新写入到不同的位置，来允许使用具有高写入错误率的非易失性存储器位。

结合一个或多个本发明概念的实施例的某些特征可以包括公共的异步存储器总线，其具有用于保证写入和读取成功的确认信令。通过使用内部读取和写入跟踪以及验证方案，握手存储器接口可以允许独立于工艺、独立于电压、以及独立于温度的操作。

该系统还可以被配置为动态监测存储器系统故障，并且通过将故障位置和错误类型存储在存储器控制器的非易失性存储器（NVM）中来记录故障位置和错误类型。该系统可以进一步被配置为从NVM表中召回（recall）故障位置和故障类型，并且基于故障类型来执行适当的修理。这些修理可以例如包括重新写入数据、修复存储器、隔离发生故障的存储器位置、或其他适当的修理。

该系统还可以被配置来向具有较差的保持特性的存储器提供刷新周期。可以由智能控制器提供初始压力测试，以筛查存储器中的弱点。基于故障模式和压力水平（电压、电流、温度等）的统计数据，可以自动配置智能存储器，以提供一定的修理刷新间隔。例如，刷新间隔可以是3秒、10天、5周、2个月或更多。可以通过内部非常低的功率时钟来确定该时间。刷新周期由读取整个存储器，然后再重新写入相同的数据来构成。该电路可以在存储器的内部，以实现与写入验证重新写入电路类似的读取和重新写入功能。

智能存储器系统还可以配置为通过允许外部自动测试设备（AutomatedTest Equipment，ATE）直接访问系统存储器，来允许甚至在最终用户装置中在实施之后进行片上测试。ATE可以计划和执行测试模式（pattern），以基于例如用户要求、自动测试时间表或者响应于检测到的存储器错误来测试系统存储器。

智能存储器系统还可以被配置为实现功率管理技术。这些功率管理技术可以例如控制SA读取电流、控制SA钳位电压、控制SA读取延迟、控制写入电压、在待机状态下控制外围电压、和/或管理存储器装置的其他功率要求。

RISC处理器或其他类型的处理器也可以被包括在智能存储器系统中，诸如包括在存储器控制器中，以在将数据存储到主系统存储器中之前，对数据执行简单和/或复杂的计算。这可以通过允许装置处理器卸载各种任务到存储器控制器并且由此为其他的处理释放装置资源，而为智能存储器系统提供附加的价值。

根据结合了本发明概念的原理的一个具体实施例，一种智能存储器系统可以包括：存储器，其由使用存储器工艺制造的一个或多个存储器芯片组成；以及处理器，其由使用逻辑处理制造的一个或多个存储器处理器芯片组成。处理器可以例如包括公共的地址/数据/控制存储器总线，其被配置成提供在存储器阵列和存储器处理器之间的异步握手接口。该处理器还可以包括如下的机制，其用于将写入错误标记存储器数据从存储器芯片卸载以用于分析。还可以包括用于存储器地址重新配置的编程逻辑，以及功率管理逻辑。

该存储器还可以包括公共的地址/数据/控制存储器总线，其提供了在存储器阵列和存储器处理器之间的异步握手接口。写入错误标记和写入/验证写入电路也可以与用于执行快速平行保持测试的测试用设计（Design for Test，DFT）电路一起被包括在存储器中。测试接口也可以被包括，以用于SiP存储器测试。同样优选地提供控制寄存器和复用电路以用于地址重新配置，并且可以包括独立的电源层（power plane）和门电路以用于功率管理。

通过本发明的原理可以提供各种优点，包括使得能够与多个系统兼容，等等。与可编程和存储器类型独立的I/O接口一起，还可以使用支持多个处理器和外设的可配置地址方案。

通过在系统级封装（SiP）和片上系统（System-on-Chip，SoC）中实施本发明的某些特征，可以最佳地实现本发明的某些特征。这样的实施方式需要在存储器阵列和存储器处理器芯片之间的良好的连接。这可以例如使用硅通孔（True Silicon Via，TSV）或其他SiP技术来实现。使用低延时和高吞吐量SiP互连可以提供提高的系统性能。因为SiP互连技术的成本在不断降低，所以这样的系统的成本劣势可以被最小化。

本发明的原理还可以通过使用SiP解决方案减少I/O负载，通过提供无时钟存储器操作，和/或通过关闭未使用的存储器部分，来降低功耗。电压控制、温度补偿以及异步时序电路也可以帮助降低功耗，并提供更高效的操作。

其他原理允许装置处理器将重复计算或其他任务卸载到智能存储器系统。比如，ARM、MIPs、或其它期望的专有处理器组合可以被提供在智能存储系统的存储器控制器或其他区域中，以执行不同的处理任务，从而释放装置资源。

根据本发明概念的原理还可以通过智能存储器控制器来执行存储器监控、修复、校正和重新分配。在智能存储器系统中可以实现ECC、反熔丝修复、错误掩蔽、读取比较写入（read-compare-write）、弱位更换、和其他错误校正技术，以提高数据稳定性并减少错误率。

根据结合了本发明概念的原理的一个实施例，一种存储器电路可以部分地包括比较块，其被配置为比较被适配为要存储在存储器单元中的第一数据和先前存储在该存储器单元中的第二数据。比较块进一步被配置为如果第二数据不匹配第一数据，则存储在其中存储第二数据的存储器单元的地址。在随后的写入周期中，存储器单元被写入。该地址可以被存储在标记存储器中。存储器单元例如可以是DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PCRAM、RRAM、MRAM或STT-MRAM单元。

在一些实施例中，存储器电路可以进一步包括存储器阵列、写入块和读取块。写入块可以被耦合在存储器阵列和比较块之间。读取块可以被耦合在存储器阵列和比较块之间，使得读取块被适配为感测第二数据。存储器电路可进一步包括控制逻辑，其被配置为当存储器单元没有被存储器外部的装置的正常写入操作访问时，将反相的第二数据存储到存储器单元中。

在一个实施例中，存储器阵列可包括耦合到大量存储器单元的至少一列。该列包括第一信号线和第二信号线。存储器单元包括：耦合到第一信号线的第一载流端，耦合到第二信号线的第二载流端，以及耦合到字线的控制端。存储器单元可以进一步包括：磁隧道结和第一晶体管。磁隧道结可以具有耦合到存储器单元的第一载流端的第一端。第一晶体管可以具有耦合到非易失性存储器单元的第二载流端的第一载流端，耦合到非易失性存储器单元的控制端的栅极端，以及耦合到磁隧道结的第二端的第二载流端。

根据一个实施例，一种在存储器电路中在写入操作期间校正写入错误的方法可以包括：在写入操作期间，比较被适配为要被存储在存储器单元中的第一数据和先前存储在存该储器单元中的第二数据；如果第二数据不匹配第一数据，则存储在其中存储第二数据的存储器单元的地址；以及在随后的写入周期期间对该存储器单元进行写入，以校正写入错误。该方法还可以包括锁存存储器单元的地址，锁存第一数据，在该存储器单元的地址处将第一数据写入到存储器阵列中，以及在写入操作期间感测第二数据。

根据另一个方面，一种在存储器电路中在写入操作期间校正写入错误的方法可以包括：在写入操作期间，比较被适配为要被存储在存储器单元中的第一数据和先前存储在该存储器单元中的第二数据；如果第二数据不匹配第一数据，则将第二数据反相；以及如果第二数据不匹配第一数据，则将反相的第二数据写入到在其中存储了第二数据的存储器单元的地址，以校正写入错误。该方法还可以包括锁存该存储器单元的地址，锁存第一数据，在该存储器单元的地址处将第一数据写入到存储器阵列中，以及在写入操作期间感测第二数据。

根据又一个方面，一种在存储器电路中在写入操作之后校正写入错误的方法可以包括：在写入操作之后，如果第二数据不匹配第一数据，则加载在其中存储了第二数据的存储器单元的地址；感测第二数据；将第二数据反相；以及将反相的第二数据写入到在其中存储了第二数据的存储器单元的地址，以校正写入错误。

在又一实施例中，一种非易失性存储器（NVM）编程存储器可用于存储与故障的地址位置和错误的类型相关的信息。NVM编程存储器可以被进一步用于将故障的存储器位置的地址重新分配到新的存储器位置。智能存储器系统的存储器控制器可以与NVM编程存储器接口以执行存储器测试，重新分配存储器地址，执行存储器刷新，或者基于在NVM编程存储器中存储的错误信息采用其他适当动作。

附图说明

从下面参照附图的详细描述中，本发明原理的上述及其它特征和优点将变得更加清楚，在附图中：

图1A是现有技术中已知的，当处于平行磁化状态时，磁随机存取存储器单元的磁隧道结结构的简化的示意截面图。

图1B是示出现有技术中已知的，当处于反平行磁化状态时，图1A的磁隧道结结构的简化的示意截面图。

图1C是现有技术中已知的，当处于平行磁化状态时，磁随机存取存储器（MRAM）的磁隧道结结构的简化的示意截面图。

图1D是示出现有技术中已知的，当处于反平行磁化状态时，图1C的磁隧道结结构的简化的示意截面图。

图2A是示出现有技术中已知的，耦合到相关联的选择晶体管的磁隧道结结构的层的示意图。

图2B是现有技术中已知的，图2A的磁隧道结结构及其相关联的选择晶体管的示意性表示。

图3是示出现有技术中已知的，图2A的磁隧道结结构的电阻响应于施加的电压的变化的曲线图。

图4A是示出现有技术中已知的，磁隧道结结构被编程为从反平行状态切换到平行状态的示意图。

图4B是示出现有技术中已知的，磁隧道结结构被编程为从平行状态切换到反平行状态的示意图。

图5是表示现有技术中已知的，在写入“0”和写入“1”操作期间，与磁随机存取存储器相关联的多个信号的时序图。

图6A是根据本发明概念的，存储器系统和相关联的电路的示意性框图。

图6B是根据本发明概念的原理的，包括非易失性存储器（NVM）编程存储器和存储器控制器的智能存储器系统和相关联的电路的示意性框图。

图7是表示根据本发明概念的，存储器系统和相关联的写入和读取电路的部分的示意性电路图。

图8是表示根据本发明概念的，存储器系统和相关联的写入电路的附加部分的示意性电路图。

图9A是示出根据本发明概念的，存储器系统的写入方法的步骤的流程图。

图9B是示出根据本发明概念的，存储器系统的写入方法的步骤的流程图。

图10是示出根据本发明概念的，存储器系统的重新写入方法的步骤的流程图。

图11是传统的存储器系统的示意性框图。

图12是根据本发明的概念而构造的智能存储器系统的示意性框图。

图13是根据本发明的概念的，具有智能存储器和逻辑接口的存储器控制器的示意性框图。

图14A和14B提供了根据本发明的概念的，结合了智能存储器系统的实施例的示意性框图。

图15A和15B分别是根据本发明的概念的引脚输出表和命令表。

图15C是示出根据本发明概念的附加原理的，与图15A和15B的表相关联的读取/写入操作握手电路的示意图。

图16A是根据本发明的概念的信号表。

图16B是根据本发明概念的，与图16A的表相关联的具有确认的异步读取操作的示意性时序图。

图17A是根据本发明概念的信号表。

图17B是根据本发明概念的，与图17A的表相关联的具有确认的异步写入操作的示意性时序图。

图18A是用于控制在图16A至17B中表示的异步读取和写入操作的存储器控制电路的示意性框图和逻辑图。

图18B是示出用于图18A的控制电路的信号的时序的信号时序图。

图19是可以在图16A至17B中表示的读取和写入操作中使用的可扩展分层读取/写入架构的示意性框图和电路图。

图20A提供了根据本发明概念的存储器阵列和控制电路的示意性电路图。

图20B是根据本发明概念构造的写入确认电路的示意性电路和逻辑图。

图21是根据本发明概念构造的读取跟踪电路的示意图。

图22是根据本发明概念构造的电流电压转换器和放大电路的示意图。

图23A和23B包括根据本发明概念的，SAE时序跟踪和控制电路的示意性框图。

图24是根据进一步的本发明概念的，模拟到数字转换电路的示意图。

图25A是根据进一步的本发明概念的，温度补偿电压产生电路的示意性框图和电路图。

图25B是包括图25A的电路的示意性系统框图。

图26A和26B是根据本发明概念的，示出系统级封装（SiP）智能存储器系统配置的示意性框图。

具体实施方式

现在将详细参考本发明概念的实施例，所述实施例的例子在附图中示出。在下面的详细描述中，对多个具体细节进行阐述，以使得能够彻底理解本发明概念。然而，应当理解的是，本领域普通技术人员可以在没有这些具体细节的情况下实践本发明概念。在其他情况下，公知的方法、过程、组件、电路和网络没有被详细描述，以免不必要地模糊实施例的各个方面。

将要理解的是，虽然这里可使用术语第一，第二等来描述不同的元件，但是这些元件不应被这些术语所限制。这些术语仅用于区分一个元件与另一个元件。例如，在不脱离本发明概念的范围的情况下，第一电路可以被称为第二电路，并且，类似地，第二电路也可以被称为第一电路。

在本文中，对本发明概念的描述中所使用的术语的目的仅仅是描述特定实施例，并且其不意图限制本发明概念。如对本发明概念的描述和权利要求中所用的，除非上下文清楚地给出相反指示，否则单数形式“一”，“一个”旨在也包括复数形式。应该理解的是，在此所用的术语“和/或”指代并包括相关联的列出项目中的任何一个以及一个或多个的所有可能的组合。将进一步理解，当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。附图中的组件和特征不一定按比例绘制。

在写入操作期间，即使在相同和稳定的条件下，存储器单元也可能表现出在不同场合的随机的不同写入时间。这种行为可能不是在工厂测试期间能够被筛选出的磨损机制的结果，并且替代地，其可能是存储器单元的写入特征的概率行为的结果。出于非概率的原因而被确定为有缺陷的存储器单元可以在工厂进行的测试和修复操作期间从单元群（population）中除去。例如，在冗余操作期间，通过利用芯片上的冗余单元来替换有缺陷的单元，可以修复某些缺陷。在缺陷无法修复的情况下，坏的芯片可以被报废。然而，即使在测试和修复操作之后，剩余的存储器单元群仍可能表现出影响存储器芯片的可靠性的概率行为。

在工厂测试和修复已完成后，芯片被运出并且被合并装置中以供最终用户使用。当芯片由最终用户常规使用时，通过将与缺陷单元相对应的地址位置从可用地址空间中定位出来，存储器系统可以能够标志和修复与缺陷单元相对应的地址位置，例如那些写入慢的地址位置。然而，定位出的单元预期不能恢复正常，因此它们的地址位置将被永久绕行，所以定位出写入慢的小区的存储器位置的处理导致可用地址位置的数量随着时间而变少。因此，因概率单元行为造成的缺陷存储器操作将会导致由于有限的冗余元件耗尽、或者现场中最终用户可用的地址空间随着时间耗尽所致的较低的工厂产出率。

特别是，在写入操作期间，即使在稳定的环境条件下，存储器单元也可能表现出在不同场合的随机的不同写入时间。因此，在不同的时间，在将数据写入到存储器系统中的过程中，这种行为可能会产生错误，即使对于确定为在其他情况下无缺陷的单元群也是如此。需要新的存储器电路解决方案来克服这种概率单元行为问题。

根据本发明原理的某些实施例，标记存储器或非易失性存储器（NVM）存储由于概率行为而不能正确写入的数据的地址位置。在用户发起常规的写入操作之后，可以使用所存储的标记地址位置，重新写入和校正数据。或者，当单元由于概率行为而不能在分配的时间内写入时，在用户发起的常规写入操作过程中，可以执行对用户隐藏的写入。

图6A是根据本发明概念的，存储器系统和相关联电路100的示意性框图。参照图6，存储器系统100包括存储器阵列102、行解码器110、列解码器120、寻址电路130、控制逻辑140、感测和写入驱动器150、隐藏的读取比较部160、写入错误地址标记存储器170（或者在此称为标记存储器）和数据输入输出部180。

寻址电路130还包括地址缓冲器和锁存器132以及预解码器134。数据输入输出（I/O）部180还包括输入缓冲器数据输入锁存器（input buffer data-inlatch）182和数据输出锁存器输出缓冲器（data-out latch output buffer）184。应当注意，在此使用的术语感测和读取可以互换。

存储器阵列102包括许多列、字线、以及位于字线和列的交叉处的存储器单元。每个存储器单元能够存储数据位。取决于技术，存储器单元可以是例如DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PCRAM、MRAM、STT-MRAM、RRAM或其他类型的存储器单元。举例来说，但不是限制性的，如先前已经描述过的，以下描述的实施例中的一些实施例将使用STT-MRAM单元。

行解码器110选择和驱动由预解码器134驱动的其输入总线所确定的字线中的一个。类似地，列解码器120选择和驱动也由预解码器134驱动的其输入总线所确定的列中的一个。响应于来自地址缓冲器和锁存器132的地址总线信号，并响应于来自控制逻辑的地址（ADDR）使能信号135，预解码器134驱动行和列解码器输入总线信号。地址缓冲器和锁存器132响应于来自地址总线A（n:0）的信号进行操作，并且能够锁存与期望的数据位的位置相对应的从存储器系统外部接收的n+1个地址信号。地址缓冲器和锁存器132还响应于控制逻辑140进行操作。

控制逻辑140在命令总线CMD（m:0）上接收来自存储器系统外部的信号，并且响应于来自隐藏读取比较部160的错误标志165进行操作。控制逻辑发送用于控制存储器系统的操作的各种信号。所述信号包括，例如：读写（R/W）控制信号142，其被发送到感测和写入驱动器150；数据锁存器控制（DQ控制）信号144，其被发送到数据I/O180；以及控制信号146，其被发送到写入错误地址标记存储器170。

如将在下文中更详细描述的，响应于控制逻辑140并且响应于错误标志165，写入错误地址标记存储器170经由双向总线172发送和接收来自地址缓冲器和锁存器132的地址信号。写入错误地址标记存储器170优选地能够存储显示出概率行为并因此在存储器系统的写入周期期间没有成功写入的存储器单元的地址。在写入错误地址标记存储器170中存储的地址表示在存储器中存储的数据位可以被逻辑反相，以正确地表示原先输入到存储器系统的数据。

本实施例的写入错误地址标记存储器例如可以是非易失性存储器、FIFO、SRAM或D触发寄存器。写入错误地址标记存储器170中的存储器单元可以基于相同的技术类型和/或可以被设计为存储器阵列102中的存储器单元，或者可以是不同的技术类型和/或设计。写入错误地址标记存储器170中的存储器的宽度可以对应于地址信号的数目（即，n+1）。写入错误地址标记存储器170中存储器的深度可取决于对于每个重新写入操作而言期望的或需要的错误可校正位的数目。例如，如果平均存储器单元群的概率写入错误率较高，则可以将写入错误地址标记存储器的深度选择为大于错误率较小的情况。

输入缓冲器数据输入锁存器182在双向总线DQ（x:0）上接收和锁存来自存储器系统外部的数据，并且经由单独的双向总线将该数据发送到隐藏读取比较部160中，如将在下面更详细地解释地，隐藏读取比较部160可以被集成在感测电路和写入驱动器之间。数据输出锁存器输出缓冲器184在双向总线186上接收和锁存器来自感测和写入驱动器150的数据，并且经由双向总线DQ（x:0）向存储器系统的外部发送数据。

图6B是类似于图6A中所示的错误检测和地址表产生电路的示意性框图，但是其进一步结合了本发明概念的原理。具体而言，与图6A中所示的电路不同，图6B的错误检测和地址表产生电路还包括外部智能存储器控制器190和非易失性存储器（NVM）编程存储器195。智能存储器控制器190可以被称为智能存储器处理器、存储器处理器或智能控制器，并且在此可以互换地使用所述术语。NVM编程存储器195被添加到之前实施例的写入错误标记存储器170，在这种情况下，其可以是FIFO。在此，NVM编程存储器195可以被称为非易失性错误保持存储器。

参考图6B，智能存储器控制器190可以包括存储器控制器191、存储器配置器192和功率管理器193。通过存储器总线194，智能存储器控制器190可以与智能存储器100和NVM存储器195进行通信。该系统可以被配置为动态监测存储器系统故障，并且通过将故障位置以及故障/错误类型存储在非易失性存储器（NVM）196中来记录故障位置以及故障/错误类型。具体而言，在存储器控制器190的控制下，临时存储在FIFO170中的写入错误地址标记信息可以经由存储器总线194而被转移到NVM编程存储器195。NVM编程存储器195可以累积发生故障的存储器地址的数据库196，以及错误类型的表格197。然后，系统可以从NVM表中召回故障位置（即，召回198），并且基于故障类型来执行适当的修理操作。存储器配置器193可用于定位出具有不可修复的错误的地址位置。

通过使发生故障的存储器地址能够与数据错误的类型197一起存储在标记存储器170和/或NVM编程存储器195中，存储器控制器190可以被配置成访问标记或NVM编程存储器，并且基于指示的错误类型来对该地址位置执行适当的修理操作。这些修理操作可以包括例如存储器重新写入、用于隔离故障的存储器位置的地址重新配置、存储器修复操作或其他适当的修理。因此，根据本发明概念的原理，可以通过智能存储器控制器来执行存储器监测、修复、校正和重新分配。可以在智能存储器系统中实施ECC、反熔丝修复、错误屏蔽、读取比较写入、弱位刷新和其他错误校正技术，以提高数据的稳定性并减少错误率。

图7是示出根据本发明概念的，存储器系统100和相关联的写入和读取电路的部分200的示意性框图和电路图。电路200包括：存储器阵列片（memory array tile，MAT）102、本地列选择电路（local column select，LCS）104、感测和写入驱动器150以及隐藏读取比较器160。虽然本实施例包括STT-MRAM单元，但是其不限于此，并且如上面所讨论的，其可以包括其他类型的存储器。

参考图7，MAT102包括其选择晶体管被耦合到字线（WL0-WLn）的多个STT-MRAM单元30，如上结合图6A和图6B描述的，字线由行解码器110来驱动。STT-MRAM单元还耦合到与存储器阵列102中的列中的一个相对应的源极线（SL）210和位线（BL）212对。MAT102包括多个SL和BL对，其可以通过LCS104来选择。LCS104包括具有n沟道选择晶体管对的选择电路，所述n沟道选择晶体管对在列选择信号（CS）215、预充电信号（PRE）235、隔离顶部信号（isolation top，ISOT）以及隔离底部信号（isolationbottom，ISOB）的控制下，将MAT102中被选择的SL和BL对耦合到LCS104中的源极线和位线对（例如，MSL220和MBL230）。

如在本实施例中所示，存在两个独立的存储器阵列102，它们被分别布置在LCS104的顶部和底部。通过使能相应的ISOT或ISOB信号中的一个，LCS104确定选择相邻的MAT102中的哪个。在图7中所示的例子中，通过使能ISOT和禁用ISOB来选择顶部的MAT。然后，通过（由列解码器驱动的）CS信号来选择SL和BL对中的一个，以将顶部MAT阵列中的所选的SL和BL对耦合到相应的MSL和MBL线。然后，当预充电信号PRE被禁用时，SL/BL对和相应的MSL/MBL对准备好执行对于所选存储器单元的写入或读取操作。

MSL220和MBL230被从LCS104耦合到感测电路255（或者在此称为读取块）和写入驱动器250（或者在此称为写入块）。在可选的实施例（未示出）中，SL和MSL信号可以从列和相关联的电路中省略，以提供用于不需要互补列对进行工作、并且其源极耦合到MAT内的地的存储器单元的单个线列（如在本领域中公知的某些ROM、PROM、EPROM、EEPROM、闪速存储器中）。

如在图7中示出，写入驱动器250被耦合到由控制逻辑驱动的使能写入信号（ENW）260和耦合到写入驱动器的数据（D）输入的隐藏的读取比较器160的输出（Y）。在写入模式操作期间，在ENW的控制下，写入驱动器250以将在后面详细叙述的互补的方式来驱动MSL和MBL线（以及相应的SL和BL线对）。当ENW被禁用时，写入驱动器250不驱动MSL和MBL线。

感测电路（即，读取块）255被使能读取（ENR）240信号使能，并且其包括耦合到电源的晶体管M5和耦合到地的晶体管M3。M5和M3分别被耦合到ENR信号和它的互补信号。ENR和ENW信号不能同时使能。当ENR被使能为高时，晶体管M3关断，而受到ENR控制的晶体管M4被导通，并且将MBL信号传送到电流镜M1和M2，并且晶体管M5将MSL220耦合到电源。在MBL中流动的电流ID1流过晶体管M4，流向电流镜的晶体管M1。

感测放大器（SA）245被耦合到电流参考信号IREF和流过电流镜的第二晶体管M2的第二电流ID2。SA比较两个电流（ID2与IREF），并且在数据读取线285上发出数据输出信号（DR）。数据读取线285经由双向总线（参见图6A和6B）而被耦合到数据输出锁存器输出缓冲器184和隐藏读取比较器160。当ENR被禁用为低时，M4将MBL230从电流镜隔离，并且M3将电流镜输入耦合到接地电压。SA245也可以被本地地放置在MAT102内，或者与全局感测放大器和全局写入驱动器一起放置（未示出）。

隐藏读取比较器160（可选地在此被称为比较块）可以包括异或非门（exclusive disjunction gate）（XNOR）275、反相器和复用器270。隐藏读取比较由ENW260和重新写入（REW）信号290来控制，它们两个均从控制逻辑140发送（参见图6A和6B）。XNOR门275的输入是来自感测电路255的数据读取信号（DR）285以及响应于ENW260来自输入缓冲器数据输入锁存器182的数据写入信号（DW）280。响应于REW，复用器选择反相的DR285信号或DW信号这两个输入中的哪一个来从其输出Y传送到写入驱动器的输入D。可替换地，比较块160可以本地放置在MAT102内，或者与全局感测放大器和全局写入驱动器一起放置。

图8是示出根据本发明概念的，存储器系统和相关联的写入电路100的的写入驱动器300一个实施例的示意性电路和逻辑图。图8的写入驱动器电路300可以例如提供图7的写入驱动器250。参照图7和图8，写入驱动器300（250）可以包括两个反相器驱动器351和352，它们分别在ENW260的控制下驱动SL和BL信号。信号线（SL）被耦合到MSL，而反相的位线信号（BL）被耦合到MBL。当EN（ENW）被使能为高时，隐藏读取比较器160的输入D的反相版本被耦合到BL信号，而输入D的非反相版本被耦合到SL信号，使得BL和SL信号是逻辑互补的。当EN（ENW）被禁用为低时，独立于输入D的状态，两个反相器驱动器351和352中的晶体管都关断，并且MSL和MBL线的控制归还到感测电路。

每个写入周期之后可以跟有相同存储器位置的隐藏读取周期。然后，来自隐藏读取操作的数据（数据输出）可以与刚被写入的数据位的值进行比较。如果数据匹配，则写入周期完成。如果数据不匹配，则XNOR的输出将变为有效的低电平，并且生成错误（ERROR）标志。然后，该位置的存储器地址可以被“标记”，或存储在写入错误地址标记存储器中，以便稍后进行重新写入操作。

根据本发明的一个方面，上述的存储器阵列还可以包括用于进行以下操作的电路：将数据位的地址锁存到寻址电路中；将数据位锁存到数据输入输出电路中；在数据位的地址处将数据位写入到存储器阵列中；在该位的地址处从存储器阵列读取数据输出位（data-out bit）；比较数据位和数据输出位，以确定数据位是否等于数据输出位；如果比较步骤确定数据位不等于数据输出位，则在写入错误地址标记存储器中写入数据位的地址；以及如果比较步骤确定数据位等于数据输出位，则不在写入错误地址标记存储器中写入数据位的地址。

图9A是示出存储器系统的写入方法的各个步骤的流程图400。参照图7到图9A，在写入操作410开始之后，在锁存地址和数据步骤420中，数据（或者在此称为第一数据）被锁存在输入缓冲器数据输入锁存器182中，并且通过隐藏读取比较部160中的复用器270而传送到写入驱动器250的D输入。另外，在锁存地址和数据步骤420期间，数据位的地址被锁存在地址缓冲器和锁存器132中，并且被传送到预解码器134，预解码器134驱动行和列解码器的输入总线，进而行和列解码器在存储器阵列中选择字线和列。通过使能ENW，写入数据步骤430在存储器阵列中的所选的地址处，将数据写入到存储器单元中。

在写入数据步骤430之后，在相同的地址位置上执行隐藏读取数据步骤440，将数据输出位传送到隐藏读取比较部160。因为读取是作为写入操作的一部分自动执行的，并且不需要经由CMD总线来指示存储器系统，所以读取被认为是隐藏的。接着，在比较步骤450期间，来自输入缓冲器数据输入锁存器182的数据位（即，“真（true）”或第一数据位）与来自SA245的数据输出位（即，写入到存储器的数据位，其可能被成功写入或可能没有成功写入，并且可替换地在此称为第二数据）进行比较，以确定第一数据位是否等于第二数据位。通过在隐藏读取比较部160中的异或非（exclusivedisjunction）或XNOR门275来执行该逻辑比较。如果第一数据位等于第二数据位，则写入操作是成功的，并且可以继续到下一个操作470。但是，如果第一数据位不等于第二数据位，则异或非或XNOR门设置错误标志（ERR）165，其以信号通知控制器140，以通过双向总线将来自地址缓冲器和锁存器的“标记的”地址传送到写入错误地址标记存储器170，其中，该地址被写入（在步骤460期间）并存储在其中，直到执行将在下面进一步描述的重新写入操作为止。标记存储器存储操作460是透明的操作，并且能够容易地在下一个存储器周期开始时完成，使得不会延迟下一个存储器操作470。

在本发明概念的另一个方面，总的写入周期可以扩展为包括附加的隐藏写入操作。在这种情况下，写入校正操作（重新写入）对于用户而言可以是透明的。可以使写入时序规范包括该透明的重新写入时间。因此，写入周期时间可以不论是否需要重新写入都是相同的。

图9B示出了根据本发明概念的，存储器系统的写入方法的各个步骤的流程图500。图9B的步骤510至550与图9A中的步骤410至450相同，因此将不再次进行描述。然而，在步骤560中，在存储器阵列中的当前地址位置处的数据输出被传递到SA输出DR285。接着，隐藏读取比较部160中的反相器执行反相数据读取步骤560，以将数据输出位反相。然后，响应于来自控制逻辑的REW信号290，反相的数据输出位被经由复用器270而导向写入驱动器250的D输入。然后，执行写入反相数据步骤570，以将现在校正的反相的数据输出位写入到存储器阵列中的当前地址。然后，可以执行下一个580操作。

现在将更加详细地描述重新写入操作。取决于存储器系统规范，从缺陷写入操作标记的地址可以被用来在当处理器或系统外设没有访问存储的方便的时间，对位于标记的地址处的存储器单元进行重新写入。在重新写入周期期间，在标记的地址中的数据可以被简单地反相。为了反相数据，必须首先使用隐藏读取特征来读取存储器位，并且然后，相反的数据可以被写入到单元中。因此，由单元的先前的概率上过长的写入行为所引起的原始写入错误可以被校正。

不是等待以在稍后的时间执行重新写入操作，数据可以代替地在握手系统中被立即校正，在握手系统中，在重新写入周期正在进行时，存储器将“停止访问（halt access）”信号发送到处理器或主系统（master system）。一旦重新写入操作完成，“重新写出完成”信号可以被发送到主系统。以下将进一步详细描述用于确保正确的写入操作的附加的握手系统。

在根据又一实施例，上述的存储器阵列还可以包括用于进行以下操作的电路：将数据位的地址从写入错误地址标记存储器加载到寻址电路中；在数据位的地址处读取存储器阵列中的数据输出位；在隐藏读取比较电路中将数据输出位反相；以及在数据位的地址处，将反相的数据出位写入到存储器阵列中。

图10是示出根据本发明概念的，存储器系统的重新写入方法的各个步骤的流程图600。参照图10，在重新写入操作610开始之后，在将错误地址从写入地址标记存储器加载到寻址电路的步骤620期间，来自写入错误地址标记存储器170的“标记”的地址被通过双向总线加载到地址缓冲器和锁存器132中。然后，在读取数据630步骤期间，先前“标记”的地址处的数据被读出。在存储器阵列中的“标记”的地址位置处的数据输出被传递到SA输出DR285。接下来，通过隐藏读取比较部160中的反相器来执行反相数据步骤640，以将数据输出位反相。然后，响应于来自控制逻辑的REW信号，反相的数据输出位经由复用器270被导向写入驱动器250的D输入。然后执行写入反相的数据步骤650，以将现在被校正的反相的数据输出位写入到存储器阵列中的之前“标记”的地址中。然后，可以在步骤660中执行下一个存储器操作。由存储在写入错误地址标记存储器中的之前“标记”的地址占用的存储器空间现在对于随后的写入周期中新的“标记”的地址而言是可用的。

图11是传统的存储器系统700的示意性框图。参照图11，使用规范702和硬件/软件分区部704来提供传统的存储器系统700，硬件/软件分区部704将软件功能706分布到处理器核心730，并且将硬件功能708分布到综合的硬件部712。存储器系统700可以由一装置组成，该装置具有少量的嵌入式存储器，例如嵌入式指令存储器705和数据存储器710，该装置还具有作为单独的、独立的存储器装置715（如单独的RAM740或者闪速存储器芯片745或芯片封装）而提供的大量的存储器。嵌入式存储器可以包括指令存储器705和数据存储器710（包括数据高速缓存器720和草稿板（scratch pad）存储器725这两者）这两者，指令存储器705用于将程序指令提供到处理器；数据存储器710于存储在装置和独立存储器715之间传送的少量数据、或者被用于由处理器核心730执行的计算或其他处理的少量数据。

在于最终用户装置中实施之前，传统的存储器系统通常依赖于在工厂执行的错误校正处理来捕获和修理存储器错误。因此，这样的系统不能很好地适用于呈现概率特性的存储器（例如，PCRAM、MRAM和RRAM），这可能导致更高的错误率和更慢的读取/写入时间。

根据本发明概念的特点和原理，一种智能存储器系统优选地允许相对于逻辑处理器而言具有高错误率和较慢的读取/写入时间的存储器可靠地、无缝地工作。图12是根据本发明概念的原理而构造的智能存储器系统800的一个实施例的示意性框图。参照图12，智能存储器系统800可以包括：智能存储器802，其可以被配置为在存储器815和智能存储器控制器820之间提供具有超宽的输入输出（I/O）的握手接口805，以确保成功的读取和写入操作。更具体地，可以向公共的异步存储器总线810提供确认信令，以用于保证写入和读取操作成功。公共的异步存储器总线优选地在读取和写入操作这两者期间实现握手过程，以确保期望的数据被成功地从主系统存储器815中读取，或被写入到主系统存储器815中。此外，握手存储器接口805还可以帮助消除瓶颈，并且提供重新路由能力。虽然在此标示为新型存储器（STT-MRAM、RRAM）815，但是主系统存储器815也可以是任何类型的存储器，例如包括DRAM、SRAM、ROM、PROM、EEPROM、FLASH、FeRAM、PCRAM、RRAM、MRAM、STT-MRAM、RRAM或未来的存储器类型。

智能存储器系统800可以进一步提供各种额外的错误率减少方案，包括例如，通过进行标记并且执行偶尔的刷新操作维持存储在其中的数据，来允许使用具有较差保持性的非易失性存储器位或扇区。还可以提供纠错码（ECC）、信号处理以及可编程修复操作来减少和校正存储器错误。智能存储器控制器820可以进行重新配置和优化处理，以确保正确的存储器保持以及读取/写入操作。高速接口825可以被包括在智能控制器820和系统总线810之间，以便匹配逻辑处理的速度。

智能存储器802可以例如被实施在具有多个逻辑处理器中的任意一个或者多个的装置或其他装置中，或者与之相关联。在本实施例中，装置逻辑830被示出为具有应用逻辑835、处理器840、内部存储器加控制器845、以及模拟装置功能850。智能存储器802可以被配置为通过系统总线810与逻辑组件中的任何一个或多个进行通信。结合了本发明概念的实施例可以进一步被配置为使得能够与多个系统兼容。例如，可以将可配置地址方案与可编程和存储器类型独立的I/O接口一起使用，该可配置地址方案支持多个处理器和外设。

图13是根据本发明概念的原理的，具有智能存储器和逻辑接口的存储系统900存储器控制器的示意性框图。参照图13，智能存储器控制器190可以包括存储器控制器191，其监督在用户装置和存储器之间的通信，以及控制智能控制器的其他操作。还可以提供存储器配置器192，以便在现场使用过程中基于错误重新配置可用的地址空间，并且提供其他存储器配置过程。可以进一步包括功率管理器193，以补偿温度波动和其他功率变量，以便为存储器操作提供稳定的供应电压。

系统900还可以被配置为动态监测存储器系统故障，并且通过将故障位置存储在存储器控制器非易失性存储器（NVM）195中来记录故障位置。然后，系统可以从NVM表196中召回故障位置，并且基于故障的类型197来执行适当的修理操作。这些修理例如可以包括重新写入数据、修复存储器、隔离发生故障的存储器位置、或其他适当的修理。智能存储器控制器190可以例如包括部分905中的存储器监测和恢复系统能力，或者与之相关联，以诊断存储器问题，并且根据检测到的错误类型来提供适当的修理。可以包括NVM编程存储器195，以存储有缺陷的存储器单元的地址位置，以及检测到的错误的类型。在本实施例中，NVM编程存储器195可以用于存储关于故障地址位置的信息196以及错误类型197。NVM编程存储器195可以进一步被用来将故障的存储器位置的地址重新分配到新的存储器位置。智能存储器系统900的智能存储器控制器190可以与NVM编程存储器195接口以执行存储器测试、重新分配存储器地址、执行存储器刷新、或者基于存储在NVM编程存储器195中的错误信息来采取其他适当动作。

其他原理可以为智能存储器控制器190提供允许装置处理器将重复的计算或其他任务卸载到智能存储器系统900的能力。例如，ARM、MIPs或其它期望的处理器组合910（例如，32位RISC处理器）可以合并到智能存储器系统900的智能控制器190中，或者与之相关联，以执行各种处理任务，从而释放装置资源。

更具体地，ARM、MIPs或其它的RISC处理器或者其他类型的CPU910可以被包括在智能存储系统900中，例如包括在智能存储器控制器190中，以在将数据通过存储器接口194存储到主系统存储器中之前，对数据执行简单的和/或复杂的计算。通过允许装置处理器将各种任务卸载到存储器控制器处理器910并且由此释放装置资源以用于其他处理，可以为智能存储器系统提供额外的价值。智能存储器系统总线935可以将诸如智能存储器控制器190、卸载处理器910、存储器监测器和恢复部905、NVM编程存储器195、存储器接口194和/或FIFO/SRAM部915的智能存储器系统的各个组件连接在一起。

智能存储器控制器190可以进一步包括FIFO和/或SRAM存储器部915或者以其他方式与之相关联，以缓冲从装置和/或逻辑组件920到智能存储器控制器190的存储器转移。可以包括ASIC（逻辑和/或模拟）接口920，以在智能存储器控制器190和ASIC（逻辑和/或模拟）组件925之间提供接口。存储器总线和/或接口194可以提供在智能控制器190和存储器阵列和/或存储器元件930之间的连接。

图14A和14B提供了根据本发明概念的，结合了智能存储器系统的装置的示意性框图。参照图14A，根据结合了本发明概念的原理的一个实施例，智能存储器系统1000可以包括：存储器1002，其包括使用不同的存储器工艺制造的一个或多个存储器芯片（例如，1005、1015和/或1010）；以及智能存储器控制器190，其包括使用不同的逻辑处理制造的一个或多个存储器处理器芯片（未示出）。例如，智能存储器控制器190可以包括公共的地址、数据和/或控制存储器总线1020或者以其他方式与之相关联，所述公共的地址、数据和/或控制存储器总线1020被配置为在存储器阵列1002和智能存储器控制器190之间提供异步握手接口。智能存储器控制器190还可以包括：用于从存储器芯片1002中卸载写入错误标记存储器数据以进行分析的机制，以及如上所述地，用于在较差保持地址表（poor retention address table，PRAT）中存储较差保持位地址信息、以用于将来的刷新的机制。同样的，如上所述，可以包括编程逻辑以用于存储器地址重新配置，还可以包括功率管理逻辑。

存储器系统可以包括公共的地址、数据和/或控制存储器总线1020，其在存储器阵列1002和智能存储器控制器190之间提供异步握手接口。写入错误标记和写入/验证电路1003以及测试用设计（DFT）电路1006也可以包括在存储器中，DFT电路1006用于执行快速并行保持测试。还可以包括测试接口1008以用于SiP存储器测试。如上所述，还可以优选地提供控制寄存器和复用电路，以用于地址重新配置，并且可以包括单独的电源层和门控（gating）电路以用于功率管理。通过使用SiP解决方案来减少I/O负载，通过提供无时钟的存储器操作，以及通过关闭未使用的存储器部分，本发明的原理还可以使功耗降低。电压控制、温度补偿、异步时序电路也可以帮助降低功耗并提供更高效的操作。

更具体地，如图14A所示，智能存储器处理器可以被提供为在各种类型的存储器解决方案1004（例如，STT-RAM1015、DRAM1005和MLC NAND存储器1010）（其每个都具有不同的优点和能力）以及各种装置逻辑和处理组件（例如，ASIC多核处理器1030、现场可编程门阵列（FPGA）1035、模拟RF功率管理和音频/视频处理1040、以及各种输入/输出（I/O）装置1045）之间的接口。智能存储器控制器190经由存储器总线1020与各种存储器装置通信，存储器总线1020优选地提供握手电路1012，以保证读取和写入成功。智能存储器控制器190经由系统总线1025与各种装置逻辑和处理组件1004通信。智能存储器控制器可以包括诸如以上相对于图12和13而描述和描绘的那些组件，这些组件提供了进一步的错误减少和校正能力，并且向系统提供了附加的价值。

参考图14B，计算机系统1105可以通过SATA、SCSI、USB或其他接口1112与诸如硬盘驱动器或其它大容量存储装置（SSD/HDD）的数据存储系统1110通信。根据本发明概念的原理，计算机系统1105可以进一步被配置为例如通过高速存储器总线1125与在SiP中提供的工作存储器1120（例如，智能存储器系统）通信。在工作存储器1120内，智能存储器控制器190（在此为STT-MRAM控制器）可以被配置为通过异步握手接口1130与存储器1115（非易失性工作存储器，例如，STT-MRAM、RRAM）通信。优选地，握手接口1130提供读取/写入确认，以及写入错误标记和重新写入能力。还可以提供恒定电压和/或电流控制系统以及快速错误率筛查能力。

图15A和15B分别是根据本发明概念的引脚输出表和命令表。图15C是示出根据本发明概念的另外的原理的，与图15A和15B的表相关联的读取/写入操作握手电路的示意图。图16A是根据本发明概念的信号表。图16B是根据本发明概念的，与图16A的表相关联的具有确认的异步读取操作的示意性时序图。图17A是根据本发明概念的信号表。图17B是根据本发明概念的，与图17A的表相关联的具有确认的异步写入操作的示意性时序图。

参照图15A至17B，智能存储器控制器优选地包括具有确认的握手接口，以确保正确的读取和/或写入操作，从而提供了减少的存储器错误。具体参照图15A-15C和16A-16B，在利用握手的异步读取操作期间，地址（例如，A0-Aj）被放置在地址线1505上，并且读取信号（RD）1510被发送到控制逻辑140，以使能读取操作。因为有效的地址（例如，有效地址1605）出现在地址线1505上，所以确认信号（ACK）1515由高变为低。一旦数据从所指示的地址位置处被成功地读出，确认信号（ACK）1515就从低变换回高，以指示该数据是有效的。然后，数据通过数据I/O1520输出。

现在参照图15A-15C和17A-17B，在利用握手的异步写入操作期间，将被写入到存储器的数据被放置在数据I/O线1520上，并且地址被放置在地址线1505上。写入信号（WR）1525被发送，以发起在地址线1505上指定的地址位置处的到存储器单元的写入操作。一旦写入过程已经开始，确认信号（ACK）1515就从高下降为低。一旦写入操作完成，并且数据被验证为已正确地写入到选定的存储器单元中，确认信号（ACK）1515就从低变换回高，以指示写入操作是成功的。

I/O读取/写入评价部1530可以从控制逻辑140接收RD和/或WR信号，并且处理读取或写入信号。部1530也可以基于处理来发送返回信号1540到控制逻辑140。DQ输入/输出部1520可以被控制逻辑140通过控制信号1545控制。通过提供具有确认的读取和写入操作，诸如表现出概率倾向或缓慢的读取/写入时间的那些存储器可以被实现为具有较低的错误率。

图18A是可用于控制以上相对于图15A至17B描述的具有确认的读取和写入操作的存储器控制电路的示意方框图和逻辑图。图18B是示出由图18A的电路使用和生成的信号的时序图。现在参照图18A和18B，响应于用户指令，装置生成读取（RD）信号1510和/或写入（WR）信号1525。当RD或WR信号被激活时，电路将产生信号脉冲PRW，该PRW通过使确认（ACK）信号1515从高下降至低来使能ACK信号1515。

更具体地，有效的写入信号WR1525通过输入缓冲器（IB），以提供写入使能信号（WEN）。同样地，有效的读取信号（RD）1510通过输入缓冲器（IB），以提供读取使能信号（REN）。当使能信号WEN或REN通过或（OR）门1805时，将产生高RW信号1810，当其在与非（NAND）门1820中与其延迟的互补信号1815进行组合、然后由反相器1825反相时，产生脉冲PRW。

在读取周期中，RD信号1510导通读取路径和读取跟踪电路1830（以下将参考图21来进一步说明）。当从存储器单元中读取的数据被成功地提取并且锁存在数据输出锁存器中时，读取确定（ok）（RD_OK）信号1835被SAE时序跟踪和控制电路1840（下面将参考图23A进一步显示和描述）生成，从或（OR）门1850产生OK信号1845，其将确认（ACK）信号1515带回为高，以指示已成功地完成了读取周期。

类似地，在写入周期期间，写入（WR）信号1525导通写入路径以及写入确认电路1855（下面将参照图20B来进一步示出和描述）。一旦数据已被写入，并且使用写入确认电路1855进行了验证，则生成写入确定（ok）（WR_OK）信号1860，其也从或门1850产生OK信号1845，其将确认（ACK）信号1515带回为高，以指示写入周期已成功完成。

更具体地说，无论是来自写入确认电路1855的WR_OK信号1860还是来自读取跟踪电路1830的RD_OK信号1835，当其通过或门1850时将生成OK信号1845。OK信号1845然后被发送到锁存器1865，锁存器1865输出确认触发信号（ACTB）1870。然后，ACTB信号1870通过可编程延迟1875而传递到输出缓冲器（OB），以将ACK信号1515带回为高。

图19是可以在图16A至17B的读取和写入操作中使用的可扩展分层读取/写入架构的示意图。参照图19，相对于使用字线和位线/选择线从存储器阵列中选择的存储器单元，执行存储器装置的读或写入操作。从所选存储器单元中提取的数据被传递到全局感测放大器（SA）（例如，1905），以读取从单元中输出的数据。由全局写入电路（例如，1905）向单元提供要被写入到选择的存储器单元的数据。

图20A提供了存储器阵列和控制电路的示意图。图20B是写入确认电路1855的示意图。参照图20B，现在将描述写入验证和重新写入操作。在写入操作期间，通过激活其对应的字线（WL）和位线（BL）来选择存储器阵列片（MAT）区域中的存储器单元。然后，数据被写入到所选的存储器单元。在要求的写入脉冲宽度（tWP），例如，5ns之后，写入控制电路禁用本地写入使能信号（ENW）。然后，生成本地读取使能信号（ENR），以从与刚在写入操作期间被写入的相同的地址位置读取数据。数据输入（DW）线保持有效，并且经由XNOR门2005与数据输出（DR）线进行比较。如果这两个数据信号（DW和DR）是不同的，则写入确定（WR_OK）信号1860保持为低，以指示写入操作没有成功。如果这两个数据信号（DW和DR）是相同的（指示本来要写入到存储器单元的数据与从该单元读取的数据相同），则WR_OK信号1860变为高，通过该信号表示成功的写入操作。正如前面所讨论的，然后WR_OK信号1860可以被用于生成确认信号1515，其向存储器控制器指示写入操作是成功的。可替换地，可以使用可重新设置的寄存器或使能电路（未示出）来确保WR_OK被复位为低并保持为低，直到写入操作开始以及DR有效之后。

可以使用读取跟踪来完成写入验证读取操作以及选通（strobe）比较输出（WR_OK）信号1860。当WR_OK信号1860变为高时，写入周期完成。如果在WR_OK信号1860中检测到低信号，则写入控制电路在相同的地址位置处产生新的写入周期，以重新写入数据，并且验证过程自身重复。此过程可以一直继续，直到写入操作成功为止，或者直到确定单元是有缺陷的并且将其地址报告给NVM编程存储器195为止。

图21是读取跟踪电路1830的示意图。图22是电流电压转换器和放大电路的示意图。图23A和图23B包括SAE时序跟踪和控制电路的示意性框图。图24是模拟到数字转换电路的示意图。

现在参照图20A、20B、21、22、23A、23B和24，在读取跟踪电路1830中，可以使用伪读取路径来跟踪读取电路（read circuit，RC）延迟。读取跟踪电路1830可以包括电流电压转换和电压放大电路，以及电流计前置放大器电路（与相对于图7所示出和描述的相似）。本地列选择（Local ColumnSelect，LCS）电路2105与MAT区域2110进行通信，并且将位线预充电信号（BLPR）2115以及在所选的真正的和互补的位线（TBLH2120和TBLL2125）上感测的数据传递到读取跟踪电路1830。

伪读取路径可以包括位线（BL）、列选择晶体管、前置放大器和全局感测放大器。真正的和互补的伪BL（R_high，TBLH，R_low和TBLL）被用于生成感测延迟。当从第一级（TDX/TDXB）产生足够的分离时，伪感测放大器的输出跟踪感测放大信号（例如，图24的TSAE2）激活。有效的TSAE2信号触发（图23A和23B的）SAE2，以在常规感测放大器（SA）2315中锁存正常数据，并且在每个SA级中隔离电流路径。

读取使能信号（REN）和TSAE2被输入到（图23A的）感测放大器时序控制电路2305。感测放大器时序控制电路2305产生位线预充电（BLPR）信号2115以及感测放大器使能信号（例如，SAE和SAE2）。位线预充电（BLPR）信号2115保持为高，直到大约读取操作将被执行的时间为止。在其被释放（即关闭）之后，执行读取。更具体地说，REN或者WEN可以去激活BLPR信号，其释放位线以用于读取或写入。感测放大器使能信号（SAE）被传递通过（图23A的）可编程延迟2310，以产生RD_OK信号1835。（图23B的）感测放大器（SA）2315接收感测放大器使能信号（SAE和SAE2）以及全局位线电压（GBL和GRBL）（参见图19），并且输出读取数据信号DR2320。

图25A是根据进一步的本发明概念的，温度补偿电压产生电路2505的示意性框图和电路图。图25B是包括图25A的电路的示意系统框图。现在参考图25A和25B。

功率管理系统在STT-RAM存储器应用中是重要的，例如，因为低读取电压和电流有助于防止在读取操作期间的读取扰动。例如，过高的读取电流可能通过使数据从“1”切换到“0”值而导致数据损坏。

智能存储器控制器190可以包括功率管理器193。功率管理器193可以包括处理电压温度（PVT）补偿电压发生器2505。PVT补偿电压发生器2505控制使能读取（ENR）信号的电压电平，以通过M1晶体管提供稳定和恒定的读取电流。PVT补偿电压发生器2505可以补偿温度波动和其他的功率变量，以为存储器操作提供稳定的电源电压。PVT补偿电压发生器2505可以耦合到MOS晶体管（例如，M1、M2、M3和M4）的多个组（例如，2510、2515和2520）。PVT补偿电压发生器2505可以发送电压电平受控的ENR信号到MOS晶体管的组。ENR和ENRB信号使稳定和恒定的读取电流流过MOS晶体管。例如，电流I_RL1和I_RL2与组2510相关联，电流I_RH1和I_RH2与组2520相关联，并且电流I_R1和I_R2与组2515相关联。

因此，根据本发明概念的另外的原理，智能存储器系统可以被配置为实现功率管理技术，其可以控制感测放大器（SA）读取电流，控制SA钳位电压，控制SA读取延迟，控制写入电压，在待机期间控制外设电压，和/或控制存储器装置2515的其他功率要求。功率管理系统还可以为电压电平提供基于温度的补偿。

图26A和26B是示出根据本发明概念的系统级封装（SiP）智能存储器系统2605的示意性框图。智能存储器系统2605可以包括存储器堆2610、智能存储器控制器190、以及一个或多个通用处理器2620。例如，通过结合采用系统级封装（SiP）或片上系统（SoC）设计的智能存储器系统，可以实现本发明概念的某些特性和好处。

应该注意的是，在SiP装置中实现本发明的特定特征受益于在存储器阵列和存储器处理器芯片之间的良好的连接，以提供改善的系统性能。例如，这可以通过利用低延时和高吞吐量的SiP互连，诸如硅通孔（TSV）或其他系统级封装（SiP）技术来实现。例如，TSV互连2625可以提供在存储器堆2610和智能存储器控制器190之间的连接。相似地，TSV互连2630可以提供在智能存储器控制器190和一个或多个ARM处理器2620之间的连接。因为互连技术的成本不断降低，所以使得这样的系统的任何成本劣势都可以被最小化。

特别地，参考图26B，根据本发明概念的各种原理的智能存储器系统可以被实现为SiP装置。SiP装置可以包括设置在智能存储器控制器190上的存储器堆（例如，诸如STT-MRAM存储器堆2610），而所述智能存储器控制器190进而又被设置在一个或多个RISC处理器（例如，诸如通用ARM处理器2620）上。存储器堆可以与智能存储器控制器190通信，并且智能存储器控制器190通过相应的硅通孔（TSV）2625和2630而分别与处理器2620通信。

应该注意的是，本发明的概念并不限于上述发明内容中描述的任何特定的实施例，并且，从在此提供的公开中，本领域普通技术人员应该容易地理解利用本发明概念的多个其他方面和实施例。这些和其他实施例的细节被包括在详细描述和附图中。

上述说明性实施例不应被解释为用于限制本发明。虽然已经描述了一些实施例，但是对于本领域技术人员而言容易理解的是，在不实质脱离本公开的新颖教导和优点的情况下，可以对这些实施例进行各种修改。因此，所有的这些修改都旨在包括在由权利要求所限定的本发明概念的范围内。

Claims (20)

1.一种智能存储器系统，包括：

存储器，其包括一个或多个存储器阵列；

存储器处理器；

公共的存储器总线，其被配置成提供在所述一个或多个存储器阵列和所述存储器处理器之间的异步握手接口，以提供读取和写入操作成功或者失败的验证；以及

非易失性错误保持存储器，其被配置为从存储器处理器接收与呈现错误的存储器位置相关的地址信息，

其中，所述存储器处理器被配置为对于其地址被存储在非易失性错误保持存储器中的存储器位置执行一个或者多个错误校正处理。

2.根据权利要求1所述的智能存储器系统，进一步包括：

控制逻辑，其被配置为接收读取信号或者写入信号中的至少一个；以及

地址线，其被配置为接收存储器地址，

其中，所述控制逻辑被配置为响应于存储器地址而引起确认信号的逻辑状态的第一转换。

3.根据权利要求2所述的智能存储器系统，其中：

所述控制逻辑被配置为响应于在所述存储器地址处的成功的读取操作或者成功的写入操作来引起确认信号的逻辑状态的第二转变。

4.根据权利要求3所述的智能存储器系统，其中：

确认信号的逻辑状态的第一转变是从高状态变为低状态；并且

确认信号的逻辑状态的第二转变是从低状态变为高状态。

5.根据权利要求2所述的智能存储器系统，进一步包括：

写入错误地址标记缓冲器，其被配置为临时存储与呈现错误的存储器位置相关的地址信息，

其中，非易失性错误保持存储器被配置为在存储器处理器的控制下，经由公共的存储器总线，从写入错误地址标记缓冲器接收与呈现错误的存储器位置相关的地址信息。

6.根据权利要求5所述的智能存储器系统，其中，非易失性错误保持存储器被配置为在表中积累和存储与呈现错误的存储器位置相关的地址信息。

7.根据权利要求6所述的智能存储器系统，其中，非易失性错误保持存储器被配置为积累和存储与与呈现错误的存储器位置相关的地址信息相关联的错误类型。

8.根据权利要求7所述的智能存储器系统，其中，存储器处理器被配置为从在非易失性错误保持存储器中存储的表中召回故障位置，并且基于在非易失性错误保持存储器中存储的相关联的错误类型来执行修理操作。

9.一种向存储器系统的存储器阵列写入数据的方法，所述方法包括：

在输入缓冲器数据输入锁存器中锁存第一数据；

在地址缓冲器和锁存器中锁存存储器地址；

将锁存的存储器地址传递到预解码器；

通过预解码器来驱动行和列解码器的输入总线；

通过行和列解码器来选择与该存储器地址相对应的存储器阵列中的字线和列；

在与该存储器地址相对应的位置处将第一数据写入存储器阵列；

在相同的存储器地址处执行隐藏的读取操作，以从与该存储器地址相对应的位置读取第二数据；以及

将存储在输入缓冲器数据输入锁存器中的第一数据与从与该存储器地址相对应的位置读取的第二数据进行比较。

10.根据权利要求9所述的方法，其中，执行隐藏的读取操作包括：在没有单独的读取命令的情况下，作为写入操作的一部分，从与所述存储器地址相对应的位置自动读取第二数据。

11.根据权利要求9所述的方法，其中：

当第一数据等于第二数据时，进入到下一操作；以及

当第一数据不等于第二数据时，设置错误标志，其指示与所述存储器地址相关联的存储器位置呈现错误。

12.根据权利要求11所述的方法，其中：

当第一数据不等于第二数据时，将来自地址缓冲器和锁存器的存储器地址发送到写入错误地址标记缓冲器，并且将该存储器地址临时存储在写入错误地址标记缓冲器中。

13.根据权利要求12所述的方法，进一步包括：

通过非易失性错误保持存储器来从写入错误地址标记缓冲器接收与呈现错误的存储器位置相关的存储器地址；

在非易失性错误保持存储器的表中存储与与呈现错误的存储器位置相关的存储器地址相关联的故障位置；以及

在非易失性错误保持存储器中存储与错误相关联的错误类型。

14.根据权利要求13所述的方法，进一步包括：

从非易失性错误保持存储器的表中召回故障位置；以及

基于在非易失性错误保持存储器中存储的相关联的错误类型来执行修理操作。

15.根据权利要求11所述的方法，其中：

当第一数据不等于第二数据时，将第二数据反相，并且在与所述存储器地址相对应的位置处，将反相的第二数据写入到存储器阵列中。

16.一种存储器系统，包括：

存储器阵列；

智能存储器控制器，其被耦合到存储器阵列，并且包括具有处理电压温度（PVT）补偿电压发生器的功率管理器；以及

多个MOS晶体管，其与存储器阵列相关联，

其中，PVT补偿电压发生器被配置为产生读取使能（ENR）信号，以控制ENR信号的电压电平，使得稳定和恒定的读取电流被配置为流过所述多个MOS晶体管，并且补偿温度波动。

17.根据权利要求16所述的存储器系统，其中，所述多个MOS晶体管被配置为从PVT补偿电压发生器接收ENR信号。

18.根据权利要求16所述的存储器系统，其中，智能存储器控制器进一步包括控制器和配置器，并且系统进一步包括用户装置。

19.根据权利要求18所述的存储器系统，其中，控制器被配置为监督在存储器阵列和用户装置之间的通信。

20.根据权利要求18所述的存储器系统，其中，配置器被提供来在现场使用期间基于错误重新配置可用的地址空间。

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