CN108305661A - 半导体存储装置及其数据读出方法 - Google Patents

半导体存储装置及其数据读出方法 Download PDF

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Abstract

本发明提供一种半导体存储装置及其数据读出方法。该半导体存储装置包括列选择电路，基于列选择信号YS在从页缓冲器100读出的数据中选择n位数据，将选择的数据输出至n位数据总线40；差动感测放大器30，回应激活信号SAE以感测数据总线40的n位的数据；输出电路60，回应与外部供给的串列时脉信号SCLK同步的时脉信号PSCCLK，从差动感测放大器30所感测的n位的数据选择m位的数据，将选择的m位的数据从输出端子输出；验证电路100，比较差动感测放大器30A感测的数据与从输出电路60输出的数据，以验证读出数据的正误。

Description

半导体存储装置及其数据读出方法
技术领域
本发明是有关于半导体存储装置的数据读出方法，特别是有关于具有串列界面功能的NAND型闪存的读出数据的验证方法。
背景技术
NAND型闪存中以页单位进行数据读出及编程，这些页数据存储于页缓冲器。揭示于专利文件1的闪存，具有将存储于页缓冲器的数据以第1位宽度传送的第1模式与以第2位宽度传送的第2模式，且对应于多的动作模式。
[背景技术文件]
[专利文件]
[专利文件1]特开2012-253591号公报
发明内容
[发明要解决的问题]
NAND闪存中，搭载有通过少数端子以串列输入/输出数据的串列界面。串列界面中，例如有以8位的命令码及24位的地址为标准的串列周边界面(SPI)。于搭载有SPI的NAND型闪存，从外部接收串列时脉信号，并且同步于这串列时脉信号以进行数据、地址或命令等的输入/输出。
图1概略显示搭载有串列界面功能的NAND型闪存的串列读出动作。于读出动作中，依据行地址(row address)而选择存储单元阵列的页，选择页的数据“0”或“1”被保持于页缓冲器10。
页缓冲器10，例如，可包括在内部的2段的栓锁电路，用以进行数据的管线(Pipeline)处理。列解码器(column decoder)20，解码列地址(column address)CA并且通过驱动器22将列选择信号YS输出至列选择电路(column select circuit，未图示)，前述列选择信号YS是用以从页缓冲器10所保持的页数据中选择n位的数据。列选择电路通过列选择信号YS，从页缓冲器10的栓锁电路所保持的页数据中选择n位的数据，且所选择的n位的数据作为“0”、“1”的差动数据而输出至数据总线40的位线对BT/BB。
n位的位线对BT/BB连接至n个差动感测放大器30，且n个差动放大器30通过来自时序控制电路50的n个激活信号SAE而分别被激活。当被激活时，差动放大器30感测位线对BT/BB的差动数据。通过差动放大器30所感测到的n位的数据会被带进输入/输出电路60。
输入/输出电路60包括由m个正反器(flip-flop)连接而成的并列/串列转换电路；并列/串列转换电路回应内部时脉信号PSCCLK，将从通过差动放大器30所感测的n位的数据中所选择得的m位的数据并列输入且将其转换为串列数据。转换后的串列数据通过驱动器62从m位的输入/输出端子I/O输出至外部。
从外部对SCK端子供给串列时脉信号SCLK，且通过接收器70将串列时脉信号SCLK供给时序控制电路50及列解码器20。时序控制电路50基于串列时脉信号SCLK，产生与其同步的时脉信号PSCCLK，又产生与串列时脉信号SCLK非同步的激活信号SAE。
每次由列解码器20所选择的位数n等于数据总线40的位宽度，亦即等于位线对BT/BB的数目。I/O的端子数为任意，但是当I/O的端子数为m位时则m≦n，并且n是m的k倍(m、k分别是1以上的整数)。m比n小时，数据总线40的n位通过多周期(cycle)的时脉信号PSCCLK而被带进输入/输出电路60。例如，数据总线40的位线对BT/BB是8位，若I/O的端子数是4，则利用第1周期的时脉信号PSCCLK，从差动放大器30所感测的8位的数据中选择4位的数据，所选择的4位的数据并列地被带进输入/输出电路60，并且被转换成串列数据的4位的数据从4个I/O同时输出。接着，以第2周期的时脉信号PSCCLK选择剩余的4位的数据，所选择的4位的数据被带进输入/输出电路60，并且被转换成串列数据的4位的数据从4个I/O同时输出。4位的数据的选择方法为任意，例如，可最初选择数据总线40的偶数4位，接着选择奇数4位，或者可最初选择数据总线40的高位4位，接着选择低位4位。
图2显示NAND型闪存的串列数据的序列读出动作的时序图。于此例中，I/O端子数是4的四线型态(quad type)(m＝4)，数据总线40是8位(n＝8)。因此，差动感测放大器30所感测的8位的数据，利用2个周期的时脉信号PSCCLK，以每次4位被带进输入/输出电路60。又，在序列读出时，由地址计数器自动地将列地址递增，回应于此，接下来的n位数据从页缓冲器10被带进数据总线40。在序列读出时，可以将1页分的数据连续地输出，或者将多页的数据连续地输出。
在时间t0，串列时脉信号SCLK从外部输入，在从这串列时脉信号SCLK延迟一定时间的时间t1，列选择信号YS输出至列选择电路，且列选择电路从保持在页缓冲器10的1页数据之中选择8位的数据。所选择的8位的数据作为差动数据而输出至数据总线40的n位的位线对BT/BB。
n位的位线对BT/BB，通过列选择电路的多列选择晶体管而连接至页缓冲器10的多栓锁电路，且由于通过列选择信号YS所选择的列选择晶体管导通，栓锁电路和位线对BT/BB电连接。位线对BT/BB的物理配线，由于只有被连接的页缓冲器的数目，位线对BT/BB的配线电容量及配线阻抗相对地较大，且通过1个差动感测放大器30感测。因此，位线对BT/BB的电位差变大，且需要一定时间使差动感测放大器30能够感测此电位差。
在差动感测放大器能够感测位线对BT/BB的电位差的时间t2，时序控制电路50输出激活信号SAE。差动感测放大器30回应激活信号SAE的上升缘以感测数据总线40的位线对BT/BB的数据D1[7:0]。
接着在时间t3，时序控制电路50输出第1周期的时脉信号PSCCLK，而时脉信号PSCCLK是将串列时脉信号SCLK延迟一定时间而得。输入/输出电路60回应时脉PSCCLK的上升缘，将选择自差动感测放大器30所感测的8位数据中的4位的数据D1[7:4]并列输入，且将其转换为串列数据从4个I/O同时输出。接着在时间t4，第2周期的时脉信号PSCCLK被输出至输入/输出电路60，输入/输出电路60将差动感测放大器30感测的剩余4位的数据D1[3:0]并列输入，并且将其转换为串列数据从4个I/O同时输出。
搭载串列界面功能的NAND型闪存，为谋取与NOR型串列闪存的互换性，而被要求高速运作。串列时脉信号SCLK的动作频率一加速，则在读出动作中，无法回应与串列时脉信号SCLK同步的内部时脉信号PSCCLK而正确地以管线将读出数据带进输入/输出电路，恐有输出错误数据之虞。
图3说明串列时脉信号SCLK的动作频率变成高速时的问题。数据从页缓冲器10往数据总线40被载入，位线对BT/BB的电位差变成充分需要一定时间，这个延迟(latency)变得非常大。因此，采用在从t1时间的列选择信号YS的上升缘到时间t2的激活信号SAE的上升缘的期间可给予充分余裕(margin)的设计。但是，激活信号SAE的上升缘的时序太迟时，在时间ta，与串列时脉信号SCLK同步的第1周期的时脉信号PSCCLK从时序控制电路50被输入至输入/输出电路60时，将无法赶上以将数据总线40的数据D1[7:4]带入，而将先前的数据D0[7:4]带入。在进行下一个数据D2[7:0]的读出时，同样地，先前的数据D1[7:4]被带入，结果是错误的读出数据被输出。
为了防范此种读出数据的错误于未然，当验证读出数据是否正确且读出数据是错误时，有必要适当地调整激活信号SAE的时序。
本发明的目的为提供具有验证读出数据正误的验证电路的半导体存储装置及其读出方法，以解决此种已知的问题。
[解决问题的手段]
本发明的半导体存储装置，包括：列选择电路，基于列选择信号在从存储器阵列所读出的数据中选择n位的数据，且将所选择的前述数据输出至n位的数据总线；感测电路，回应激活信号以感测前述数据总线的n位的数据；输出电路，回应与外部供给的串列时脉信号同步的内部时脉信号，而从前述感测电路所感测的n位的数据中选择m位的数据，且使所选择的前述m位的数据从输出端子输出；验证电路，将前述感测电路所感测的数据与从前述输出电路输出的数据进行比较，以验证读出数据的正误。其中，m是1以上的整数且n≧m，相关于前述激活信号的1周期有n/m个周期的内部时脉信号被产生。
较佳的是，从前述列选择电路输出至前述数据汇流的数据是差动数据，且前述感测电路用以感测差动数据。较佳的是，前述验证电路验证以从前述列选择信号所视的最远端的读出数据的正误。较佳的是，前述半导体存储装置，更包括时序控制电路，基于前述验证电路的验证结果而控制前述激活信号的时序。较佳的是，当前述验证电路验证前述读出数据为错误时，前述时序控制电路以将前述感测电路的开始感测时间提早的方式，而控制前述激活信号的时序。较佳的是，前述输出电路包括转换电路，回应前述内部时脉信号而将并列输入的数据转换为串列数据。较佳的是，前述的半导体存储装置是搭载有串列界面功能的NAND型闪存。
本发明的半导体存储装置的数据读出方法，包括：基于行地址选择存储单元阵列的页数据；基于列选择信号从前述页数据中选择n位的数据，且将所选择的前述n位数据输出至n位的数据总线；回应激活信号以感测前述数据总线上的n位的数据；回应与外部供给的串列时脉信号同步的内部时脉信号，从所感测的前述n位的数据中选择m位的数据，且使所选择的前述m位的数据从输出端子输出；将前述所感测的前述n位的数据与前述所选择的m位的数据进行比较，以验证读出数据的正误。其中，m是1以上的整数且n≧m，相关于前述激活信号的1周期有n/m个周期的内部时脉信号被产生。
较佳的是，半导体存储装置的数据读出方法更包括当前述验证判定前述读出数据错误时，则控制前述激活信号的时序。
[发明的效果]
依据本发明，通过具有验证电路可以验证读出数据的正误。此外，当验证电路验证读出数据是错误时，通过控制激活信号的时序，能够从感测电路所感测的n位的数据中选择正确的m位的数据。藉此，即便是从外部供给的串列时脉信号的动作频率变高时，也能输出正确的读出。
附图说明
图1是用以说明已知闪存的读出动作的概略。
图2是已知闪存进行串列读出时的时序图。
图3是用以说明已知闪存进行串列读出时的问题的时序图。
图4显示依据本发明实施例的闪存的读出数据验证电路的结构。
图5A、图5B是用以说明依据本发明实施例的验证电路的动作的时序图。
附图标号
10：页缓冲器
10A：保持电路
20：列解码器
22：驱动器
30、30A：差动感测放大器
40：数据总线
50、50A：时序控制电路
60：输入/输出电路
70：接收器
100：验证电路
110：复制电路
120：EX-OR电路
130：延迟元件
BT/BB：位线对
FF-1、FF-2：正反器
YS：列选择信号
SCK：端子
SCLK：串列时脉信号
SAE：激活信号
PSSCLK：时脉信号
JUDGE：判定信号
具体实施方式
以下，关于本发明的实施样态，将参照图式作详细说明。在一较佳的实施例中，本发明的读出数据验证电路设置于具有串列界面的半导体装置(例如NAND型闪存及其他半导体存储器)。其他较佳的样态中，本发明的读出数据的验证电路也可以与具有串列界面的半导体装置外部连接。串列界面包括例如用以输入串列时脉信号SCLK的端子，用以输入/输出数据、命令、地址等的端子，用以执行芯片选择的端子等。
接着，说明本发明实施例的闪存的读出数据的验证电路。图4显示搭载于闪存的验证电路100，与图1所示结构相同者以相同参考符号标示。
验证电路100较佳的是包括将页缓冲器10、差动感测放大器30及输入/输出电路60的一部分加以复制而得到的复制电路110。换言之，复制电路110，例如，包括保持电路(栓锁电路)10A，保持1位的数据；差动感测放大器30A，感测从保持电路10A输出至1位的位线对BT/BB的差动数据；以及，正反器FF-1，输入差动感测放大器30所感测的数据。但是，验证电路100并非一定需要复制电路110，也可以共用实际上所使用的页缓冲器10、差动感测放大器30及输入/输出电路60。在此情形下，保持电路10A例如可以是存储器阵列的备援区域(Redundant Region)。
在较佳的样态中，从列解码器20的列选择信号YS视之，以使列选择信号YS的物理距离成为最长的方式，将复制电路110设置在页缓冲器10的最远端位置。列选择信号YS的延迟(latency)特性为，列选择信号YS的物理距离在最远位置的特性最恶劣。也就是说，由于列选择信号YS的信号线的负载电容量、负载阻抗，远端列选择信号YS相较于近端列选择信号YS的钝化变大，因此差动感测放大器所感测的位线对BT/BB的电位差相较于近端会变小。在页缓冲器10的最远端设置复制电路110，藉此能实现列选择信号YS的延迟的最劣特性，俾以得到高度可靠性的读出数据的验证。
验证电路100更包括用以判定读出数据是否正确的判定电路。判定电路包括EX-OR(异或门)电路120，用以输入数据FFIN及数据FFOUT，数据FFIN为差动感测放大器30A的感测输出并且被输入至正反器FF-1，数据FFOUT是正反器FF-1的输出。当数据FFIN及数据FFOUT不同时，判定电路输出H位准，当数据FFIN及数据FFOUT相同时，判定电路输出L位准。判定电路更包括正反器FF-2，由判定时脉信号JUDGECLK触发以将EX-OR电路120的输出带入，判定时脉信号JUDGECLK为经过延迟的时脉信号PSCCLK。正反器FF-2的输出作为判定信号JUDGE而被回馈输入至时序控制电路50A。输入至正反器FF-2的判定时脉信号JUDGECLK，是通过延迟元件130而将时脉信号PSCCLK延迟一定时间的信号。
时序控制电路50A基于从接收器70输入的串列时脉信号SCLK以产生调整时序的激活信号SAE，再将其输出至差动感测放大器30、30A。具体而言，时序控制电路50A以使对应于激活信号SAE的时序的时脉信号PSCCLK的周期数变得适当的方式，以控制激活信号SAE的时序。当I/O端子的端子数为m，数据总线40(位线对BT/BB的数目)为n时，从数据总线40将读出数据往输入/输出电路60带入的次数是n/m，相关于激活信号SAE的1周期需要n/m周期的时脉信号PSCCLK(在本例中，由于m＝4、n＝8，相关于激活信号SAE的1周期需要2周期的时脉信号PSCCLK)。又，时脉控制电路50A将内部的时脉信号PSCCLK供给至输入/输出电路60、正反器FF-1及延迟元件130，内部的时脉信号PSCCLK是使串列信号SCLK延迟一定时间而得。
此外，本实施例的时序控制电路50A基于正反器FF-2的判定信号JUDGE而调整激活信号SAE的时序。当判定信号JUDGE是H位准时，亦即通过差动感测放大器30A而感测到的正反器FF-1的输入数据FFIN与输出数据FFOUT不同时，以将判断提示(assert)差动放大器30的时序变早的方式，调整激活信号SAE的上升缘。但是，激活信号SAE能够提前的时间的范围，不可超过的位线BT/BB的电位差可通过差动感测放大器30感测的时序。调整激活信号SAE的时序的时间幅度可任意设定，例如，可以将时序只提早预先设定的时间幅度、或者使用PLL电路和DLL电路等，在判定信号JUDGE变成L位准前自动地调整激活信号SAE的时序。另一方面，当判定信号JUDGE是L位准时，亦即通过差动感测放大器30A而感测到的正反器FF-1的输入数据FFIN与输出数据FFOUT相同时，由于正确的读出数据被带进输入/输出电路60，时序控制电路50A不会变更激活信号SAE的时序而维持现况。
接着，参照图5A、图5B以说明本实施例的验证电路的动作。图5A是当来自差动感测放大器30的读出数据正确地被带入输入/输出电路60时的时序图；图5B是当来自差动感测放大器30的读出数据没有正确地被带入输入/输出电路60时的时序图。
如图5A所示，在时间t0，动作频率高的串列时脉信号SCLK从外部输入；在时间t1，输出列选择信号YS至列选择电路，且从页缓冲器10保持的页数据中选择8位的数据，这8位数据被输出至数据总线40的位线对BT/BB。接着，在从时间t1经过时间Tsae后的时间t2，时序控制电路50A输出激活信号SAE，且差动感测放大器30回应激活信号SAE而感测数据D1[7:0]。接着，在时间t3，时序控制电路50A输出第1周期的时脉信号PSCCLK，输入/输出电路60回应时脉信号PSCCLK的上升缘而将来自差动感测放大器30的4位的数据D1[7:4]带入，且数据D1[7:4]同时从4个I/O被输出。接着，在时间t4，输入/输出电路60回应第2周期的时脉信号PSCCLK将来自差动感测放大器30的其余4位的数据D1[3:0]带入，且数据D1[3:0]同时从4个I/O被输出。
在此，复制电路110执行与前述相同的动作，在时间t3，回应第1周期的时脉信号PSCCLK将差动感测放大器30A所感测得的数据带进正反器FF-1。正反器FF-1的输入数据FFIN是数据D1，且正反器FF-1的输出数据FFOUT是数据D1，由于两个数据相同所以EX-OR电路120的输出是L位准。在从时间t3经过稍许延迟的时间t3’，判定时脉信号JUDGECLK被输入至正反器FF-2，回应于此而EX-OR电路120的输出被带进正反器FF-2，且作判定信号JUDGE被输出至时序控制电路50A；时脉信号JUDGECLK是将时脉信号PSCCLK延迟而得。由于判定信号JUDGE是L位准，所以时序控制电路50A将用以产生激活信号SAE的时序维持原状。又，在时间t4，当第2周期的数据也通过第2周期的时脉信号PSCCLK而被带进输入/输出电路60时，在时间t4’，由于数据FFIN和数据FFOUT是相同，所以时序控制电路50A输出L位准的判定信号JUDGE。
如此，当以管线将读出数据从页缓冲器10向输入/输出电路60传送时，若是读出数据正确地被传送则判定信号JUDGE成为L位准，而时序控制电路50A从输出列选择信号YS的时间t1利用适当的时间Tsae而控制激活信号SAE的上升缘。
另一方面，图5B显示时序控制电路50A从输出列选择信号YS的时间t1利用不适当的时间Tsae’而控制激活信号SAE的上升缘的一例。理想上，时间Tsae’大致上是等于与能够感测位线对BT/BB的电位差的期间，当对时间Tsae’设定超过所需的余裕(margin)时，在时间t2，由差动感测放大器30所进行的读出数据的带入将会延迟。结果，在第1周期的时脉信号PSCCLK的上升缘的时间t3，差动感测放大器30会将感测数据D1之前的数据D0带进正反器FF-1。数据D0被带进输入/输出电路60之后，由于差动感测放大器30成为感测数据D1，此时EX-OR电路120的输入FFIN是数据D1且输入FFOUT是D0，由于两输入相异所以EX-OR电路120的输出成为H位准。在时间t3，当判定时脉信号JUDGECLK被输入正反器FF-2时，EX-OR电路120的H位准被带进正反器FF-2，H位准的判定信号JUDGE则回馈输出至时序控制电路50A。时序控制电路50A通过H位准的判定信号JUDGE判定读出数据是错误的，并且以将激活信号SAE的时序提早的方式而缩短时间Tsae’。通常，由于差动感测放大器30能够感测位线对BT/BB的电位差的时间Tsae’包含充分的余裕，因此能利用将此余裕变小的方式而进行时序调整。时序控制电路50A能够以回馈输出的判定信号JUDGE变成L位准的方式而自动地控制激活信号SAE的时序。
依据本实施例，当同步于动作频率高的串列时脉信号而输出读出数据时，能够验证读出数据是否正确。此外，当读出数据不正确时，能够依此结果而自动地调整激活信号SAE的时序。
在前述实施例中，虽是使用复制电路110以验证读出数据的正误但是并非限定于此，也可利用通常使用的页缓冲器、差动感测放大器及正反器以验证读出数据的正误。又，在其他较佳的样态中，在存储器的测试模式时，也可以进行读出数据的正误的验证。
在前述实施例中，所例示的I/O端子数是4(m＝4)、数据总线40的位宽度是8(n＝8)但只是一例子，本发明可以适用于具有上述I/O端子数和总线的位宽度以外的存储器。例如，I/O端子数是2、总线的位宽度是16的话，激活信号SAE的1周期中变成需要8周期的内部时脉信号PSCCLK，在此情形下与上述者相同地，可通过验证电路100验证读出数据是否正确。又，在前述实施例中，利用EX-OR电路120进行判定是一例子，亦可通过其他的逻辑门或电路，比较输入至输入/输出电路60的数据与从输入至输入/输出电路60输出的数据，以验证读出数据是否正确。
此外，验证电路100并非一定要形成在NAND型闪存上，验证电路100可以连接NAND型闪存的外部且从外部进行读出数据的验证。此外在前述实施例中，所例示者是NAND型闪存，但本发明亦能适用于将读出数据串列输出的其他存储器。
如上所述虽已详述本发明的较佳实施样态，但是本发明并非限定于特定的实施样态，在权利要求所记载的本发明的重点的范围内，是可有各种的变化和修改。

Claims (10)

1.一种半导体存储装置，其特征在于，包括：
列选择电路，基于列选择信号在从存储单元阵列所读出的数据中选择n位的数据，且将所选择的所述数据输出至n位的数据总线；
感测电路，回应激活信号以感测所述数据总线的n位的数据；
输出电路，回应与外部供给的串列时脉信号同步的内部时脉信号，而从所述感测电路所感测的n位的数据中选择m位的数据，且使所选择的所述m位的数据从输出端子输出；
验证电路，将所述感测电路所感测的数据与从所述输出电路输出的数据进行比较，以验证读出数据的正误；
其中，m是1以上的整数且n≧m，相关于所述激活信号的1周期有n/m个周期的内部时脉信号被产生。
2.如权利要求1所述的半导体存储装置，其特征在于，
所述验证电路验证以从所述列选择信号所视的最远端的读出数据的正误。
3.如权利要求1所述的半导体存储装置，其特征在于，更包括：
时序控制电路，基于所述验证电路的验证结果而控制所述激活信号的时序。
4.如权利要求3所述的半导体存储装置，其特征在于，
当所述验证电路验证所述读出数据为错误时，所述时序控制电路以将所述感测电路的开始感测时间提早的方式，而控制所述激活信号的时序。
5.如权利要求1所述的半导体存储装置，其特征在于，
所述输出电路包括转换电路，回应所述内部时脉信号而将并列输入的数据转换为串列数据。
6.如权利要求1所述的半导体存储装置，其特征在于，
所述验证电路包括复制电路，所述复制电路是将页缓冲器、差动感测放大器及输入/输出电路的一部分加以复制而得。
7.如权利要求1所述的半导体存储装置，其特征在于，
所述验证电路更包括用以判定读出数据是否正确的判定电路；所述判定电路接收第一数据及第二数据，所述第一数据为所述感测电路的感测输出，而所述第二数据为所述感测输出经过所述输出电路的一第一正反器延迟后的输出。
8.如权利要求7所述的半导体存储装置，其特征在于，
更包括一第二正反器，由一判定时脉信号触发以接收判定电路的输出，所述判定时脉信号为经过延迟的所述内部时脉信号。
9.一种半导体存储装置的数据读出方法，其特征在于，包括：
基于行地址选择存储单元阵列的页数据；
基于列选择信号从所述页数据中选择n位的数据，且将所选择的所述n位的数据输出至n位的数据总线；
回应激活信号以感测所述数据总线上的n位的数据；
回应与外部供给的串列时脉信号同步的内部时脉信号，从所感测的所述n位的数据中选择m位的数据，且使所选择的所述m位的数据从输出端子输出；
将所述所感测的数据与所述所选择的数据进行比较，以验证读出数据的正误；
其中，m是1以上的整数且n≧m，相关于所述激活信号的1周期有n/m个周期的内部时脉信号被产生。
10.如权利要求9所述的半导体存储装置的数据读出方法，其特征在于，更包括：
当所述验证判定所述读出数据错误时，则控制所述激活信号的时序。
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