TWI637389B - 半導體記憶裝置及讀出方法 - Google Patents

半導體記憶裝置及讀出方法 Download PDF

Info

Publication number
TWI637389B
TWI637389B TW106143528A TW106143528A TWI637389B TW I637389 B TWI637389 B TW I637389B TW 106143528 A TW106143528 A TW 106143528A TW 106143528 A TW106143528 A TW 106143528A TW I637389 B TWI637389 B TW I637389B
Authority
TW
Taiwan
Prior art keywords
data
circuit
output
clock signal
bit data
Prior art date
Application number
TW106143528A
Other languages
English (en)
Other versions
TW201826272A (zh
Inventor
小嶋英充
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW201826272A publication Critical patent/TW201826272A/zh
Application granted granted Critical
Publication of TWI637389B publication Critical patent/TWI637389B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3422—Circuits or methods to evaluate read or write disturbance in nonvolatile memory, without steps to mitigate the problem
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Detection And Correction Of Errors (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

半導體記憶裝置，包括列選擇電路，基於列選擇訊號YS在從頁緩衝器100讀出的資料中選擇n位元資料，將選擇的資料輸出至n位元資料匯流排40；差動感測放大器30，回應激活訊號SAE以感測資料匯流排40的n位元的資料；輸出電路60，回應與外部供給的串列時脈訊號SCLK同步的時脈訊號PSCCLK，從差動感測放大器30所感測的n位元的資料選擇m位元的資料，將選擇的m位元的資料從輸出端子輸出；驗證電路100，比較差動感測放大器30A感測的資料與從輸出電路60輸出的資料，以驗證讀出資料的正誤。

Description

半導體記憶裝置及讀出方法
本發明是有關於半導體記憶裝置的資料讀出方法，特別是有關於具有串列界面功能的NAND型快閃記憶體的讀出資料的驗證方法。
NAND型快閃記憶體中以頁單位進行資料讀出及編程，這些頁資料儲存於頁緩衝器。揭示於專利文件1的快閃記憶體，具有將儲存於頁緩衝器的資料以第1位元寬度傳送的第1模式與以第2位元寬度傳送的第2模式，且對應於複數的動作模式。
[先前技術文件] [專利文件]
[專利文件1]特開2012-253591號公報
NAND快閃記憶體中，搭載有藉由少數端子以串列輸入/輸出資料的串列界面。串列界面中，例如有以8位元的命令碼及24位元的位址為標準的串列週邊界面(SPI)。於搭載有SPI的NAND型快閃記憶體，從外部接收串列時脈訊號，並且同 步於這串列時脈訊號以進行資料、位址或命令等的輸入/輸出。
第1圖概略顯示搭載有串列界面功能的NAND型快閃記憶體的串列讀出動作。於讀出動作中，依據行位址(row address)而選擇記憶胞陣列的頁，選擇頁的資料「0」或「1」被保持於頁緩衝器10。
頁緩衝器10，例如，可包括在內部的2段的栓鎖電路，用以進行資料的管線(Pipeline)處理。列解碼器(column decoder)20，解碼列位址(column address)CA並且透過驅動器22將列選擇訊號YS輸出至列選擇電路(column select circuit，未圖示)，前述列選擇訊號YS係用以從頁緩衝器10所保持的頁資料中選擇n位元的資料。列選擇電路藉由列選擇訊號YS，從頁緩衝器10的栓鎖電路所保持的頁資料中選擇n位元的資料，且所選擇的n位元的資料作為「0」、「1」的差動資料而輸出至資料匯流排40的位元線對BT/BB。
n位元的位元線對BT/BB連接至n個差動感測放大器30，且n個差動放大器30藉由來自時序控制電路50的n個激活訊號SAE而分別被激活。當被激活時，差動放大器30感測位元線對BT/BB的差動資料。藉由差動放大器30所感測到的n位元的資料會被帶進輸入/輸出電路60。
輸入/輸出電路60包括由m個正反器(flip-flop)連接而成的並列/串列轉換電路；並列/串列轉換電路回應內部時脈訊號PSCCLK，將從藉由差動放大器30所感測的n位元的資料中所選擇得的m位元的資料並列輸入且將其轉換為串列資料。轉換後的串列資料透過驅動器62從m位元的輸入/輸出端子I/O輸 出至外部。
從外部對SCK端子供給串列時脈訊號SCLK，且透過接收器70將串列時脈訊號SCLK供給時序控制電路50及列解碼器20。時序控制電路50基於串列時脈訊號SCLK，產生與其同步的時脈訊號PSCCLK，又產生與串列時脈訊號SCLK非同步的激活訊號SAE。
每次由列解碼器20所選擇的位元數n係等於資料匯流排40的位元寬度，亦即等於位元線對BT/BB的數目。I/O的端子數為任意，但是當I/O的端子數為m位元時則m≦n，並且n是m的k倍(m、k分別是1以上的整數)。m比n小時，資料匯流排40的n位元藉由複數周期(cycle)的時脈訊號PSCCLK而被帶進輸入/輸出電路60。例如，資料匯流排40的位元線對BT/BB是8位元，若I/O的端子數是4，則利用第1周期的時脈訊號PSCCLK，從差動放大器30所感測的8位元的資料中選擇4位元的資料，所選擇的4位元的資料並列地被帶進輸入/輸出電路60，並且被轉換成串列資料的4位元的資料從4個I/O同時輸出。接著，以第2周期的時脈訊號PSCCLK選擇剩餘的4位元的資料，所選擇的4位元的資料被帶進輸入/輸出電路60，並且被轉換成串列資料的4位元的資料從4個I/O同時輸出。4位元的資料的選擇方法為任意，例如，可最初選擇資料匯流排40的偶數4位元，接著選擇奇數4位元，或者可最初選擇資料匯流排40的高位4位元，接著選擇低位4位元。
第2圖顯示NAND型快閃記憶體的串列資料的序列讀出動作的時序圖。於此例中，I/O端子數是4的四線型態(quad type)(m=4)，資料匯流排40是8位元(n=8)。因此，差動感測放大器30所感測的8位元的資料，係利用2個周期的時脈訊號PSCCLK，以每次4位元被帶進輸入/輸出電路60。又，在序列讀出時，由位址計數器自動地將列位址遞增，回應於此，接下來的n位元資料從頁緩衝器10被帶進資料匯流排40。在序列讀出時，可以將1頁分的資料連續地輸出，或者將複數頁的資料連續地輸出。
在時間t0，串列時脈訊號SCLK從外部輸入，在從這串列時脈訊號SCLK延遲一定時間的時間t1，列選擇訊號YS輸出至列選擇電路，且列選擇電路從保持在頁緩衝器10的1頁資料之中選擇8位元的資料。所選擇的8位元的資料作為差動資料而輸出至資料匯流排40的n位元的位元線對BT/BB。
n位元的位元線對BT/BB，透過列選擇電路的複數列選擇電晶體而連接至頁緩衝器10的複數栓鎖電路，且由於藉由列選擇訊號YS所選擇的列選擇電晶體導通，栓鎖電路和位元線對BT/BB電性連接。位元線對BT/BB的物理配線，由於只有被連接的頁緩衝器的數目，位元線對BT/BB的配線電容量及配線阻抗相對地較大，且係藉由1個差動感測放大器30感測。因此，位元線對BT/BB的電位差變大，且需要一定時間使差動感測放大器30能夠感測此電位差。
在差動感測放大器能夠感測位元線對BT/BB的電位差的時間t2，時序控制電路50輸出激活訊號SAE。差動感測放大器30回應激活訊號SAE的上昇緣以感測資料匯流排40的位元線對BT/BB的資料D1[7：0]。
接著在時間t3，時序控制電路50輸出第1周期的時脈訊號PSCCLK，而時脈訊號PSCCLK係將串列時脈訊號SCLK延遲一定時間而得。輸入/輸出電路60回應時脈PSCCLK的上昇緣，將選擇自差動感測放大器30所感測的8位元資料中的4位元的資料D1[7：4]並列輸入，且將其轉換為串列資料從4個I/O同時輸出。接著在時間t4，第2周期的的時脈訊號PSCCLK被輸出至輸入/輸出電路60，輸入/輸出電路60將差動感測放大器30感測的剩餘4位元的資料D1[3：0]並列輸入，並且將其轉換為串列資料從4個I/O同時輸出。
搭載串列界面功能的NAND型快閃記體，為謀取與NOR型串列快閃記憶體的互換性，而被要求高速運作。串列時脈訊號SCLK的動作頻率一加速，則在讀出動作中，無法回應與串列時脈訊號SCLK同步的內部時脈訊號PSCCLK而正確地以管線將讀出資料帶進輸入/輸出電路，恐有輸出錯誤資料之虞。
第3圖說明串列時脈訊號SCLK的動作頻率變成高速時的問題。資料從頁緩衝器10往資料匯流排40被載入，位元線對BT/BB的電位差變成充分需要一定時間，這個延遲(latency)變得非常大。因此，採用在從t1時間的列選擇訊號YS的上昇緣到時間t2的激活訊號SAE的上昇緣的期間可給予充分餘裕(margin)之設計。但是，激活訊號SAE的上昇緣的時序太遲時，在時間ta，與串列時脈訊號SCLK同步的第1周期的時脈訊號PSCCLK從時序控制電路50被輸入至輸入/輸出電路60時，將無法趕上以將資料匯流排40的資料D1[7：4]帶入，而將先前的資料 D0[7：4]帶入。在進行下一個資料D2[7：0]的讀出時，同樣地，先前的資料D1[7：4]被帶入，結果是錯誤的讀出資料被輸出。
為了防範此種讀出資料的錯誤於未然，當驗證讀出資料是否正確且讀出資料是錯誤時，有必要適當地調整激活訊號SAE的時序。
本發明之目的為提供具有驗證讀出資料正誤的驗證電路之半導體記憶裝置及其讀出方法，以解決此種習知的問題。
本發明的半導體記憶裝置，包括：列選擇電路，基於列選擇訊號在從記憶體陣列所讀出的資料中選擇n位元的資料，且將所選擇的前述資料輸出至n位元的資料匯流排；感測電路，回應激活訊號以感測前述資料匯流排的n位元的資料；輸出電路，回應與外部供給的串列時脈訊號同步的內部時脈訊號，而從前述感測電路所感測的n位元的資料中選擇m位元的資料，且使所選擇的前述m位元的資料從輸出端子輸出；驗證電路，將前述感測電路所感測的資料與從前述輸出電路輸出的資料進行比較，以驗證讀出資料的正誤。其中，m是1以上的整數且n≧m，相關於前述激活訊號的1周期有n/m個周期的內部時脈訊號被產生。
較佳的是，從前述列選擇電路輸出至前述資料匯流的資料是差動資料，且前述感測電路用以感測差動資料。較佳的是，前述驗證電路係驗證以從前述列選擇訊號所視的最遠端的讀出資料的正誤。較佳的是，前述半導體記憶裝置，更包 括時序控制電路，基於前述驗證電路的驗證結果而控制前述激活訊號的時序。較佳的是，當前述驗證電路驗證前述讀出資料為錯誤時，前述時序控制電路以將前述感測電路的開始感測時間提早的方式，而控制前述激活訊號的時序。較佳的是，前述輸出電路包括轉換電路，回應前述內部時脈訊號而將並列輸入的資料轉換為串列資料。較佳的是，前述的半導體記憶裝置是搭載有串列界面功能的NAND型快閃記憶體。
本發明的半導體記憶裝置的資料讀出方法，包括：基於行位址選擇記憶胞陣列的頁資料；基於列選擇訊號從前述頁資料中選擇n位元的資料，且將所選擇的前述n位元資料輸出至n位元的資料匯流排；回應激活訊號以感測前述資料匯流排上的n位元的資料；回應與外部供給的串列時脈訊號同步的內部時脈訊號，從所感測的前述n位元的資料中選擇m位元的資料，且使所選擇的前述m位元的資料從輸出端子輸出；將前述所感測的前述n位元的資料與前述所選擇的m位元的資料進行比較，以驗證讀出資料的正誤。其中，m是1以上的整數且n≧m，相關於前述激活訊號的1周期有n/m個周期的內部時脈訊號被產生。
較佳的是，半導體記憶裝置的資料讀出方法更包括當前述驗證判定前述讀出資料錯誤時，則控制前述激活訊號的時序。
依據本發明，藉由具有驗證電路可以驗證讀出資料的正誤。此外，當驗證電路驗證讀出資料是錯誤時，藉由控 制激活訊號的時序，能夠從感測電路所感測的n位元的資料中選擇正確的m位元的資料。藉此，即便是從外部供給的串列時脈訊號的動作頻率變高時，也能輸出正確的讀出。
10‧‧‧頁緩衝器
10A‧‧‧保持電路
20‧‧‧列解碼器
22‧‧‧驅動器
30、30A‧‧‧差動感測放大器
40‧‧‧資料匯流排
50、50A‧‧‧時序控制電路
52、54‧‧‧驅動器
60‧‧‧輸入/輸出電路
70‧‧‧接收器
100‧‧‧驗證電路
110‧‧‧複製電路
120‧‧‧EX-OR電路
130‧‧‧延遲元件
BT/BB‧‧‧位元線對
FF-1、FF-2‧‧‧正反器
YS‧‧‧列選擇訊號
SCK‧‧‧端子
SCLK‧‧‧串列時脈訊號
SAE‧‧‧激活訊號
PSSCLK‧‧‧時脈訊號
JUDGE‧‧‧判定訊號
JUDGECLK‧‧‧判定時脈訊號
FFIN‧‧‧輸入資料
FFOUT‧‧‧輸出資料
第1圖是用以說明習知快閃記憶體的讀出動作的概略。
第2圖是習知快閃記憶體進行串列讀出時的時序圖。
第3圖是用以說明習知快閃記憶體進行串列讀出時的問題之時序圖。
第4圖顯示依據本發明實施例的快閃記憶體的讀出資料驗證電路之結構。
第5A、5B圖是用以說明依據本發明實施例的驗證電路的動作的時序圖。
以下，關於本發明的實施樣態，將參照圖式作詳細說明。在一較佳的實施例中，本發明的讀出資料驗證電路係設置於具有串列界面的半導體裝置(例如NAND型快閃記憶體及其他半導體記憶體)。其他較佳的樣態中，本發明的讀出資料的驗證電路也可以與具有串列界面的半導體裝置外部連接。串列界面包括例如用以輸入串列時脈訊號SCLK的端子，用以輸入/輸出資料、命令、位址等的端子，用以執行晶片選擇的端子等。
接著，說明本發明實施例的快閃記憶體的讀出資料的驗證電路。第4圖顯示搭載於快閃記憶體的驗證電路100， 與第1圖所示結構相同者係以相同參考符號標示。
驗證電路100較佳的是包括將頁緩衝器10、差動感測放大器30及輸入/輸出電路60的一部分加以複製而得到之複製電路110。換言之，複製電路110，例如，包括保持電路(栓鎖電路)10A，保持1位元的資料；差動感測放大器30A，感測從保持電路10A輸出至1位元的位元線對BT/BB的差動資料；以及，正反器FF-1，輸入差動感測放大器30所感測的資料。但是，驗證電路100並非一定需要複製電路110，也可以共用實際上所使用的頁緩衝器10、差動感測放大器30及輸入/輸出電路60。在此情形下，保持電路10A例如可以是記憶體陣列的備援區域(Redundant Region)。
在較佳的樣態中，從列解碼器20的列選擇訊號YS視之，以使列選擇訊YS的物理距離成為最長之方式，將複製電路110設置在頁緩衝器10的最遠端位置。列選擇訊號YS的延遲(latency)特性為，列選擇訊號YS的物理距離在最遠位置的特性最惡劣。也就是說，由於列選擇訊號YS的訊號線的負載電容量、負載阻抗，遠端列選擇訊號YS相較於近端列選擇訊號YS的鈍化變大，因此差動感測放大器所感測的位元線對BT/BB的電位差相較於近端會變小。在頁緩衝器10的最遠端設置複製電路110，藉此能實現列選擇訊號YS的延遲的最劣特性，俾以得到高度可靠性的讀出資料的驗證。
驗證電路100更包括用以判定讀出資料是否正確的判定電路。判定電路包括EX-OR(互斥或閘)電路120，用以輸入資料FFIN及資料FFOUT，資料FFIN係為差動感測放大器30A的感測輸出並且被輸入至正反器FF-1，資料FFOUT是正反器FF-1的輸出。當資料FFIN及資料FFOUT不同時，判定電路輸出H位準，當資料FFIN及資料FFOUT相同時，判定電路輸出L位準。判定電路更包括正反器FF-2，由判定時脈訊號JUDGECLK觸發以將EX-OR電路120的輸出帶入，判定時脈訊號JUDGECLK係為經過延遲的時脈訊號PSCCLK。正反器FF-2的輸出作為判定訊號JUDGE而被回饋輸入至時序控制電路50A。輸入至正反器FF-2的判定時脈訊號JUDGECLK，是透過延遲元件130而將時脈訊號PSCCLK延遲一定時間的訊號。
時序控制電路50A基於從接收器70輸入的串列時脈訊號SCLK以產生調整時序的激活訊號SAE，再透過驅動器52將其輸出至差動感測放大器30、30A。具體而言，時序控制電路50A以使對應於激活訊號SAE的時序之時脈訊號PSCCLK的周期數變得適當的方式，以控制激活訊號SAE的時序。當I/O端子的端子數為m，資料匯流排40(位元線對BT/BB的數目)為n時，從資料匯流排40將讀出資料往輸入/輸出電路60帶入的次數是n/m，相關於激活訊號SAE的1周期需要n/m周期的時脈訊號PSCCLK(在本例中，由於m=4、n=8，相關於激活訊號SAE的1周期需要2周期的時脈訊號PSCCLK)。又，時脈控制電路50A透過驅動器54將內部的時脈訊號PSCCLK供給至輸入/輸出電路60、正反器FF-1及延遲元件130，內部的時脈訊號PSCCLK係使串列訊號SCLK延遲一定時間而得。
此外，本實施例的時序控制電路50A基於正反器FF-2的判定訊號JUDGE而調整激活訊號SAE的時序。當判定訊號JUDGE是H位準時，亦即藉由差動感測放大器30A而感測到的正反器FF-1的輸入資料FFIN與輸出資料FFOUT不同時，以將判斷提示(assert)差動放大器30的時序變早的方式，調整激活訊號SAE的上昇緣。但是，激活訊號SAE能夠提前的時間之範圍，不可超過的位元線BT/BB的電位差可藉由差動感測放大器30感測的時序。調整激活訊號SAE的時序的時間幅度可任意設定，例如，可以將時序只提早預先設定的時間幅度、或者使用PLL電路和DLL電路等，在判定訊號JUDGE變成L位準前自動地調整激活訊號SAE的時序。另一方面，當判定訊號JUDGE是L位準時，亦即藉由差動感測放大器30A而感測到的正反器FF-1的輸入資料FFIN與輸出資料FFOUT相同時，由於正確的讀出資料被帶進輸入/輸出電路60，時序控制電路50A不會變更激活訊號SAE的時序而維持現況。
接著，參照第5A、5B圖以說明本實施例的驗證電路的動作。第5A圖是當來自差動感測放大器30的讀出資料正確地被帶入輸入/輸出電路60時的時序圖；第5B圖是當來自差動感測放大器30的讀出資料沒有正確地被帶入輸入/輸出電路60時的時序圖。
如第5A圖所示，在時間t0，動作頻率高的串列時脈訊號SCLK從外部輸入；在時間t1，輸出列選擇訊號YS至列選擇電路，且從頁緩衝器10保持的頁資料中選擇8位元的資料，這8位元資料被輸出至資料匯流排40的位元線對BT/BB。接著，在從時間t1經過時間Tsae後的時間t2，時序控制電路50A輸出激活訊號SAE，且差動感測放大器30回應激活訊號SAE而 感測資料D1[7：0]。接著，在時間t3，時序控制電路50A輸出第1周期的的時脈訊號PSCCLK，輸入/輸出電路60回應時脈訊號PSCCLK的上昇緣而將來自差動感測放大器30的4位元的資料D1[7：4]帶入，且資料D1[7：4]同時從4個I/O被輸出。接著，在時間t4，輸入/輸出電路60回應第2周期的時脈訊號PSCCLK將來自差動感測放大器30的其餘4位元的資料D1[3：0]帶入，且資料D1[3：0]同時從4個I/O被輸出。
在此，複製電路110執行與前述相同的動作，在時間t3，回應第1周期的時脈訊號PSCCLK將差動感測放大器30A所感測得的資料帶進正反器FF-1。正反器FF-1的輸入資料FFIN是資料D1，且正反器FF-1的輸出資料FFOUT是資料D1，由於兩個資料相同所以EX-OR電路120的輸出是L位準。在從時間t3經過稍許延遲的時間t3’，判定時脈訊號JUDGECLK被輸入至正反器FF-2，回應於此而EX-OR電路120的輸出被帶進正反器FF-2，且作判定訊號JUDGE被輸出至時序控制電路50A；時脈訊號JUDGECLK是將時脈訊號PSCCLK延遲而得。由於判定訊號JUDGE是L位準，所以時序控制電路50A將用以產生激活訊號SAE的時序維持原狀。又，在時間t4，當第2周期的資料也藉由第2周期的時脈訊號PSCCLK而被帶進輸入/輸出電路60時，在時間t4’，由於資料FFIN和資料FFOUT是相同，所以時序控制電路50A輸出L位準的判定訊號JUDGE。
如此，當以管線將讀出資料從頁緩衝器10向輸入/輸出電路60傳送時，若是讀出資料正確地被傳送則判定訊號JUDGE成為L位準，而時序控制電路50A從輸出列選擇訊號YS 的時間t1利用適當的時間Tsae而控制激活訊號SAE的上昇緣。
另一方面，第5B圖顯示時序控制電路50A從輸出列選擇訊號YS的時間t1利用不適當的時間Tsae’而控制激活訊號SAE的上昇緣之一例。理想上，時間Tsae’大致上是等於與能夠感測位元線對BT/BB的電位差的期間，當對時間Tsae’設定超過所需的餘裕(margin)時，在時間t2，由差動感測放大器30所進行的讀出資料的帶入將會延遲。結果，在第1周期的時脈訊號PSCCLK的上昇緣的時間t3，差動感測放大器30會將感測資料D1之前的資料D0帶進正反器FF-1。資料D0被帶進輸入/輸出電路60之後，由於差動感測放大器30成為感測資料D1，此時EX-OR電路120的輸入FFIN是資料D1且輸入FFOUT是D0，由於兩輸入相異所以EX-OR電路120的輸出成為H位準。在時間t3，當判定時脈訊號JUDGECLK被輸入正反器FF-2時，EX-OR電路120的H位準被帶進正反器FF-2，H位準的判定訊號JUDGE則回饋輸出至時序控制電路50A。時序控制電路50A藉由H位準的判定訊號JUDGE判定讀出資料是錯誤的，並且以將激活訊號SAE的時序提早的方式而縮短時間Tsae’。通常，由於差動感測放大器30能夠感測位元線對BT/BB的電位差的時間Tsae’係包含充分的餘裕，因此能利用將此餘裕變小的方式而進行時序調整。時序控制電路50A能夠以回饋輸出的判定訊號JUDGE變成L位準的方式而自動地控制激活訊號SAE的時序。
依據本實施例，當同步於動作頻率高的串列時脈訊號而輸出讀出資料時，能夠驗證讀出資料是否正確。此外，當讀出資料不正確時，能夠依此結果而自動地調整激活訊號 SAE的時序。
在前述實施例中，雖是使用複製電路110以驗證讀出資料的正誤但是並非限定於此，也可利用通常使用的頁緩衝器、差動感測放大器及正反器以驗證讀出資料的正誤。又，在其他較佳的樣態中，在記憶體的測試模式時，也可以進行讀出資料的正誤的驗證。
在前述實施例中，所例示的I/O端子數是4(m=4)、資料匯流排40的位元寬度是8(n=8)但只是一例子，本發明可以適用於具有上述I/O端子數和匯流排的位元寬度以外的記憶體。例如，I/O端子數是2、匯流排的位元寬度是16的話，激活訊號SAE的1周期中變成需要8周期的內部時脈訊號PSCCLK，在此情形下與上述者相同地，可藉由驗證電路100驗證讀出資料是否正確。又，在前述實施例中，利用EX-OR電路120進行判定是一例子，亦可藉由其他的邏輯閘或電路，比較輸入至輸入/輸出電路60的資料與從輸入至輸入/輸出電路60輸出的資料，以驗證讀出資料是否正確。
此外，驗證電路100並非一定要形成在NAND型快閃記憶體上，驗證電路100可以連接NAND型快閃記憶體的外部且從外部進行讀出資料的驗證。此外在前述實施例中，所例示者是NAND型快閃記憶體，但本發明亦能適用於將讀出資料串列輸出的其他記憶體。
如上所述雖已詳述本發明的較佳實施樣態，但是本發明並非限定於特定的實施樣態，在申請專利範圍所記載的本發明的重點的範圍內，是可有各種的變化和修改。

Claims (10)

  1. 一種半導體記憶裝置，包括：列選擇電路，基於列選擇訊號在從記憶胞陣列所讀出的資料中選擇n位元的資料，且將所選擇的前述資料輸出至n位元的資料匯流排；感測電路，回應激活訊號以感測前述資料匯流排的n位元的資料；輸出電路，回應與外部供給的串列時脈訊號同步的內部時脈訊號，而從前述感測電路所感測的n位元的資料中選擇m位元的資料，且使所選擇的前述m位元的資料從輸出端子輸出；驗證電路，將前述感測電路所感測的資料與從前述輸出電路輸出的資料進行比較，以驗證讀出資料的正誤；其中，m是1以上的整數且n≧m，相關於前述激活訊號的1周期有n/m個周期的內部時脈訊號被產生。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中前述驗證電路係驗證以從前述列選擇訊號所視的最遠端的讀出資料的正誤。
  3. 如申請專利範圍第1項所述的半導體記憶裝置，更包括：時序控制電路，基於前述驗證電路的驗證結果而控制前述激活訊號的時序。
  4. 如申請專利範圍第3項所述的半導體記憶裝置，其中當前述驗證電路驗證前述讀出資料為錯誤時，前述時序控制電路以將前述感測電路的開始感測時間提早的方式，而控制前述激活訊號的時序。
  5. 如申請專利範圍第1項所述的半導體記憶裝置，其中前述輸出電路包括轉換電路，回應前述內部時脈訊號而將並列輸入的資料轉換為串列資料。
  6. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述驗證電路包括複製電路，上述複製電路係將頁緩衝器、差動感測放大器及上述輸出電路的一部分加以複製而得。
  7. 如申請專利範圍第1項所述的半導體記憶裝置，其中上述驗證電路更包括用以判定讀出資料是否正確的判定電路；上述判定電路接收第一資料及第二資料，上述第一資料係為上述感測電路的感測輸出，而上述第二資料係為上述感測輸出經過上述輸出電路的一第一正反器延遲後的輸出。
  8. 如申請專利範圍第7項所述的半導體記憶裝置，其中更包括一第二正反器，由一判定時脈訊號觸發以接收判定電路的輸出，上述判定時脈訊號係為經過延遲的上述內部時脈訊號。
  9. 一種半導體記憶裝置的資料讀出方法，包括：基於行位址選擇記憶胞陣列的頁資料；基於列選擇訊號從前述頁資料中選擇n位元的資料，且將所選擇的前述n位元的資料輸出至n位元的資料匯流排；回應激活訊號以感測前述資料匯流排上的n位元的資料；回應與外部供給的串列時脈訊號同步的內部時脈訊號，從所感測的前述n位元的資料中選擇m位元的資料，且使所選擇的前述m位元的資料從輸出端子輸出；將前述所感測的資料與前述所選擇的資料進行比較，以驗證讀出資料的正誤；其中，m是1以上的整數且n≧m，相關於前述激活訊號的1周期有n/m個周期的內部時脈訊號被產生。
  10. 如申請專利範圍第9項所述的半導體記憶裝置的資料讀出方法，更包括：當前述驗證判定前述讀出資料錯誤時，則控制前述激活訊號的時序。
TW106143528A 2017-01-13 2017-12-12 半導體記憶裝置及讀出方法 TWI637389B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-003785 2017-01-13
JP2017003785A JP6356837B1 (ja) 2017-01-13 2017-01-13 半導体記憶装置および読出し方法

Publications (2)

Publication Number Publication Date
TW201826272A TW201826272A (zh) 2018-07-16
TWI637389B true TWI637389B (zh) 2018-10-01

Family

ID=62838556

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106143528A TWI637389B (zh) 2017-01-13 2017-12-12 半導體記憶裝置及讀出方法

Country Status (5)

Country Link
US (1) US10460776B2 (zh)
JP (1) JP6356837B1 (zh)
KR (1) KR102088092B1 (zh)
CN (1) CN108305661B (zh)
TW (1) TWI637389B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11545231B2 (en) * 2021-02-09 2023-01-03 Micron Technology, Inc. Reset read disturb mitigation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946049A (en) * 1993-07-26 1999-08-31 Pixel Instruments Corp. Apparatus and method for synchronizing multiple asynchronous signals
US6880137B1 (en) * 2001-08-03 2005-04-12 Inovys Dynamically reconfigurable precision signal delay test system for automatic test equipment
US20050193293A1 (en) * 2004-02-27 2005-09-01 Fujitsu Limited Semiconductor device capable of performing test at actual operating frequency
US20110208990A1 (en) * 2010-02-23 2011-08-25 Rambus Inc. Regulation of Memory IO Timing
US8717832B2 (en) * 2010-07-06 2014-05-06 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and methods of performing read operations

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0157342B1 (ko) * 1995-06-09 1998-12-01 김광호 불휘발성 반도체 메모리의 전압 센싱 방법
JP3093723B2 (ja) * 1998-04-22 2000-10-03 日本電気アイシーマイコンシステム株式会社 半導体集積回路
US20020097682A1 (en) 2000-06-02 2002-07-25 Enam Syed K. Low frequency loop-back in a high speed optical transceiver
JP3888603B2 (ja) * 2000-07-24 2007-03-07 株式会社ルネサステクノロジ クロック生成回路および制御方法並びに半導体記憶装置
JP2003123492A (ja) * 2001-10-04 2003-04-25 Fujitsu Ltd センスアンプの動作マージンを改善した不揮発性半導体メモリ
JP3983048B2 (ja) * 2001-12-18 2007-09-26 シャープ株式会社 半導体記憶装置および情報機器
JP3556649B2 (ja) * 2002-07-26 2004-08-18 沖電気工業株式会社 メモリの異常動作検出回路，集積回路，及び異常動作検出方法
JP4387753B2 (ja) * 2003-10-10 2009-12-24 東芝マイクロエレクトロニクス株式会社 半導体記憶装置
US7827223B2 (en) 2004-04-22 2010-11-02 Fortress Gb Ltd. Accelerated throughput synchronized word stream cipher, message authenticator and zero-knowledge output random number generator
JP4703148B2 (ja) * 2004-09-08 2011-06-15 株式会社東芝 不揮発性半導体記憶装置
KR100600301B1 (ko) * 2005-05-25 2006-07-13 주식회사 하이닉스반도체 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법
KR100732628B1 (ko) * 2005-07-28 2007-06-27 삼성전자주식회사 멀티-비트 데이터 및 싱글-비트 데이터를 저장하는 플래시메모리 장치
US7286409B1 (en) * 2006-05-09 2007-10-23 Macronix International Co., Ltd. Method and apparatus to improve nonvolatile memory data retention
EP2286412A1 (en) * 2007-12-21 2011-02-23 Rambus Inc. Flash memory timing pre-characterization for use in ormal operation
JP5284354B2 (ja) 2008-05-27 2013-09-11 パナソニック株式会社 受信装置
JP5853424B2 (ja) 2011-06-03 2016-02-09 ソニー株式会社 無線通信装置、情報処理装置、通信システムおよび通信方法
US8599626B2 (en) * 2011-12-07 2013-12-03 Arm Limited Memory device and a method of operating such a memory device in a speculative read mode
CN103247347B (zh) * 2012-02-11 2017-07-25 三星电子株式会社 提供智能存储器架构的方法和系统
JP5892000B2 (ja) * 2012-08-24 2016-03-23 ソニー株式会社 記憶制御装置、不揮発性メモリ、および、メモリ制御方法
CN105261390B (zh) * 2014-07-14 2018-03-23 智原科技股份有限公司 静态存储器装置及其数据读取方法
KR20160071120A (ko) * 2014-12-11 2016-06-21 에스케이하이닉스 주식회사 반도체 메모리 장치 그것의 동작 방법
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
CN205140523U (zh) * 2015-12-02 2016-04-06 北京同方微电子有限公司 一种非挥发存储器读取可靠性的自检测电路
CN105741881A (zh) * 2016-01-28 2016-07-06 浙江绍兴苏泊尔生活电器有限公司 静态存储区存储验证方法
JP6239078B1 (ja) * 2016-11-04 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および読出し方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5946049A (en) * 1993-07-26 1999-08-31 Pixel Instruments Corp. Apparatus and method for synchronizing multiple asynchronous signals
US6880137B1 (en) * 2001-08-03 2005-04-12 Inovys Dynamically reconfigurable precision signal delay test system for automatic test equipment
US20050193293A1 (en) * 2004-02-27 2005-09-01 Fujitsu Limited Semiconductor device capable of performing test at actual operating frequency
US20110208990A1 (en) * 2010-02-23 2011-08-25 Rambus Inc. Regulation of Memory IO Timing
US8717832B2 (en) * 2010-07-06 2014-05-06 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and methods of performing read operations

Also Published As

Publication number Publication date
CN108305661A (zh) 2018-07-20
US10460776B2 (en) 2019-10-29
JP6356837B1 (ja) 2018-07-11
US20180204606A1 (en) 2018-07-19
KR20180083794A (ko) 2018-07-23
CN108305661B (zh) 2021-02-12
TW201826272A (zh) 2018-07-16
JP2018113090A (ja) 2018-07-19
KR102088092B1 (ko) 2020-03-12

Similar Documents

Publication Publication Date Title
US11710516B2 (en) Double data rate (DDR) memory controller apparatus and method
KR101585213B1 (ko) 라이트 레벨링 동작을 수행하기 위한 메모리 장치의 제어 방법, 메모리 장치의 라이트 레벨링 방법, 및 라이트 레벨링 동작을 수행하는 메모리 컨트롤러, 메모리 장치, 및 메모리 시스템
JP4662536B2 (ja) タイミング調整方法及び装置
JP3183321B2 (ja) 半導体記憶装置
EP3249542A1 (en) Memory module, memory controller and associated control method for read training technique
TWI645409B (zh) 半導體記憶裝置
TWI702601B (zh) 半導體記憶裝置
TWI745493B (zh) 半導體裝置及半導體系統
US9419628B2 (en) Measurement initialization circuitry
TWI537965B (zh) 取樣電路模組、記憶體控制電路單元及資料取樣方法
TWI637389B (zh) 半導體記憶裝置及讀出方法
US20150146477A1 (en) Semiconductor device
TWI660355B (zh) 半導體記憶裝置及資料設定方法
US7836327B2 (en) Signal processing circuit for accessing a memory based on adjustable memory control clock
TWI743538B (zh) 連接介面電路、記憶體儲存裝置及訊號產生方法
US20160111135A1 (en) Input/output strobe pulse control circuit and semiconductor memory device including the same
CN114446376A (zh) 存储器设备和存储器系统
CN112309444A (zh) 存储器接口电路、存储器存储装置及设定状态检测方法
CN114518837A (zh) 运用于存储器系统的多循环写入均衡程序的处理方法
JP2001319475A (ja) 半導体記憶装置