TW202110097A - 連接介面電路、記憶體儲存裝置及訊號產生方法 - Google Patents

連接介面電路、記憶體儲存裝置及訊號產生方法 Download PDF

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Abstract

一種連接介面電路、記憶體儲存裝置及訊號產生方法。連接介面電路用以將記憶體控制器耦接至揮發性記憶體模組。連接介面電路包括鎖相電路、線路模組及訊號介面。訊號介面耦接於線路模組與記憶體控制器之間。鎖相電路用以從記憶體控制器接收第一時脈訊號。鎖相電路更用以根據第一時脈訊號與線路模組的延遲特性產生第二時脈訊號。線路模組用以根據第二時脈訊號提供第三時脈訊號至訊號介面。

Description

連接介面電路、記憶體儲存裝置及訊號產生方法
本發明是有關於一種訊號處理技術，且特別是有關於一種連接介面電路、記憶體儲存裝置及訊號產生方法。
一般來說，記憶體控制器可以藉由連接介面電路來存取揮發式記憶體模組。但是，為了讓連接介面電路提供給揮發式記憶體模組的時脈訊號與記憶體控制器本身的時脈訊號對齊，一般可先量測時脈訊號在連接介面電路中傳遞造成的延遲，然後再由記憶體控制器根據此延遲來迭代調整輸出訊號的延遲量。然而，實務上受到溫度變化及/或製程誤差等因素影響，記憶體控制器往往需要花費比預期更多的時間進行時脈訊號的調整，從而降低記憶體儲存裝置的運作效率。
本發明提供一種連接介面電路、記憶體儲存裝置及訊號產生方法，可有效提升記憶體儲存裝置的運作效率。
本發明的範例實施例提供一種連接介面電路，其用以將記憶體控制器耦接至揮發性記憶體模組。所述連接介面電路包括鎖相電路、線路模組及訊號介面。所述鎖相電路耦接至所述記憶體控制器。所述線路模組耦接至所述鎖相電路。所述訊號介面耦接於所述線路模組與所述記憶體控制器之間。所述鎖相電路用以從所述記憶體控制器接收第一時脈訊號。所述鎖相電路更用以根據所述第一時脈訊號與所述線路模組的延遲特性產生第二時脈訊號。所述線路模組用以根據所述第二時脈訊號提供第三時脈訊號至所述訊號介面。
在本發明的一範例實施例中，所述鎖相電路更用以將所述第一時脈訊號與所述第二時脈訊號之間的相位差鎖定於目標相位差，且所述目標相位差受所述線路模組的所述延遲特性影響。
在本發明的一範例實施例中，所述線路模組更用以延遲所述第二時脈訊號以產生所述第三時脈訊號，且所述第二時脈訊號的延遲量對應所述目標相位差。
在本發明的一範例實施例中，所述鎖相電路包括調變電路與補償電路。所述調變電路耦接至所述記憶體控制器與所述線路模組。所述補償電路耦接至所述調變電路。所述調變電路用以根據所述第一時脈訊號與補償訊號產生所述第二時脈訊號，並且所述補償電路用以根據所述第二時脈訊號產生所述補償訊號。
本發明的範例實施例另提出一種記憶體儲存裝置，其包括揮發性記憶體模組、記憶體控制器及連接介面電路。所述連接介面電路耦接至所述揮發性記憶體模組與所述記憶體控制器。所述連接介面電路用以從所述記憶體控制器接收第一時脈訊號。所述連接介面電路更用以根據所述第一時脈訊號與所述連接介面電路中的線路模組的延遲特性產生第二時脈訊號。所述連接介面電路更用以根據所述第二時脈訊號提供第三時脈訊號至所述連接介面電路與所述記憶體控制器之間的訊號介面。
在本發明的一範例實施例中，所述連接介面電路更用以將所述第一時脈訊號與所述第二時脈訊號之間的相位差鎖定於目標相位差，且所述目標相位差受所述線路模組的所述延遲特性影響。
在本發明的一範例實施例中，所述連接介面電路更用以經由所述線路模組延遲所述第二時脈訊號以產生所述第三時脈訊號，且所述第二時脈訊號的一延遲量對應所述目標相位差。
在本發明的一範例實施例中，所述補償電路包括至少一第一電路模組與至少一第二電路模組。所述至少一第一電路模組用以模擬所述線路模組中的至少一連接線的延遲特性。所述至少一第二電路模組耦接至所述至少一第一電路模組並且用以模擬所述線路模組中的至少一佈線轉折點的延遲特性。
在本發明的一範例實施例中，所述至少一第一電路模組包括至少一RC電路。
在本發明的一範例實施例中，所述至少一第二電路模組包括至少一緩衝元件。
在本發明的一範例實施例中，所述調變電路包括相位偵測器與時脈輸出電路。所述相位偵測器耦接至所述記憶體控制器與所述補償電路。所述時脈輸出電路耦接至所述相位偵測器與所述線路模組。所述相位偵測器用以偵測所述第一時脈訊號與所述補償訊號之間的相位差，並且所述時脈輸出電路用以根據所述相位差產生所述第二時脈訊號。
本發明的範例實施例另提供一種訊號產生方法，其用於連接介面電路。所述連接介面電路用以連接記憶體控制器與揮發性記憶體模組。所述訊號產生方法包括：從所述記憶體控制器接收第一時脈訊號；根據所述第一時脈訊號與所述連接介面電路中的線路模組的延遲特性產生第二時脈訊號；以及由所述線路模組根據所述第二時脈訊號提供第三時脈訊號至所述記憶體介面電路與所述記憶體控制器之間的訊號介面。
在本發明的一範例實施例中，所述的訊號產生方法更包括：將所述第一時脈訊號與所述第二時脈訊號之間的相位差鎖定於目標相位差，其中所述目標相位差受所述線路模組的所述延遲特性影響。
在本發明的一範例實施例中，所述的訊號產生方法更包括：由所述線路模組延遲所述第二時脈訊號以產生所述第三時脈訊號，其中所述第二時脈訊號的延遲量對應所述目標相位差。
在本發明的一範例實施例中，根據所述第一時脈訊號與所述連接介面電路中的所述線路模組的所述延遲特性產生所述第二時脈訊號的步驟包括：根據所述第一時脈訊號與補償訊號產生所述第二時脈訊號；以及根據所述第二時脈訊號產生所述補償訊號。
在本發明的一範例實施例中，所述的訊號產生方法更包括：模擬所述線路模組中的至少一連接線的延遲特性；以及模擬所述線路模組中的至少一佈線轉折點的延遲特性。
在本發明的一範例實施例中，模擬所述線路模組中的所述至少一連接線的所述延遲特性的步驟包括：藉由至少一RC電路模擬所述線路模組中的所述至少一連接線的所述延遲特性。
在本發明的一範例實施例中，模擬所述線路模組中的所述至少一佈線轉折點的所述延遲特性的步驟包括：藉由至少一緩衝元件模擬所述至少一佈線轉折點的所述延遲特性。
在本發明的一範例實施例中，根據所述第一時脈訊號與所述補償訊號產生所述第二時脈訊號的步驟包括：偵測所述第一時脈訊號與所述補償訊號之間的相位差；以及根據所述相位差產生所述第二時脈訊號。
基於上述，在連接介面電路從記憶體控制器接收第一時脈訊號後，連接介面電路可根據第一時脈訊號與連接介面電路內部的線路模組的延遲特性來產生第二時脈訊號。然後，連接介面電路可根據第二時脈訊號提供第三時脈訊號至記憶體介面電路與記憶體控制器之間的訊號介面。藉此，可有效提高連接介面電路與記憶體控制器之間的訊號對齊之效率。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖1，記憶體儲存裝置10包括記憶體控制器11、連接介面電路12及揮發性記憶體模組13。記憶體控制器11、連接介面電路12及揮發性記憶體模組13可被安裝於記憶體儲存裝置10中的一或多個電路板上。記憶體控制器11支援對於揮發性記憶體模組13的單獨及/或平行資料存取操作。
記憶體控制器11可作為中央處理器(未繪示)與揮發性記憶體模組13之間的溝通橋梁並可專用於控制揮發性記憶體模組13。在一範例實施例中，記憶體控制器11亦稱為動態隨機存取記憶體控制器(DRAM controller)。
揮發性記憶體模組13可用以暫存資料。例如，揮發性記憶體模組13可包括第一代雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory, DDR SDRAM)、第二代雙倍資料率同步動態隨機存取記憶體(DDR 2 SDRAM)、第三代雙倍資料率同步動態隨機存取記憶體(DDR 3 SDRAM)或第四代雙倍資料率同步動態隨機存取記憶體(DDR 4 SDRAM)等各種類型的揮發性記憶體模組。此外，揮發性記憶體模組13的數目可以是一或多個。
連接介面電路12用以將記憶體控制器11連接至揮發性記憶體模組13。當欲從揮發性記憶體模組13中讀取資料或儲存資料至揮發性記憶體模組13中時，記憶體控制器11可經由連接介面電路12發送控制指令給揮發性記憶體模組13。當揮發性記憶體模組13接收到控制指令時，揮發性記憶體模組13可儲存對應於此控制指令的寫入資料或者經由連接介面電路12回傳對應於此控制指令的讀取資料給記憶體控制器11。在一範例實施例中，連接介面電路12亦稱為記憶體介面電路。
在一範例實施例中，連接介面電路12包括鎖相電路101、線路模組102及訊號介面103。鎖相電路101耦接至記憶體控制器11。線路模組102耦接在鎖相電路101與訊號介面103之間。訊號介面103耦接在連接介面電路12與記憶體控制器11之間。
在一範例實施例中，鎖相電路101亦稱為鎖相迴路(PLL)電路。鎖相電路101可從記憶體控制器11接收時脈訊號(亦稱為第一時脈訊號)CLK(1)。鎖相電路101可根據時脈訊號CLK(1)與線路模組102的延遲特性產生時脈訊號(亦稱為第二時脈訊號)CLK(2)。線路模組102可根據時脈訊號CLK(2)提供時脈訊號(亦稱為第三時脈訊號)CLK(3)至訊號介面103。
一般來說，時脈訊號CLK(2)在由線路模組102傳遞的過程中會發生延遲，從而導致時脈訊號CLK(3)與CLK(2)之間的相位差發生偏移。因此，傳統上，在記憶體控制器11將時脈訊號CLK(1)提供給鎖相電路101後，記憶體控制器11需要對線路模組102提供的時脈訊號CLK(3)的相位進行調整，以使時脈訊號CLK(3)的相位與CLK(1)的相位彼此對齊。爾後，記憶體控制器11輸出的訊號S(1)~S(24)才可以在訊號介面103中正確地與時脈訊號CLK(3)共同運作，例如在正確的相位對訊號S(1)~S(24)執行取樣等等。其中，訊號S(1)~S(24)可包括資料訊號及/或指令訊號。
傳統上，記憶體控制器11主要是以預設的延遲量來調整時脈訊號CLK(3)的相位，以初步嘗試將時脈訊號CLK(3)的相位與CLK(1)的相位拉近。另外，記憶體控制器11也可藉由迭代的方式來進一步修正時脈訊號CLK(3)的相位。但是，在溫度變化及/或製程差異的影響下，這樣的調整方式可能會花費比預期更多的時間，進而導致記憶體儲存裝置10的效能下降。
在一範例實施例中，鎖相電路101可模擬線路模組102的延遲特性並根據此延遲特性來產生時脈訊號CLK(2)。例如，鎖相電路101可根據線路模組102的延遲特性而嘗試將時脈訊號CLK(1)與CLK(2)之間的相位差鎖定於一目標相位差。此目標相位差可受線路模組102的延遲特性影響。然後，在將時脈訊號CLK(2)傳送至訊號介面103的過程中，線路模組102可根據其本身的延遲特性來延遲時脈訊號CLK(2)以產生時脈訊號CLK(3)。特別是，時脈訊號CLK(2)在線路模組102中的延遲量對應上述目標相位差。藉此，在線路模組102的輸出端，時脈訊號CLK(3)的相位可實質上與時脈訊號CLK(1)的相位彼此對齊。需注意的是，所述的實質上對齊，可以是指完全地對齊或者可容許部分誤差地對齊。
圖2是根據本發明的一範例實施例所繪示的多個訊號的時序示意圖。請參照圖1與圖2，鎖相電路101可根據線路模組102的延遲特性來延遲時脈訊號CLK(1)以產生時脈訊號CLK(2)(即第一次延遲)，使得時脈訊號CLK(1)與CLK(2)之間產生目標相位差(例如n度)。接著，在將時脈訊號CLK(2)傳送至訊號介面103的過程中，線路模組102可根據其本身的延遲特性來延遲時脈訊號CLK(2)以產生時脈訊號CLK(3)(即第二次延遲)。線路模組102輸出的時脈訊號CLK(3)的相位可實質上與時脈訊號CLK(1)的相位彼此對齊。此外，線路模組102輸出的時脈訊號CLK(3)也可自動與訊號S(i)對齊，以利於後續對訊號S(i)進行分析。訊號S(i)可為圖1中的訊號S(1)~S(24)中的任一者。
換言之，經過第一次延遲，時脈訊號CLK(1)與CLK(2)之間可產生目標相位差。然而，在經過第二次延遲後，所述目標相位差可以被修復或移除，使得時脈訊號CLK(3)的相位可實質上與時脈訊號CLK(1)的相位彼此對齊。在一範例實施例中，在溫度變化及/或製程差異的影響下，響應於線路模組102的延遲特性發生變化，鎖相電路101可動態調整所述目標相位差。根據動態調整的目標相位差，時脈訊號CLK(3)的相位可始終保持與時脈訊號CLK(1)的相位實質上對齊。
圖3是根據本發明的一範例實施例所繪示的鎖相電路的示意圖。請參照圖3，鎖相電路101包括調變電路31與補償電路32。調變電路31耦接至圖1的記憶體控制器101與線路模組102。補償電路32耦接至調變電路31。調變電路31可接收時脈訊號CLK(1)與補償訊號CS。調變電路31可根據時脈訊號CLK(1)與補償訊號CS產生時脈訊號CLK(2)。例如，調變電路31可用以持續調整(例如延遲)時脈訊號CLK(2)的相位以縮小時脈訊號CLK(1)與補償訊號CS之間的相位差。在達到穩態(例如補償訊號CS的相位追上時脈訊號CLK(1)的相位)後，調變電路31可將時脈訊號CLK(1)與CLK(2)之間的相位差鎖定於目標相位差。
在一範例實施例中，調變電路31包括相位偵測器311與時脈輸出電路312。相位偵測器311可接收時脈訊號CLK(1)與補償訊號CS。相位偵測器311可偵測時脈訊號CLK(1)與補償訊號CS之間的相位差並產生相位差訊號FD。例如，相位差訊號FD可反映時脈訊號CLK(1)與補償訊號CS之間的相位差。時脈輸出電路312可接收相位差訊號FD並根據相位差訊號FD產生時脈訊號CLK(2)。例如，時脈輸出電路312可包括充電幫浦、壓控震盪器及/或分壓器。時脈輸出電路312可根據相位差訊號FD持續調整時脈訊號CLK(2)的相位。
補償電路32可根據時脈訊號CLK(2)產生補償訊號CS。例如，補償電路32可模擬線路模組102的延遲特性並根據此延遲特性來延遲時脈訊號CLK(2)以產生補償訊號CS。
圖4是根據本發明的一範例實施例所繪示的補償電路的等效示意圖。請參照圖4，以線路模組402為例，線路模組402包括連接線L(1)~L(4)及佈線轉折點P(1)~P(4)。線路模組402可根據其自身的延遲特性來延遲輸入端IN的訊號並於輸出端OUT輸出經延遲的訊號。
補償電路42為線路模組402的等效電路。補償電路42可模擬線路模組402的延遲特性。例如，補償電路42包括電路模組(亦稱為第一電路模組)EL(1)~EL(4)與電路模組(亦稱為第二電路模組)EP(1)~EP(4)。電路模組EL(1)~EL(4)可用以分別模擬線路模組402中的連接線L(1)~L(4)的延遲特性。電路模組EP(1)~EP(4)可用以分別模擬線路模組402中的佈線轉折點P(1)~P(4)的延遲特性。
在一範例實施例中，電路模組EL(1)~EL(4)分別包括至少一RC電路。如圖4所示，一個RC電路可包括至少一個電阻元件與至少一個電容元件。在一範例實施例中，電路模組EP(1)~EP(4)分別包括至少一緩衝元件。如圖4所示，一個緩衝元件可以是正向或反向延遲元件(例如反向放大器)。一個訊號經過線路模組402產生的延遲量可相等於一個訊號經過補償電路42產生的延遲量。相似的電路設計可應用於設計圖3中的補償電路32，以模擬圖1中線路模組102的延遲特性。
在圖1及/或圖3的一範例實施例中，鎖相電路101及/或時脈輸出電路312可產生1倍頻(1X)的時脈訊號CLK(2)。亦即，時脈訊號CLK(2)的頻率與時脈訊號CLK(1)的頻率相同。然而，在圖1及/或圖3的一範例實施例中，鎖相電路101及/或時脈輸出電路312亦可產生2倍頻(2X)、4倍頻(4X)或其他倍數之頻率的時脈訊號。例如，2倍頻(2X)的時脈訊號的頻率為時脈訊號CLK(2)的頻率的2倍，4倍頻(4X)的時脈訊號的頻率為時脈訊號CLK(2)的頻率的4倍等，以此類推。
需注意的是，圖1、圖3及圖4所呈現的電路結構之示意圖僅為範例，而非用以限制本發明。在其他未提及的範例實施例中，圖1、圖3及圖4所呈現的電路結構中亦可以包含更多電子元件，以提供額外功能。或者，圖1、圖3及圖4所呈現的電路結構中的部分電子元件亦可以是以具有相同或相似功能的電子元件取代，本發明不加以限制。
圖5是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。請參照圖5，在步驟S501中，從記憶體控制器接收第一時脈訊號。在步驟S502中，根據第一時脈訊號與連接介面電路中的線路模組的延遲特性產生第二時脈訊號。在步驟S503中，由線路模組根據第二時脈訊號提供第三時脈訊號至記憶體介面電路與記憶體控制器之間的訊號介面。
然而，圖5中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖5中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖5的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
圖6是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖6，記憶體儲存裝置60例如是固態硬碟(Solid State Drive, SSD)等同時包含可複寫式非揮發性記憶體模組63與揮發性記憶體模組64的記憶體儲存裝置。記憶體儲存裝置60可以與一主機系統一起使用，而主機系統可將資料寫入至記憶體儲存裝置60或從記憶體儲存裝置60中讀取資料。例如，所提及的主機系統為可實質地與記憶體儲存裝置60配合以儲存資料的任意系統，例如，桌上型電腦、筆記型電腦、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等。
記憶體儲存裝置60包括連接介面單元61、記憶體控制電路單元62、可複寫式非揮發性記憶體模組63及揮發性記憶體模組64。連接介面單元61用於將記憶體儲存裝置30連接至主機系統。在一範例實施例中，連接介面單元61是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元61亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準或其他適合的標準。連接介面單元61可與記憶體控制電路單元62封裝在一個晶片中，或者連接介面單元61也可以是佈設於一包含記憶體控制電路單元62之晶片外。
記憶體控制電路單元62用以根據主機系統的指令在可複寫式非揮發性記憶體模組63中進行資料的寫入、讀取與抹除等運作。例如，記憶體控制電路單元62可包含圖1中的記憶體控制器11與連接介面電路12，以控制揮發性記憶體模組64。
可複寫式非揮發性記憶體模組63是耦接至記憶體控制電路單元62並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組63可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Qual Level Cell，QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
綜上所述，經過鎖相電路的第一次延遲，第一時脈訊號與第二時脈訊號之間可產生一個目標相位差。接著，在經過線路模組的第二次延遲後，所述目標相位差可以被修復或移除，使得所輸出的第三時脈訊號的相位可實質上與第一時脈訊號的相位彼此對齊。在溫度變化及/或製程差異的影響下，第三時脈訊號的相位仍可始終保持與第一時脈訊號的相位實質上對齊。藉此，可有效提高連接介面電路與記憶體控制器之間的訊號對齊之效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、60:記憶體儲存裝置 11:記憶體控制器 12:連接介面電路 13、63:揮發性記憶體模組 101:鎖相電路 102、402:線路模組 103:訊號介面 CLK(1)、CLK(2)、CLK(3):時脈訊號 S(1)~S(24)、S(i):訊號 31:調變電路 32、42:補償電路 311:相位偵測器 312:時脈輸出電路 FD:相位差訊號 CS:補償訊號 L(1)~L(4):連接線 P(1)~P(4):佈線轉折點 EL(1)~EL(4)、EP(1)~EP(4):電路模組 S501:步驟(從記憶體控制器接收第一時脈訊號) S502:步驟(根據第一時脈訊號與連接介面電路中的線路模組的延遲特性產生第二時脈訊號) S503:步驟(由線路模組根據第二時脈訊號提供第三時脈訊號至記憶體介面電路與記憶體控制器之間的訊號介面) 61:連接介面單元 62:記憶體控制電路單元 63:可複寫式非揮發性記憶體模組
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的多個訊號的時序示意圖。 圖3是根據本發明的一範例實施例所繪示的鎖相電路的示意圖。 圖4是根據本發明的一範例實施例所繪示的補償電路的等效示意圖。 圖5是根據本發明的一範例實施例所繪示的訊號產生方法的流程圖。 圖6是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。
10:記憶體儲存裝置
11:記憶體控制器
12:連接介面電路
13:揮發性記憶體模組
101:鎖相電路
102:線路模組
103:訊號介面
CLK(1)、CLK(2)、CLK(3):時脈訊號
S(1)~S(24):訊號

Claims (24)

  1. 一種連接介面電路，用以將一記憶體控制器耦接至一揮發性記憶體模組，且該連接介面電路包括： 一鎖相電路，耦接至該記憶體控制器； 一線路模組，耦接至該鎖相電路；以及 一訊號介面，耦接於該線路模組與該記憶體控制器之間， 其中該鎖相電路用以從該記憶體控制器接收一第一時脈訊號， 該鎖相電路更用以根據該第一時脈訊號與該線路模組的一延遲特性產生一第二時脈訊號，並且 該線路模組用以根據該第二時脈訊號提供一第三時脈訊號至該訊號介面。
  2. 如申請專利範圍第1項所述的連接介面電路，其中該鎖相電路更用以將該第一時脈訊號與該第二時脈訊號之間的相位差鎖定於一目標相位差，且該目標相位差受該線路模組的該延遲特性影響。
  3. 如申請專利範圍第2項所述的連接介面電路，其中該線路模組更用以延遲該第二時脈訊號以產生該第三時脈訊號，且該第二時脈訊號的一延遲量對應該目標相位差。
  4. 如申請專利範圍第1項所述的連接介面電路，其中該鎖相電路包括： 一調變電路，耦接至該記憶體控制器與該線路模組；以及 一補償電路，耦接至該調變電路， 其中該調變電路用以根據該第一時脈訊號與一補償訊號產生該第二時脈訊號，並且 該補償電路用以根據該第二時脈訊號產生該補償訊號。
  5. 如申請專利範圍第4項所述的連接介面電路，其中該補償電路包括： 至少一第一電路模組，用以模擬該線路模組中的至少一連接線的一延遲特性；以及 至少一第二電路模組，耦接至該至少一第一電路模組並且用以模擬該線路模組中的至少一佈線轉折點的一延遲特性。
  6. 如申請專利範圍第5項所述的連接介面電路，其中該至少一第一電路模組包括至少一RC電路。
  7. 如申請專利範圍第5項所述的連接介面電路，其中該至少一第二電路模組包括至少一緩衝元件。
  8. 如申請專利範圍第4項所述的連接介面電路，其中該調變電路包括： 一相位偵測器，耦接至該記憶體控制器與該補償電路；以及 一時脈輸出電路，耦接至該相位偵測器與該線路模組， 其中該相位偵測器用以偵測該第一時脈訊號與該補償訊號之間的一相位差，並且 該時脈輸出電路用以根據該相位差產生該第二時脈訊號。
  9. 一種記憶體儲存裝置，包括： 一揮發性記憶體模組； 一記憶體控制器；以及 一連接介面電路，耦接至該揮發性記憶體模組與該記憶體控制器， 其中該連接介面電路用以從該記憶體控制器接收一第一時脈訊號， 該連接介面電路更用以根據該第一時脈訊號與該連接介面電路中的一線路模組的一延遲特性產生一第二時脈訊號，並且 該連接介面電路更用以根據該第二時脈訊號提供一第三時脈訊號至該連接介面電路與該記憶體控制器之間的一訊號介面。
  10. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該連接介面電路更用以將該第一時脈訊號與該第二時脈訊號之間的相位差鎖定於一目標相位差，且該目標相位差受該線路模組的該延遲特性影響。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該連接介面電路更用以經由該線路模組延遲該第二時脈訊號以產生該第三時脈訊號，且該第二時脈訊號的一延遲量對應該目標相位差。
  12. 如申請專利範圍第9項所述的記憶體儲存裝置，其中該連接介面電路包括： 一調變電路，耦接至該記憶體控制器；以及 一補償電路，耦接至該調變電路， 其中該調變電路用以根據該第一時脈訊號與一補償訊號產生該第二時脈訊號，並且 該補償電路用以根據該第二時脈訊號產生該補償訊號。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該補償電路包括： 至少一第一電路模組，用以模擬該線路模組中的至少一連接線的一延遲特性；以及 至少一第二電路模組，耦接至該至少一第一電路模組並且用以模擬該線路模組中的至少一佈線轉折點的一延遲特性。
  14. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該至少一第一電路模組包括至少一RC電路。
  15. 如申請專利範圍第13項所述的記憶體儲存裝置，其中該至少一第二電路模組包括至少一緩衝元件。
  16. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該調變電路包括： 一相位偵測器，耦接至該記憶體控制器與該補償電路；以及 一時脈輸出電路，耦接至該相位偵測器與該線路模組， 其中該相位偵測器用以偵測該第一時脈訊號與該補償訊號之間的一相位差，並且 該時脈輸出電路用以根據該相位差產生該第二時脈訊號。
  17. 一種訊號產生方法，用於一連接介面電路，其中該連接介面電路用以連接一記憶體控制器與一揮發性記憶體模組，且該訊號產生方法包括： 從該記憶體控制器接收一第一時脈訊號； 根據該第一時脈訊號與該連接介面電路中的一線路模組的一延遲特性產生一第二時脈訊號；以及 由該線路模組根據該第二時脈訊號提供一第三時脈訊號至該記憶體介面電路與該記憶體控制器之間的一訊號介面。
  18. 如申請專利範圍第17項所述的訊號產生方法，更包括： 將該第一時脈訊號與該第二時脈訊號之間的相位差鎖定於一目標相位差，其中該目標相位差受該線路模組的該延遲特性影響。
  19. 如申請專利範圍第18項所述的訊號產生方法，更包括： 由該線路模組延遲該第二時脈訊號以產生該第三時脈訊號，其中該第二時脈訊號的一延遲量對應該目標相位差。
  20. 如申請專利範圍第17項所述的訊號產生方法，其中根據該第一時脈訊號與該連接介面電路中的該線路模組的該延遲特性產生該第二時脈訊號的步驟包括： 根據該第一時脈訊號與一補償訊號產生該第二時脈訊號；以及 根據該第二時脈訊號產生該補償訊號。
  21. 如申請專利範圍第20項所述的訊號產生方法，更包括： 模擬該線路模組中的至少一連接線的一延遲特性；以及 模擬該線路模組中的至少一佈線轉折點的一延遲特性。
  22. 如申請專利範圍第21項所述的訊號產生方法，其中模擬該線路模組中的該至少一連接線的該延遲特性的步驟包括： 藉由至少一RC電路模擬該線路模組中的該至少一連接線的該延遲特性。
  23. 如申請專利範圍第21項所述的訊號產生方法，其中模擬該線路模組中的該至少一佈線轉折點的該延遲特性的步驟包括： 藉由至少一緩衝元件模擬該至少一佈線轉折點的該延遲特性。
  24. 如申請專利範圍第20項所述的訊號產生方法，其中根據該第一時脈訊號與該補償訊號產生該第二時脈訊號的步驟包括： 偵測該第一時脈訊號與該補償訊號之間的一相位差；以及 根據該相位差產生該第二時脈訊號。
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