JP2009514088A - フラッシュメモリをテストするための方法、システム、および、コンピュータで読み取り可能なコード - Google Patents
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Abstract
【解決手段】デバイス製造のポスト・ウェファ・ソート・ステージ中に、共通ハウジングに関連づけられたフラッシュ・コントローラ・ダイおよび少なくとも一つのフラッシュメモリ・ダイを各々が含む複数のフラッシュメモリ・デバイスを、例えば、バッチ・テスト・プロセスまたはマス・テスト・プロセス等のテスト・プロセスへ通す。テスト中、各フラッシュ・コントローラ・ダイ上に属するフラッシュコントローラが、各フラッシュデバイスの一つ以上のフラッシュメモリ・ダイの各々をテストするための、少なくとも一つのテスト・プログラムを実行する。少なくとも100個のフラッシュメモリ・デバイスおよびマス・テスト・ボードを含むテスト・システムを開示する。さらに、フラッシュコントローラが一つ以上のフラッシュメモリ・ダイをテストするよう作動可能なフラッシュメモリ・デバイスを開示する。模範的なテストは、不良ブロック・テストを含む。
【選択図】図2
Description
フラッシュメモリ・デバイスは、長年知られている。典型的に、フラッシュメモリ・デバイス内の各々のメモリ・セルは、1ビットの情報を記憶する。1ビットをフラッシュメモリ・セルに記憶する従来の方法は、メモリ・セルの二つの状態をサポートすることである。一方の状態が論理「0」を表し、他方の状態が論理「1」を表す。
フラッシュメモリ・ダイは、製品内に使用する前に、広範囲なテストが必要である。これは、NANDフラッシュについては特にそうである。この一つの理由としては、フラッシュデバイスが、使用すべきでない不良ブロックを含むことが考えられる。ブロックは、単一の消去オペレーションで消去可能な、セルの最小塊であり、典型的に、多数のページを含む。そして、ページは、単一の書き込みオペレーションで書き込みが可能な、セルの最小塊である。ブロックをすべて「1」の状態へ確実に消去することができない、またはブロックの一つ以上のページを確実にプログラムすることができない場合、そのブロックは、ダイを物理的に加工して別のブロックで置換すべき、またはデバイスへ書き込むソフトウェアがそれを使用しないよう、不良ブロックと標識すべきである。
いくつかのケースでは、ダイが、まだ製造されたシリコン・ウェファの一部であり、ウェファが複数のダイへ分けられる前に、フラッシュメモリ・ダイの完全なテストを完了させる。このステージは、典型的に、「ウェファ・ソート」ステージと呼ぶ。ウェファ・ソート・ステージでテストを完了したダイは、典型的に、「良いと分かったダイ」(「KGD」)と呼ぶ。フラッシュメモリ・ダイが、マイクロプロセッサー等の高価な第二のダイと共にマルチチップ・パッケージ(「MCP」)へ組み入れられる場合には、KGDフラッシュメモリ・ダイの使用が有利である。MCP組み立ての前にメモリ・ダイを完全にはテストしない場合は、メモリとマイクロプロセッサとを一緒に一つのデバイス内へ組み入れた後にテストを完了させることになる。そしてMCPステージ・テストでメモリ・ダイのいくつかに欠陥があると分かった場合、それらのMCPデバイスは廃棄しなければならない。これは、(とにかく廃棄されるであろう)メモリ・ダイのみの損失ではなく、高価なマイクロプロセッサ・ダイ、そしてパッケージングコストの損失となる。
上記の理由で、ほとんどのフラッシュメモリ・ダイは、KGDとしては製造されていない。その代わり、フラッシュデバイスのテストは、二つの部分に分かれている。ウェファ・ソート・ステージでは、明らかに悪い、すぐに廃棄すべきダイを識別するという目標で、最小のテストのみを行う。それから、ウェファを別々のダイへ切断し、各ダイを、販売時のタイプのデバイス・パッケージ内へ包装する。NANDフラッシュ・デバイスに対しては、これは、典型的に、TSOP、BGAまたはLGAパッケージである。これらは、一般的に、電子機器およびプリント回路基板(PCB)内に用いられるパッケージである。時間のかかる不良ブロック・テストを含む残りのテストは、製造の後のステージ(すなわち、ウェファ・ソート・ステージの後)で、パッケージ・フラッシュデバイスに対して行う。したがって、パッケージ・デバイスは、(デバイス製造施設内の)テスト基板上にインストールしてから、残りのテストを実行する。パッケージ・デバイスをテストする場合、ウェファ内のダイへのアクセスが困難なウェファ・ソート・ステージとは異なり、フラッシュデバイスをうまい具合に取り扱ってインターフェイスすることができるので、ウェファ・ソーティングに必要とされるタイプのような、高価なプロービング装置の必要はない。
図3を参照する。注目すべきは、本発明の実施例が、フラッシュメモリ・デバイス110Bのフラッシュメモリ・ダイ100のテストに関するということである。テスト中、フラッシュメモリ・デバイス110Bを、(例えば、データを交換し合う、および/またはパワーを受けるために)『マス』テスト・ボード114へ取り外し可能に接続してもよい。典型的に、各マス・テスト・ボードは、複数(例えば、少なくとも100、または少なくとも200、あるいは少なくとも500)のフラッシュメモリ・デバイス110Bに結合するための、『かなりの』数(例えば、少なくとも100、または少なくとも200、あるいは少なくとも500)のポートを含む。多数のデバイスを実質的に同時にテスト可能な『マス』テスト・ボード114を使用することによって、その規模の大きさから、デバイス製造のテスト・ステージに関わるコストを減少させることができる。
フラッシュメモリ・ダイ100をコントローラ102に有効に連結した後、(例えば、ダイおよびコントローラを共通ハウジング112内へ組み入れた後)、コントローラ102の処理能力を有利に用いることが可能である。(特に、従来の技術によるメモリ・テスタ106のプロセッサ108を用いて)フラッシュメモリ・ダイのすべてのテストをテスト装置で実行する代わりに、これらのテストのいくつかまたはすべてを、フラッシュコントローラ・ダイ102上に属するフラッシュコントローラによって実行してもよい。したがって、図3に示すように、一つ以上のテストプログラムを実行するように構成したフラッシュコントローラ102のプロセッサ104をアスタリスクで標識している。
そのようなアレンジメント(すなわち、図3に説明するもの)のもう一つの利点は、テスト・ボードの構造にある。フラッシュデバイスは、コントローラで個々にテストするので、メモリ・テスタを用いる必要がない。このため、以下の利点がある。
*テスト・ボードは、多数(例えば、少なくとも100、または少なくとも200、あるいは少なくとも500)のデバイスを収容するように設計していてもよい。そしてマス・テスト・プロセスで、それらすべてを同時にテストする。本文で用いる『マス・テスト・プロセス』は、多数(例えば、少なくとも100、または少なくとも200、あるいは少なくとも500)のデバイスに対して、実質的に同時に実行できるバッチング・テスト・プロセスのことである。注目すべきことは、マス・テスト・プロセスによって、テスト・コストを減少できることである。
*テスト・ボードの複雑さを緩和させることも可能である。以上から、回路デザインおよび実施例へのきつい制約を持つメモリ・テスタへインターフェイスする代わりに、テスト・ボード114は、デバイスに、電力、そしてテスト・コントローラへの単純なインタフェースのみを提供するだけでよい(例えば、テスト・ボードのホストとしてパソコンを用いてもよい)。
製造設備内での製造プロセス中にフラッシュデバイスをテストするための、本発明の典型的な実施例は、以下のステップを含む。
b.ウェファ上でウェファ・ソート・テスト・ステージを行う。各々のダイに対して、基本的な「go/nogo」テストのみを行う。機能しないダイを不良と標識し、以降の処理から取り除く。
c.ウェファを複数のダイへ分断する。
d.フラッシュメモリ・ダイを、コントローラ・ダイとマッチさせて、マルチチップ・パッケージ(MCP)へ組み立てる。
e.MCPデバイスをテスト・ボード上にインストールして、テスト・ボードをテスト・セットアップ内へ入れ、そして、電力を加える。テスト・セットアップは、単純なステーション、例えばパソコン(PC)でもよい。
f.各MCPデバイス内では、コントローラが、典型的にコントローラ内のROMメモリからのコードを実行し始める。
g.各コントローラは、その対となっている、単数の、あるいは複数のフラッシュメモリ・ダイをテストする。見つかった不良ブロックを、フラッシュメモリ内の、関連ブロック内に、あるいはすべての不良ブロックの中央リスト内に記録する。不良ブロック・テストに加えて、他のテストをも実行してもよい。
h.テスト・ステーションは、各デバイスに対するテスト結果を、そのコントローラが報告するように読み取る。(例えば、あまりに多くの不良ブロックを持つために)機能しなかったデバイスを特定する。テストを通過したデバイスは、それらの仕様に応じて要求されるように、それらの不良ブロックを標識する。例えば、各不良ブロックを、その第一のページの特定なバイトに「0」を書き込むことによって標識してもよい。
注目すべきことは、フラッシュコントローラ102が実行するテスト・プログラムを、不揮発性メモリ、揮発性メモリ、および/あるいはそれらを組み合わせたものに記憶してもよいことである。したがって一つの例では、テスト・プログラムをコントローラ102内のROMに記憶する。もう一つの例によれば、テスト・プログラムをフラッシュデバイス内に記憶し、起動時にコントローラにテスト・プログラムをそのRAMへロードさせてから、それを実行させることが可能である。そのようなケースでは、テスト・プログラムを、ウェファ・ソート・ステージの終わりにフラッシュメモリ内へ書き込む。
多くのデバイスにおいて、フラッシュコントローラ102ダイ上に属するフラッシュコントローラは、ECCを含む。したがって、いくつかの実施例においては、テスト中にECCを用いてもよい。例えば、ECCをテストに用いてもよい。そして、もしECCが、データの訂正に失敗したことを報告したら、テスト・プログラムは、テスト障害を報告する。多くの実施例において、これは、データの各々のビットをその「本当の」値に比較する必要性を不要にする。したがって、これらの実施例によれば、データ・ビットを比較することに時間を割かずに、ECC回路に「イエス/ノー」結果を問い合わせることが可能である。
フラッシュメモリ・デバイスがSBCおよびMBCの両モードを採用しているために両モードをテストすべきいくつかの実施例においては、テスト・ステージ間でSBCおよびMBCテストを切り離してもよい。したがって、いくつかの例によれば、ウェファ・ソート・ステージにおけるフラッシュ・セルのテストは、高速オペレーションであるSBCモードのセルのテストを含む。比較的長時間のオペレーションであるMBCモードのフラッシュ・セルのテストは、MCPステージへと遅らせる。もちろん、他の分け方も可能である。例えば、ウェファ・ソート・ステージにおいて少ないサンプルのMBCテストを行い、そしてMCPステージで、MBCテストの大半を実行してもよい。
Claims (25)
- a)複数のフラッシュメモリ・デバイスを製造すること、
なお、前記フラッシュメモリ・デバイスの各々は、
(i)少なくとも一つのフラッシュメモリ・ダイ上に属するフラッシュメモリ、そして
(ii)前記少なくとも一つのフラッシュメモリ・ダイから分離したフラッシュ・コントローラ・ダイ上に属するフラッシュコントローラを含み、前記少なくとも一つのフラッシュメモリ・ダイと前記フラッシュコントローラ・ダイが、一つの共通ハウジングに関連づけられている、
b)前記複数の製造したフラッシュメモリ・デバイスにテスト・プロセスを被験させることからなるデバイス製造の方法であって、
前記フラッシュメモリ・コントローラの各々が、少なくとも一つの前記フラッシュメモリ・ダイをテストするために、少なくとも一つのテスト・プログラムを実行する、デバイス製造の方法。 - 前記テスト・プロセスが、マス・テスト・プロセスである、請求項1の方法。
- 前記フラッシュメモリ・デバイスに前記マス・テスト・プロセスを受けさせる前記被験が、前記複数のフラッシュメモリ・デバイスを単一のテスト・ボードへ連結すること、そして前記テスト・ボードを使用して前記複数のフラッシュメモリ・デバイスへ電力を提供することを含む、請求項2の方法。
- さらに、
c)前記テスト・プロセスの後に、前記複数のフラッシュメモリ・デバイスをオリジナル装置として販売することからなる、請求項1の方法。 - 前記フラッシュメモリ・デバイスの各々が、マルチチップ・パッケージとして製造される、請求項4の方法。
- 前記フラッシュメモリ・デバイスの各々が、メモリ・カードとして製造される、請求項4の方法。
- 前記フラッシュメモリ・コントローラおよびフラッシュメモリの各々が、一つの共通マルチチップ・パッケージ内に設けられる、請求項1の方法。
- 前記フラッシュメモリ・デバイスの各々の前記フラッシュメモリが、複数のフラッシュメモリ・ダイからなり、前記フラッシュコントローラの各々が、前記少なくとも一つのテスト・プログラムを実行することによって、前記複数のフラッシュメモリ・ダイの各々をテストする、請求項1の方法。
- 前記フラッシュメモリ・デバイスの各々に対して、前記フラッシュコントローラおよび前記少なくとも一つのフラッシュメモリ・ダイの各々が、一つの共通プリント回路基板上に設けられる、請求項1の方法。
- 前記フラッシュメモリ・デバイスの各々に対して、少なくとも一つの前記テスト・プログラムが、前記フラッシュコントローラの不揮発性メモリ内に少なくとも部分的に属する、請求項1の方法。
- 前記フラッシュメモリ・デバイスの各々に対して、前記テスト・プログラムが、前記フラッシュメモリ内に少なくとも部分的に属する、請求項1の方法。
- 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、前記各フラッシュメモリ内の不良ブロックを識別する、請求項1の方法。
- 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、前記フラッシュメモリの各々の多数のメモリ・セルに対して不良ブロック・テストを実行する、請求項1の方法。
- 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、前記フラッシュメモリの各々の大多数のメモリ・セルに対して不良ブロック・テストを実行する、請求項1の方法。
- 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、前記フラッシュメモリの各々の実質的にすべてのメモリ・セルに対して不良ブロック・テストを実行する、請求項1の方法。
- 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、セルにつき複数ビットのモードにある前記フラッシュメモリの各々のメモリ・セルをテストする、請求項1の方法。
- 前記少なくとも一つのテスト・プログラムの前記実行が、
i)フラッシュメモリ・オペレーション中にエラー訂正が成功しているかどうかを判定すること、そして
ii)前記判定がエラー訂正の失敗を示す場合にテスト不良を記録することを含む、請求項1の方法。 - a)複数の、少なくとも100個のフラッシュメモリ・デバイス、そして
b)前記フラッシュメモリ・デバイスへ電力を供給するよう構成した少なくとも100個のポートを持つマス・テスト・ボードからなるテスト・システムであって、
前記フラッシュメモリ・デバイスの各々が、少なくとも一つのフラッシュメモリ・ダイ上に属するフラッシュメモリ、そして前記少なくとも一つのフラッシュメモリ・ダイから分離したフラッシュ・コントローラ・ダイ上に属するフラッシュコントローラを含み、前記少なくとも一つのフラッシュメモリ・ダイと前記フラッシュコントローラ・ダイが、一つの共通ハウジングに関連づけられており、前記フラッシュメモリ・コントローラの各々が、少なくとも一つの前記フラッシュメモリ・ダイの各々をテストするための少なくとも一つのテスト・プログラムを実行するよう作動可能であり、前記ポートの各々が、前記フラッシュメモリ・デバイスの各々へ電力を供給する、テスト・システム。 - 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、前記フラッシュメモリの各々の多数のメモリ・セルに対して不良ブロック・テストを実行するよう作動可能である、請求項18のシステム。
- 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、前記フラッシュメモリの各々の大多数のメモリ・セルに対して不良ブロック・テストを実行するよう作動可能である、請求項18のシステム。
- 前記フラッシュコントローラの各々が実行する少なくとも一つの前記テスト・プログラムが、前記フラッシュメモリの各々の実質的にすべてのメモリ・セルに対して不良ブロック・テストを実行するよう作動可能である、請求項18のシステム。
- システムが、前記複数の少なくとも100個のフラッシュメモリ・デバイスを実質的に同時にテストするよう作動可能である、請求項18のシステム。
- a)少なくとも一つのフラッシュメモリ・ダイ上に属するフラッシュメモリ、そして
b)前記少なくとも一つのフラッシュメモリ・ダイから分離したフラッシュ・コントローラ・ダイ上に属するフラッシュコントローラからなるフラッシュメモリ・デバイスであって、
i)前記フラッシュメモリおよび前記フラッシュコントローラが、一つの共通ハウジングに関連づけられており、そして
ii)前記フラッシュコントローラが、前記少なくとも一つの前記フラッシュメモリ・ダイを所定回数だけテストするための、少なくとも一つのテスト・プログラムを実行するように構成されている、フラッシュメモリ・デバイス。 - a)少なくとも一つのフラッシュメモリ・ダイ上に属するフラッシュメモリ、そして
b)前記少なくとも一つのフラッシュメモリ・ダイから分離したフラッシュ・コントローラ・ダイ上に属するフラッシュコントローラからなるフラッシュメモリ・デバイスであって、
i)前記フラッシュメモリおよび前記フラッシュコントローラが、一つの共通ハウジングに関連づけられており、そして
ii)前記フラッシュコントローラが、少なくとも一つの前記フラッシュメモリ・ダイをテストして少なくともいくつかのテスト結果を前記フラッシュメモリ内に記録するための、少なくとも一つのテスト・プログラムを実行するように構成されている、フラッシュメモリ・デバイス。 - a)少なくとも一つのフラッシュメモリ・ダイ上に属するフラッシュメモリ、そして
b)前記少なくとも一つのフラッシュメモリ・ダイから分離したフラッシュ・コントローラ・ダイ上に属するフラッシュコントローラからなるフラッシュメモリ・デバイスであって、
i)前記フラッシュメモリおよび前記フラッシュコントローラが、一つの共通ハウジングに関連づけられており、そして
ii)前記フラッシュコントローラが、前記フラッシュメモリの多数のメモリ・セルに対して不良ブロック・テストを実行するように構成されている、フラッシュメモリ・デバイス。
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