CN101529518A - 用于测试快闪存储器的方法、系统和计算机可读代码 - Google Patents

Abstract

公开了用于测试快闪存储器管芯的方法、系统和设备。按照某些实施例，在器件制造的后晶片分类阶段期间，多个快闪存储器器件经受测试处理，例如批测试处理或海量测试处理，其中每个快闪存储器器件包括与公共的外壳相关联的、快闪控制器管芯和至少一个快闪存储器管芯。在测试期间，处在各个快闪控制器管芯上的各个快闪控制器执行至少一个测试程序，其用于测试各个快闪器件的一个或多个各个快闪存储器管芯。公开了包括至少100个快闪存储器器件和海量测试板的测试系统。而且，公开了其中快闪控制器用来测试一个或多个快闪存储器管芯的快闪存储器器件。示例性测试包括但不限于坏块测试。

Description

用于测试快闪存储器的方法、系统和计算机可读代码

技术领域

本发明总的涉及快闪存储器器件的制造，以及具体地，涉及在制造期间快闪存储器管芯(die)的测试。

背景技术

单比特和多比特快闪存储器单元

快闪存储器器件已经为人们所知许多年了。典型地，在快闪存储器器件内的每个存储器单元存储1比特信息。在快闪存储器单元中存储比特的传统方式是通过支持存储器单元的两个状态而实现的。一个状态代表逻辑“0”，以及另一个状态代表逻辑“1”。

在快闪存储器单元中，两个状态是通过把浮动栅放置在单元的通道(连接单元晶体管的源极和漏极部件的区域)和对于被存储在浮动栅内的电荷量具有两个有效的状态而实施的。典型地，一个状态是在浮动栅内具有零电荷，和是单元在被擦除后的未写入的状态(通常被定义为代表“1”状态)，以及另一个状态是在浮动栅内具有某个量的负电荷(通常被定义为代表“0”状态)。在栅极内具有负电荷，使得单元的晶体管的阈值电压(即，为了使得晶体管导通，必须施加到晶体管的控制栅的电压)增加。有可能通过检验单元的阈值电压而读出存储的比特。如果阈值电压处在较高的状态，则比特值是“0”，以及如果阈值电压处在较低的状态，则比特值是“1”。实际上不需要精确地读出单元的阈值电压。所需要的就是正确地识别单元当前处在两个状态的哪个状态。为此，比较单元的阈值电压和在两个状态之间的参考电压，并且确定该单元的阈值电压是低于还是超过参考值就足够了。

图1A(现有技术)图形地显示这是如何工作的。具体地，图1A显示大量单元的阈值电压的分布。因为快闪器件中的单元的特性和行为并不是完全相同的(例如，由于杂质浓度的小变化，或硅结构中的缺陷)，施加同一个编程操作到所有的单元，并不使得所有的单元具有完全相同的阈值电压。而是，阈值电压是如图1A所示地分布。存储值“1”的单元典型地具有负的阈值电压，这样，大多数单元具有接近于图1A的左面峰值(标记为1)的中心电压值的阈值电压，并且较少数单元具有低于或高于左面峰值的中心电压的阈值电压。同样地，存储值“0”的单元典型地具有正的阈值电压，这样，大多数单元具有接近于图1A的右面峰值(标记为0)的中心电压的阈值电压，并且较少数单元具有低于或高于右面峰值的中心电压的阈值电压。

近年来，在市场上出现一种使用“多电平单元”(MLC)的新的快闪器件。术语“多电平单元”使人误解的，因为如上所述，每单元具有单个比特的快闪存储器就使用多个，即，两个电平。所以，此后使用术语“单比特单元”(SBC)来指二电平的存储器单元，以及此后使用术语“多比特单元”(MBC)来指具有两个以上电平的存储器单元，即，每单元具有一个以上的比特。最通常的MBC快闪存储器现在是具有每单元两个比特的快闪存储器，所以下面通过使用这样的MBC存储器给出例子。然而，应当看到，本发明同样可应用于支持每单元两个以上的比特的快闪存储器器件。存储两个比特信息的单个MBC单元处在四个不同的状态中的一个状态。由于单元的状态由单元的阈值电压表示，所以MBC单元支持单元的阈值电压的四个不同的有效范围。图1B(现有技术)显示典型的、每单元两个比特的MBC单元的阈值电压分布。正如预期的，图1B具有四个峰值，每个峰值相应于一个状态。正如对于SBC，每个状态实际上是一个电压范围而不是单个电压。当读出单元的内容时，必须正确地识别在一定的电压范围内的单元的阈值电压。对于MBC快闪器件的现有技术的例子，请参阅授权给Harari的美国专利No.5,434,825，该专利在此引用以供参考。

被设计用于例如在四种状态下的MBC操作的单元典型地可用作为具有两种状态的SBC单元。例如，Conley等在美国专利No.6,426,893中公开了MBC和SBC模式在同一个器件内的使用，以及选择器件的某些部分在MBC模式下以最高密度工作，而其它部分在SBC模式下被使用，以提供更好的性能，该专利在此引用以供参考。

MBC器件提供很大的成本优势。每单元两个比特的MBC器件比起具有相似容量的SBC只需要一半的硅晶片面积。然而，使用MBC快闪有缺点。MBC存储器的平均读写时间长于SBC存储器，导致较坏的性能。另外，MBC的可靠度低于SBC。在MBC中的阈值电压范围之间的差别比起在SBC中的小得多。因此，阈值电压的扰动(例如，存储的电荷的泄漏使得阈值电压漂移或干扰工作的相邻单元)，在SBC中因为在两个状态之间的大的间隙而是不重要的，但在MBC单元中可能使得MBC单元从一个状态移动到另一个状态，导致错误的比特。最终结果是MBC单元在数据保留时间或器件对于许多次写/擦除循环的耐久性方面的较低的性能技术指标。

与SBC器件相比较，MBC器件的较低的可靠度的另一个结果是需要的纠错水平。SBC NAND快闪器件的制造商典型地建议用户应用在512字节数据的每页中能够纠正1比特错误的纠错码(ECC)。但MBC NAND快闪器件的数据表典型地建议应用在512字节数据的每页中能够纠正4比特错误的ECC。对于尺寸2048字节的页面，诸如在被称为“大的块器件”的NAND器件的情形下，建议应用按页面的512字节的每个部分施加纠错。本发明应用到所有类型的快闪器件，不管页面尺寸。在本申请中，术语“N比特ECC”是指能够纠正在512字节数据中的N比特错误的ECC方案，不管512字节是一页、小于一页、还是大于一页的尺寸。

测试快闪存储器管芯

快闪存储器管芯在被放置在产品中使用之前需要广泛的测试。这对于NAND快闪是特别正确的。对于这一点的一个原因是快闪器件可能具有不应当被使用的坏的块。块(block)是可以在单个擦除操作中被擦除的单元的最小基本块(chunk)，以及它典型地包含许多页，其中一页是在单个写操作中可被写入的单元的最小基本块。如果块不能被可靠地擦除到全1状态，或如果块的一个或多个页不能被可靠地编程，则应当通过物理地调整管芯，或把块标记为坏块，而用另一个块来替换该块，这样写入到器件的软件将能够避免使用它。

给定的快闪存储器管芯可能经受其它测试，但对于坏块的测试典型地是最费时的。这是因为对于坏块的测试典型地涉及到写入到每个页和擦除器件的每个块。写入和擦除典型地重复一次以上，以便在不同的写入数据的模式下、在不同的温度下、或在测试参数的其它变化下进行坏块测试。

在晶片分类制造阶段期间的测试

在某些情形下，快闪存储器管芯的全部测试在管芯仍旧是用来制造管芯的硅晶片的一部分时以及在晶片被分割成多个管芯之前完成。这个阶段典型地称为“晶片分类(wafer sort)”阶段。在晶片分类阶段完成它们的测试的这样的管芯典型地被称为确认好管芯(“KGD”)。当快闪存储器管芯与昂贵的第二管芯，诸如微处理器，被组装成多芯片封装(“MCP”)时，KGD快闪存储器管芯的使用是利用的。如果存储器管芯在MCP组装之前没有被全部测试，则它们的测试在存储器和微处理器被一起组装成一个器件后完成。然后如果在MCP阶段测试时发现某些存储器管芯有缺陷，则那些MCP器件必须被废弃。这不单使得存储器管芯(不管怎样都已被丢弃)损失，而且也使得昂贵的微处理器管芯和封装的成本损失。

然而，制造KGD快闪存储器管芯并不简单。在晶片分类阶段使用的测试设备是复杂和昂贵的，从而使用这样的设备用于长的测试使得测试成本很高。另外，坏块测试不能很好地适用于在芯片分类阶段对许多管芯并行地执行测试。不像其中晶片中所有的测试的管芯经历完全相同的测试序列以及测试的结果对于每个管芯是“通过/不通过”决定的典型信号时序测试，在坏块测试中每个管芯可能具有在不同的位置处的坏块，以及在测试时呈现不同的时序，所以测试设备应当分开地操控每个管芯。这使得在晶片分类阶段进行坏块测试更加复杂，以及使得测试成本更高。

一个其它的因素在晶片分类阶段进一步增加坏块测试的成本方面甚至是更重要的。许多快闪存储器制造商需要在与室温不同的温度下进行测试。这意味着晶片分类测试设备应当能够在测试的晶片保持在特定的温度的同时进行测试。这进一步增加测试设备的成本，和因此增加每个芯片的测试成本。

在制造期间在封装的器件内的快闪存储器管芯的测试

因为以上原因，大多数快闪存储器管芯不被制作为KGD。而是，快闪器件的测试被划分成两个部分。在晶片分类阶段，仅仅完成最小的测试，并且目标是识别明显地是坏的和可被立即丢弃的管芯。然后，晶片被切割成单独的管芯，每个管芯被封装成那种将被销售的器件封装。对于NAND快闪器件，这典型地是TSOP、BGA或LGA封装，即，通常在电子组件和印刷电路板(PCB)中使用的封装。其余测试，包括费时的坏块测试，在制造的以后阶段(即，在晶片分类阶段后)期间在封装的快闪器件上完成。因此，任何封装的器件被安装在测试板上(即，在器件制造设施内)，然后执行其余测试。当测试封装的器件时，不需要昂贵的探测设备，如晶片分类所需要的那种设备，这是因为快闪器件可以被方便地操控和接口，不像其中接入到晶片内的管芯是困难的晶片分类阶段。

然而，即使被封装在方便的封装中的情形下，测试NAND快闪器件的坏块是相当昂贵的任务。其原因是由于对于分开操控每个器件的需要(正如以上说明的)，应当通过使用能够同时测试仅仅有限数目的器件(典型地约100个)的昂贵的存储器测试器执行测试，以及由于每个器件的测试时间是很大的，所以是测试成本高的。这被显示为图2中的框图。

因此，参照图2，应当指出，要被测试的快闪存储器器件110A被耦合到存储器测试器106。快闪存储器器件110A包括处在快闪控制器管芯102中的快闪控制器(包括处理器104)和处在一个或多个快闪存储器管芯100中的快闪存储器(包括多个存储器单元)。因此，快闪控制器和快闪存储器处在不同的管芯中。

存储器测试器106包括处理器108。测试程序由存储器测试器106执行(在某些例子中，测试程序也被存储在存储器测试器106的非易失性存储器中)。用来测试快闪存储器管芯100(例如，快闪存储器管芯100的各个存储器单元)的测试程序由处在存储器测试器内的通用处理器108执行。在图2内，执行测试程序的处理器108用星号标记。虽然图2是仅仅显示了单个快闪存储器器件，但应当看到，典型地，多个器件(如上所述，典型地约100个)一起成批地被测试(即，基本上同时地被测试)。

通常，应当指出，MBC快闪器件的测试比起测试SBC快闪器件花费更长的时间。这对于坏块测试尤其是正确的。这是因为快闪操作，尤其是写操作，在MBC快闪器件中慢得多。坏块测试需要许多这样的操作，这是因为典型地在器件中的每页在测试期间被写入多次。随着MBC快闪中每单元的比特数越来越高，写操作变得越来越慢。所以测试SBC快闪器件比测试每单元二比特的MBC快闪器件快，后者又比测试每单元四比特的MBC快闪器件快(假设所有的器件具有相同的单元数)。随着MBC器件的使用增加，这暗示，快闪测试的成本不断增加。

所以，具有以成本高效的方式测试快闪存储器器件的系统和方法是特别有利的。具有可以方便地以成本高效的方式被测试的新颖的快闪存储器器件是特别有利的。

发明内容

上述的需要通过本发明的几个方面来满足。

按照本发明的某些实施例，现在第一次公开，惊喜地，有可能通过从测试设备卸载测试而减小快闪存储器器件测试的成本，并因此消除对于大量使用昂贵的存储器测试器的需要。具体地，这可以通过配置快闪器件的快闪控制器来执行(即，在制造的‘后晶片分类(post-wafer sort)’阶段期间)典型地由上述的存储器测试器执行的测试程序来实现。

应当指出，器件测试是制造的重要阶段，以及由本发明的某些实施例提供的方法、系统和器件对于总的器件制造和具体的器件制造的测试阶段的成本的减小是有用的。

现在第一次公开一种器件制造的方法，包括：(a)制作多个快闪存储器器件，每个快闪存储器器件包括(i)处在至少一个各个快闪存储器管芯上的各个快闪存储器和(ii)处在与该各个至少一个快闪存储器管芯分开的快闪控制器管芯上的各个快闪控制器，该各个至少一个快闪存储器管芯与各个快闪控制器管芯是与各个公共的外壳相关联的，以及(b)使得多个制作的快闪存储器器件经受测试处理，其中每个快闪存储器控制器执行至少一个测试程序，其用于测试至少一个各个快闪存储器管芯。

按照某些实施例，测试处理是海量(mass)测试处理。

按照某些实施例，快闪存储器器件经受海量测试处理，包括把多个快闪存储器器件耦合到单个测试板，和使用测试板把电功率传递到多个快闪存储器器件。

按照某些实施例，现在公开的方法还包括以下步骤：c)在测试处理后，把多个快闪存储器器件作为原始设备销售。

按照某些实施例，每个快闪存储器器件被制作为各个多芯片封装。

按照某些实施例，每个快闪存储器器件被制作为各个存储器卡。

按照某些实施例，每个快闪存储器控制器和快闪存储器被提供在公共的各个多芯片封装内。

按照某些实施例，各个快闪存储器器件的每个快闪存储器包括多个快闪存储器管芯，以及每个各个快闪控制器通过执行该至少一个测试程序而测试各个多个快闪存储器管芯。

按照某些实施例，对于每个快闪存储器器件，各个快闪控制器和各个至少一个快闪存储器管芯被提供在各个公共印刷电路板上。

按照某些实施例，对于每个快闪存储器器件，至少一个测试程序至少局部处在各个快闪控制器的非易失性存储器内。

按照某些实施例，对于每个快闪存储器器件，测试程序至少局部处在各个快闪存储器内。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序识别在各个快闪存储器中的坏块。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序实施各个快闪存储器的多数存储器单元的坏块测试。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序实施各个快闪存储器的大多数存储器单元的坏块测试。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序实施各个快闪存储器的几乎所有的存储器单元的坏块测试。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序在每单元多比特模式下测试各个快闪存储器的存储器单元。

按照某些实施例，该至少一个测试程序的执行包括：i)确定在快闪存储器工作期间纠错是否成功；以及ii)在该确定表示纠错失败的情形下，记录测试失败。

现在第一次公开一种测试系统，包括：(a)多个至少100个快闪存储器器件，每个快闪存储器器件包括处在各个至少一个快闪存储器管芯上的各个快闪存储器和处在与该各个至少一个快闪存储器管芯分开的各个快闪控制器管芯上的各个快闪控制器，该各个至少一个快闪存储器管芯与各个快闪控制器管芯是与公共的各个外壳相关联的，每个快闪存储器控制器用来执行至少一个测试程序，其用于测试各个至少一个快闪存储器管芯；以及(b)海量(mass)测试板，具有至少100个端口，被配置成把电功率提供给快闪存储器器件，这样每个端口把电功率提供给各个快闪存储器器件。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序用来实施各个快闪存储器的多数存储器单元的坏块测试。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序用来实施各个快闪存储器的大多数存储器单元的坏块测试。

按照某些实施例，由每个快闪控制器执行的至少一个测试程序用来实施各个快闪存储器的几乎所有的存储器单元的坏块测试。

按照某些实施例，系统用来基本上同时地测试至少100个的多个快闪存储器器件。

现在第一次公开一种快闪存储器器件，包括：(a)处在至少一个快闪存储器管芯上的快闪存储器；和b)处在与该至少一个快闪存储器管芯分开的快闪控制器管芯上的快闪控制器；其中：i)快闪存储器和快闪控制器是与公共的外壳相关联的，以及ii)快闪控制器被配置成执行至少一个测试程序，其用于测试该至少一个快闪存储器管芯仅仅预定的次数。

现在第一次公开一种快闪存储器器件，包括：a)处在至少一个快闪存储器管芯上的快闪存储器；和b)处在与该至少一个快闪存储器管芯分开的快闪控制器管芯上的快闪控制器；其中：i)快闪存储器和快闪控制器是与公共的外壳相关联的，以及ii)快闪控制器被配置成执行至少一个测试程序，其用于测试至少一个快闪存储器管芯和把至少某些测试结果记录在快闪存储器内。

现在第一次公开一种快闪存储器器件，包括：a)处在至少一个快闪存储器管芯上的快闪存储器；和b)处在与该至少一个快闪存储器管芯分开的快闪控制器管芯上的快闪控制器；其中：i)快闪存储器和快闪控制器是与公共的外壳相关联的，以及ii)快闪控制器被配置成实施快闪存储器的多数存储器单元的坏块测试。

从以下的详细说明和例子将明白这些和另外的实施例。

附图说明

图1A-1B提供大量存储器单元的阈值电压分布的图示(现有技术)。

图2提供用于测试快闪存储器器件的现有技术系统的框图。

图3提供按照本发明的示例性实施例的、用于测试快闪存储器器件的系统的框图。

具体实施方式

现在藉助于具体的、示例性实施例描述本发明。应当看到，本发明不限于所公开的示例性实施例。还应当看到，并不是所描述的快闪存储器器件制造的方法、用于测试快闪存储器器件的系统、和快闪存储器器件的每个特性对于实施如在所附权利要求的任一个具体项中要求的本发明都是必须的。为了完全使能本发明，描述了器件的各种单元和特性。还应当看到，在本公开内容中，在处理或方法被显示或描述的场合下，方法的步骤可以以任何次序或同时地被实施，除非从上下文看到一个步骤取决于首先执行的另一个步骤。

快闪存储器器件110和测试系统

参照图3，应当指出，本发明的实施例涉及快闪存储器器件110B的快闪存储器管芯100的测试。在测试期间，快闪存储器器件110B可相反地耦合到‘海量’测试板114(例如，以便与该板交换数据和/或接收来自该板的功率)。典型地，每个海量测试板包括‘大量’数目的端口(例如，至少100，或至少200，或至少500)，用于与多个(例如，至少100，或至少200，或至少500)快闪存储器器件110B相耦合。其中大数目的器件可以基本上同时被测试的‘海量’测试板的使用，对于提供规模的经济性和由此减小与器件制造的测试阶段有关的成本方面是有用的。

快闪存储器器件110B包括处在一个或多个快闪存储器管芯100上的快闪存储器(每个快闪存储器管芯100具有多个快闪存储器单元)，以及处在与快闪存储器管芯102分开的快闪控制器管芯102上的快闪控制器。快闪控制器例如用来从快闪单元读出数据和/或把数据写入到快闪单元。快闪控制器的其它示例性功能可包括检错和/或纠错以及提供接口(包括但不限于，NAND接口和USB接口)，通过该接口，分开的器件(例如，诸如微计算机那样的主设备)可以接入快闪存储器管芯100的存储器单元(读接入和/或写接入)。

如图3所示，快闪控制器102被显示为控制和测试单个快闪存储器管芯100。无论如何，应当指出，其中快闪控制器102被配置成测试多个快闪存储器管芯100(例如，都一起在公共的外壳112中或其上)的实施例也是本发明所设想的。

应当指出，各个快闪存储器器件110B的每个快闪存储器单元连同各个快闪控制器管芯102一起与各个“外壳”112相关的。正如这里使用的，当一个或多个管芯是与“外壳”“相关”时，每个管芯是：(a)处在外壳内，(b)处在外壳上，(c)被附接到外壳，或(d)它们的任何组合。

术语“外壳”打算包括多芯片封装的封装(即，快闪存储器管芯100和快闪控制器管芯102一起处在多芯片封装内)以及印刷电路板的板(即，其中快闪存储器管芯和快闪控制器一起处在同一个印刷电路板上)。

对于把快闪控制器和快闪存储器管芯100一起包括在公共的外壳112内有多个可能的原因，包括：

a.在许多应用中，不用控制器操作快闪器件可能是没有用的。例如，如果快闪技术具有低的可靠度，这导致高误码率。这是用于存储每单元大量比特，例如每单元四个或更多的比特的MBC快闪技术的情形。在这种情形下，把快闪器件直接连接到主机处理器是没有用的，这是因为大数目的错误将使得被主机读出的数据是无用的。而是，专用快闪控制器被连接在快闪器件与主机之间，以及控制器实施纠错码方案。控制器把主机通过使用它已使用来接合到独立的快闪器件的同一个接口所接合到的无错快闪器件输出到主机，如果它没有错误的话。这样的安排在本发明的一个发明人(Lasser)的、2006年1月6日提交的、题目为“A NAND FLASH MEMORY CONTROLLEREXPORTING A NAND INTERFACE”的美国专利申请No.11/326,336中公开，该专利申请在此引用以供参考。控制器管芯(一个或多个)和快闪存储器管芯可以被封装在一起作为MCP器件，并作为一个部件进行销售。

b.在许多情形下，通过使用某些标准接口把主机处理器接合到存储器器件更方便。例如，主机处理器可以具有内置的USB接口，以及希望通过这个接口接入快闪存储器。快闪存储器可以是在与处理器相同的板上，或它可以是在可拆卸的存储器器件，诸如USB快闪驱动(USB)(如由以色列的Kfar-Saba的M-Systems Flash Disk Pioneers提供销售的DiskOnKey)中。在这种情形下，需要USB控制器连接在主机处理器与快闪存储器管芯(一个或多个)之间。USB控制器通过使用适当的快闪接口接合到快闪器件，和通过使用USB接口接合到主机。这里USB控制器管芯和快闪存储器管芯可以被封装在一起作为MCP器件，并作为一个部件进行销售。

测试快闪存储器管芯

在快闪存储器管芯100可操作地链接到控制器102后(例如，在管芯和控制器被组装在公共的外壳112内后)，有可能用来利用控制器102的处理功率。代替由测试设备(具体地，使用现有技术存储器测试器106的处理器108)实行快闪存储器管芯的所有的测试，某些或所有的这些测试可以由处在快闪控制器管芯102上的快闪控制器实行。因此，如图3所示，被配置成执行一个或多个测试程序的快闪控制器102的处理器104被标记以星号。

可以使用快闪控制器102实行的测试的一个非限制性例子是坏块测试。这种类型的测试不需要测量模拟信号(如电流或电压)的时序，或其它复杂的任务。对于坏块测试所需要的全部就是发出用于擦除块、写入和读出数据、和然后比较得出的数据与写入的数据的命令。这是在快闪控制器中典型地发现的那种类型的甚至简单的处理器的能力范围内。例如，该比较可以通过例如快闪控制器的处理器104的ALU实行。

典型地，当在制造过程期间实行坏块测试时，大多数或全部快闪存储器单元被测试(而不是只测试代表性样本)。这有助于保证高质量快闪器件作为原始设备被装运和销售。

因此，在各种实施例中，给定的快闪存储器管芯100的多数块通过使用由快闪控制器102执行的测试程序而经受坏块测试。在某些实施例中，给定的快闪存储器管芯的大多数块(即，给定的快闪存储器管芯100的至少75％的块)或几乎所有的块(即，给定的快闪存储器管芯100的至少90％的块)或所有的块通过使用快闪控制器102进行坏块测试。

虽然描述了涉及到其中在时间上接近于快闪存储器管芯的制造进行快闪存储器测试的情形的实施例，但本发明并不限于这种情形。代替销售MCP器件或组装的存储器卡，快闪存储器制造商可以销售两个(或多个)管芯的芯片组--控制器管芯和快闪存储器管芯(一个或多个)。芯片组是打算一起被使用的一组管芯。芯片组的购买者然后把这些芯片安装在存储器卡或另一种类型的产品中。在这种情形下，快闪的测试只当组装的卡第一次被加电时在购买者的地方进行。在测试后，芯片组的购买者然后销售组装的卡作为原始设备。

海量测试板114

这样的安排(即，图3所描述的安排)的附加的优点可能是在于测试板的结构。由于快闪器件由它们的控制器单独地测试，所以不需要使用存储器测试器，并从而可以得到以下的好处：

-测试板可被设计成容纳大数目(例如，至少100，或至少200，或至少500)的器件，所有这些器件在海量测试处理中同时被测试。正如这里使用的，“海量测试处理”是对大数目(例如，至少100，或至少200，或至少500)的器件基本上同时实行的批测试处理。应当指出，海量测试处理又可以减少测试成本。

-测试板的复杂性可以减小。因此，代替接合到对于电路设计和实施方案有严格约束限制的存储器测试器，测试板114可能必须只给器件提供功率和到测试控制器的简单的接口(例如，个人计算机可被使用来控制测试板)。

制造、测试和装运快闪器件

用于在制造设施中制造处理期间测试快闪器件的、本发明的典型的实施例包括以下步骤：

a.制造具有多个快闪存储器管芯的晶片。

b.在晶片上完成晶片分类测试级。对于每个管芯仅仅完成基本的“通过/不通过”测试。失败的管芯被标记为坏的，以及从进一步处理中将其去除。

c.晶片被切割成管芯。

d.快闪存储器管芯与控制器管芯相匹配，并被组装成多芯片封装(MCP)。

e.把MCP器件安装在测试板上，测试板被放置在测试装置中，并给它们供电。测试装置可以是简单的站，诸如个人计算机(PC)。

f.在每个MCP器件内，控制器典型地从控制器内的ROM存储器开始执行代码。

g.每个控制器测试它的匹配的快闪存储器管芯(一个或多个)。被发现的坏块被记录在快闪存储器，或者在相关的块，或者在所有的坏块的中心列表中。除了坏块测试以外，也可以进行其它测试。

h.测试站读出由它的控制器报告的、对于每个器件的测试的结果。失败的器件(例如由于具有太多的坏块)被识别。通过测试的器件如按照它们的技术指标所要求的那样标记它们的坏块。例如，每个坏块可以通过把它的第一页的某些字节写为“0”而被标记出。

应当指出，由控制器102测试快闪存储器管芯100并不限于测试坏块-而是可以实行任何测试(例如，不需要专门设备的和可以容易地在控制器的处理器中被实施的测试)，从而节省附加测试成本。

在某些实施例中，在制造设施中测试后，快闪存储器器件110可以作为‘原始设备’被装运和销售。这个原始设备包括该一个或多个快闪存储器管芯100，其在公共的外壳112内被可操作地链接到被使用来执行快闪存储器管芯100的测试程序的快闪控制器120。因此，在某些实施例中，在从制造设施装运之前，如上所述，在器件中实行坏块的全面测试可能是重要的。‘原始设备’是指从未被分发到‘最终用户’的电子产品。因此，正如这里使用的，‘原始设备’是指其中‘用户数据’(即，在测试快闪器件和/或配置快闪器件(即，把软件‘预装载’到快闪器件)的情况中，与被写入到快闪存储器单元中的数据不同的数据)从未被写入的设备。

用于测试快闪存储器管芯100的存储器单元的计算机可读代码的存 储

应当指出，由快闪控制器102执行的测试程序可被存储在任何非易失性存储器、易失性存储器、和/或它们的组合。因此，在一个例子中，测试程序被存储在控制器102内的ROM中。按照另一个例子，有可能把测试程序存储在快闪器件中和接通电源时使得控制器把测试程序装载到它的RAM中，然后执行它。在这样的情形下，测试程序在晶片分类阶段结束时被写入到快闪存储器。

在某些实施例中，希望快闪存储器器件110被配置成使得控制器102每次在器件接通电源时不进行测试，而只在第一次接通电源时才进行测试。这对于其中测试程序包括实施‘全面’或‘大量的’坏块测试(即，快闪存储器管芯100的至少多数快闪存储器单元)的指令的情形是特别希望的。为此，在某些实施例中，器件110被配置成使得一旦控制器102完成测试，控制器102就在快闪存储器中(即，在快闪存储器管芯100的一个或多个存储器单元中)设置标志，其表示特定的测试阶段已完成。在器件接通电源后，控制器102可以检验这个标志(例如，控制器102在器件接通电源后总是检验这个标志)，以及仅仅在标志没有被设置时才运行该测试程序。

由本发明的某些实施例提供的方法节省快闪存储器测试的成本，这是因为不像现有技术方法，诸如坏块测试那样的费时的测试可以通过使用简单的和便宜的设备实行。即使当快闪器件失败时我们损失其伴随的控制器与封装的成本，测试成本的节省仍多于对这种损失的补偿。

ECC的使用

在许多器件中，处在快闪控制器102管芯上的快闪控制器包括ECC。因此，在某些实施例中，ECC也可以在测试期间被使用。例如，ECC可以在测试时被使用，以及如果ECC报告校正数据失败，则测试程序报告测试失败。在许多实施例中，这可以避免比较数据的每个比特与它的“真实”值的需要。因此，按照这些实施例，有可能询问ECC电路得到“是/否”结果，而不引起与比较数据比特有关的时间损失。

因此，在一个例子中，可以决定在一页中发生两个误比特不应当被当作该页的失败，这是因为ECC在使用时能够纠正两个错误。在现有技术测试设备中实施这样的准则是麻烦的和昂贵的。当通过使用控制器运行测试时，这变为非常简单的-可以让控制器102校正它从闪存读出的数据，以及仅仅在控制器102无法纠正错误时，才报告失败。

附加讨论

在某些实施例中，在快闪存储器器件使用SBC和MBC模式以及应当测试这两个模式的场合下，可以在测试阶段之间区分开SBC和MBC测试。因此，按照某些示例，在晶片分类阶段快闪单元的测试包括在作为快速操作的SBC模式下测试单元。在MBC模式下测试快闪单元，这是相当长的操作，被部署到MCP阶段。当然，这种划分的其它变例也是可能的-例如，在晶片分类阶段作出MBC测试的小的样本，以及在MCP阶段实行大量MBC测试。

应当指出，本发明不限于MCP器件。使得控制器与快闪存储器相联系和使用控制器来执行快闪存储器的测试的任何方法被包括在本发明的范围内。例如，当制造诸如SecureDigital(“SD”)或MultiMediaCards(“MMC”)那样的存储器卡时，快闪存储器器件(一个或多个)和控制器被安装在小的卡上。部件可以是封装的管芯或裸露的管芯。在这种情形下，卡取代MCP的位置，并用作为公共的‘外壳’112-当卡被接通电源时，控制器执行如上所述的快闪测试程序。

虽然明确地提到NAND型浮动栅快闪存储器器件，但本发明涉及到任何其它快闪存储器技术，诸如NOR型浮动栅快闪存储器或不使用浮动栅的NROM型快闪存储器。

在本申请的说明书和权利要求中，每个动词“包括”、“包含”和“具有”以及它们的派生物被使用来表示动词的对象不一定必须是动词的对象的成员、部件、单元或部分的完全列表。

这里引述的所有的参考文献整体地在此引用以供参考。参考文献的引述不构成参考文献是现有技术的认可。

冠词“一个(a或an)”在这里被使用来指一个或一个以上(即，至少一个)的该冠词的语法宾语。例如，“一个单元”是指一个单元或一个以上的单元。

术语“包括”在这里被使用来指词组“包括但不限于”，并且被使用来可以与词组“包括但不限于”交换。

术语“或”在这里被使用来指术语“和/或”，和被使用来可以与术语“和/或”交换，除非上下文明显地表示其它意思。

术语“诸如”在这里被使用来指词组“诸如但不限于”，和被使用来可以与词组“诸如但不限于”交换。

本发明通过使用本发明的实施例的详细说明被描述，这些实施例作为例子被提供，以及不打算限制本发明的范围。所描述的实施例包括不同的特性，不是所有的这些特性在本发明的所有的实施例中都是需要的。本发明的某些实施例仅仅利用某些特性或特性的可能的组合。所描述的本发明的实施例的变例和包括在描述的实施例中指出的特性的不同的组合的本发明的实施例是本领域技术人员将会设想到的。

Claims (25)

1.一种器件制造的方法，包括：

a)制作多个快闪存储器器件，每个所述快闪存储器器件包括：

(i)处在至少一个各个快闪存储器管芯上的各个快闪存储器，以及

(ii)处在与所述各个至少一个快闪存储器管芯分开的快闪控制器管芯上的各个快闪控制器，所述各个至少一个快闪存储器管芯与所述各个快闪控制器管芯与各个公共的外壳相关联，

b)使得所述多个制作的快闪存储器器件经受测试处理，其中每个所述快闪存储器控制器执行至少一个用于测试至少一个各个所述快闪存储器管芯的测试程序。

2.权利要求1的方法，其中所述测试处理是海量测试处理。

3.权利要求2的方法，其中所述使得所述快闪存储器器件经受所述海量测试处理包括：把所述多个快闪存储器器件耦合到单个测试板，和使用所述测试板把电功率传递到所述多个快闪存储器器件。

4.权利要求1的方法，还包括：

c)在所述测试处理之后，把所述多个快闪存储器器件作为原始设备销售。

5.权利要求4的方法，其中每个所述快闪存储器器件被制作为各个多芯片封装。

6.权利要求4的方法，其中每个所述快闪存储器器件被制作为各个存储器卡。

7.权利要求1的方法，其中每个所述快闪存储器控制器和快闪存储器被提供在公共的各个多芯片封装内。

8.权利要求1的方法，其中各个所述快闪存储器器件的每个所述快闪存储器包括多个快闪存储器管芯，以及每个各个所述快闪控制器通过执行所述至少一个测试程序而测试各个所述多个快闪存储器管芯。

9.权利要求1的方法，其中对于每个所述快闪存储器器件，各个所述快闪控制器和各个所述至少一个快闪存储器管芯被提供在各个公共的印刷电路板上。

10.权利要求1的方法，其中对于每个所述快闪存储器器件，至少一个所述测试程序至少部分地处在各个所述快闪控制器的非易失性存储器内。

11.权利要求1的方法，其中对于每个所述快闪存储器器件，所述测试程序至少部分地处在所述各个快闪存储器内。

12.权利要求1的方法，其中由每个所述快闪控制器执行的至少一个所述测试程序识别在所述各个快闪存储器中的坏块。

13.权利要求1的方法，其中由每个所述快闪控制器执行的至少一个所述测试程序实施各个所述快闪存储器的多数存储器单元的坏块测试。

14.权利要求1的方法，其中由每个所述快闪控制器执行的至少一个所述测试程序实施各个所述快闪存储器的大多数存储器单元的坏块测试。

15.权利要求1的方法，其中由每个所述快闪控制器执行的至少一个所述测试程序实施各个所述快闪存储器的几乎所有存储器单元的坏块测试。

16.权利要求1的方法，其中由每个所述快闪控制器执行的至少一个所述测试程序在每单元多比特模式下测试各个所述快闪存储器的存储器单元。

17.权利要求1的方法，其中所述至少一个测试程序的所述执行包括：

i)确定在快闪存储器工作期间纠错是否成功；以及

ii)在所述确定表示纠错失败的情形下，记录测试失败。

18.一种测试系统，包括：

a)多个至少100个快闪存储器器件，每个所述快闪存储器器件包括：处在各个至少一个快闪存储器管芯上的各个快闪存储器和处在与所述各个至少一个快闪存储器管芯分开的各个快闪控制器管芯上的各个快闪控制器，所述各个至少一个快闪存储器管芯与所述各个快闪控制器管芯与公共的各个外壳相关联，每个所述快闪存储器控制器用来执行至少一个用于测试各个至少一个所述快闪存储器管芯的测试程序；以及

b)海量测试板，具有至少100个端口，所述海量测试板被配置成把电功率提供给所述快闪存储器器件，以便每个所述端口把电功率提供给各个所述快闪存储器器件。

19.权利要求18的系统，其中由每个所述快闪控制器执行的至少一个所述测试程序用来实施各个所述快闪存储器的多数存储器单元的坏块测试。

20.权利要求18的系统，其中由每个所述快闪控制器执行的至少一个所述测试程序用来实施各个所述快闪存储器的大多数存储器单元的坏块测试。

21.权利要求18的系统，其中由每个所述快闪控制器执行的至少一个所述测试程序用来实施各个所述快闪存储器的几乎所有存储器单元的坏块测试。

22.权利要求18的系统，其中系统用来基本上同时地测试所述多个至少100个快闪存储器器件。

23.一种快闪存储器器件，包括：

a)处在至少一个快闪存储器管芯上的快闪存储器；和

b)处在与所述至少一个快闪存储器管芯分开的快闪控制器管芯上的快闪控制器，其中：

i)所述快闪存储器和所述快闪控制器与公共的外壳相关联，以及

ii)所述快闪控制器被配置成执行至少一个用于测试所述至少一个所述快闪存储器管芯仅仅预定次数的测试程序。

24.一种快闪存储器器件，包括：

a)处在至少一个快闪存储器管芯上的快闪存储器；和

b)处在与所述至少一个快闪存储器管芯分开的快闪控制器管芯上的快闪控制器，其中：

i)所述快闪存储器和所述快闪控制器与公共的外壳相关联，以及

ii)所述快闪控制器被配置成执行至少一个用于测试至少一个所述快闪存储器管芯和把至少某些测试结果记录在所述快闪存储器内的测试程序。

25.一种快闪存储器器件，包括：

a)处在至少一个快闪存储器管芯上的快闪存储器；和

b)处在与所述至少一个快闪存储器管芯分开的快闪控制器管芯上的快闪控制器，其中：

i)所述快闪存储器和所述快闪控制器与公共的外壳相关联，以及

ii)所述快闪控制器被配置成实施所述快闪存储器的多数存储器单元的坏块测试。

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