TWI581272B - 臨限電壓分析 - Google Patents

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Description

臨限電壓分析
本發明大體而言係關於半導體記憶體器件及方法，且更特定而言，係關於用於臨限電壓(Vt)分析之裝置及方法。
通常提供記憶體器件作為電腦或其他電子器件中之內部半導體積體電路及/或外部可抽換式器件。存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變隨機存取記憶體(PCRAM)及/或快閃記憶體，等等。
快閃記憶體器件可用作用於各種各樣之電子應用之非揮發性記憶體。快閃記憶體器件通常使用允許高記憶體密度、高可靠性及/或低電力消耗之一單電晶體記憶體單元。快閃記憶體之使用包含用於固態磁碟機(SSD)、個人電腦、個人數位助理(PDA)、數位相機、行動電話、便攜式音樂播放器(例如，MP3播放器)及/或電影播放器以及其他電子器件之記憶體。
兩種常見類型之快閃記憶體陣列架構係「NAND」及「NOR」架構，如此稱謂乃因每一者之基本記憶體單元組態所配置之邏輯形式。一NAND陣列架構將其記憶體單元陣列配置成一矩陣，以使得該陣列之一「列」中之每一記憶體單元之控制閘極耦合至(且在一些情形中形成)一存取線，該存取線在此項技術中通常稱為一「字線」。然而， 每一記憶體單元並不藉由其汲極直接耦合至一感測線(其在此項技術中通常被稱作一「資料線」或一「位元線」)。實際上，該陣列之記憶體單元在一共用源極與一感測線之間以源極至汲極形式串聯耦合在一起，其中共同耦合至一特定感測線之記憶體單元在此項技術中通常被稱作一「行」或一「串」。
一NAND陣列架構中之記憶體單元可經程式化至一標定(例如，所期望)程式狀態。舉例而言，可將電荷置於一記憶體單元之一電荷儲存結構(例如，一浮動閘極或電荷陷獲)上或自該電荷儲存結構移除電荷，以將記憶體單元置於一定數目個程式狀態之一者中。舉例而言，一單位階單元(SLC)可經程式化至兩個程式狀態中之一者，例如一個位元，以便表示由記憶體單元儲存之一個二進位資料值，例如「1」或「0」。
某些NAND記憶體單元可經程式化至兩個以上程式狀態中之一標定者。此類記憶體單元可被稱作多狀態記憶體單元、多元單元或多位階單元(MLC)。MLC可提供較高密度記憶體，而不增加記憶體單元之數目，此乃因每一記憶體單元可表示一個以上位元。使用四個程式狀態(例如，11、01、00及10)之一MLC可在一浮動閘極中使用四個電荷量，使得該狀態可由四個電壓位準中之一者表示，以便MLC可儲存兩個位元之資料。一般而言，每記憶體單元之N個位元可使用2N個電壓位準表示。較新器件可期望使用八個或八個以上電壓位準。每記憶體單元使用一高數目個位元允許生產具有高資料密度之快閃器件，且因此減少每快閃器件之總成本。一SLC之讀取操作使用介於「0」與「1」電壓位準(例如，程式狀態)之間的一個Vt位準。然而，具有四個狀態之一MLC之讀取操作使用三個Vt位準，具有八個狀態之一MLC使用七個Vt位準，且每記憶體單元儲存由2N個狀態表示之N個位元之一記憶體單元針對讀取操作使用2N-1個Vt位準。
包含一大數目個記憶體單元(其中每記憶體單元具有多個位元)之一NAND陣列架構可期望基於結構性變化具有用於每一程式狀態之一實際Vt位準範圍。用於每一程式狀態之實際Vt位準範圍可由記憶體單元製造及/或程式化之隨機變化引起，造成在重新程式化一記憶體單元之前抹除該記憶體單元，此可固有地擴大由每一記憶體單元針對每一程式狀態儲存之一電壓位準範圍，等等。隨著NAND技術之複雜性、小型化等以及每記憶體單元經程式化之位元之數目持續增加，NAND記憶體單元之可靠性及/或耐久性可日益減小，此至少部分地係由於用於程式狀態之實際Vt相對於經預程式化參考(例如，感測及/或讀取電壓)之變化性。
100‧‧‧計算系統
102‧‧‧主機
104‧‧‧記憶體系統
106‧‧‧實體主機介面
108‧‧‧控制器/指示符
110‧‧‧分析
112-1、…、112-N‧‧‧指示符/記憶體器件
114‧‧‧記憶體陣列/陣列/指示符/非揮發性記憶體陣列
115‧‧‧控制電路/指示符
116‧‧‧感測電路/指示符
117‧‧‧記憶體/靜態隨機存取記憶體/指示符
220‧‧‧陣列/非揮發性記憶體陣列/記憶體陣列/ 指示符
221-1、…、221-N‧‧‧字線
222-1、…、222-M‧‧‧位元線/區域位元線
223‧‧‧源極選擇線
224-1、…、224-M‧‧‧NAND串
225-1、…、225-N‧‧‧非揮發性記憶體單元/記憶體單元
226‧‧‧場效應電晶體/源極選擇閘極
227‧‧‧汲極選擇線
228‧‧‧汲極選擇閘極/場效應電晶體
230-1‧‧‧汲極觸點
233‧‧‧共同源極/共同源極線
235-1、…、235-M‧‧‧緩衝器
335‧‧‧緩衝器
337‧‧‧感測放大器/元件/指示符
339‧‧‧鎖存器/元件
340‧‧‧放電指示符/元件/指示符
341‧‧‧放電旗標/元件/指示符
342‧‧‧預期狀態指示符/元件/指示符
343‧‧‧每狀態位元計數/元件/指示符
450‧‧‧圖式
451‧‧‧電壓分佈/程式狀態
452‧‧‧電壓分佈/程式狀態
453‧‧‧電壓分佈/程式狀態
454‧‧‧電壓分佈/程式狀態
455‧‧‧接地狀態電壓/指示符
456‧‧‧第一預程式化參考電壓/指示符
457‧‧‧第二預程式化參考電壓/指示符
458‧‧‧第三預程式化參考電壓/指示符
459‧‧‧第四預程式化參考電壓/指示符
551‧‧‧第一欄/欄/指示符
552‧‧‧第二欄
553‧‧‧第三欄
554‧‧‧第四欄
560‧‧‧資料
561‧‧‧區塊
562‧‧‧頁
563‧‧‧數位轉類比轉換
圖1係根據本發明之一或多項實施例之呈包含至少一個記憶體系統之一計算系統形式之一裝置之一功能方塊圖。
圖2係根據本發明之一或多項實施例之呈一非揮發性記憶體陣列形式之一裝置之一部分的一示意圖。
圖3係根據本發明之一或多項實施例之與執行Vt分析相關聯之一緩衝器之一功能性方塊圖。
圖4係圖解說明根據本發明之一或多項實施例之對應於與經程式化記憶體單元相關聯之程式狀態之數個Vt分佈之一圖式。
圖5A至圖5C圖解說明根據本發明之一或多項實施例之儲存於記憶體中之表示在一感測電壓範圍下之記憶體單元放電之資料。
圖6係圖解說明根據本發明之一或多項實施例之用於Vt分析之一程序之一功能性方塊圖。
本發明包含用於Vt分析(例如，用於記憶體單元之Vt之收集、判定、校正等)之裝置及方法。用於Vt分析之一或多個裝置包含一記憶 體單元陣列、控制電路，該控制電路經組態以將一範圍(例如，系列)之所儲存感測電壓施加至耦合至該陣列記憶體單元之一選定存取線(例如，字線)，例如此施加係在儲存該範圍之所儲存感測電壓之後。該一或多個裝置包含感測電路，該感測電路經組態以感測在數個記憶體單元中之每一者開始導通時可能由施加該所儲存感測電壓範圍中之每一電壓引起之該數個記憶體單元中之每一者之一放電，其中該裝置經組態以儲存用於該數個記憶體單元中之每一者之一放電指示符，該放電指示符指示所儲存感測電壓範圍中之一較低電壓，例如在該等記憶體單元中之每一者開始導通時之一最低電壓。
在本發明之以下詳細說明中，參考形成本文一部分且其中以圖解說明方式展示可如何實踐本發明之一或多項實施例之附圖。充分詳細地闡述此等實施例旨在使熟習此項技術者能夠實踐本發明之實施例，且應理解可利用其他實施例，且可在不背離本發明之範疇之情況下做出程序、電及/或結構性改變。
如本文中所使用，標識符「N」及「M」(尤其關於圖式中之元件符號)指示如此標識之數個特定特徵可與本發明之一或多項實施例包含在一起。另外，如本文中所使用，「數個」某物可指代一或多個此種事物。舉例而言，數個記憶體器件可係指一個或多個記憶體器件。
本文中之圖遵循以下之一編號慣例：其中第一個數字對應於圖式圖編號，且其餘數字識別圖式中之一元件或組件。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言，在圖1中111可指代元件「11」，且在圖2中可將一類似元件指代為211。如將瞭解，可添加、交換及/或消除本文中之各項實施例中所展示之元件以便提供本發明之數個額外實施例。另外，如將瞭解，圖式中所提供之元件之比例及/或相對標度意欲圖解說明本發明之實施例且不應被視為具一限制意義。
圖1係根據本發明之一或多項實施例之呈包含至少一個記憶體系統104之一計算系統100之形式之一裝置之一功能方塊圖。記憶體系統104可係例如一固態磁碟機(SSD)。在於圖1中所圖解說明之實施例中，記憶體系統104包含一實體主機介面106、數個記憶體器件112-1、…、112-N(例如，固態記憶體器件)，以及耦合至實體主機介面106及記憶體器件112-1、…、112-N之一控制器108(例如，一SSD控制器)。
實體主機介面106可用以在記憶體系統104與另一器件(諸如，一主機102)之間傳達資訊。主機102可包含一記憶體存取器件(例如，一處理器)。熟習此項技術者將瞭解「一處理器」可意指數個處理器，諸如一並行處理系統、數個協同處理器等。實例性主機可包含膝上型電腦、個人電腦、數位相機、數位記錄及回放器件、行動電話、PDA、記憶體讀卡器、介面集線器及諸如此類者。
實體主機介面106可呈一標準化實體介面形式。舉例而言，當記憶體系統104用於計算系統100中之資訊儲存時，實體主機介面106可係一串列進階技術附接(SATA)實體介面、一高速周邊組件互連(PCIe)實體介面或一通用串列匯流排(USB)實體介面以及其他連接器及/或介面。然而，一般而言，實體主機介面106可提供一介面以用於在記憶體系統104與具有用於實體主機介面106之相容接受器之一主機(例如，主機102)之間傳遞控制、位址、資訊(例如，資料)及/或其他信號。
舉例而言，控制器108可包含控制電路及/或韌體。控制器108可操作地耦合至與記憶體器件112-1、...、112-N中之一或多者相同之實體器件(例如，一晶粒)或包含於該實體器件上。舉例而言，控制器108可係可操作地耦合至包含實體主機介面106及記憶體器件112-1、...、112-N之一印刷電路板之一特殊應用積體電路(ASIC)。另一選 擇係，控制器108可包含於通信耦合至包含記憶體器件112-1、...、112-N中之一或多者之實體器件(例如，晶粒)之一單獨實體器件上。
控制器108可與記憶體器件112-1、...、112-N通信，以指導操作以感測(例如，讀取)、程式化(例如，寫入)及/或抹除資訊，以及其他操作。控制器108可具有可係數個積體電路及/或離散組件之電路。在數項實施例中，控制器108中之電路可包含用於控制跨記憶體器件112-1、...、112-N之存取之控制電路及/或用於在主機102與記憶體系統104之間提供一轉譯層之電路。控制器108可包含分析110電路及/或程式化以用於分析及/或實施用於記憶體單元之Vt之收集、判定、校正等，及/或以判定記憶體單元之一程式狀態，如本文中所闡述。在一或多項實施例中，可由於由一製造商及/或銷售商相關聯之測試器及/或一服務中測試器提供(例如，由一自動測試程式及/或由一人類操作者提供，以及其他可能性)之透過主機102之輸入而執行此分析。
記憶體器件112-1、...、112-N可包含例如數個非揮發性記憶體陣列114，例如非揮發性記憶體單元陣列。例如，記憶體器件112-1、...、112-N可包含記憶體單元陣列，諸如在圖2中闡述之陣列220，其可根據本文中所闡述之實施例進行操作。如將瞭解，記憶體器件112-1、...、112-N之記憶體陣列114中之記憶體單元可處於一NAND架構、一NOR架構或某一其他記憶體陣列架構中。
如本文中所闡述，一或多個記憶體器件112-1、...、112-N可形成於相同晶粒上。一特定記憶體器件(例如，記憶體器件112-1)可包含形成於晶粒上之一或多個記憶體單元陣列114。在一或多項實施例中，如本文中進一步闡述，相同晶粒可包含控制電路115、感測電路116及/或記憶體117以儲存用於控制電路115及/或感測電路116之操作之指令，及/或儲存自該操作獲得之結果(例如，資料)。舉例而言，記憶體117可係靜態隨機存取記憶體(SRAM)，其與動態RAM(DRAM)相比可 具有數個優點。SRAM相對於DRAM之此類優點可例如包含提供較短存取時間，在存取之間不暫停以提供較短循環時間，及/或不具有對記憶體之一再新要求。
記憶體器件112-1、...、112-N之記憶體陣列114可包含可組成群組之數個記憶體單元。如本文中使用，一群組可包含數個記憶體單元(諸如，形成於一晶粒上或中之記憶體單元)、數個整體陣列、一頁、一區塊、一平面及/或其他群組之記憶體單元。舉例而言，某些記憶體陣列可包含構成一記憶體單元區塊之數個記憶體單元頁。數個區塊可包含於一記憶體單元平面中。數個記憶體單元平面可包含於一晶粒中。作為一實例，一128GB記憶體器件可包含每頁4320個位元組之資訊、每區塊256個頁、每平面2048個區塊及每記憶體器件16個平面。
圖1中所圖解說明之實施例可包含未圖解說明之額外電路以便不模糊本發明之實施例。舉例而言，記憶體器件112-1、...、112-N可包含位址電路以鎖存透過I/O電路經由I/O連接器提供之位址信號。一列解碼器及一行解碼器可接收及解碼位址信號，以存取記憶體陣列114。將瞭解位址輸入連接器之數目可取決於記憶體器件112-1、...、112-N及/或記憶體陣列114之密度及/或架構。
圖2係根據本發明之一或多項實施例之呈一非揮發性記憶體陣列220形式之一裝置之一部分的一示意圖。圖2之實施例圖解說明一NAND架構非揮發性記憶體陣列。然而，本文所闡述之實施例並不限於此實例。如圖2中所展示，非揮發性記憶體陣列220包含存取線(例如，字線221-1、...、221-N)，以及相交感測線(例如，區域位元線222-1、222-2、222-3、...、222-M)。為了便於在數位環境下尋址，字線221-1、...、221-N之數目及區域位元線222-1、...、222-M之數目可為2之某一次冪(例如，256個字線乘4,096個位元線)。
記憶體陣列220包含NAND串224-1、224-2、224-3、...、224-M。每一NAND串包含非揮發性記憶體單元225-1、…、225-N，其中非揮發性記憶體單元225-1、…、225-N各自通信耦合至例如選自字線221-1、...、221-N之一各別存取線。每一NAND串及其組成記憶體單元亦與例如選自區域位元線222-1、...、222-M之一各別感測線相關聯。每一NAND串224-1、...、224-M之記憶體單元225-1、…、225-N在一源極選擇閘極(SGS)(例如，一場效應電晶體(FET)226)與一汲極選擇閘極(SGD)(例如，FET 228)之間以源極至汲極形式串聯連接。每一源極選擇閘極226經組態以回應於源極選擇線223上之一信號而將一各別NAND串選擇性地耦合至一共同源極233，而每一汲極選擇閘極228經組態以回應於汲極選擇線227上之一信號而將一各別NAND串選擇性地耦合至一各別位元線。
如在圖2中所圖解說明之實施例中所展示，源極選擇閘極226之一源極連接至一共同源極線233。源極選擇閘極226之汲極連接至對應NAND串224-1之記憶體單元225-1之源極。汲極選擇閘極228之汲極在汲極觸點230-1處連接至對應NAND串224-1之位元線222-1。汲極選擇閘極228之源極連接至對應NAND串224-1之最後記憶體單元225-N(例如，一浮動閘極電晶體)之汲極。
在一或多項實施例中，非揮發性記憶體單元225-1、...、225-N之構造包含一源極、一汲極、一浮動閘極或其他電荷儲存結構及，以及一控制閘極。記憶體單元225-1、...、225-N具有耦合至一字線221-1、...、221-N之其控制閘極。一NOR陣列架構將係類似地佈置，除記憶體單元串將係並聯耦合於該等選擇閘極之間以外。
包含選自分別耦合至選自221-1、...、221-N之一選定字線之例如225-1、...、225-N者之記憶體單元子集可一起作為一群組而被程式化及/或感測(例如，讀取)。一起經程式化及/或感測之數個記憶體單元 可對應於一資料頁。一程式化操作(例如，一寫入操作)可包含將數個程式化脈衝(例如，16V至20V)施加至一選定字線，以將耦合至該選定字線之選定記憶體單元之Vt增加至對應於一標定程式化狀態之一所要程式化電壓位準。
如本文中所闡述，例如使用一軟資料選通之一感測操作(諸如，一讀取及/或一Vt分析操作)可包含感測耦合至一選定記憶體單元之一感測線(例如，一位元線)上之一電壓及/或電流改變(例如，放電)，以便判定選定記憶體單元之程式狀態及/或Vt。感測操作可包含預充電一位元線，並在一選定記憶體單元開始導通時感測放電。
進行感測以判定選定記憶體單元之程式狀態及/或Vt可包含將數個感測電壓(例如，讀取電壓)提供至一選定字線，同時將數個電壓(例如，讀取通過電壓)提供至耦合至該串之未選定記憶體單元之字線以足以將該等未選定記憶體單元放置於一導通狀態中而不管未選定記憶體單元之Vt如何。可感測對應於正被讀取及/或驗證之選定記憶體單元之位元線，以判定該選定記憶體單元是否回應於施加至該選定字線之特定感測電壓而導通。
舉例而言，可依據位元線電流達至與一特定程式狀態相關聯之一特定參考電流所處之字線電壓判定一選定記憶體單元之程式狀態。相比之下，為判定一選定記憶體單元(例如，記憶體單元225-1)之Vt，對應字線(例如，字線221-1)可具有所施加之一感測電壓範圍，使得字線例如以小電壓差增量自一低電壓(例如0伏特(V))步進至一相對高電壓(例如，6V)。舉例而言，0V至6V之範圍可涉及120個步階，其中每一步階增加50毫伏特(mV)。對應位元線(例如，位元線222-1)處之感測輸出自「0」改變為「1」(例如，放電)所處之電壓對應於選定記憶體單元之Vt。
在本發明之一或多項實施例中，特定而言對於一選定MLC，比 較所判定Vt與該記憶體單元之一預計程式狀態可係有用的。如此，如關於圖3進一步闡述，數個緩衝器235-1、235-2、235-3、…、235-M各自可耦合至充當一感測線之一各別區域位元線222-1、…、222-M。每一緩衝器可包含例如儲存於晶粒上之一SRAM及/或另一記憶體器件中之指令及/或記憶體，以達成如本文中所闡述之Vt分析。
圖3係根據本發明之一或多項實施例之與執行Vt分析相關聯之例如對應於圖2中展示之緩衝器235-1之一緩衝器335之一功能性方塊圖。可藉由感測記憶體單元之電荷儲存結構(例如，浮動資料)上之所儲存電荷而判定一記憶體單元之一狀態。然而，(例如，讀取干擾、程式干擾、抹除及/或電荷損失(例如，電荷洩漏))之數個機構可致使記憶體單元之所儲存電荷改變。由於所儲存電荷之改變，可在感測記憶體單元之狀態時發生一誤差。舉例而言，當一預程式化參考電壓施加至記憶體單元時，可感測到該記憶體單元處於目標狀態之外的一狀態中(例如，不同於該記憶體單元意欲被程式化至狀態之一狀態)。如本文中所闡述，可藉由誤差校正碼(ECC)方案(諸如，一低密度同位檢查(LDPC)ECC方案)校正此類誤差，該等ECC方案可利用與記憶體單元之資料狀態相關聯之軟資料校正誤差。此類誤差之減少及其校正可起因於基於更適用於感測一選定記憶體單元之數個程式狀態之數個Vt之判定對一特定記憶體單元之一Vt之調整。舉例而言，一ECC引擎可使用Vt資訊微調軟資料，且可利用內部ECC參數來針對給定讀取情景進行最佳化。
在某些實例中，軟資料可藉由以下而獲得：施加包含與一預程式化參考電壓重疊(例如，實質上以該預程式化參考電壓為中心)之一感測電壓範圍之一軟資料選通，使得對應於記憶體單元之字線例如以小電壓差增量自低於預程式化參考電壓之一電壓步進至高於預程式化參考電壓之一電壓。
在某些實例中，0V至6V之一總範圍可涉及120個步階，其中每一步階增加50mV。此等範圍之感測電壓可透過以下步驟而施加至一適當字線：例如由圖1中圖解說明之控制電路115執行儲存於與例如圖1中圖解說明之陣列114之陣列相同之例如圖1中圖解說明之記憶體器件112-1之晶粒上之指令。舉例而言，數個感測電壓範圍可儲存於晶粒上之數個SRAM中，例如圖1中圖解說明之SRAM 117，以用於例如在經由控制器108進行指示時經由控制電路115將一或多個範圍之感測電壓自動施加至陣列114之選定字線。
下文結合圖2中展示之235-1、…、235-M處之緩衝器及/或圖3中展示之緩衝器335進一步闡述圖1中圖解說明之感測電路116之一實例。例如，在數項實施例中，緩衝器335可包含一感測放大器337(感測放大器)及數個其他組件，其可用以對晶粒(例如，對與一對應感測線(例如，一區域位元線)相關聯之資料)執行邏輯操作。如此，資料儲存、收集、更新、交換及/或比較功能除了藉由例如由與一控制器108、一主機102及/或位於其他處之其他處理電路相關聯之數個處理器處理緩衝器335外部之資源而執行之外及/或另外，亦可藉由執行儲存於緩衝器335中之指令而執行。
緩衝器335中之感測放大器337可耦合至至少一個對應區域位元線，其對應於一特定行之記憶體單元。感測放大器337可進行操作以判定儲存於一選定記憶體單元中之一程式狀態，例如一邏輯資料值。實施例並不限於一給定感測放大器架構或類型。例如，根據本文中所闡述之數項實施例之感測電路可包含電流模式感測放大器及/或單端型感測放大器，例如耦合至一個感測線之感測放大器，等等。如本文中所闡述，一感測放大器可放大與由一選定記憶體單元之放電致使之導通相關聯之一信號，從而例如感測耦合至一選定記憶體單元之一位元線上之一電壓及/或電流改變，以便在該選定記憶體單元開始導通 時藉由感測來判定選定記憶體單元之程式狀態及/或Vt。在一或多項實施例中，感測放大器337亦可用作一放大器以在一標準讀取操作期間感測選定記憶體單元之導通。
緩衝器335可包含數個鎖存器339。鎖存器339可與例如位址電路聯合操作，以鎖存經由一I/O匯流排(例如，一資料匯流排)透過I/0O路提供之位址信號。例如一列解碼器及一行解碼器可接收及解碼該等位址信號，以存取一記憶體單元陣列，例如在圖1中之114處之及/或圖2中之220處所展示。可藉由使用例如包含感測放大器337之感測電路116感測感測線上之電壓及/或電流改變而自該陣列讀取資料。感測電路116可讀取來自該陣列之一資料頁(例如，一資料列)，且將該資料頁鎖存於一特定鎖存器中。
緩衝器335可包含用於放電旗標340及/或放電指示符341之收集、更新、交換及/或比較之指令及/或記憶體，如關於圖6進一步闡述。可由感測每一選定記憶體單元在所施加之感測電壓範圍中之哪個特定電壓下開始執行之感測放大器337來判定用於該選定記憶體單元之放電旗標340及/或放電指示符341。
在感測電壓範圍中之一特定電壓下放電之一選定記憶體單元亦可期望在較高感測電壓下放電。舉例而言，用於每一選定記憶體單元之一放電旗標可係指派給該記憶體單元之一旗標，例如用於經判定在當前感測電壓及/或任何較低感測電壓下不放電之一記憶體單元之「0」，以及用於已經判定在當前感測電壓及/或任何較低感測電壓下放電之一記憶體單元之「1」。如此，對於在所施加之感測電壓範圍中之較低電壓下不放電之一記憶體單元，例如具有0之一放電旗標值，感測放大器337可在選定記憶體單元放電所處之一電壓(例如，一最低電壓)下輸出1之一放電旗標值，否則針對感測到未放電所處之電壓輸出0之一放電旗標值。記憶體及/或用於選定記憶體單元之一放電旗標 可回應於指示其在特定感測電壓下放電之來自感測放大器337之輸出而經更新為1之一值。用於每一選定記憶體單元之一放電旗標值可作為放電旗標340儲存於緩衝器335中。
對如儲存於放電旗標340中之此類放電旗標之分析可不足以判定將用於複數個記憶體單元之複數個程式狀態之Vt，例如在圖4中所展示。如此，如關於圖6進一步闡述，對於用於先前被感測為正在放電之選定記憶體單元之一放電指示符值，放電指示符341之輸出可經更新以迫使一放電旗標值自1變為0。在某些實例中，在已經個別地完成自選定記憶體單元之一最低Vt至一最高Vt之每一程式狀態之感測之後，放電指示符341可經更新以迫使放電指示符變為0。在某些實例中，針對用於被感測為在施加一較高感測電壓之前放電之每一先前選定記憶體單元之放電指示符值，放電指示符341之輸出可經更新以迫使放電旗標值變為0，例如以指示在每一記憶體單元開始導通時所儲存感測電壓範圍中之一最低電壓。然而，在一或多項實施例中，如剛才所闡述地更新一放電指示符值不變更用於一記憶體單元之一放電旗標(例如，儲存為緩衝器335中之放電旗標340)之一先前經指派值。用於每一選定記憶體單元之一放電指示符值可儲存為緩衝器335中之放電指示符341。
在一或多項實施例中，預程式化記憶體單元及儲存記憶體單元之預期狀態可幫助分析記憶體單元之Vt。舉例而言，緩衝器335可包含用於數個選定記憶體單元之預期(例如，預定義)資料之輸入而儲存之預期狀態指示符342。預定義資料可輸入(例如，載入)至選定記憶體單元，使得選定記憶體單元中之每一者可預期經程式化至一特定程式狀態。如此，用於每一經預程式化選定記憶體單元之預期程式狀態可儲存為預期狀態指示符342。
在一或多項實施例中，SLC可係單位元(例如，兩個狀態)記憶體 單元。亦即，記憶體單元可經程式化至兩個程式狀態(例如，L0及L1)中之一者。在操作中，記憶體單元可經程式化以使得其經程式化至對應於L0或L1之一程式狀態，其如藉由施加一適當Vt位準所判定。舉例而言，一記憶體單元之預期程式狀態L0可以預期狀態指示符342藉由諸如二進位「1」之一所儲存資料值表示。一記憶體單元之預期程式狀態L1可以預期狀態指示符342藉由諸如二進位「0」之一所儲存資料值表示。然而，實施例並不限於此等資料指派，例如程式狀態L0可表示二進位「0」且程式狀態L1可表示二進位「1」。
MLC可經程式化至表示多個位元之兩個以上資料狀態中之一者。舉例而言，在一個四狀態MLC中，一記憶體單元之程式狀態L0可以預期狀態指示符342藉由諸如二進位「11」之一所儲存資料值表示，程式狀態L1可藉由諸如二進位「01」之一所儲存資料值表示，程式狀態L2可藉由諸如二進位「00」之一所儲存資料值表示，且程式狀態L3可藉由諸如二進位「10」之一所儲存資料值表示。在此實例中，記憶體單元係2位元記憶體單元，其中每一記憶體單元可程式化至四個資料狀態(例如，L0至L3)中之一者，每一資料狀態指示一不同2位元所儲存位元型樣(例如，11、01、00及10)。在數項實施例中，2位元所儲存位元型樣中之位元中之每一者對應於一不同資料頁。例如，最右位元(例如，「01」中之數位「1」)可貢獻於一第一資料頁(例如，一下部資料頁)，且最左位元(例如，「01」中之數位「0」)可貢獻於一第二資料頁(例如，一上部資料頁)。如此，在此實例中，一記憶體單元頁可儲存兩個資料頁。然而，實施例並不限於儲存兩個位元之資料之MLC。例如，數項實施例可包含經組態以儲存兩個以上或以下位元之資料及/或分數個位元之資料之記憶體單元。同時，實施例並不限於指派給資料狀態L0至L3以儲存於預期狀態指示符342中之特定值。
緩衝器335可包含一每狀態位元計數343之表示。在一或多項實 施例中，如下文，每狀態位元計數343可係藉由執行指令以收集選定頁之一Vt分佈而判定。Vt分佈之收集可包含例如自一感測電壓範圍設定一適當字線電壓，且感測選定頁上之選定單元，例如所有單元。在一或多項實施例中，例如由感測放大器337偵測之感測資料可與例如放電指示符340中之指示一選定記憶體單元是否已經藉由放電自一「1」過渡至一「0」之一放電旗標進行比較。如此，該放電旗標指示是否已經發現Vt。
當已識別該頁上之已在當前字線電壓下放電之記憶體單元(此指示用於該等記憶體單元之Vt)時，以位元為單位對在當前字線電壓下放電之記憶體單元之數目進行計數，且將該數目儲存為針對該字線電壓之一位元計數。可作出與預期狀態指示符342之一比較以判定該等位元中之每一者意欲處於哪個程式狀態，且可判定例如以一分佈表示之一每狀態位元計數343，其實施例在圖4及圖5A至圖5C中圖解說明。
為判定每狀態位元計數343，可執行指令以施加載入至預期狀態指示符342之預期資料。對於高於例如感測電壓範圍中之第一電壓之字線電壓，可例如藉由參考放電旗標過濾掉在施加至字線之較低電壓下放電之記憶體單元，以啟用一位元計數功能以對處於當前字線電壓下之該程式狀態之位元之數目進行計數。每狀態位元計數343可將位元計數值例如儲存於晶粒上之一SRAM中，以表示在一特定程式狀態及一特定字線電壓下之位元計數之數目。在一或多項實施例中，可執行指令以迴圈返回並針對下一程式狀態進行過濾，對位元進行計數，且儲存每狀態位元計數343。可重複此類執行，直至涉及一高數目個(例如，所有)程式狀態。儲存為每狀態位元計數343之資料可表示來自例如字線或頁上之所有記憶體單元之在當前字線電壓下之所有程式狀態之位元之數目。
可執行指令以藉由一特定步階大小(例如，介於50mV至100mV之一範圍中之近似相等增量)增加字線電壓，且繼續剛才闡述之程序，直至達到感測電壓範圍及/或一特定Vt範圍之一高電壓(例如，一最高值)。在一或多項實施例中，當完成該範圍之感測電壓至字線之施加時，每狀態位元計數343(例如，晶粒上之SRAM)可判定及/或儲存特定頁之位元計數之一分佈，例如一直方圖。在一或多項實施例中，例如直方圖之分佈可由圖1中圖解說明之控制器108讀取及/或導出至控制器108，例如以用於進一步Vt分析。
圖4係圖解說明根據本發明之一或多項實施例之對應於與經程式化記憶體單元相關聯之程式狀態之數個Vt分佈之一圖式450。為發現一特定記憶體單元之Vt，字線可自一較低(例如，最低)電壓步進至一較高(例如，最高)電壓，此在每個步進處皆感測記憶體單元。感測輸出例如自一「1」改變為一「0」所處之點係該記憶體單元之Vt。為分析Vt，以下可係有用的：比較跨一整個感測電壓範圍之數個記憶體單元之經感測Vt與該等記憶體單元中之每一者所意欲處於之特定程式狀態(例如，在於圖4中圖解說明之四狀態MLC中係11、01、00及10)。與圖4相關聯之記憶體單元可係諸如本文中關於圖2所闡述之記憶體單元225-1、…、225-N之記憶體單元。與圖4相關聯之記憶體單元係兩位元(例如，四狀態)MLC。然而，本發明之實施例並不限於此實施例。
在對一NAND串中之一選定記憶體單元執行之一感測操作中，將該串之未選定記憶體單元偏置以便使其處於一導通狀態中。在此一感測操作中，可回應於施加至對應字線之匹配或超過選定記憶體單元之Vt之一特定感測電壓，基於在對應於該串之位元線上感測之電流及/或電壓判定選定記憶體單元之程式狀態。例如，可基於該位元線電流在一給定時間週期中是改變了一特定量還是達到一特定位準而判定該 選定記憶體單元之程式狀態。
圖4之Vt分佈451、452、453及454對應於各自經程式化至例如對應於L0、L1、L2及L3之11、01、00及10四個程式狀態中之一者之數個記憶體單元。在一或多項實施例中，L0及L1之不同程式狀態可例如經組合以被視為一下位準，且L2及L3之不同程式狀態可經組合以被視為一上位準。另一選擇係，L0、L1、L2及L3中之每一者可被視為用於Vt分析之一單獨位準。
如在圖4中所展示，Vt分佈451對應於經程式化至一第一程式狀態(例如，L0)之數個記憶體單元。在至少某些實施例中，將一記憶體單元程式化至第一程式狀態可僅包含允許一記憶體單元保持於一抹除狀態中。亦即，第一程式狀態可實際上係針對上部頁及下部頁之抹除狀態。Vt分佈452可對應於自可與第一程式狀態L0相同之一抹除狀態程式化至例如L1之一第二程式狀態之數個記憶體單元。例如可高於一接地狀態電壓455之一第一預程式化參考電壓456可透過對應字線施加至該等記憶體單元，以嘗試驗證(例如，感測或讀取)選定記憶體單元之程式狀態不保持於L0中，例如其至少處於L1中。
然而，例如歸因於由在重新程式化之前抹除一記憶體單元引起之由每一程式狀態之至少某些記憶體單元儲存之一電壓位準範圍之擴大等，Vt尾部可例如自451處展示之L0分佈之上端及452處展示之452分佈之下端延伸。此等Vt尾部中之一者或兩者可橫貫(例如，延伸跨過)第一預程式化參考電壓456，藉此在嘗試驗證(例如，感測或讀取)在此一尾部中具有一Vt之一記憶體單元之程式狀態時致使一誤差。類似誤差可由針對在452處之L1、在453處之L2及/或在454處之L3展示之相對於第二預程式化參考電壓457、第三預程式化參考電壓458及/或第四預程式化參考電壓459之Vt分佈之上部及/或下部尾部引起。出於清晰目的藉由實例而非限制方式展示預程式化參考電壓456、457、 458及459之定位。另一選擇係或另外，介於指示符455、456、457、458及459之間的區間中之電壓範圍可表示定義預期狀態指示符(例如，L0、L1、L2及L3)之程式化電壓範圍。因而，對相對於預程式化參考電壓及/或預期狀態指示符(例如，在圖3中展示之指示符342處)之Vt分佈之分析可幫助分析Vt(例如，針對記憶體單元之Vt之收集、判定、校正等)，及/或判定記憶體單元之一程式狀態，如本文中所闡述。
圖5A至圖5C圖解說明根據本發明之一或多項實施例之儲存於記憶體中之表示在一感測電壓範圍下之記憶體單元放電之資料560。在圖5A至圖5C中圖解說明之資料560可儲存於數個緩衝器235-1、…、235-M之記憶體中，緩衝器235-1、…、235-M各自耦合至一各別區域位元線222-1、…、222-M以充當一感測線，例如關於圖2所闡述。舉例而言，可由經執行以判定每狀態位元計數343之指令來處理資料560，例如關於圖3所闡述。所得之每狀態位元計數資訊(例如在圖5A至圖5C中所圖解說明)可儲存於耦合至晶粒上之每一緩衝器之一或多個SRAM中。在一或多項實施例中，每狀態位元計數資訊可以數個直方圖格式、以可轉變為數個直方圖之一格式及/或以一列表格式以及以其他適合資料結構儲存。
在圖5A中表示之資料560展示資料結構之頂部處之標頭以指示每一欄中包含之資料之類型。舉例而言，呈資料結構之資料560可包含一欄以用資料展示感測電壓所施加至其之記憶體單元之區塊561。此一區塊在圖2中示意性地表示。如在圖5A中所展示，該資料結構亦可包含一欄以用資料展示感測電壓透過一對應字線所施加至其之記憶體單元之頁562。在某些實例中，可存在每區塊256頁以及每頁4320位元組(例如，34,560位元)之資訊。
如在圖5A中所展示，資料結構亦可包含一欄以用資料展示施加 至頁(例如，區塊456之頁255)之選定記憶體單元中之每一者之感測電壓，其由數位轉類比轉換(DAC)563表示。在DAC 563欄中呈現之值係用以表示一特定感測電壓之一數位或二進位值。舉例而言，施加至字線之0V或另一指定最低電壓可由0之一DAC值表示，0.3V可由1之一DAC值表示，0.6V可由2之一DAC值表示，0.9V可由3之一DAC值表示，…，4.7V可由88之一DAC值表示等，直至到達由最高DAC值表示之所施加之最高感測電壓。DAC值通常被表示為連續整數。本發明之實施例並不限於此等實例。
在於圖5A至圖5C中圖解說明之資料560中，感測電壓步階由125個連續DAC值(例如，DAC值0至124)表示，自例如0V步進至6V。在一或多項實施例中，每一DAC連續值可表示近似相等步階大小(例如，在50mV至100mV之一範圍中之近似相等增量)之感測電壓之增量改變。在一或多項實施例中，每一DAC連續值可表示實質上以數個預程式化參考電壓中之一或多者為中心之DAC值，使得選定記憶體單元例如以小電壓差增量自低於數個預程式化參考電壓中之一特定電壓步進至高於數個預程式化參考電壓中之特定電壓。在某些實例中，連續DAC值可表示一顯著間隙，其中無感測電壓施加於以例如一個預程式化參考電壓為中心之值與以一毗鄰(例如，下一個較高)預程式化參考電壓為中心之值之間。此軟資料可用於藉由ECC方案(諸如，一LDPC方案)校正所偵測Vt誤差，該等ECC方案可利用與記憶體單元之預期程式狀態相關聯之軟資料校正誤差。
在一或多項實施例中，如在圖5A中所展示，該資料結構亦可包含單獨欄以用資料展示選定記憶體單元可經程式化至其之數個程式狀態中之每一者。選定記憶體單元可經程式化至其之程式狀態可例如對應於以圖3中展示之預期狀態指示符342及/或圖4中展示之程式狀態L0、L1、L2及L3表示之不同程式狀態，其取決於記憶體單元之位元 大小。因此，對於兩位元四狀態記憶體單元，該資料結構可包含針對L0程式狀態之一第一欄551、針對L1程式狀態之一第二欄552、針對L2程式狀態之一第三欄553，以及針對L3程式狀態之一第四欄554。
對於一感測電壓所施加至其之每一選定記憶體單元，可做出關於是否例如藉由圖3中展示之感測放大器337感測到記憶體單元導通之一判定。若例如藉由達到至少一特定參考電流之感測線電流感測到此導通，則用於該記憶體單元之一放電指示符可經更新以例如藉由自0改變為1而將此放電記錄為一位元。藉由參考由於載入預期資料而儲存之預期狀態指示符342，可判定選定記憶體單元之預期程式狀態。如此，記錄放電之位元可添加至適當欄。
舉例而言，若施加至一選定記憶體單元之具有0之一DAC值之一感測電壓造成記憶體單元導通且選定記憶體單元之預期程式狀態係L0，則該位元可添加至L0欄。將相同感測電壓施加至耦合至該字線之其他選定記憶體單元(例如，頁255)可增加適當欄中之位元之計數，此取決於選定記憶體單元中之每一者之預期程式狀態。舉例而言，頁255上之記憶體單元中之諸多者可具有由載入預期資料引起之一L3預期狀態指示符不不過該等記憶體單元中無一者在0之DAC值下導通電流，如在欄554中所展示，然而具有一L0預期狀態指示符之諸多記憶體單元在0之DAC值下導通電流，如在欄551中所展示，此造成在該DAC值下之一高位元計數。
增加DAC值(例如，感測電壓)可造成具有一L0預期狀態指示符之逐漸變小數目個記憶體單元開始首次導通電流，其例如在一較低DAC值下不導通電流。然而，可存在自0之DAC值下之大位元計數延伸之一顯著尾部，其中記憶體單元中之某些記憶體單元不導通直至達到20至27 DAC值範圍，其接近於其中具有一L1預期狀態指示符之某些記憶體單元開始導通之31之一DAC值。此外，具有不同預期狀態指示符 之記憶體單元開始導通所處之DAC值可由於向上及/或向下延伸之尾部而重疊。舉例而言，儘管在圖5A至圖5B上展示之38至52之DAC值處於其中具有一L1預期狀態指示符之記憶體單元開始導通之低至中感測電壓範圍中，但具有一L2預期狀態指示符之記憶體單元中之某些記憶體單元在此範圍中亦開始導通。類似地，具有一L2預期狀態指示符之記憶體單元開始導通所處之一DAC值範圍可與具有一L3預期狀態指示符之記憶體單元開始導通所處之一DAC值範圍重疊，例如參見圖5B上之DAC值92。在一或多項實施例中，例如在圖5A至圖5C中圖解說明及/或儲存於圖3中展示之緩衝器335之每狀態位元計數343中的不同程式狀態之位元計數可表示為一直方圖，例如類似於圖4中展示之直方圖。
因此，如本文中所闡述之用於Vt分析之一或多個方法可包含：儲存對應於一記憶體單元群組之例如在圖3中之指示符342處展示之預期狀態指示符；將一第一感測電壓施加至該記憶體單元群組耦合至其之一選定存取線；感測該群組之記憶體單元中之至少一者是否回應於該第一感測電壓而導通；判定用於該等記憶體單元中之至少一者之例如在圖3中之指示符341處展示之一放電指示符是否回應於該第一感測電壓而改變；及判定該第一感測電壓係針對該等記憶體單元中之至少一者之一特定程式狀態之Vt。舉例而言，所儲存預期狀態指示符可與用於該等記憶體單元中之至少一者之一所儲存放電指示符比較，以判定該第一感測電壓係針對該等記憶體單元中之至少一者之特定程式狀態之Vt。
在一或多項實施例中，該方法可包含：使用一第一感測電壓感測一記憶體單元群組，該等記憶體單元各自經程式化至數個目標狀態中之一者且耦合至選定存取線，其中該第一感測電壓係用於判定對應於該記憶體單元群組之Vt之一感測電壓系列中之一者。舉例而言，第 一感測電壓可係隨後作感測電壓來感測該記憶體單元群組的一所儲存感測電壓系列中之一者。在某些實例中，感測該記憶體單元群組可包含感測一記憶體單元頁(例如，對應於一完整存取線或字線之一頁)。
如本文中所闡述，在一或多項實施例中，該方法可包含：例如藉由一感測電壓施加至其之記憶體單元之自動連續選擇，判定該等記憶體單元中之哪些記憶體單元回應於第一感測電壓而導通。記憶體單元之自動連續選擇可例如由例如在圖1中之指示符115處所展示之控制電路執行。可針對記憶體單元中之每一者判定例如在圖3中之指示符340處展示且例如具有0或1之一值之一放電旗標，該放電旗標指示該等記憶體單元中之每一者回應於第一感測電壓而導通，其中在高於感測到導通所處之第一感測電壓之感測電壓下不改變放電旗標之值。為判定一放電指示符是否已回應於用於該等記憶體單元中之至少一者之第一感測電壓而改變可包含參考用於該等記憶體單元中之至少一者之放電旗標，其可例如藉由對於造成該等記憶體單元中之至少一者導通之先前感測電壓及一當前感測電壓具有一0值之放電旗標指示第一感測電壓係例如致使該等記憶體單元中之至少一者導通之一感測電壓系列中之一最低感測電壓。
在一或多項實施例中，如本文中所闡述之用於Vt分析之一方法可包含：將預期狀態指示符儲存於一晶粒上之數個記憶體器件中，例如儲存於圖3之緩衝器335中之指示符342處，以指示數個程式化記憶體單元中之每一者之例如預期在一特定感測電壓下被讀取之一預期程式狀態；將一範圍之感測電壓施加至耦合至相同晶粒上之一記憶體單元陣列之一選定存取線；及在數個記憶體單元各自開始導通時，感測至少在該感測電壓範圍中之某一感測電壓下之一放電。如本文中所闡述，在一或多項實施例中，該方法可包含：將例如在圖5A至圖5C中展示之位元計數儲存於晶粒上之數個記憶體器件中，以指示至少在該 感測電壓範圍中之某一感測電壓下放電之記憶體單元之數目。該方法可包含：分析與所儲存位元計數相比之所儲存狀態指示符，以判定處於至少一第一程式狀態與一第二程式狀態之間(例如，在圖4中藉由實例展示之在指示符456處在程式狀態451與程式狀態452之間)的一適當感測Vt。
在某些實例中，晶粒上之數個記憶體單元可經程式化，使得該數個經程式化記憶體單元中之每一者可預期至少在第一程式狀態或第二程式狀態下被讀取，此例如針對僅在一上位準或一下位準下被程式化之SLC或MLC。在某些實例中，晶粒上之數個記憶體單元可經程式化，使得該數個經程式化記憶體單元中之每一者可預期在一下位準中在一第一程式狀態或一第二程式狀態下及/或在一上位準中在一第三程式狀態或一第四程式狀態下被讀取。在某些實例中，如本文中所闡述，程式化該數個記憶體單元可包含程式化一NAND陣列中之數個MLC。
如本文中所闡述，在一或多項實施例中，該方法可包含：儲存位元計數以指示在下位準中之第一程式狀態及第二程式狀態中之數個記憶體單元及/或在上位準中之第三程式狀態及第四程式狀態中之數個記憶體單元，該等記憶體單元至少在該感測電壓範圍中之某一感測電壓下放電，例如在圖4及/或圖5A至圖5C中所展示。在一或多項實施例中，可分析與所儲存位元計數相比之所儲存狀態指示符，以判定第一程式狀態與第二程式狀態、第二程式狀態與第三程式狀態及/或第三程式狀態與第四程式狀態中之至少一者之間(例如，在圖4中藉由實例展示之在指示符456處在程式狀態451與程式狀態452之間，在指示符457處在程式狀態452與程式狀態453之間，及/或在指示符458處在程式狀態453與程式狀態454之間)的適當感測Vt之數目。
圖6係圖解說明根據本發明之一或多項實施例之用於Vt分析之一 程序670之一功能性方塊圖。在一或多項實施例中，程序670可包含預期(例如，預定義)資料至數個選定記憶體單元之一載入(例如，程式化)671。如本文中所闡述，選定記憶體單元可耦合至一NAND架構、一NOR架構或另一記憶體陣列架構之一區塊中之數個字線，例如頁。可為載入預期(例如，預定義)資料671儲存672用於每一經程式化記憶體單元之每一狀態之預期狀態指示符，如本文中所闡述。舉例而言，可儲存每一程式化記憶體單元之一預期狀態指示符，以指示該記憶體單元是否意欲經程式化至L0、L1、L2或L3程式狀態。
在一或多項實施例中，如本文中所闡述，可將例如來自一感測電壓範圍之一設定字線電壓施加673至對應於選定記憶體單元之一字線。藉由將該設定字線電壓施加至一選定記憶體單元，如本文中所闡述，其可感測674該記憶體單元是否在該特定電壓下導通。在選定記憶體單元導通所處之一較低(例如，最低)電壓下，可例如由感測放大器337輸出一信號，以將指派給選定記憶體單元之一放電旗標例如自針對經判定為在一較低感測電壓下不放電之一記憶體單元之「0」改變為針對已經判定在當前感測電壓下放電之一記憶體單元之「1」。可將指示選定記憶體單元導通所處之最低字線電壓之此一放電旗標儲存於例如圖3中之緩衝器335中之340處。此放電旗標亦可指示選定記憶體單元在高於選定記憶體單元導通所處之最低字線電壓之字線電壓下導通。指示選定記憶體單元導通所處之最低及較高字線電壓之所儲存放電旗標值(例如，係1之數位或二進位值)可經儲存以在用於Vt分析之程序670期間用於參考，至少直至已經施加最後(例如，最高)字線電壓。
若用於一選定記憶體單元之所儲存放電旗標具有0之一值，其指示記憶體單元在一較低經施加字線電壓下不開始導通，且在一當前施加之字線電壓下感測到記憶體單元導通，則可輸出1之一值，如在指 示符675處所展示。若用於選定記憶體單元之所儲存放電旗標不具有O之一值，亦即，放電旗標具有指示記憶體單元在一較低經施加字線電壓下開始導通之1之一值，則可輸出0之一值，亦如在指示符675處所展示。
當輸出1之值(其指示選定記憶體單元剛好在當前施加之字線電壓下開始導通且在較低字線電壓下不導通)時，與該放電旗標相反之一放電指示符可更新至1之一值，如在指示符676處所展示。相比之下，當輸出0之值(其指示選定記憶體單元在一較低施加字線電壓下開始導通)時，一放電指示符可更新至0之一值，或在先前經更新至該值之情況下保持為0，亦如在指示符676處所展示。如此，一放電指示符僅具有針對一相關聯記憶體單元之1之一值以指示相關聯記憶體單元開始導通所處之較低(例如，最低)字線電壓。
舉例而言，參考圖5A，在0之DAC 563值處，如在指示符551處所展示之具有一L0預期狀態指示符之17,747個記憶體單元開始導通。在1之DAC值處，具有一L0預期狀態指示符之174個記憶體單元開始導通，不過在0之DAC值下開始導通之具有一L0預期狀態指示符之17,747個記憶體單元預期在1之DAC值下仍然導通。然而，由於放電指示符針對在1之DAC值下開始導通之記憶體單元僅具有1之一值，且在一較低DAC值(例如，0之DAC值)下開始導通之記憶體單元將具有被更新至0之放電指示符，因此僅174個最新導通之記憶體單元將針對在L0預期狀態指示符處之1之DAC值而暫存一位元。
當已經感測到一選定數目個(例如，所有)記憶體單元且已經用一放電指示符識別在當前字線電壓下開始導通(例如，具有一Vt)之該等記憶體單元時，可過濾針對一特定狀態之輸出，如在圖6中之指示符677處所展示。在一或多項實施例中，指示在當前字線電壓下感測到之最新導通之記憶體單元之放電指示符可各自與用於該特定記憶體單 元之例如在圖3中之指示符342處所展示之一預期狀態指示符相關，以便形成例如在圖5A至圖5C中圖解說明之資料之一資料結構(例如，分佈)。舉例而言，可首先過濾該輸出，以用資料展示針對L0預期狀態指示符(例如，程式狀態)具有1之一值(例如，位元)之放電指示符。
然後可對當前字線電壓之特定狀態之位元進行計數，如在圖6中之指示符678處所展示。當已經過濾了第一程式狀態之經感測資料時，可例如藉由每狀態位元計數343執行儲存在緩衝器335中之此處或別處之指令來執行一位元計數操作，以對在當前字線電壓下之第一程式狀態之位元之數目進行計數。然後可儲存特定程式狀態之位元計數，如在圖6中之指示符679處所展示。舉例而言，每一字線電壓之每一程式狀態之位元計數可儲存於晶粒上之例如耦合至圖3中展示之緩衝器335之每狀態位元計數343的一SRAM中。
程序670可迴圈返回680並針對下一程式狀態進行過濾，如在圖6中之指示符677處所展示，並對例如L1預期狀態指示符之位元進行計數，並儲存位元計數。程序670可重複此迴圈，直至已經過濾了一選定數目個(例如，所有)程式狀態，且已對位元進行計數並儲存。所儲存位元計數可表示來自例如在圖5A至圖5C之欄563中之任一DAC值處之當前字線電壓下之所有程式狀態之位元之數目。
程序670然後可根據如本文中所闡述之一特定步階大小增加字線電壓，如在圖6中之指示符673處所展示，並繼續增加字線電壓直至電壓已達到一特定感測電壓範圍之一最後(例如，最高)字線電壓，如在指示符681處所展示。
在計數、儲存期間及/或完成之後，每狀態位元計數資訊可以數個直方圖格式、以可轉變為數個直方圖之一格式及/或以例如與在圖4及/或圖5A至圖5C中所展示的一致之一列表格式以及以其他適合資料結構儲存。如所闡述，所儲存每狀態位元計數資訊可表示由將一範圍 之感測電壓(例如，一系列設定字線電壓)施加至對應於一陣列之數個記憶體單元(例如，對應於該陣列中之一單個頁)之一特定字線引起之結果。如此，在一或多項實施例中，在施加特定感測電壓範圍之最後(例如，最高)字線電壓之後可將針對一單個頁之每狀態位元計數資訊可儲存於例如SRAM中。
本發明闡述將對Vt分佈之可見性提供給例如由一自動測試程式及/或一人類操作者提供之製造商及/或銷售商相關聯之測試器及/或一服務中測試器，以及其他可能性。在一或多項實施例中，本文中提供之方法及裝置達成藉由例如NAND頁之Vt分佈之收集及儲存，其中包含至NAND晶粒本身之Vt分佈。
在已經藉由執行儲存於圖2中展示之緩衝器235-1、…、235-M及/或圖3中展示之緩衝器335中之指令而執行資料儲存、收集、更新、處理及/或比較功能之後，可輸出每狀態位元計數資訊以用於進一步Vt分析，如在圖6中之指示符682處所展示。舉例而言，針對單個頁之每狀態位元計數資訊可例如自例如在圖1之指示符117處所展示之一或多個SRAM直接輸出至例如如在圖1中之指示符108處所展示之一控制器，及/或由控制器自一或多個SRAM存取。在一或多項實施例中，儲存於一或多個SRAM上之資訊可在輸出至控制器及/或被控制器存取之後被抹除，以為進一步Vt分析提供記憶體空間。在一或多項實施例中，控制器可包含於一單獨實體器件上，該單獨實體器件通信耦合至包含記憶體器件112-1、…、112-N中之一或多者之實體器件(例如，晶粒)。
在一或多項實施例中，分析110電路及/或針對分析之程式化及/或韌體分析方法實施可包含於控制器108及/或主機102上，以用於進一步Vt分析及/或有關分析方法及/或功能，例如Vt誤差校正等。在一或多項實施例中，如本文中所闡述，軟資料可用於藉由ECC方案(諸 如，一LDPC方案)校正所偵測Vt誤差，該等ECC方案可利用與記憶體單元中之每一者之預期程式狀態(例如，在圖3中展示之預期狀態指示符342)相關聯之軟資料來校正誤差。
因此，如本文中所闡述之用於Vt分析之一或多個方法可包含：將一感測電壓範圍中之一第一感測電壓施加至耦合至一記憶體單元陣列之一選定存取線；感測傳導第一感測電壓之每一選定記憶體單元之導通；儲存每一選定記憶體單元導通所處之第一感測電壓之一放電旗標指示；施加該感測電壓範圍中之一較高第二感測電壓，以判定選定記憶體單元中之哪些記憶體單元在第二感測電壓下導通；及輸出指示至少一個選定記憶體單元開始導通所處之一最低感測電壓的一值之一放電指示符。
如本文中所闡述，在一或多項實施例中，該方法可包含：若放電旗標指示至少一個選定記憶體單元在第一感測電壓下不導通，則輸出指示最低感測電壓(例如，較高第二感測電壓)之值之放電指示符。若該放電旗標指示至少一個選定記憶體單元在第一感測電壓下導通，則該放電指示符可被迫使變為指示至少一個選定記憶體單元不導通之一值。
在一或多項實施例中，如本文中所闡述之用於Vt分析之方法可包含：藉由比較用於預程式化記憶體單元之所儲存預期狀態指示符與用於選定記憶體單元中之至少一者之該放電指示符，過濾放電指示符之作為複數個程式狀態中之一第一程式狀態之位元之輸出。舉例而言，可對第一程式狀態之位元進行計數，且第一程式狀態之一位元計數可儲存於一記憶體器件中，例如儲存於圖3之緩衝器335中指示符343處，以指示在至少一個選定記憶體單元開始導通所處之最低感測電壓下放電之數個記憶體單元。另外，可過濾放電指示符之作為複數個程式狀態中之至少一第二程式狀態之位元之輸出，可對第二程式狀 態之位元進行計數且可將第二程式狀態之一位元計數儲存於記憶體器件中。
在一或多項實施例中，該方法可包含將施加至選定存取線之感測電壓以遞增方式增加至該感測電壓範圍中之一最高感測電壓。可藉由例如圖3之緩衝器335中之指示符343處之記憶體器件判定例如在圖4及/或圖5A至圖5C中展示之一每狀態位元計數分佈。
在一或多項實施例中，該方法可包含將每狀態位元計數分佈自記憶體器件(例如，在圖1中之指示符117處所展示之一SRAM)輸出至耦合至至少一個記憶體單元陣列之例如在圖1中之指示符108處所展示之一控制器。該控制器可例如分析每狀態位元計數分佈，以判定至少一第一程式狀態與一第二程式狀態之間的一適當感測Vt。舉例而言，該控制器可判定至少一個預程式化參考電壓之一誤差及/或藉由利用與一記憶體單元之一程式狀態相關聯之軟資料以校正該誤差之誤差校正碼方案來指導該誤差之校正，如本文中所闡述。
可提供例如分別在圖1中之指示符106及102處所展示之一實體介面至一主機，以達成與Vt收集、分析等之執行及/或自定義有關之輸入。實體主機介面106可達成在一記憶體單元陣列之一特定區塊及/或頁處尋址至例如關於圖6所闡述之程序之命令啟動之一命令序列之輸入，如本文中所闡述。可藉由執行儲存於控制電路115、感測電路116及/或圖1中展示之SRAM 117及/或圖3中展示之緩衝器335之元件337、339、340、341、342及/或343中之一或多者中之指令而啟動及/或執行該程序。實體主機介面106可達成Vt量測之自定義，以及執行之自定義及/或輸出所得之每狀態位元計數資訊，該每狀態位元計數資訊可以數個直方圖格式、以可轉變為數個直方圖之一格式及/或以一列表格式以及以其他適合資料結構儲存。實體主機介面106可達成特定感測電壓範圍(例如，最低及/或最高設定字線電壓)及/或電壓步階大小 及/或此等步階之間的間隙之輸入。另外，實體主機介面106可達成至主機102之儲存於晶粒上之SRAM 117中之每狀態位元計數分佈(例如，直方圖)及/或由控制器108執行之Vt分析方法110之輸出。可使用原生於操作性計算器件之常用命令將經設計以得出例如一資訊直方圖之預期(例如，預定義)資料之輸入載入至例如圖3中展示之預期狀態指示符342。在一或多項實施例中，一特殊命令可與常用命令組合以允許根據需要載入下部及上部頁資料。
在一或多項實施例中，如本文中所闡述之用於Vt分析之一裝置可包含：例如在圖1至之指示符114處及/或圖2中之指示符220處所展示之一記憶體單元陣列；及例如在圖1中之指示符115處所展示之控制電路，該控制電路經組態以將一範圍之所儲存感測電壓施加至耦合至該記憶體單元陣列之一選定存取線。在一或多項實施例中，該裝置可包含例如在圖1中之指示符116處所展示之感測電路，該感測電路經組態以感測在數個記憶體單元中之每一者開始導通時可能由施加該所儲存感測電壓範圍中之每一電壓引起之該數個記憶體單元中之每一者之一放電。舉例而言，感測電路可包含例如在圖3之緩衝器335中之指示符337處展示之一感測放大器，該感測放大器經組態以感測可能由施加所儲存感測電壓範圍中之每一電壓引起之耦合至選定存取線之數個記憶體單元中之每一者之放電致使之導通。在某些實例中，感測放大器337可操作地耦合至與選定存取線(例如，圖2中展示之字線221-1、…、221-N中之一者)相關聯之一選定感測線(例如，圖2中展示之區域位元線222-1、…、222-M中之一或多者)。
在一或多項實施例中，如本文中所闡述，該裝置可經組態以將預期狀態指示符儲存於例如圖3之緩衝器335中之指示符342處展示之記憶體中，以指示例如預期在一特定感測電壓下讀取之數個預程式化記憶體單元中之每一者之預期程式狀態。在一或多項實施例中，如本 文中所闡述，該裝置可經組態以將用於數個記憶體單元中之每一者之一放電旗標儲存例如圖3之緩衝器335中之指示符340處展示之記憶體中，該放電旗標指示當數個記憶體單元中之每一者開始導通時所儲存感測電壓範圍中之一最低電壓下開始之導通。在一或多項實施例中，如本文中所闡述，該裝置可經組態以將用於數個記憶體單元中之每一者之一放電指示符儲存於例如圖3之緩衝器335中之指示符342處展示之記憶體中，該放電指示符指示當數個記憶體單元中之每一者開始導通時所儲存感測電壓範圍中之一最低電壓。
若放電旗標例如藉由具有1之一值指示至少一個選定記憶體單元在低於一當前施加之感測電壓之一所施加感測電壓下導通，則該放電指示符可指示藉由例如執行指令以迫使放電指示符變為指示非導通之一值(例如，0之一值)的一最低電壓。該裝置(例如，在圖3之緩衝器335中展示之一或多個記憶體器件)可經組態以將放電指示符輸出為一第一程式狀態之位元，及/或計數並儲存位元計數以指示各自在最低電壓下開始導通之記憶體單元之總數目，例如在圖5A至圖5C中所展示。
在一或多項實施例中，在可操作地耦合至與選定存取線相關聯之選定感測線之相同緩衝器(例如，圖3中展示之緩衝器335)中至少包含感測放大器、經組態以儲存放電旗標之記憶體器件，以及經組態以儲存放電指示符之記憶體器件。在一或多項實施例中，記憶體器件(例如，圖3中展示之緩衝器335之元件340、341、342及/或343)中之至少一者係形成於與記憶體單元陣列、選定存取線、控制電路、感測放大器及/或選定感測線中之至少一者相同之晶粒上的一或多個SRAM。亦即，例如，記憶體單元陣列、控制電路、感測電路以及數個記憶體器件中之至少一者可形成於一單個晶粒上。
在一或多項實施例中，一控制器可可操作地耦合於晶粒外部， 例如在圖1中之指示符108與指示符112-1處所展示，且該控制器可經組態以分析與所儲存位元計數相比之所儲存預期狀態指示符以判定至少一第一程式狀態與一第二程式狀態之間的一適當感測Vt。在某些實例中，該裝置可經組態以在儲存一完整頁之記憶體單元之位元計數之後將所儲存位元計數發送至控制器以用於分析。在某些實例中，該裝置可經組態以在儲存一完整串(例如，圖2中展示之NAND串224-1、…、224-M)之記憶體單元之位元計數之後將所儲存位元計數發送至控制器以用於分析。在某些實例中，該裝置(例如，圖3之緩衝器335中之每狀態位元計數343處所展示之一記憶體器件)可經組態以形成一位元計數分佈及/或在施加所儲存感測電壓範圍中之一最高電壓且儲存所得之位元計數分佈之後將例如圖4及/或圖5A至圖5C中展示之位元計數分佈發送至控制器以用於分析。
結論
本發明包含用於Vt分析之裝置及方法。用於臨限Vt分析之一或多個裝置包含：一記憶體單元陣列；控制電路，其經組態以將一範圍(例如，系列)之所儲存感測電壓施加至耦合至該記憶體單元陣列之一選定存取線(例如，字線)，例如該施加係在儲存該範圍之所儲存感測電壓之後。該一或多個裝置包含：感測電路，其經組態以感測在數個記憶體單元中之每一者開始導通時可能由施加該所儲存感測電壓範圍中之每一電壓引起之該數個記憶體單元中之每一者之一放電，其中該裝置經組態以儲存用於該數個記憶體單元中之每一者之一放電指示符，該放電指示符指示所儲存感測電壓範圍中之一較低電壓，例如在該等記憶體單元各自開始導通時之一最低電壓。
儘管本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解旨在實現相同結果之配置可替代所展示之具體實施例。本發明意欲涵蓋本發明之一或多項實施例之修改或變化形式。應理解，已 以一說明性方式而非一限定性方式做出以上闡述。在審閱以上闡述後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一或多項實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一或多項實施例之範疇應參考所附申請專利範圍連同授權此等申請專利範圍之等效內容之整個範疇來確定。
在前述實施方式中，出於簡化本發明之目之將某些特徵一起集合於一單項實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一申請專利範圍中更多之特徵之意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍書併入至實施方案中，其中每一請求項獨立地作為一單項實施例。
220‧‧‧陣列/非揮發性記憶體陣列/記憶體陣列/指示符
221-1、…、221-N‧‧‧字線
222-1、…、222-M‧‧‧位元線/區域位元線
223‧‧‧源極選擇線
224-1、…、224-M‧‧‧NAND串
225-1、…、225-N‧‧‧非揮發性記憶體單元/記憶體單元
226‧‧‧場效應電晶體/源極選擇閘極
227‧‧‧汲極選擇線
228‧‧‧汲極選擇閘極/場效應電晶體
230-1‧‧‧汲極觸點
233‧‧‧共同源極/共同源極線
235-1、…、235-M‧‧‧緩衝器

Claims (24)

  1. 一種用於臨限電壓分析之方法，其包括：儲存對應於一記憶體單元群組之預期狀態指示符；將一第一感測電壓施加至該記憶體單元群組所耦合之一選定存取線；感測該記憶體單元群組中之至少一者是否回應於該第一感測電壓而導通；判定用於該等記憶體單元中之至少一者之一放電指示符是否回應於該第一感測電壓而已改變；及判定該第一感測電壓係該等記憶體單元中之至少一者之一特定程式狀態之臨限電壓。
  2. 如請求項1之方法，其包含比較該等所儲存預期狀態指示符與用於該等記憶體單元中之至少一者之一所儲存放電指示符，以判定該第一感測電壓係該等記憶體單元中之至少一者之該特定程式狀態之該臨限電壓。
  3. 如請求項1之方法，其包含使用該第一感測電壓感測各自經程式化至數個目標狀態中之一者且耦合至該選定存取線之該記憶體單元群組。
  4. 如請求項3之方法，其中該第一感測電壓係用於判定對應於該記憶體單元群組之臨限電壓之一系列感測電壓中之一者。
  5. 如請求項3之方法，其中該第一感測電壓係隨後作感測電壓來感測該記憶體單元群組之一系列所儲存感測電壓中之一者。
  6. 如請求項1至5中任一項之方法，其中感測該記憶體單元群組包括感測一記憶體單元頁。
  7. 如請求項1至5中任一項之方法，其包含判定該等記憶體單元中 之哪些記憶體單元回應於該第一感測電壓而導通。
  8. 如請求項7之方法，其包含判定用於該等記憶體單元中之每一者之一放電旗標，該放電旗標指示該等記憶體單元中之每一者是否回應於該第一感測電壓而導通。
  9. 如請求項8之方法，其中判定該放電旗標包含在高於該第一感測電壓之感測電壓下不改變該放電旗標之一值。
  10. 一種用於臨限電壓分析之方法，其包括：將一感測電壓範圍中之一第一感測電壓施加至耦合至一記憶體單元陣列之一選定存取線；感測在該第一感測電壓下導通之每一選定記憶體單元之導通；儲存指示每一選定記憶體單元導通所處之該第一感測電壓之一放電旗標；施加該感測電壓範圍中之一較高第二感測電壓以判定該等選定記憶體單元中之哪些記憶體單元在該第二感測電壓下導通；及輸出指示至少一個選定記憶體單元開始導通所處之一最低感測電壓之一值之一放電指示符。
  11. 如請求項10之方法，其包含若該放電旗標指示該至少一個選定記憶體單元在該第一感測電壓下不導通，則輸出指示該最低感測電壓之該值之該放電指示符。
  12. 如請求項11之方法，其包含若該放電旗標指示該至少一個選定記憶體單元在該第一感測電壓下導通，則迫使該放電指示符變為指示該至少一個選定記憶體單元不導通之一值。
  13. 如請求項10至12中任一項之方法，其包含藉由比較用於預程式化記憶體單元之所儲存預期狀態指示符與用於該等選定記憶體 單元中之至少一者之該放電指示符，過濾該等放電指示符之作為複數個程式狀態中之一第一程式狀態之位元的輸出。
  14. 如請求項13之方法，其包含：對該第一程式狀態之該等位元進行計數；及將該第一程式狀態之一位元計數儲存於一記憶體器件中，以指示在使該至少一個選定記憶體單元開始導通之該最低感測電壓下放電之數個記憶體單元。
  15. 如請求項14之方法，其包含：過濾該等放電指示符之作為該複數個程式狀態中之至少一第二程式狀態之位元的輸出；對該第二程式狀態之該等位元進行計數；及將該第二程式狀態之一位元計數儲存於該記憶體器件中。
  16. 如請求項15之方法，其包含：將施加至該選定存取線之該第一感測電壓以遞增方式增加至該感測電壓範圍中之一最高感測電壓；藉由該記憶體器件判定一每狀態位元計數分佈；及將該每狀態位元計數分佈自該記憶體器件輸出至耦合至至少一個記憶體單元陣列之一控制器。
  17. 如請求項16之方法，其中該控制器經組態以分析該每狀態位元計數分佈以判定至少該第一程式狀態與該第二程式狀態之間的一適當感測臨限電壓。
  18. 如請求項17之方法，其中該控制器經組態以：判定在至少一個預程式化參考電壓中之一誤差；及藉由利用與一記憶體單元之一程式狀態相關聯之軟資料以校正該誤差之誤差校正碼方案來指導該誤差之校正。
  19. 一種用於臨限電壓分析之裝置，其包括： 一記憶體單元陣列；控制電路，其經組態以將一所儲存感測電壓範圍施加至耦合至該記憶體單元陣列之一選定存取線；及感測電路，其經組態以感測在數個記憶體單元中之每一者開始導通時可能由施加該所儲存感測電壓範圍中之每一電壓引起之該數個記憶體單元中之每一者之一放電；其中該裝置經組態以儲存用於該數個記憶體單元中之每一者之一放電指示符，該放電指示符指示當該數個記憶體單元中之每一者開始導通時在該所儲存感測電壓範圍中於一最低電壓開始導通。
  20. 如請求項19之裝置，其中該裝置進一步經組態以儲存預期狀態指示符以指示數個預程式化記憶體單元中之每一者之預期程式狀態。
  21. 如請求項20之裝置，其中該裝置進一步經組態以計數並儲存位元計數以指示各自在該最低電壓下開始導通之記憶體單元之總數目。
  22. 一種用於臨限電壓分析之裝置，其包括：一記憶體單元陣列；控制電路，其經組態以將一所儲存感測電壓範圍施加至耦合至該記憶體單元陣列之一選定存取線；及一感測放大器，其經組態以感測可能由施加該所儲存感測電壓範圍中之每一電壓引起之耦合至該選定存取線之數個記憶體單元中之每一者之放電致使之導通；其中該裝置經組態以儲存用於該數個記憶體單元中之每一者之一放電旗標，該放電旗標指示當該數個記憶體單元中之每一者開始導通時該所儲存感測電壓範圍中之一最低電壓。
  23. 如請求項22之裝置，其中該裝置進一步經組態以儲存用於數個記憶體單元中之每一者之一放電指示符，該放電指示符指示當數個記憶體單元中之每一者開始導通時該所儲存感測電壓範圍中之一最低電壓。
  24. 如請求項23之裝置，其中若該放電旗標指示至少一個選定記憶體單元在低於一當前施加之感測電壓之一所施加感測電壓下導通，則該放電指示符指示藉由執行指令以迫使該放電指示符變為指示非導通之一值的一最低電壓。
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