CN106537159A - 阈值电压分析 - Google Patents

阈值电压分析 Download PDF

Info

Publication number
CN106537159A
CN106537159A CN201580027964.8A CN201580027964A CN106537159A CN 106537159 A CN106537159 A CN 106537159A CN 201580027964 A CN201580027964 A CN 201580027964A CN 106537159 A CN106537159 A CN 106537159A
Authority
CN
China
Prior art keywords
sensing
voltage
memory cell
state
designator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201580027964.8A
Other languages
English (en)
Other versions
CN106537159B (zh
Inventor
威廉·C·菲利皮亚克
维奥兰特·莫斯基亚诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN106537159A publication Critical patent/CN106537159A/zh
Application granted granted Critical
Publication of CN106537159B publication Critical patent/CN106537159B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G11C11/5635—Erasing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/20—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits using counters or linear-feedback shift registers [LFSR]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C29/50004—Marginal testing, e.g. race, voltage or current testing of threshold voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Abstract

本发明描述用于阈值电压分析的设备及方法。用于阈值电压分析的一或多个方法包含：存储对应于存储器单元群组的预期状态指示符；将第一感测电压施加到所述存储器单元群组所耦合到的选定存取线；感测所述群组的所述存储器单元中的至少一者是否响应于所述第一感测电压而导通；确定用于所述存储器单元中的所述至少一者的放电指示符是否已响应于施加所述第一感测电压而改变；及确定所述第一感测电压是用于所述存储器单元中的所述至少一者的特定编程状态的阈值电压。

Description

阈值电压分析
技术领域
本发明大体来说涉及半导体存储器装置及方法，且更特定来说，涉及用于阈值电压(Vt)分析的设备及方法。
背景技术
通常提供存储器装置作为计算机或其它电子装置中的内部半导体集成电路及/或外部可移除装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变随机存取存储器(PCRAM)及/或快闪存储器等等。
快闪存储器装置可用作用于宽广范围的电子应用的非易失性存储器。快闪存储器装置通常使用允许高存储器密度、高可靠性及/或低电力消耗的单晶体管存储器单元。快闪存储器的使用包含用于固态驱动器(SSD)、个人计算机、个人数字助理(PDA)、数码相机、蜂窝式电话、便携式音乐播放器(例如，MP3播放器)及/或电影播放器以及其它电子装置的存储器。
两种常见类型的快闪存储器阵列架构是“NAND”及“NOR”架构，如此称谓因为每一者的基本存储器单元配置所布置的逻辑形式。NAND阵列架构将其存储器单元阵列布置成矩阵，使得所述阵列的“行”中的每一存储器单元的控制栅极耦合到(且在一些情形中形成)存取线，所述存取线在此项技术中通常称为“字线”。然而，每一存储器单元并不通过其漏极直接耦合到感测线(其在此项技术中通常称为“数据线”或“位线”)。而是，所述阵列的存储器单元在共同源极与感测线之间以源极到漏极方式串联耦合在一起，其中共同耦合到特定感测线的存储器单元在此项技术中通常称为“列”或“串”。
NAND阵列架构中的存储器单元可经编程到目标(例如，所要)编程状态。举例来说，可将电荷置于存储器单元的电荷存储结构(例如，浮动栅极或电荷陷阱)上或从所述电荷存储结构移除电荷，以将存储器单元置于若干个编程状态中的一者中。举例来说，可将单电平单元(SLC)编程到两个编程状态中的一者(例如，一个位)，以便表示由存储器单元存储的二进制数据值，例如，“1”或“0”。
一些NAND存储器单元可经编程到两个以上编程状态中的目标一者。此类存储器单元可称为多状态存储器单元、多单位单元或多电平单元(MLC)。MLC可提供较高密度存储器，而不增加存储器单元的数目，这是因为每一存储器单元可表示多个位。使用四个编程状态(例如，11、01、00及10)的MLC可在浮动栅极中使用四个电荷量，使得所述状态可由四个电压电平中的一者表示，使得MLC可存储两个数据位。一般来说，每存储器单元的N个位可使用2N个电压电平表示。较新装置可预期使用八个或八个以上电压电平。每存储器单元使用高数目个位允许产生具有高数据密度的快闪装置，且因此减少每快闪装置的总成本。SLC的读取操作使用介于“0”与“1”电压电平(例如，编程状态)之间的一个Vt电平。然而，具有四个状态的MLC的读取操作使用三个Vt电平，具有八个状态的MLC使用七个Vt电平，且每存储器单元存储由2N个状态表示的N个位的存储器单元针对读取操作使用2N-1个Vt电平。
包含大数目个存储器单元(其中每存储器单元具有多个位)的NAND阵列架构可预期为基于统计变化具有用于每一编程状态的实际Vt电平范围。用于每一编程状态的实际Vt电平范围可由存储器单元制造及/或编程的随机变化(在重新编程存储器单元之前擦除所述存储器单元，此可固有地扩大由每一存储器单元针对每一编程状态存储的电压电平范围)以及其它原因引起。随着NAND技术的复杂性、小型化等以及每存储器单元被编程的位的数目持续增加，NAND存储器单元的可靠性及/或耐久性可日益减小，此至少部分地是由于用于编程状态的实际Vt相对于经预编程参考(例如，感测及/或读取)电压的可变性。
附图说明
图1是根据本发明的一或多个实施例的呈包含至少一个存储器系统的计算系统的形式的设备的功能框图。
图2是根据本发明的一或多个实施例的呈非易失性存储器阵列形式的设备的一部分的示意图。
图3是根据本发明的一或多个实施例的与执行Vt分析相关联的缓冲器的功能框图。
图4是图解说明根据本发明的一或多个实施例的对应于与经编程存储器单元相关联的编程状态的若干个Vt分布的图式。
图5A到5C图解说明根据本发明的一或多个实施例的存储于存储器中的表示在一感测电压范围下的存储器单元放电的数据。
图6是图解说明根据本发明的一或多个实施例的用于Vt分析的过程的功能框图。
具体实施方式
本发明包含用于Vt分析(例如，用于存储器单元的Vt的收集、确定、校正等)的设备及方法。用于Vt分析的一或多个设备包含存储器单元阵列、控制电路，所述控制电路经配置以将一范围(例如，一系列)的所存储感测电压施加到耦合到所述存储器单元阵列的选定存取线(例如，字线)，例如此施加是在存储所述所存储感测电压范围之后。所述一或多个设备包含：感测电路，其经配置以感测在若干个存储器单元中的每一者开始导通时可能由施加所述所存储感测电压范围中的每一电压引起的所述若干个存储器单元中的每一者的放电，其中所述设备经配置以存储用于所述若干个存储器单元中的每一者的放电指示符，所述放电指示符指示所存储感测电压范围中在所述存储器单元各自开始导通时的较低电压(例如，最低电压)。
在本发明的以下详细描述中，参考形成本文一部分且其中以图解说明方式展示可如何实践本发明的一或多个实施例的附图。充分详细地描述这些实施例以使所属领域的技术人员能够实践本发明的实施例，且应理解可利用其它实施例，且可在不背离本发明的范围的情况下做出过程、电及/或结构改变。
如本文中所使用，标识符“N”及“M”(尤其关于图式中的元件符号)指示如此标识的若干个特定特征可与本发明的一或多个实施例包含在一起。另外，如本文中所使用，“若干个”某物可指代一或多个此种事物。举例来说，若干个存储器装置可指一或多个存储器装置。
本文中的图遵循以下的编号惯例：其中第一个数字对应于图式图编号，且其余数字识别图式中的元件或组件。不同图之间的类似元件或组件可通过使用类似数字来识别。举例来说，在图1中111可指代元件“11”，且在图2中可将类似元件指代为211。如将了解，可添加、交换及/或消除本文中的各个实施例中所展示的元件以便提供本发明的若干个额外实施例。另外，如将了解，图式中所提供的元件的比例及/或相对缩放比例打算图解说明本发明的实施例且不应被视为具限制意义。
图1是根据本发明的一或多个实施例的呈包含至少一个存储器系统104的计算系统100的形式的设备的功能框图。存储器系统104可为(举例来说)固态驱动器(SSD)。在图1中所图解说明的实施例中，存储器系统104包含物理主机接口106、若干个存储器装置112-1、...、112-N(例如，固态存储器装置)及控制器108(例如，SSD控制器)，所述控制器耦合到物理主机接口106及存储器装置112-1、...、112-N。
物理主机接口106可用于在存储器系统104与另一装置(例如主机102)之间传达信息。主机102可包含存储器存取装置(例如，处理器)。所属领域的技术人员将了解“处理器”可指若干个处理器，例如并行处理系统、若干个协同处理器等。实例性主机可包含膝上型计算机、个人计算机、数码相机、数字记录及回放装置、移动电话、PDA、存储器读卡器、接口集线器等等。
物理主机接口106可呈标准化物理接口的形式。举例来说，当存储器系统104用于计算系统100中的信息存储时，物理主机接口106可为串行先进技术附接(SATA)物理接口、高速外围组件互连(PCIe)物理接口或通用串行总线(USB)物理接口以及其它物理连接器及/或接口。然而，一般来说，物理主机接口106可提供用于在存储器系统104与具有用于物理主机接口106的兼容接受器的主机(例如，主机102)之间传递控制、地址、信息(例如，数据)及/或其它信号的接口。
举例来说，控制器108可包含控制电路及/或固件。控制器108可以可操作方式耦合到与存储器装置112-1、…、112-N中的一或多者相同的物理装置(例如，裸片)或包含于所述物理装置上。举例来说，控制器108可为以可操作方式耦合到包含物理主机接口106及存储器装置112-1、…、112-N的印刷电路板的专用集成电路(ASIC)。替代地，控制器108可包含于以通信方式耦合到包含存储器装置112-1、…、112-N中的一或多者的物理装置(例如，裸片)的单独物理装置上。
控制器108可与存储器装置112-1、...、112-N通信以指导感测(例如，读取)、编程(例如，写入)及/或擦除信息的操作以及其它操作。控制器108可具有可为若干个集成电路及/或离散组件的电路。在若干个实施例中，控制器108中的电路可包含用于控制跨越存储器装置112-1、...、112-N的存取的控制电路及/或用于在主机102与存储器系统104之间提供翻译层的电路。控制器108可包含分析110电路及/或针对分析的编程及/或存储器单元的Vt的例如收集、确定、校正等的实施，及/或确定存储器单元的编程状态，如本文中所描述。在一或多个实施例中，可由于由制造商及/或销售商关联测试器及/或服务中测试器提供(例如，由自动测试程序及/或由人类操作者提供，以及其它可能性)的通过主机102的输入而执行此分析。
存储器装置112-1、…、112-N可包含(举例来说)若干个非易失性存储器阵列114，例如，非易失性存储器单元阵列。例如，存储器装置112-1、…、112-N可包含存储器单元阵列，例如在图2中描述的阵列220，其可根据本文中所描述的实施例进行操作。如将了解，存储器装置112-1、…、112-N的存储器阵列114中的存储器单元可呈NAND架构、NOR架构或某一其它存储器阵列架构。
如本文中所描述，一或多个存储器装置112-1、…、112-N可形成于同一裸片上。特定存储器装置(例如，存储器装置112-1)可包含形成于裸片上的一或多个存储器单元阵列114。在一或多个实施例中，如本文中进一步描述，所述同一裸片可包含控制电路115、感测电路116及/或存储器117，所述存储器用以存储用于控制电路115及/或感测电路116的操作的指令，及/或存储从所述操作获得的结果(例如，数据)。举例来说，存储器117可为静态随机存取存储器(SRAM)，其与动态RAM(DRAM)相比可具有若干个优点。SRAM相对于DRAM的此类优点可例如包含提供较快速存取时间，在存取之间不暂停以提供较短循环时间，及/或不具有对存储器的刷新要求。
存储器装置112-1、…、112-N的存储器阵列114可包含可进行分组的若干个存储器单元。如本文中使用，群组可包含若干个存储器单元(例如形成于裸片上或中的存储器单元)、若干个整体阵列、页、块、平面及/或其它存储器单元群组。举例来说，一些存储器阵列可包含构成存储器单元块的若干个存储器单元页。若干个块可包含于存储器单元平面中。若干个存储器单元平面可包含于裸片中。作为实例，128GB存储器装置可包含每页4320个字节的信息、每块256个页、每平面2048个块及每存储器装置16个平面。
图1中所图解说明的实施例可包含未图解说明的额外电路以便不使本发明的实施例模糊。举例来说，存储器装置112-1、…、112-N可包含用以锁存通过I/O电路经由I/O连接器提供的地址信号的地址电路。地址信号可由行解码器及列解码器接收及解码，以存取存储器阵列114。将了解地址输入连接器的数目可取决于存储器装置112-1、…、112-N及/或存储器阵列114的密度及/或架构。
图2是根据本发明的一或多个实施例的呈非易失性存储器阵列220的形式的设备的一部分的示意图。图2的实施例图解说明NAND架构非易失性存储器阵列。然而，本文中所描述的实施例并不限于此实例。如图2中所展示，非易失性存储器阵列220包含存取线(例如字线221-1、…、221-N)及与其相交的感测线(例如，局部位线222-1、…、222-M)。为了易于在数字环境中进行寻址，字线221-1、…、221-N的数目与局部位线222-1、…、222-M的数目可为2的某一幂，例如，256字线乘以4,096位线。
存储器阵列220包含NAND串224-1、…、224-M。每一NAND串包含非易失性存储器单元225-1、…、225-N，其各自以通信方式耦合到例如从字线221-1、…、221-N选择的相应存取线。每一NAND串及其组成存储器单元还与例如选自局部位线222-1、…、222-M的相应感测线相关联。每一NAND串224-1、…、224-M的存储器单元225-1、…、225-N以源极到漏极方式串联连接在源极选择栅极(SGS)(例如，场效应晶体管(FET)226)与漏极选择栅极(SGD)(例如，FET 228)之间。每一源极选择栅极226经配置以响应于源极选择线223上的信号而选择性地将相应NAND串耦合到共同源极233，而每一漏极选择栅极228经配置以响应于漏极选择线227上的信号而选择性地将相应NAND串耦合到相应位线。
如在图2中所图解说明的实施例中所展示，源极选择栅极226的源极连接到共同源极线233。源极选择栅极226的漏极连接到对应NAND串224-1的存储器单元225-1的源极。漏极选择栅极228的漏极在漏极触点230-1处连接到对应NAND串224-1的位线222-1。漏极选择栅极228的源极连接到对应NAND串224-1的最后存储器单元225-N(例如，浮动栅极晶体管)的漏极。
在一或多个实施例中，非易失性存储器单元225-1、…、225-N的构造包含源极、漏极、浮动栅极或其它电荷存储结构以及控制栅极。存储器单元225-1、…、225-N使其控制栅极分别耦合到字线221-1、…、221-N。NOR阵列架构将是类似地布设，除存储器单元串将并联耦合于所述选择栅极之间以外。
存储器单元的子组(例如，选自包含分别耦合到选定字线的225-1、…、225-N的存储器单元，所述字线选自221-1、…、221-N)可一起作为一群组来编程及/或感测，例如，读取。一起经编程及/或感测的若干个存储器单元可对应于数据页。编程操作(例如，写入操作)可包含将若干个编程脉冲(例如，16V到20V)施加到选定字线，以便将耦合到所述选定字线的选定存储器单元的Vt增加到对应于目标编程状态的所要编程电压电平。
如本文中所描述，例如使用软数据选通的感测操作(例如读取及/或Vt分析操作)可包含感测耦合到选定存储器单元的感测线(例如，位线)上的电压及/或电流改变(例如，放电)，以便确定选定存储器单元的编程状态及/或Vt。感测操作可包含将位线预充电，并在选定存储器单元开始导通时感测放电。
进行感测以确定选定存储器单元的编程状态及/或Vt可包含将若干个感测电压(例如，读取电压)提供到选定字线，同时将若干个电压(例如，读取通过电压)提供到耦合到所述串的未选定存储器单元的字线，所述若干个电压足以将未选定存储器单元置于导通状态中而不管未选定存储器单元的Vt如何。可感测对应于正被读取及/或验证的选定存储器单元的位线，以确定所述选定存储器单元是否响应于施加到选定字线的特定感测电压而导通。
举例来说，可依据位线电流达到与特定编程状态相关联的特定参考电流所处的字线电压而确定选定存储器单元的编程状态。相比之下，为确定选定存储器单元(例如，存储器单元225-1)的Vt，对应字线(例如，字线221-1)可具有所施加的感测电压范围，使得字线例如以小电压差增量从低电压(例如，0伏特(V))步进到相对高电压(例如，6V)。举例来说，0V到6V的范围可涵盖于120个步阶中，其中每一步阶增加50毫伏特(mV)。对应位线(例如，位线222-1)处的感测输出从“0”改变为“1”(例如，放电)所处的电压对应于选定存储器单元的Vt。
在本发明的一或多个实施例中，特定来说对于选定MLC，将所确定Vt与所述存储器单元的既定编程状态进行比较可为有用的。如此，如关于图3进一步描述，若干个缓冲器235-1、…、235-M各自可耦合到用作感测线的相应局部位线222-1、…、222-M。每一缓冲器可包含例如存储于裸片上的SRAM及/或另一存储器装置中的指令及/或存储器，以实现如本文中所描述的Vt分析。
图3是根据本发明的一或多个实施例的与执行Vt分析相关联的例如对应于图2中展示的缓冲器235-1的缓冲器335的功能框图。可通过感测存储器单元的电荷存储结构(例如，浮动日期)上的所存储电荷而确定存储器单元的状态。然而，若干个机制(举例来说，读取干扰、程序干扰、擦除及/或电荷损失(例如，电荷泄漏))可致使存储器单元的所存储电荷改变。由于所存储电荷的改变，可在感测存储器单元的状态时发生误差。举例来说，当将经预编程参考电压施加到存储器单元时，可感测到所述存储器单元处于目标状态之外的状态中(例如，不同于所述存储器单元打算被编程到的状态的状态)。如本文中所描述，可通过误差校正码(ECC)方案(例如，低密度奇偶校验(LDPC)ECC方案)校正此类误差，所述ECC方案可利用与存储器单元的数据状态相关联的软数据来校正误差。此类误差的减少及其校正可起因于基于确定更适用于感测选定存储器单元的若干个编程状态的若干个Vt而调整特定存储器单元的Vt。举例来说，ECC引擎可使用Vt信息来微调软数据，且可利用内部ECC参数来针对给定读取情景进行优化。
在一些实例中，可通过以下操作而获得软数据：施加包含与经预编程参考电压重叠(例如，基本上以所述经预编程参考电压为中心)的感测电压范围的软数据选通，使得对应于存储器单元的字线例如以小电压差增量从低于经预编程参考电压的电压步进到高于经预编程参考电压的电压。
在一些实例中，0V到6V的总范围可涵盖于120个步阶中，其中每一步阶增加50mV。可通过以下操作而将此些范围的感测电压施加到适当字线：例如由图1中图解说明的控制电路115执行存储于与例如图1中图解说明的阵列114的阵列相同的裸片(例如，图1中图解说明的存储器装置112-1)上的指令。举例来说，若干个感测电压范围可存储于裸片上的若干个SRAM(例如,图1中图解说明的SRAM 117)中，以用于例如在经由控制器108进行指示时经由控制电路115将一或多个范围的感测电压自动施加到阵列114的选定字线。
下文将与图2中235-1、…、235-M处展示的缓冲器及/或图3中展示的缓冲器335相关联地进一步描述图1中图解说明的感测电路116的实例。例如，在若干个实施例中，缓冲器335可包含感测放大器337(sense amp)及若干个其它组件，其可用于对裸片(例如，对与对应感测线(例如，局部位线)相关联的数据)执行逻辑操作。如此，数据存储、收集、更新、交换及/或比较功能替代由缓冲器335外部的处理资源(例如，由与控制器108、主机102相关联的若干个处理器及/或位于其它处的其它处理电路)执行及/或除了由所述处理资源执行之外，还可通过执行存储于缓冲器335中的指令而执行。
缓冲器335中的感测放大器337可耦合到至少一个对应局部位线，所述位线对应于存储器单元的特定列。感测放大器337可经操作以确定存储于选定存储器单元中的编程状态，例如，逻辑数据值。实施例并不限于给定的感测放大器架构或类型。例如，根据本文中所描述的若干个实施例的感测电路可包含电流模式感测放大器及/或单端型感测放大器(例如，耦合到一个感测线的感测放大器)等等。如本文中所描述，感测放大器可放大与由选定存储器单元的放电(例如，感测到耦合到选定存储器单元的位线上的电压及/或电流改变)导致的导通相关联的信号，以便通过感测所述选定存储器单元何时开始导通来确定选定存储器单元的编程状态及/或Vt。在一或多个实施例中，感测放大器337还可用作放大器以在标准读取操作期间感测选定存储器单元的导通。
缓冲器335可包含若干个锁存器339。锁存器339可与(举例来说)地址电路相关联地操作，以锁存经由I/O总线(例如，数据总线)通过I/O电路提供的地址信号。地址信号可由(举例来说)行解码器及列解码器接收及解码，以存取存储器单元阵列，例如，在图1中的114处及/或图2中的220处所展示。可通过使用例如包含感测放大器337的感测电路116来感测感测线上的电压及/或电流改变而从所述阵列读取数据。感测电路116可读取来自所述阵列的数据页(例如，数据行)，且将所述数据页锁存于特定锁存器中。
缓冲器335可包含用于放电旗标340及/或放电指示符341的收集、更新、交换及/或比较的指令及/或存储器，如关于图6进一步描述。可由感测每一选定存储器单元在所施加感测电压范围中的哪个特定电压下开始导通的感测放大器337来确定用于所述选定存储器单元的放电旗标340及/或放电指示符341。
在感测电压范围中的特定电压下放电的选定存储器单元还可期望在较高感测电压下放电。举例来说，用于每一选定存储器单元的放电旗标可为指派给所述存储器单元的旗标，例如用于经确定在当前感测电压及/或任何较低感测电压下未放电的存储器单元的“0”，以及用于已经确定在当前感测电压及/或任何较低感测电压下放电的存储器单元的“1”。如此，对于在所施加感测电压范围中的较低电压下未放电的存储器单元(例如，具有0的放电旗标值)，感测放大器337可在选定存储器单元放电所处的电压(例如，最低电压)下输出1的放电旗标值，否则针对感测到未放电所处的电压输出0的放电旗标值。存储器及/或用于选定存储器单元的放电旗标可响应于指示其在特定感测电压下放电的来自感测放大器337的输出而经更新为1的值。用于每一选定存储器单元的放电旗标值可作为放电旗标340存储于缓冲器335中。
对如存储于放电旗标340中的此类放电旗标的分析可不足以确定将用于多个存储器单元的多个编程状态的适当Vt，例如，在图4中所展示。如此，如关于图6进一步描述，对于用于先前被感测为正在放电的选定存储器单元的放电指示符值，放电指示符341的输出可经更新以迫使放电旗标值从1变为0。在一些实例中，在已经个别地完成从选定存储器单元的最低Vt到最高Vt的每一编程状态的感测之后，放电指示符341可经更新以迫使放电指示符变为0。在一些实例中，针对用于被感测为在施加较高感测电压之前放电的每一先前选定存储器单元的放电指示符值，放电指示符341的输出可经更新以迫使放电旗标值变为0，例如以指示在每一存储器单元开始导通时所存储感测电压范围中的最低电压。然而，在一或多个实施例中，如刚才所描述地更新放电指示符值不更改用于存储器单元的放电旗标(例如，作为放电旗标340存储于缓冲器335中)的先前经指派值。用于每一选定存储器单元的放电指示符值可作为放电指示符341存储于缓冲器335中。
在一或多个实施例中，预编程存储器单元及存储存储器单元的预期状态可帮助分析存储器单元的Vt。举例来说，缓冲器335可包含由于针对若干个选定存储器单元的预期(例如，预定义)数据的输入而存储的预期状态指示符342。预定义数据可输入(例如，加载)到选定存储器单元，使得选定存储器单元中的每一者可预期编程到特定编程状态。如此，用于每一经预编程选定存储器单元的预期编程状态可存储为预期状态指示符342。
在一或多个实施例中，SLC可为单位(例如，两个状态)存储器单元。即，所述存储器单元可编程到两个编程状态(例如，L0及L1)中的一者。在操作中，存储器单元可经编程使得其编程到对应于L0或L1的编程状态，其如通过施加适当Vt电平所确定。举例来说，存储器单元的预期编程状态L0可以预期状态指示符342由例如二进制“1”的所存储数据值表示。存储器单元的预期编程状态L1可以预期状态指示符342由例如二进制“0”的所存储数据值表示。然而，实施例并不限于这些数据指派，例如，编程状态L0可表示二进制“0”且编程状态L1可表示二进制“1”。
MLC可编程到表示多个位的两个以上数据状态中的一者。举例来说，在一个四状态MLC中，存储器单元的编程状态L0可以预期状态指示符342由例如二进制“11”的所存储数据值表示，编程状态L1可由例如二进制“01”的所存储数据值表示，编程状态L2可由例如二进制“00”的所存储数据值表示，且编程状态L3可由例如二进制“10”的所存储数据值表示。在此实例中，存储器单元是2位存储器单元，其中每一存储器单元可编程到四个数据状态(例如，L0到L3)中的一者，每一数据状态指示不同2位所存储位模式(例如，11、01、00及10)。在若干个实施例中，2位所存储位模式中的位中的每一者对应于不同数据页。例如，最右位(例如，“01”中的数字“1”)可贡献于第一数据页(例如，下部数据页)，且最左位(例如，“01”中的数字“0”)可贡献于第二数据页(例如，上部数据页)。如此，在此实例中，一存储器单元页可存储两个数据页。然而，实施例并不限于存储两个数据位的MLC。例如，若干个实施例可包含经配置以存储两个以上或以下数据位及/或分数数目个数据位的存储器单元。并且，实施例并不限于指派给数据状态L0到L3以存储于预期状态指示符342中的特定值。
缓冲器335可包含每状态位计数343的表示。在一或多个实施例中，如下文，每状态位计数343可通过执行收集选定页的Vt分布的指令而确定。Vt分布的收集可包含例如从一感测电压范围设定适当字线电压，且感测选定页上的选定单元(例如，所有单元)。在一或多个实施例中，可将例如由感测放大器337检测的感测数据与例如放电指示符340中的指示选定存储器单元是否已经通过放电从“1”过渡到“0”的放电旗标进行比较。如此，所述放电旗标指示是否已经发现Vt。
当已识别所述页上的已在当前字线电压下放电的存储器单元(其指示用于那些存储器单元的Vt)时，以位为单位对在当前字线电压下放电的存储器单元的数目进行计数，且将所述数目存储为针对所述字线电压的位计数。可做出与预期状态指示符342的比较以确定那些位中的每一者打算处于哪个编程状态，且可确定例如以分布表示的每状态位计数343，其实施例在图4及图5A到5C中图解说明。
为确定每状态位计数343，可执行应用加载到预期状态指示符342的预期数据的指令。对于高于例如感测电压范围中的第一电压的字线电压，可例如通过参考放电旗标过滤掉在施加到字线的较低电压下放电的存储器单元，以使得位计数功能能够对处于当前字线电压下的所述编程状态的位的数目进行计数。每状态位计数343可将位计数值存储于例如裸片上的SRAM中，以表示在特定编程状态及特定字线电压下的位计数的数目。在一或多个实施例中，可执行循环返回并针对下一编程状态进行过滤，对位进行计数及存储每状态位计数343的指令。可重复此类执行，直到已考虑到较高数目个(例如，所有)编程状态为止。存储为每状态位计数343的数据可表示来自例如字线或页上的所有存储器单元的在当前字线电压下的所有编程状态的位的数目。
可执行使字线电压按所规定步阶大小(例如，介于50mV到100mV的范围中的近似相等增量)递增的指令，且继续刚才描述的过程，直到达到感测电压范围及/或所规定Vt范围的较高电压(例如，最高电压)为止。在一或多个实施例中，当完成所述感测电压范围到字线的施加时，每状态位计数343(例如，裸片上的SRAM)可确定及/或存储特定页的位计数的分布，例如，直方图。在一或多个实施例中，例如直方图的分布可由图1中图解说明的控制器108读出及/或导出到控制器108，例如以用于进一步Vt分析。
图4是图解说明根据本发明的一或多个实施例的对应于与经编程存储器单元相关联的编程状态的若干个Vt分布的图式450。为发现特定存储器单元的Vt，可使字线从较低(例如，最低)电压步进到较高(例如，最高)电压，从而在每个步阶处均感测存储器单元。感测输出改变(例如从“1”到“0”)所处的点是所述存储器单元的Vt。为分析Vt，以下操作可为有用的：将若干个存储器单元的跨整个感测电压范围的经感测Vt与所述存储器单元中的每一者所打算处于的特定编程状态(例如，在于图4中图解说明的四状态MLC的情形中是11、01、00及10)进行比较。与图4相关联的存储器单元可为例如本文中关于图2所描述的存储器单元225-1、…、225-N的存储器单元。与图4相关联的存储器单元是2位(例如，四状态)MLC。然而，本发明的实施例并不限于此实例。
在对NAND串中的选定存储器单元执行的感测操作中，将所述串的未选定存储器单元偏置以便使其处于导通状态中。在此感测操作中，可基于响应于施加到对应字线的匹配或超过选定存储器单元的Vt的特定感测电压而在对应于所述串的位线上感测的电流及/或电压来确定选定存储器单元的编程状态。例如，可基于位线电流在给定时间周期中是否改变了特定量或达到特定电平而确定所述选定存储器单元的编程状态。
图4的Vt分布451、452、453及454对应于各自编程到例如对应于L0、L1、L2及L3的11、01、00及10的四个编程状态中的一者的若干个存储器单元。在一或多个实施例中，L0及L1的不同编程状态可(举例来说)经组合以被视为较低电平，且L2及L3的不同编程状态可经组合以被视为较高电平。替代地，L0、L1、L2及L3中的每一者可被视为单独电平以用于Vt分析。
如在图4中所展示，Vt分布451对应于编程到第一编程状态(例如，L0)的若干个存储器单元。在至少一些实施例中，将存储器单元编程到第一编程状态可仅包含允许存储器单元保持于经擦除状态中。即，第一编程状态可实际上是针对上部页及下部页两者的经擦除状态。Vt分布452可对应于从可与第一编程状态L0相同的经擦除状态编程到例如L1的第二编程状态的若干个存储器单元。在尝试验证(例如，感测或读取)选定存储器单元的编程状态不保持于L0中(例如，至少处于L1中)时，可通过对应字线将例如可高于接地状态电压455的第一经预编程参考电压456施加到所述存储器单元。
然而，例如归因于由在重新编程存储器单元之前擦除所述存储器单元引起的由每一编程状态的至少一些存储器单元存储的电压电平范围的扩大以及其它原因，Vt尾部可(举例来说)从451处展示的L0分布的上端及452处展示的452分布的下端延伸。此些Vt尾部中的一者或两者可横贯(例如，延伸跨越)第一经预编程参考电压456，因此在尝试验证(例如，感测或读取)具有在此尾部中的Vt的存储器单元的编程状态时导致误差。类似误差可由针对在452处的L1、在453处的L2及/或在454处的L3展示的相对于第二经预编程参考电压457、第三经预编程参考电压458及/或第四经预编程参考电压459的Vt分布的上部及/或下部尾部引起。出于清晰目的通过实例而非限制方式展示经预编程参考电压456、457、458及459的定位。替代地或另外，介于指示符455、456、457、458及459之间的区间中的电压范围可表示定义预期状态指示符(例如，L0、L1、L2及L3)的经编程电压范围。因而，对相对于经预编程参考电压及/或预期状态指示符(例如，在图3中的指示符342处展示)的Vt分布的分析可帮助分析Vt(例如，针对存储器单元的Vt的收集、确定、校正等)，及/或确定存储器单元的编程状态，如本文中所描述。
图5A到5C图解说明根据本发明的一或多个实施例的存储于存储器中的表示在一感测电压范围下的存储器单元放电的数据560。图5A到5C中图解说明的数据560可存储于若干个缓冲器235-1、...、235-M的存储器中，所述缓冲器各自耦合到用作感测线的相应局部位线222-1、...、222-M，例如，如关于图2所描述。举例来说，可通过经执行以确定每状态位计数343的指令来处理数据560，例如，如关于图3所描述。可将所得每状态位计数信息(例如，图5A到5C中所图解说明)存储于耦合到裸片上的每一缓冲器的一或多个SRAM中。在一或多个实施例中，每状态位计数信息可以若干个直方图格式、以可转换为若干个直方图的格式及/或以列表格式以及以其它适合数据结构存储。
在图5A中表示的数据560展示数据结构的顶部处的标头以标示每一栏中所含的数据的类型。举例来说，呈数据结构的数据560可包含用以记载感测电压所施加到的存储器单元的块561的一栏。此块在图2中示意性地表示。如在图5A中所展示，所述数据结构还可包含用以记载感测电压通过对应字线所施加到的存储器单元的页562的一栏。在一些实例中，可存在每块256页以及每页4320字节(例如，34,560位)的信息。
如在图5A中所展示，数据结构还可包含用以记载施加到页(例如，块456的页255)的选定存储器单元中的每一者的感测电压(其由数/模转换(DAC)563表示)的一栏。在DAC563栏中呈现的值是用于表示特定感测电压的数字或二进制值。举例来说，待施加到字线的0V或另一指定最低电压可由0(0.3V)的DAC值来表示，可由1(0.6V)的DAC值来表示，可由2(0.9V)的DAC值来表示，可由3、…、(4.7V)的DAC值来表示，可由88的DAC值来表示等等，一直到由最高DAC值表示的待施加最高感测电压。DAC值通常被表示为连续整数。本发明的实施例并不限于这些实例。
在于图5A到5C中图解说明的数据560中，感测电压步阶由125个连续DAC值(例如，DAC值0到124)表示，从例如0V步进到6V。在一或多个实施例中，每一DAC连续值可表示近似相等步阶大小(例如，在50mV到100mV的范围中的近似相等增量)的感测电压的增量改变。在一或多个实施例中，每一DAC连续值可表示基本上以若干个经预编程参考电压中的一或多者为中心的DAC值，使得选定存储器单元例如以小电压差增量从低于若干个经预编程参考电压中的特定一者的电压步进到高于若干个经预编程参考电压中的所述特定一者的电压。在一些实例中，连续DAC值可表示显著间隙，其中以(举例来说)一个经预编程参考电压为中心的值与以邻近(例如，下一个较高)经预编程参考电压为中心的值之间的感测电压不被施加。此软数据可用于通过ECC方案(例如，LDPC方案)校正所检测Vt误差，所述ECC方案可利用与存储器单元的预期编程状态相关联的软数据来校正误差。
在一或多个实施例中，如在图5A中所展示，所述数据结构还可包含用以记载选定存储器单元可编程到的若干个编程状态中的每一者的单独栏。选定存储器单元可编程到的编程状态可(举例来说)对应于以图3中展示的预期状态指示符342及/或图4中展示的编程状态L0、L1、L2及L3表示的不同编程状态，其取决于存储器单元的位大小。因此，对于两位四状态存储器单元，所述数据结构可包含针对L0编程状态的第一栏551、针对L1编程状态的第二栏552、针对L2编程状态的第三栏553，以及针对L3编程状态的第四栏554。
对于感测电压所施加到的每一选定存储器单元，可做出关于是否例如通过图3中展示的感测放大器337感测到存储器单元导通的确定。如果例如通过达到至少特定参考电流的感测线电流感测到此导通，那么用于所述存储器单元的放电指示符可经更新以例如通过从0改变为1而将此放电记录为一位。通过参考由于加载预期数据而存储的预期状态指示符342，可确定选定存储器单元的预期编程状态。如此，可将记录放电的位添加到适当栏。
举例来说，如果施加到选定存储器单元的具有0的DAC值的感测电压造成存储器单元导通且选定存储器单元的预期编程状态是L0，那么可将所述位添加到L0栏。将相同感测电压施加到耦合到所述字线的其它选定存储器单元(例如，页255)可增加适当栏中的位的计数，此取决于选定存储器单元中的每一者的预期编程状态。举例来说，页255上的存储器单元中的许多者可具有由加载预期数据引起的L3预期状态指示符，不过所述存储器单元中无一者在0的DAC值下导通电流，如在栏554中所展示，然而具有L0预期状态指示符的许多存储器单元在0的DAC值下导通电流，如在栏551中所展示，此造成在所述DAC值下的经升高位计数。
增加DAC值(例如，感测电压)可造成具有L0预期状态指示符的逐渐变小数目个存储器单元开始首次导通电流，例如，其在较低DAC值下不导通电流。然而，可存在从0的DAC值下的大位计数延伸的显著尾部，其中存储器单元中的一些存储器单元不导通直到达到20到27DAC值范围为止，所述值范围接近于其中具有L1预期状态指示符的一些存储器单元开始导通的31的DAC值。此外，具有不同预期状态指示符的存储器单元开始导通所处的DAC值可由于向上及/或向下延伸的尾部而重叠。举例来说，虽然在图5A到5B上展示的38到52的DAC值处于其中具有L1预期状态指示符的存储器单元开始导通的低到中感测电压范围中，但具有L2预期状态指示符的存储器单元中的一些存储器单元在此范围中也开始导通。类似地，具有L2预期状态指示符的存储器单元开始导通所处的DAC值范围可与具有L3预期状态指示符的存储器单元开始导通所处的DAC值范围重叠，例如参见图5B上的DAC值92。在一或多个实施例中，不同编程状态的位计数(例如在图5A到5C中图解说明及/或存储于图3中展示的缓冲器335中的每状态位计数343中)可表示为直方图，例如类似于图4中展示的直方图。
因此，如本文中所描述的用于Vt分析的一或多个方法可包含：存储对应于存储器单元群组的预期状态指示符(例如，在图3中的指示符342处展示)；将第一感测电压施加到所述存储器单元群组所耦合到的选定存取线；感测所述群组的存储器单元中的至少一者是否响应于所述第一感测电压而导通；确定用于所述存储器单元中的至少一者的放电指示符(例如，在图3中的指示符341处展示)是否响应于所述第一感测电压而改变；及确定所述第一感测电压是用于所述存储器单元中的至少一者的特定编程状态的Vt。举例来说，可将所存储预期状态指示符与用于所述存储器单元中的至少一者的所存储放电指示符进行比较，以确定所述第一感测电压是用于所述存储器单元中的至少一者的特定编程状态的Vt。
在一或多个实施例中，所述方法可包含：使用第一感测电压感测各自编程到若干个目标状态中的一者且耦合到选定存取线的存储器单元群组，其中所述第一感测电压是将用于确定对应于所述存储器单元群组的Vt的一系列感测电压中的一者。举例来说，第一感测电压可为随后将用作感测电压来感测所述存储器单元群组的一系列所存储感测电压中的一者。在一些实例中，感测所述存储器单元群组可包含感测存储器单元页(例如，对应于完整存取线或字线的页)。
如本文中所描述，在一或多个实施例中，所述方法可包含：例如通过感测电压施加到的存储器单元的自动连续选择，确定所述存储器单元中的哪些存储器单元响应于第一感测电压而导通。存储器单元的自动连续选择可(举例来说)由例如在图1中的指示符115处所展示的控制电路执行。可确定用于存储器单元中的每一者的放电旗标(例如在图3中的指示符340处展示且例如具有0或1的值)，所述放电旗标指示所述存储器单元中的每一者是否响应于第一感测电压而导通，其中放电旗标的值在高于感测到导通所处的第一感测电压的感测电压下不改变。为确定放电指示符是否已响应于用于所述存储器单元中的至少一者的第一感测电压而改变，所述方法可包含参考用于所述存储器单元中的至少一者的放电旗标，所述放电旗标可例如通过放电旗标对于造成所述存储器单元中的至少一者导通的先前感测电压及当前感测电压具有0值而指示第一感测电压是例如一系列感测电压中致使所述存储器单元中的至少一者导通的最低感测电压。
在一或多个实施例中，如本文中所描述的用于Vt分析的方法可包含：将预期状态指示符存储于裸片上的若干个存储器装置中(例如存储于图3中的缓冲器335中的指示符342处)，以指示若干个经编程存储器单元中的每一者的例如预期在特定感测电压下被读取的预期编程状态；将一感测电压范围施加到耦合到同一裸片上的存储器单元阵列的选定存取线；及感测当若干个存储器单元各自开始导通时至少在所述感测电压范围中的一些感测电压下的放电。如本文中所描述，在一或多个实施例中，所述方法可包含：将例如在图5A到5C中展示的位计数存储于裸片上的若干个存储器装置中，以指示至少在所述感测电压范围中的一些感测电压下放电的存储器单元的数目。所述方法可包含：与所存储位计数相比较来分析所存储状态指示符，以确定至少第一编程状态与第二编程状态之间的适当感测Vt(例如，在图4中通过实例展示的在编程状态451与编程状态452之间在指示符456处)。
在一些实例中，可编程裸片上的若干个存储器单元，使得可预期所述若干个经编程存储器单元中的每一者至少在第一编程状态或第二编程状态下被读取，此例如针对仅在较高电平或较低电平下被编程的SLC或MLC。在一些实例中，可编程裸片上的若干个存储器单元，使得可预期所述若干个经编程存储器单元中的每一者在较低电平的第一编程状态或第二编程状态下及/或在较高电平的第三编程状态或第四编程状态下被读取。在一些实例中，如本文中所描述，编程所述若干个存储器单元可包含编程NAND阵列中的若干个MLC。
如本文中所描述，在一或多个实施例中，所述方法可包含：存储位计数，以指示至少在所述感测电压范围中的一些感测电压下放电的处于较低电平的第一编程状态及第二编程状态中的存储器单元的数目及/或处于较高电平的第三编程状态及第四编程状态中的存储器单元的数目，例如在图4及/或图5A到5C中所展示。在一或多个实施例中，可与所存储位计数相比较来分析所存储状态指示符，以确定以下各者中的至少一者之间的若干个适当感测Vt：第一编程状态与第二编程状态、第二编程状态与第三编程状态及/或第三编程状态与第四编程状态(例如，在图4中通过实例展示的在编程状态451与编程状态452之间在指示符456处，在编程状态452与编程状态453之间在指示符457处，及/或在编程状态453与编程状态454之间在指示符458处)。
图6是图解说明根据本发明的一或多个实施例的用于Vt分析的过程670的功能框图。在一或多个实施例中，过程670可包含将预期(例如，预定义)数据加载(例如，编程)到若干个选定存储器单元671。如本文中所描述，选定存储器单元可耦合到NAND架构、NOR架构或某一其它存储器阵列架构的块中的若干个字线(例如，页)。可为加载预期(例如，预定义)数据671存储672用于每一经编程存储器单元的每一状态的预期状态指示符，如本文中所描述。举例来说，可存储每一经编程存储器单元的预期状态指示符，以指示所述存储器单元是否打算编程到L0、L1、L2或L3编程状态。
在一或多个实施例中，如本文中所描述，可将例如来自一感测电压范围的设定字线电压673施加到对应于待被选择的存储器单元的字线。通过将所述设定字线电压施加到选定存储器单元，如本文中所描述，可感测674所述存储器单元是否在所述特定电压下导通。在选定存储器单元导通所处的较低(例如，最低)电压下，可例如由感测放大器337输出信号，以将指派给选定存储器单元的放电旗标例如从针对经确定为在较低感测电压下未放电的存储器单元的“0”改变为针对已经确定在当前感测电压下放电的存储器单元的“1”。可将指示选定存储器单元导通所处的最低字线电压的此放电旗标存储于例如图3中的缓冲器335中的340处。此放电旗标还可指示选定存储器单元在高于选定存储器单元导通所处的最低字线电压的字线电压下导通。指示选定存储器单元导通所处的最低及较高字线电压的所存储放电旗标值(例如，是1的数字或二进制值)可经存储以在用于Vt分析的过程670期间用于参考，至少直到已经施加最后(例如，最高)字线电压为止。
如果用于选定存储器单元的所存储放电旗标具有0的值，其指示存储器单元在较低所施加字线电压下未开始导通，且在当前所施加字线电压下感测到存储器单元导通，那么可输出1的值，如在指示符675处所展示。如果用于选定存储器单元的所存储放电旗标不具有0的值，即，放电旗标具有指示存储器单元在较低所施加字线电压下开始导通的1的值，那么可输出0的值，也如在指示符675处所展示。
当输出1的值(其指示选定存储器单元刚好在当前所施加字线电压下开始导通且在较低字线电压下不导通)时，可将与所述放电旗标相反的放电指示符更新到1的值，如在指示符676处所展示。相比之下，当输出0的值(其指示选定存储器单元在较低所施加字线电压下开始导通)时，可将放电指示符更新到0的值，或在先前经更新到所述值的情况下保持为0，也如在指示符676处所展示。如此，放电指示符仅具有针对相关联存储器单元的1的值以指示相关联存储器单元开始导通所处的较低(例如，最低)字线电压。
举例来说，参考图5A，在0的DAC 563值处，如在指示符551处所展示的具有L0预期状态指示符的17,747个存储器单元开始导通。在1的DAC值处，具有L0预期状态指示符的174个以上存储器单元开始导通，不过预期在0的DAC值下开始导通的具有L0预期状态指示符的17,747个存储器单元在1的DAC值下仍然导通。然而，由于放电指示符针对在1的DAC值下开始导通的存储器单元仅具有1的值，且在较低DAC值(例如，0的DAC值)下开始导通的存储器单元将具有被更新到0的放电指示符，因此仅174个最新导通的存储器单元将针对在L0预期状态指示符处的1的DAC值而寄存一位。
当已经感测到选定数目个(例如，所有)存储器单元且已经用放电指示符识别在当前字线电压下开始导通(例如，具有Vt)的所述存储器单元时，可过滤针对特定状态的输出，如在图6中的指示符677处所展示。在一或多个实施例中，可使指示在当前字线电压下感测到的最新导通的存储器单元的放电指示符各自与用于所述特定存储器单元的例如在图3中的指示符342处所展示的预期状态指示符相关，以便形成例如在图5A到5C中图解说明的数据的数据结构(例如，分布)。举例来说，可首先过滤所述输出，以记载针对L0预期状态指示符(例如，编程状态)具有1的值(例如，位)的放电指示符。
接着可对当前字线电压的特定状态的位进行计数，如在图6中的指示符678处所展示。当已经过滤了第一编程状态的经感测数据时，可例如通过每状态位计数343执行存储于缓冲器335中的此处或别处的指令来执行位计数操作，以对在当前字线电压下的第一编程状态的位的数目进行计数。接着可存储特定编程状态的位计数，如在图6中的指示符679处所展示。举例来说，可将每一字线电压的每一编程状态的位计数存储于裸片上的例如耦合到图3中展示的缓冲器335中的每状态位计数343的SRAM中。
过程670可循环返回680并针对下一编程状态进行过滤，如在图6中的指示符677处所展示，并对例如L1预期状态指示符的位进行计数，并存储位计数。过程670可重复此循环，直到已经过滤了选定数目个(例如，所有)编程状态且已对位进行计数并存储为止。所存储位计数可表示来自例如在图5A到5C的栏563中的任一DAC值处的当前字线电压下的所有编程状态的位的数目。
接着，过程670可使字线电压根据如本文中所描述的所规定步阶大小递增，如在图6中的指示符673处所展示，并继续使字线电压递增直到电压已达到所规定感测电压范围的最后(例如，最高)字线电压为止，如在指示符681处所展示。
在计数、存储期间及/或完成之后，可以若干个直方图格式、以可转换为若干个直方图的格式及/或以例如与在图4及/或图5A到5C中所展示的列表格式一致的列表格式以及以其它适合数据结构存储每状态位计数信息。如所描述，所存储每状态位计数信息可表示由将一感测电压范围(例如，一系列设定字线电压)施加到对应于阵列的若干个存储器单元(例如，对应于所述阵列中的单个页)的特定字线引起的结果。如此，在一或多个实施例中，在施加所规定感测电压范围的最后(例如，最高)字线电压之后可将针对单个页的每状态位计数信息存储于例如SRAM中。
本发明描述将对Vt分布的可见性提供给例如由自动测试程序及/或人类操作者以及其它可能性提供的制造商及/或销售商关联测试器及/或服务中测试器。在一或多个实施例中，本文中呈现的方法及设备实现通过(举例来说)NAND页的Vt分布的收集及存储，其中包含到NAND裸片本身的Vt分布。
在通过执行存储于图2中展示的缓冲器235-1、...、235-M及/或图3中展示的缓冲器335中的指令已执行数据存储、收集、更新、处理及/或比较功能后，可输出每状态位计数信息供进一步Vt分析，如在图6中指示符682处所展示。举例来说，单个页的每状态位计数信息可例如从一或多个SRAM(例如，图1中指示符117处所展示)直接输出到控制器(例如，图1中指示符108处所展示)及/或由控制器从一或多个SRAM存取。在一或多个实施例中，存储于一或多个SRAM上的信息可在输出到控制器及/或被控制器存取之后被擦除，以为进一步Vt分析提供存储器空间。在一或多个实施例中，控制器可包含于单独物理装置上，所述单独物理装置以通信方式耦合到包含存储器装置112-1、…、112-N中的一或多者的物理装置(例如，裸片)。
在一或多个实施例中，分析110电路及/或针对分析的编程及/或固件分析方法实施可包含于控制器108及/或主机102上，以用于进一步Vt分析及/或有关分析方法及/或功能，例如Vt误差校正等。在一或多个实施例中，如本文中所描述，软数据可用于通过ECC方案(例如，LDPC方案)校正所检测Vt误差，所述ECC方案可利用与存储器单元中的每一者的预期编程状态(例如，在图3中展示的预期状态指示符342)相关联的软数据来校正误差。
因此，如本文中所描述的用于Vt分析的一或多个方法可包含：将一感测电压范围中的第一感测电压施加到耦合到存储器单元阵列的选定存取线；感测在第一感测电压下导通的每一选定存储器单元的导通；存储指示每一选定存储器单元导通所处的第一感测电压的放电旗标；施加所述感测电压范围中的较高第二感测电压，以确定选定存储器单元中的哪些存储器单元在第二感测电压下导通；及输出指示至少一个选定存储器单元开始导通所处的最低感测电压的值的放电指示符。
如本文中所描述，在一或多个实施例中，所述方法可包含：如果放电旗标指示至少一个选定存储器单元在第一感测电压下不导通，那么输出指示最低感测电压(例如，较高第二感测电压)的值的放电指示符。如果所述放电旗标指示至少一个选定存储器单元在第一感测电压下确实导通，那么可迫使所述放电指示符变为指示至少一个选定存储器单元不导通的值。
在一或多个实施例中，如本文中所描述的用于Vt分析的方法可包含：通过将用于经预编程存储器单元的所存储预期状态指示符与用于选定存储器单元中的至少一者的所述放电指示符进行比较，过滤放电指示符的作为多个编程状态中的第一编程状态的位的输出。举例来说，可对第一编程状态的位进行计数，且可将第一编程状态的位计数存储于存储器装置中(例如在图3中的缓冲器335中的指示符343处)，以指示在至少一个选定存储器单元开始导通所处的最低感测电压下放电的存储器单元的数目。另外，可过滤放电指示符的作为多个编程状态中的至少第二编程状态的位的输出，可对第二编程状态的位进行计数且可将第二编程状态的位计数存储于存储器装置中。
在一或多个实施例中，所述方法可包含将施加到选定存取线的感测电压以递增方式增加到所述感测电压范围中的最高感测电压。可由存储器装置确定例如在图4及/或图5A到5C中展示的每状态分布的位计数，例如在图3中的缓冲器335中的指示符343处。
在一或多个实施例中，所述方法可包含将每状态分布的位计数从存储器装置(例如，在图1中的指示符117处所展示的SRAM)输出到耦合到至少一个存储器单元阵列的例如在图1中的指示符108处所展示的控制器。所述控制器可(举例来说)分析每状态分布的位计数，以确定至少第一编程状态与第二编程状态之间的适当感测Vt。举例来说，所述控制器可确定至少一个经预编程参考电压的误差及/或通过利用与存储器单元的编程状态相关联的软数据校正所述误差的误差校正码方案来指导对所述误差的校正，如本文中所描述。
可提供例如分别在图1中的指示符106及102处所展示的物理接口到主机，以实现与Vt收集、分析等的执行及/或自定义有关的输入。物理主机接口106可实现在存储器单元阵列的所规定块及/或页处寻址到例如关于图6所描述的过程的命令起始的命令序列的输入，如本文中所描述。可通过执行存储于控制电路115、感测电路116及/或图1中展示的SRAM117及/或图3中展示的缓冲器335的元件337、339、340、341、342及/或343中的一或多者中的指令而起始及/或执行所述过程。物理主机接口106可实现Vt量测的自定义，以及执行的自定义及/或输出所得每状态位计数信息，所述每状态位计数信息可以若干个直方图格式、以可转换为若干个直方图的格式及/或以列表格式以及以其它格式存储。物理主机接口106可实现所规定感测电压范围(例如，最低及/或最高设定字线电压)及/或电压步阶大小及/或此些步阶之间的间隙的输入。另外，物理主机接口106可实现到主机102的存储于裸片上的SRAM 117中的每状态分布的位计数(例如，直方图)及/或由控制器108执行的Vt分析方法110的输出。可使用原生于操作性计算装置的常用命令将经设计以得出(举例来说)信息直方图的预期(例如，预定义)数据的输入加载到例如图3中展示的预期状态指示符342。在一或多个实施例中，特殊命令可与常用命令组合以允许根据需要加载下部及上部页数据两者。
在一或多个实施例中，如本文中所描述的用于Vt分析的设备可包含：例如在图1中指示符114处及/或图2中指示符220处所展示的存储器单元阵列；及例如在图1中指示符115处所展示的控制电路，所述控制电路经配置以将一所存储感测电压范围施加到耦合到所述存储器单元阵列的选定存取线。在一或多个实施例中，所述设备可包含例如在图1中的指示符116处所展示的感测电路，所述感测电路经配置以感测在若干个存储器单元中的每一者开始导通时可能由施加所述所存储感测电压范围中的每一电压引起的所述若干个存储器单元中的每一者的放电。举例来说，感测电路可包含例如在图3中的缓冲器335中的指示符337处展示的感测放大器，所述感测放大器经配置以感测可能由施加所存储感测电压范围中的每一电压引起的耦合到选定存取线的若干个存储器单元中的每一者的放电导致的导通。在一些实例中，感测放大器337可以可操作方式耦合到选定感测线(例如图2中展示的局部位线222-1、...、222-M中的一或多者)，所述选定感测线与选定存取线(例如，图2中展示的字线221-1、...、221-N中的一者)相关联。
在一或多个实施例中，如本文中所描述，所述设备可经配置以将预期状态指示符存储于存储器中(例如图3中的缓冲器335中的指示符342处展示)，以指示例如预期若干个经预编程存储器单元中的每一者的预期编程状态在特定感测电压下被读取。在一或多个实施例中，如本文中所描述，所述设备可经配置以将用于若干个存储器单元中的每一者的放电旗标存储于存储器中(例如图3中的缓冲器335中的指示符340处展示)，所述放电旗标指示当若干个存储器单元中的每一者开始导通时所存储感测电压范围中的最低电压下开始的导通。在一或多个实施例中，如本文中所描述，所述设备可经配置以将用于若干个存储器单元中的每一者的放电指示符存储于存储器中(例如图3中的缓冲器335中的指示符342处展示)，所述放电指示符指示当若干个存储器单元中的每一者开始导通时所存储感测电压范围中的最低电压。
如果放电旗标例如通过具有1的值指示至少一个选定存储器单元在低于当前所施加感测电压的所施加感测电压下导通，那么所述放电指示符可指示通过(举例来说)执行迫使放电指示符变为指示非导通的值(例如，0的值)的指令的最低电压。所述设备(例如，在图3中的缓冲器335中展示的一或多个存储器装置)可经配置以将放电指示符输出为第一编程状态的位，及/或计数并存储位计数以指示各自在最低电压下开始导通的存储器单元的总数目，例如在图5A到5C中所展示。
在一或多个实施例中，至少感测放大器、经配置以存储放电旗标的存储器装置，以及经配置以存储放电指示符的存储器装置包含于以可操作方式耦合到与选定存取线相关联的选定感测线的同一缓冲器(例如，图3中展示的缓冲器335)中。在一或多个实施例中，存储器装置(例如，图3中展示的缓冲器335的元件340、341、342及/或343)中的至少一者是与存储器单元阵列、选定存取线、控制电路、感测放大器及/或选定感测线中的至少一者形成于同一裸片上的一或多个SRAM。即，举例来说，存储器单元阵列、控制电路、感测电路以及若干个存储器装置中的至少一者可形成于单个裸片上。
在一或多个实施例中，控制器可以可操作方式耦合于裸片外部，例如在图1中的指示符108与指示符112-1处所展示，且所述控制器可经配置以与所存储位计数相比较来分析所存储预期状态指示符以确定至少第一编程状态与第二编程状态之间的适当感测Vt。在一些实例中，所述设备可经配置以在存储完整存储器单元页的位计数之后将所存储位计数发送到控制器以用于分析。在一些实例中，所述设备可经配置以在存储完整串的存储器单元(例如，图2中展示的NAND串224-1、…、224-M)的位计数之后将所存储位计数发送到控制器以用于分析。在一些实例中，所述设备(例如，图3中的缓冲器335中的每状态位计数343处所展示的存储器装置)可经配置以形成位计数分布及/或在施加所存储感测电压范围中的最高电压且存储例如图4及/或图5A到5C中展示的所得位计数分布之后将所述位计数分布发送到控制器以用于分析。
结论
本发明包含用于Vt分析的设备及方法。用于阈值Vt分析的一或多个设备包含：存储器单元阵列；控制电路，其经配置以将一范围(例如，一系列)的所存储感测电压施加到耦合到所述存储器单元阵列的选定存取线(例如，字线)，例如所述施加是在存储所述所存储感测电压范围之后。所述一或多个设备包含：感测电路，其经配置以感测在若干个存储器单元中的每一者开始导通时可能由施加所述所存储感测电压范围中的每一电压引起的所述若干个存储器单元中的每一者的放电，其中所述设备经配置以存储用于所述若干个存储器单元中的每一者的放电指示符，所述放电指示符指示所存储感测电压范围中在所述存储器单元各自开始导通时的较低电压(例如，最低电压)。
虽然本文中已图解说明及描述了特定实施例，但所属领域的技术人员将了解经计算以实现相同结果的布置可替代所展示的特定实施例。本发明打算涵盖本发明的一或多个实施例的更改或变化形式。应理解，已以说明性方式而非限定性方式做出以上描述。在审阅以上描述后，所属领域的技术人员将明了以上实施例的组合及本文中未具体描述的其它实施例。本发明的一或多个实施例的范围包含其中使用以上结构及方法的其它应用。因此，本发明的一或多个实施例的范围应参考所附权利要求书连同授权此权利要求书的等效内容的整个范围来确定。
在前述实施方式中，出于简化本发明的目的将一些特征一起分组于单个实施例中。本发明的此方法不应解释为反映本发明的所揭示实施例必须使用比明确陈述于每一权利要求书中更多的特征的意图。而是，如所附权利要求书反映：发明性标的物在于少于单个所揭示实施例的所有特征。因此，特此将所附权利要求书并入到实施方案中，其中每一权利要求独立地作为单个实施例。

Claims (42)

1.一种用于阈值电压分析的方法，其包括：
存储对应于存储器单元群组的预期状态指示符；
将第一感测电压施加到所述存储器单元群组所耦合到的选定存取线；
感测所述群组的所述存储器单元中的至少一者是否响应于所述第一感测电压而导通；
确定用于所述存储器单元中的所述至少一者的放电指示符是否已响应于所述第一感测电压而改变；及
确定所述第一感测电压是用于所述存储器单元中的所述至少一者的特定编程状态的阈值电压。
2.根据权利要求1所述的方法，其包含将所述所存储预期状态指示符与用于所述存储器单元中的所述至少一者的所存储放电指示符进行比较，以确定所述第一感测电压是用于所述存储器单元中的所述至少一者的所述特定编程状态的所述阈值电压。
3.根据权利要求1所述的方法，其包含使用第一感测电压感测各自编程到若干个目标状态中的一者且耦合到所述选定存取线的存储器单元群组。
4.根据权利要求3所述的方法，其中所述第一感测电压是将用于确定对应于所述存储器单元群组的阈值电压的一系列感测电压中的一者。
5.根据权利要求3所述的方法，其中所述第一感测电压是随后将用作感测电压来感测所述存储器单元群组的一系列所存储感测电压中的一者。
6.根据权利要求1所述的方法，其中感测所述存储器单元群组包括感测存储器单元页。
7.根据权利要求1到6中任一权利要求所述的方法，其包含确定所述存储器单元中的哪些存储器单元响应于所述第一感测电压而导通。
8.根据权利要求7所述的方法，其包含确定用于所述存储器单元中的每一者的放电旗标，所述放电旗标指示所述存储器单元中的每一者是否响应于所述第一感测电压而导通。
9.根据权利要求8所述的方法，其中确定所述放电旗标包含在高于所述第一感测电压的感测电压下不改变所述放电旗标的值。
10.根据权利要求8所述的方法，其中确定所述放电指示符是否已响应于用于所述存储器单元中的所述至少一者的所述第一感测电压而改变包含参考用于所述存储器单元中的所述至少一者的所述放电旗标。
11.根据权利要求10所述的方法，其包含确定所述第一感测电压是一系列感测电压中的导致所述存储器单元中的所述至少一者导通的最低感测电压。
12.一种用于阈值电压分析的方法，其包括：
将预期状态指示符存储于裸片上的若干个存储器装置中，以指示若干个经编程存储器单元中的每一者的预期编程状态；
将一感测电压范围施加到耦合到所述裸片上的存储器单元阵列的选定存取线；
感测当若干个存储器单元各自开始导通时至少在所述感测电压范围中的一些感测电压下的放电；
将位计数存储于所述裸片上的所述若干个存储器装置中，以指示至少在所述感测电压范围中的一些感测电压下放电的存储器单元的数目；及
与所述所存储位计数相比较来分析所述所存储状态指示符，以确定至少第一编程状态与第二编程状态之间的适当感测阈值电压。
13.根据权利要求12所述的方法，其包含编程所述裸片上的所述若干个存储器单元，使得预期所述若干个经编程存储器单元中的每一者至少在所述第一编程状态或所述第二编程状态下将被读取。
14.根据权利要求12到13中任一权利要求所述的方法，其包含编程所述裸片上的所述若干个存储器单元，使得预期所述若干个经编程存储器单元中的每一者在较低电平的第一编程状态或第二编程状态下以及在较高电平的第三编程状态或第四编程状态下将被读取。
15.根据权利要求14所述的方法，其中编程所述若干个存储器单元包含编程NAND阵列中的若干个多电平单元MLC。
16.根据权利要求14所述的方法，其包含存储所述位计数，以指示至少在所述感测电压范围中的一些感测电压下放电的处于所述较低电平的所述第一编程状态及所述第二编程状态的存储器单元的数目以及处于所述较高电平的所述第三编程状态及所述第四编程状态的存储器单元的数目。
17.根据权利要求14所述的方法，其包含与所述所存储位计数相比较来分析所述所存储状态指示符，以确定以下各者中的至少一者之间的若干个适当感测阈值电压：所述第一编程状态与所述第二编程状态；所述第二编程状态与所述第三编程状态；及所述第三编程状态与所述第四编程状态。
18.一种用于阈值电压分析的方法，其包括：
将一感测电压范围中的第一感测电压施加到耦合到存储器单元阵列的选定存取线；
感测在所述第一感测电压下导通的每一选定存储器单元的导通；
存储指示每一选定存储器单元导通所处的所述第一感测电压的放电旗标；
施加所述感测电压范围中的较高第二感测电压以确定所述选定存储器单元中的哪些存储器单元在所述第二感测电压下导通；及
输出指示至少一个选定存储器单元开始导通所处的最低感测电压的值的放电指示符。
19.根据权利要求18所述的方法，其包含如果所述放电旗标指示所述至少一个选定存储器单元在所述第一感测电压下不导通，那么输出指示所述最低感测电压的所述值的所述放电指示符。
20.根据权利要求19所述的方法，其包含如果所述放电旗标指示所述至少一个选定存储器单元在所述第一感测电压下确实导通，那么迫使所述放电指示符变为指示所述至少一个选定存储器单元不导通的值。
21.根据权利要求18到20中任一权利要求所述的方法，其包含通过将用于经预编程存储器单元的所存储预期状态指示符与用于所述选定存储器单元中的所述至少一者的所述放电指示符进行比较，过滤所述放电指示符的作为多个编程状态中的第一编程状态的位的输出。
22.根据权利要求21所述的方法，其包含：
对所述第一编程状态的所述位进行计数；及
将所述第一编程状态的位计数存储于存储器装置中，以指示在所述至少一个选定存储器单元开始导通所处的所述最低感测电压下放电的存储器单元的数目。
23.根据权利要求22所述的方法，其包含：
过滤所述放电指示符的作为所述多个编程状态中的至少第二编程状态的位的输出；
对所述第二编程状态的所述位进行计数；及
将所述第二编程状态的位计数存储于所述存储器装置中。
24.根据权利要求23所述的方法，其包含将施加到所述选定存取线的所述感测电压以递增方式增加到所述感测电压范围中的最高感测电压。
25.根据权利要求24所述的方法，其包含由所述存储器装置确定每状态分布的位计数。
26.根据权利要求25所述的方法，其包含将所述每状态分布的位计数从所述存储器装置输出到耦合到至少一个存储器单元阵列的控制器。
27.根据权利要求26所述的方法，其包含：所述控制器分析所述每状态分布的位计数以确定至少第一编程状态与第二编程状态之间的适当感测阈值电压。
28.根据权利要求27所述的方法，其包含：所述控制器确定至少一个经预编程参考电压的误差，并通过利用与存储器单元的编程状态相关联的软数据校正所述误差的误差校正码方案来指导所述误差的校正。
29.一种设备，其包括：
存储器单元阵列；
控制电路，其经配置以将一所存储感测电压范围施加到耦合到所述存储器单元阵列的选定存取线；及
感测电路，其经配置以感测在若干个存储器单元中的每一者开始导通时可能由施加所述所存储感测电压范围中的每一电压引起的所述若干个存储器单元中的每一者的放电；
其中所述设备经配置以存储用于若干个存储器单元中的每一者的放电指示符，所述放电指示符指示在所述所存储感测电压范围中当所述若干个存储器单元中的每一者开始导通时的最低电压。
30.根据权利要求29所述的设备，其中所述设备进一步经配置以存储预期状态指示符以指示若干个经预编程存储器单元中的每一者的预期编程状态。
31.根据权利要求30所述的设备，其中所述设备进一步经配置以计数并存储位计数以指示各自在所述最低电压下开始导通的存储器单元的总数目。
32.根据权利要求31所述的设备，其中所述存储器单元阵列、所述控制电路及所述感测电路形成于裸片上。
33.根据权利要求32所述的设备，其中在所述裸片外部的控制器经配置以与所述所存储位计数相比较来分析所述所存储预期状态指示符，以确定至少第一编程状态与第二编程状态之间的适当感测阈值电压。
34.根据权利要求31到33中任一权利要求所述的设备，其中所述设备进一步经配置以在存储用于存储器单元页的位计数之后将所述所存储位计数发送到控制器用于分析。
35.一种设备，其包括：
存储器单元阵列；
控制电路，其经配置以将一所存储感测电压范围施加到耦合到所述存储器单元阵列的选定存取线；及
感测放大器，其经配置以感测由耦合到所述选定存取线的若干个存储器单元中的每一者的放电导致的导通，所述放电可能由施加所述所存储感测电压范围中的每一电压引起；
其中所述设备经配置以存储用于若干个存储器单元中的每一者的放电旗标，所述放电旗标指示所述所存储感测电压范围中当若干个存储器单元中的每一者开始导通时的最低电压。
36.根据权利要求35所述的设备，其中所述设备进一步经配置以存储用于若干个存储器单元中的每一者的放电指示符，所述放电指示符指示所述所存储感测电压范围中当若干个存储器单元中的每一者开始导通时的最低电压。
37.根据权利要求36所述的设备，其中如果所述放电旗标指示至少一个选定存储器单元在低于当前所施加感测电压的所施加感测电压下导通，那么所述放电指示符指示通过执行迫使所述放电指示符变为指示非导通的值的指令的最低电压。
38.根据权利要求37所述的设备，其中所述设备进一步经配置以将所述放电指示符输出为第一编程状态的位。
39.根据权利要求38所述的设备，其中所述设备进一步经配置以形成位计数分布，且在施加所述所存储感测电压范围中的最高电压并存储所述所得位计数分布之后，将所述位计数分布发送到控制器用于分析。
40.根据权利要求36到39中任一权利要求所述的设备，其中所述感测放大器以可操作方式耦合到与所述选定存取线相关联的选定感测线。
41.根据权利要求40所述的设备，其中至少所述感测放大器、经配置以存储所述放电旗标的存储器装置及经配置以存储所述放电指示符的存储器装置包含于以可操作方式耦合到与所述选定存取线相关联的所述选定感测线的同一缓冲器中。
42.根据权利要求41所述的设备，其中所述存储器装置中的至少一者是静态随机存取存储器SRAM，其与所述存储器单元阵列、所述选定存取线、所述控制电路、所述感测放大器及所述选定感测线中的至少一者形成于同一裸片上。
CN201580027964.8A 2014-05-23 2015-05-19 阈值电压分析 Active CN106537159B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/285,848 US9455029B2 (en) 2014-05-23 2014-05-23 Threshold voltage analysis
US14/285,848 2014-05-23
PCT/US2015/031477 WO2015179340A1 (en) 2014-05-23 2015-05-19 Threshold voltage analysis

Publications (2)

Publication Number Publication Date
CN106537159A true CN106537159A (zh) 2017-03-22
CN106537159B CN106537159B (zh) 2020-01-03

Family

ID=54554608

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580027964.8A Active CN106537159B (zh) 2014-05-23 2015-05-19 阈值电压分析

Country Status (7)

Country Link
US (2) US9455029B2 (zh)
EP (1) EP3146348B1 (zh)
JP (1) JP6422510B2 (zh)
KR (1) KR101891429B1 (zh)
CN (1) CN106537159B (zh)
TW (1) TWI581272B (zh)
WO (1) WO2015179340A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111868830A (zh) * 2018-03-22 2020-10-30 美光科技公司 亚阈值电压漏电流跟踪
CN112262435A (zh) * 2018-10-16 2021-01-22 美光科技公司 用于确定存储器单元的预期数据使用期限的设备及方法
CN113628671A (zh) * 2020-05-07 2021-11-09 美光科技公司 感测两个多级存储器单元以确定多个数据值

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449674B2 (en) 2014-06-05 2016-09-20 Micron Technology, Inc. Performing logical operations using sensing circuitry
US9824750B2 (en) * 2015-02-24 2017-11-21 Empire Technology Development Llc Memory sensing
KR102353405B1 (ko) * 2017-09-19 2022-01-19 삼성전자주식회사 특성 데이터 전처리 시스템, 장치, 방법 및 이를 이용한 메모리 제어 시스템
CN110083496B (zh) * 2018-01-26 2020-10-16 华为技术有限公司 非易失存储设备的掉电时间估计方法和装置
US10607693B2 (en) * 2018-06-29 2020-03-31 Micron Technology, Inc. Misplacement mitigation algorithm
US10777286B2 (en) * 2018-12-28 2020-09-15 Micron Technology, Inc. Apparatus and methods for determining data states of memory cells
US10790009B1 (en) * 2019-08-27 2020-09-29 Macronix International Co., Ltd. Sensing a memory device
US10839927B1 (en) * 2019-08-29 2020-11-17 Micron Technology, Inc. Apparatus and methods for mitigating program disturb

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3940479A (en) * 1974-07-17 1976-02-24 Meiji Seika Kaisha, Ltd. Novel antibiotic BN-109 substance, its production and use
US4617479A (en) * 1984-05-03 1986-10-14 Altera Corporation Programmable logic array device using EPROM technology
US5712825A (en) * 1996-10-09 1998-01-27 International Business Machines Corporation Maintaining data integrity in DRAM while varying operating voltages
CN1220465A (zh) * 1997-12-17 1999-06-23 西门子公司 带有字线电压控制的存储器
WO2005050665A1 (ja) * 2003-11-19 2005-06-02 Renesas Technology Corp. 半導体集積回路
CN101123120A (zh) * 2007-09-06 2008-02-13 复旦大学 一种采用电阻存储介质的一次编程存储器及其操作方法
CN101461012A (zh) * 2006-06-06 2009-06-17 美光科技公司 编程非易失性存储器装置
CN101689400A (zh) * 2007-02-20 2010-03-31 桑迪士克股份有限公司 基于阈值电压分布的动态检验
CN101828237A (zh) * 2007-10-18 2010-09-08 美光科技公司 感测nand快闪中的存储器单元

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5406147A (en) 1993-06-18 1995-04-11 Digital Equipment Corporation Propagation speedup by use of complementary resolver outputs in a system bus receiver
US6038166A (en) * 1998-04-01 2000-03-14 Invox Technology High resolution multi-bit-per-cell memory
KR100542701B1 (ko) 2003-11-18 2006-01-11 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 문턱전압 측정 방법
WO2008024688A2 (en) 2006-08-25 2008-02-28 Micron Technology, Inc. Method, apparatus and system relating to automatic cell threshold voltage measurement
KR100885914B1 (ko) * 2007-02-13 2009-02-26 삼성전자주식회사 독출동작 방식을 개선한 불휘발성 메모리 장치 및 그구동방법
US7864584B2 (en) * 2007-05-02 2011-01-04 Micron Technology, Inc. Expanded programming window for non-volatile multilevel memory cells
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
US7613045B2 (en) * 2007-11-26 2009-11-03 Sandisk Il, Ltd. Operation sequence and commands for measuring threshold voltage distribution in memory
US7957187B2 (en) * 2008-05-09 2011-06-07 Sandisk Corporation Dynamic and adaptive optimization of read compare levels based on memory cell threshold voltage distribution
KR101818504B1 (ko) * 2011-02-24 2018-01-15 삼성전자 주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
US9030870B2 (en) * 2011-08-26 2015-05-12 Micron Technology, Inc. Threshold voltage compensation in a multilevel memory
US8593873B2 (en) * 2011-08-26 2013-11-26 Micron Technology, Inc. Apparatuses and methods of reprogramming memory cells
US8406053B1 (en) * 2011-09-21 2013-03-26 Sandisk Technologies Inc. On chip dynamic read for non-volatile storage
JP2013122804A (ja) * 2011-12-12 2013-06-20 Toshiba Corp 半導体記憶装置
US9343164B2 (en) * 2014-03-07 2016-05-17 Sandisk Technologies Inc. Compensating source side resistance versus word line

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3940479A (en) * 1974-07-17 1976-02-24 Meiji Seika Kaisha, Ltd. Novel antibiotic BN-109 substance, its production and use
US4617479A (en) * 1984-05-03 1986-10-14 Altera Corporation Programmable logic array device using EPROM technology
US4617479B1 (en) * 1984-05-03 1993-09-21 Altera Semiconductor Corp. Programmable logic array device using eprom technology
US5712825A (en) * 1996-10-09 1998-01-27 International Business Machines Corporation Maintaining data integrity in DRAM while varying operating voltages
CN1220465A (zh) * 1997-12-17 1999-06-23 西门子公司 带有字线电压控制的存储器
WO2005050665A1 (ja) * 2003-11-19 2005-06-02 Renesas Technology Corp. 半導体集積回路
CN101461012A (zh) * 2006-06-06 2009-06-17 美光科技公司 编程非易失性存储器装置
CN101689400A (zh) * 2007-02-20 2010-03-31 桑迪士克股份有限公司 基于阈值电压分布的动态检验
CN101123120A (zh) * 2007-09-06 2008-02-13 复旦大学 一种采用电阻存储介质的一次编程存储器及其操作方法
CN101828237A (zh) * 2007-10-18 2010-09-08 美光科技公司 感测nand快闪中的存储器单元

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111868830A (zh) * 2018-03-22 2020-10-30 美光科技公司 亚阈值电压漏电流跟踪
CN112262435A (zh) * 2018-10-16 2021-01-22 美光科技公司 用于确定存储器单元的预期数据使用期限的设备及方法
CN112262435B (zh) * 2018-10-16 2024-05-24 美光科技公司 用于确定存储器单元的预期数据使用期限的设备及方法
CN113628671A (zh) * 2020-05-07 2021-11-09 美光科技公司 感测两个多级存储器单元以确定多个数据值

Also Published As

Publication number Publication date
US9455029B2 (en) 2016-09-27
TW201606791A (zh) 2016-02-16
JP2017517089A (ja) 2017-06-22
KR101891429B1 (ko) 2018-09-28
CN106537159B (zh) 2020-01-03
WO2015179340A1 (en) 2015-11-26
KR20170008849A (ko) 2017-01-24
US20160358647A1 (en) 2016-12-08
EP3146348B1 (en) 2019-11-13
TWI581272B (zh) 2017-05-01
US20150340086A1 (en) 2015-11-26
JP6422510B2 (ja) 2018-11-14
EP3146348A4 (en) 2018-08-08
US9659639B2 (en) 2017-05-23
EP3146348A1 (en) 2017-03-29

Similar Documents

Publication Publication Date Title
CN106537159A (zh) 阈值电压分析
CN102918599B (zh) 具有基本程序序列和写中止检测的非易失性存储器和方法
US9779833B2 (en) Flash memory device revising program voltage, three-dimensional memory device, memory system including the memory device, and methods of programming the memory device
CN108122588B (zh) 非易失性存储器设备及包括其的存储设备
CN102150216B (zh) 具有降低的数据存储要求的存储器的多遍编程
CN102292775B (zh) 存储器的适应性擦除和软编程
CN102792382B (zh) 存储器装置中的感测操作
CN103765392A (zh) 存储器装置的损耗均衡
CN102646447A (zh) 非易失性存储器件、存储控制器及其方法
TWI606339B (zh) 資料儲存裝置及其資料維護方法
CN108694989B (zh) 存储设备及其坏块指派方法
CN110751970A (zh) 控制器及操作控制器的方法
US11854623B2 (en) Memory controller, memory device and memory system having improved threshold voltage distribution characteristics and related operating methods
US20170115933A1 (en) Data storage device and data maintenance method thereof
US20180330793A1 (en) Responding to power loss
CN109726143A (zh) 存储器控制器的操作方法和储存设备的操作方法
US20180342303A1 (en) Nonconsecutive sensing of multilevel memory cells
US11307942B2 (en) Memory system, memory controller and method for operating memory controller
US8045374B2 (en) Erase verification method of flash memory by selectively assigning deselected sectors
CN107958686A (zh) 3d nand闪存的存储器系统及其操作方法
CN103493139B (zh) 用于数据感测的方法、装置和系统

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant