CN102918599B - 具有基本程序序列和写中止检测的非易失性存储器和方法 - Google Patents

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Abstract

非易失性存储器中的编程操作在预定接合处被分割为更小的片段用于在不同时间执行。预定接合处使得当在下一片段中重新开始操作时它们允许明确识别以便操作可以继续而无需从该操作的最开始重新开始。这通过要求每个片段的编程序列是基本的、即仅在预定类型的编程步骤处终止而实现。在下一片段中，通过检测在一组编程的字线之间的ECC错误的预定样式来识别终止编程步骤。

Description

具有基本程序序列和写中止检测的非易失性存储器和方法
技术领域
本申请涉及诸如半导体快闪存储器的可再编程非易失性存储器系统的操作，更具体地，涉及处理编程暂停和重新开始。
背景技术
能够非易失性存储电荷的固态存储器、特别是被封装为小型规格卡的EEPROM和快闪EEPROM形式的固态存储器最近成为各种移动和手持设备、特别是信息装置和消费电子产品中的存储选择。不同于也是固态存储器的RAM（随机存取存储器），快闪存储器是非易失性的，并且即使在切断电源之后仍保持它所存储的数据。而且，不同于ROM（只读存储器），快闪存储器时可重写的，类似于盘存储设备。尽管成本更高，但是快闪存储器正被更多地用于大容量存储应用中。基于诸如硬盘驱动和软盘的旋转磁介质的传统大容量存储不适合于移动和手持环境。这是因为盘驱动倾向于体积大，易出现机械故障，并且具有高等待时间和高功率要求。这些不希望的属性使得基于盘的存储在大部分移动和便携式应用中不实用。另一方面，嵌入式和可移动卡形式这两种的快闪存储器由于其小尺寸、低功耗、高速和高可靠性特征而理想地适合于移动和手持环境。
快闪EEPROM类似于EEPROM（电可擦除可编程只读存储器）之处在于其是可被擦除的非易失性存储器，并且使新数据被写或“编程”到其存储器单元中。在场效应晶体管结构中，两者利用在源极和漏极区域之间的、位于半导体衬底中的沟道区之上的浮置（未连接）导电栅极。然后在浮置栅极之上提供控制栅极。由被保留在浮置栅极上的电荷量来控制晶体管的阈值电压特性。也就是，对于浮置栅极上给定水平的电荷，存在必须在“导通”晶体管之前施加到控制栅极以允许在其源极和漏极区之间导电的相应电压（阈值）。具体地，诸如快闪EEPROM的快闪存储器允许同时擦除存储器单元的全部块。
浮置栅极可以保持一个范围的电荷，因此可以被编程到在阈值电压窗内的任何阈值电压电平。由器件的最小和最大阈值电平来界定（delimit）阈值电压窗的大小，该最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器器件的特性、工作条件和历史。在该窗内的每个不同的可分辨的阈值电压电平范围原则上可以用于指定单元的明确的存储器状态。
在目前的商业产品中，快闪EEPROM阵列的每个存储元件通常通过工作在二进制模式而存储单个位的数据，在该二进制模式中，存储元件晶体管的两个范围的阈值电平被定义为存储级。晶体管的阈值电平对应于在其存储元件上存储的电荷水平的范围。除了缩小存储器阵列的尺寸之外，趋势是通过在每个存储元件晶体管中存储多于一位的数据而进一步增加这样的存储器阵列的数据存储的密度。这通过为每个存储元件晶体管定义多于两个阈值电平作为存储状态来实现，现在四个这样的状态（每个存储元件2位数据）被包括在商业产品中。也在实现更多的存储状态，比如每个存储元件16个状态。每个存储元件存储器晶体管具有其可以在其中实际操作的某个总范围（窗）的阈值电压，并且该范围被划分为对其定义的多个状态加上允许各状态彼此之间清楚区分的状态之间的余量。显然，存储器单元被配置为存储的位越多，其需要工作在的误差余量越小。
通常通过两种机制之一来将充当存储器单元的晶体管编程到“已编程”状态。在“热电子注入”中，施加到漏极的高电压加速了穿过衬底沟道区的电子。同时，施加到控制栅极的高电压拉动热电子经过薄栅极电介质到浮置栅极上。在“隧穿注入”中，相对于衬底，高电压被施加到控制栅极。以此方式，将电子从衬底拉到中间的（intervening）浮置栅极。虽然历史上使用术语“编程”来描述通过将电子注入到存储器单元的初始被擦除的电荷存储单元以便更改存储器单元的状态的向存储器的写入，但是现在该术语已经与诸如“写入”或“记录”的更常用的术语可互换地使用。
可以通过多种机制来擦除存储器器件。对于EEPROM，可通过相对于控制栅极向衬底施加高电压以便诱导浮置栅极中的电子遂穿过薄氧化物到衬底沟道区（即，Fowler-Nordheim隧穿）而电擦除存储器单元。通常，EEPROM可逐字节擦除。对于快闪EEPROM，该存储器可一次性电擦除或一次一个或多个最小可擦除块地电擦除，其中最小可擦除块可以有一个或多个扇区组成，并且每个扇区可以由512字节或更多的数据组成。
存储器器件通常包括可以被安装在卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、写和读电路的外围电路支持的存储器单元的阵列。更复杂的存储器器件还与进行智能和更高级的存储器操作和接口的外部存储器控制器一起工作。
存在现今正使用的许多商业上成功的非易失性固态存储器器件。这些存储器器件可以是快闪EEPROM，或可以使用其他类型的非易失性存储器单元。在美国专利No.5070032、5095344、5315541、5343063和5661053、5313421和6222762中给出了闪存和系统及其制造方法的例子。具体地，在美国专利No.5570315、5903495、6046935中描述了具有NAND串结构的闪存器件。而且还由具有用于存储电荷的介电层的存储器单元制造非易失性存储器器件。取代先前描述的导电浮置栅极元件，使用介电层。由Eitan等人的“NROM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell”，IEEEElectronDeviceLetters,Vol.21,No.11,2000年11月,543-545页描述了利用介电存储元件的这种存储器器件。ONO介电层延伸穿过在源极和漏极扩散之间的沟道。用于一个数据位的电荷被定位在与漏极相邻的介电层中，且用于另一数据位的电荷被定位在与源极相邻的电介质层中。例如，美国专利No.5768192和6011725公开了具有夹在两个二氧化硅层之间的俘获（trapping）电介质的非易失性存储器单元。通过分别读取该电介质内的空间上分离的电荷存储区域的二进制状态来实现多状态数据存储。
为了改善读取和编程性能，并行地读取或编程阵列中的多个电荷存储元件或存储器晶体管。从而，一起读取或编程一“页”的存储器元件。在现有存储器架构中，一行通常包含几个交织的页，或者它可能构成一页。一页的所有存储器元件将被一起读取或编程。
写入的数据中的错误
在再次所述的存储器系统的类型以及包括磁盘存储系统的其他类型中，通过使用错误校正技术来维持被存储的数据的完整性。最普遍地，对同时被存储的每个扇区或者其他单位的数据计算错误校正码（ECC），并且该ECC与该数据一起存储。ECC最普遍与用户数据的单元组一起存储，其中已经根据该用户数据的单元组计算了该ECC。用户数据的单元组可以是扇区或者多扇区的页。当从存储器读取此数据时，ECC用于确定被读取的用户数据的完整性。通常可以通过使用ECC来校正单元组的数据内的数据的错误位。
趋势是降低存储器系统的尺寸以便能够将更多的存储器单元放在系统中并使得该系统尽可能地小以适合更小的主机设备。通过电路的更高集成以及配置每个存储器单元以存储更多位数据的组合来增加存储器容量。这两种技术需要存储器以增加的更收紧的错误余量来工作。这又对ECC矫正错误带来更多要求。可以设计ECC以校正预定数量的错误位。其需要校正的位越多，ECC将越复杂并计算强度越大。
非易失性存储器通常与主机一起工作以存储并取回（retrieve）数据。为了适当并有效的操作，还需要进行许多内部存储器操作，比如在存储器的不同部分之间复制数据。在主机空闲时，这些内部操作可以在后台进行，但是优选通过背驮（piggy-back）到主机操作而在前台进行以避免非预期的电源关闭的可能性。例如，在每个主机写命令期间，不是对主机写命令预算的所有时间都用于进行主机写。空闲时间可以用于进行一些内部存储器操作。因为内部存储器操作可能花费比单个主机命令中能够给予的空闲时间更长，可能需要经过几个主机命令来进行。因此，需要将内部存储器操作分割为更小的片段以便经过几个主机命令能够给予的空闲时间而执行它们。
当前一代的非易失性存储器使用多种类型的编程遍（pass）的集合通过每个字线而使得多位数据可编程。优选的集合具有以下特征：被编程的多位数据中的一些或所有直到该集合的所有遍已经完成才有效。在一组字线之上的编程操作通常包括一系列编程步骤，每个步骤对与上一步骤不同的字线进行不同类型的编程遍。当编程操作被分割成在不同时间执行的更小的片段时，需要在下一片段中表示在上一片段中的终止编程步骤以便编程操作重新开始并从其继续。但是，由于在编程遍之间的不明确的存储器状态以及非连续的字线编程顺序，在下一编程片段中经常不能清楚地发现上一编程步骤。
因此，需要提供具有允许编程操作被分段并在不同的时间执行同时能够提供从一个片段到下一个的连续性的编程技术的非易失性存储器。
发明内容
根据本发明的一般方面，将非易失性存储器中的编程操作在预定接合处分割为小片段用于在不同时间执行。预定接合处使得当在下一片段中重新开始操作时它们允许明确识别以便操作可以继续而无需从该操作的最开始重新开始。这通过要求每个片段的编程序列是基本的、即仅在预定类型的编程步骤处终止而实现。在下一片段中，通过检测在一组编程的字线之间的ECC错误的预定样式来识别终止编程步骤。
根据本发明的一个方面，在以下非易失性存储器中提供基本编程序列。非易失性存储器使得多位数据可使用多种类型的编程遍的集合通过每条字线编程。在一组字线上的编程操作通常包括一系列编程步骤，每个步骤对与上一步骤不同的字线进行不同类型的编程遍。允许将编程操作分解为更小的片段，每个片段处的编程步骤仅终止于多种类型的编程遍的集合之中的预定类型处。预定类型是与不将被识别的集合中的其他类型相比，将允许终止编程步骤与被识别的类型。利用终止于预定类型的编程遍处的基本编程序列，可以在下一片段中清楚地识别该终止编程步骤以便从其处重新开始并继续操作。
在一个优选实施例中，通过三种类型的编程遍、即较低、模糊和精细来编程字线上的一页3位存储器单元。在一个具体实施例中，基本编程序列终止于执行较低遍的编程步骤。在另一具体实施例中，基本编程序列终止于执行精细编程的编程步骤。
根据本发明的另一方面，通过检测在一组被编程字线之间的预定样式的ECC错误在下一片段中识别片段中的终止编程步骤。
在一个优选实施例中，在下一片段中识别上一片段的终止编程步骤。通过二进制搜索来查找被编程和被擦除字线之间的边界。从该边界起得一组被编程字线的ECC错误形成可检测的ECC样式或者签名以允许识别在上一片段中最后编程步骤终止于的字线。给定识别的字线和基本编程序列的终止遍的类型，确定最后编程步骤用于编程操作重新开始并继续。
附图说明
图1例示主机与其中体现了本发明的特征的存储器器件通信。
图2示意性例示非易失性存储器单元。
图3例示存储器单元的NOR阵列的例子。
图4例示被并行感测或变成的被组织在例如NAND配置中的一页存储器单元。
图5A更详细地例示图1所示的感测模块包含在存储器单元的阵列之间的一堆p个感测模块。
图5B例示包括感测放大器的感测模块。
图6示意性例示以可擦除块组织的存储器阵列的例子。
图7例示具有每个单元处于两个可能的状态之一的全体单元的二进制存储器。
图8例示具有每个单元处于八个可能的状态之一的全体单元的多状态存储器。
图9（1）到9（3）例示用于将三位数据编程到字线上的一页的每个存储器单元的优选的（模糊-精细）多遍编程。
图10A例示具有2位存储器单元（D2）并且其页按最佳序列被编程以便最小化相邻字线上的存储器单元之间的Yupin效应的存储器的例子。
图10B例示图10A的2-位存储器的编程顺序的另一视图。
图11A例示具有3位存储器单元（D3）的存储器的例子，其中每个单元页3位可编程到每个字线中。
图11B例示具有3位存储器单元（D3）并且企业按最佳序列被编程以便最小化相邻字线上的存储器单元之间的Yupin效应的存储器的例子。
图11C例示用于图11B中3位存储器的编程顺序的另一个视图。
图12A例示连续主机地址中的页的优选排序的例子。
图12B例示D3存储器中的页的优选存储顺序。
图13A示意性例示包含ECC字段的数据页。
图13B时例示D3中的页的可能的状态的表。
图14例示适合于实践本发明的存储器的例子。
图15例示图11B中直到S10的编程步骤。
图16A和16B列出编程步骤S7-S10的在各个接合处的写中止的影响。
图17A和17B也列出编程步骤S7-S10的在各个接合处的写中止的影响。
图18是例示本发明的基本编程序列的流程图。
图19使历史从先前编程片段中发现最后的编程步骤的流程图。
具体实施方式
存储器系统
图1例示主机与其中可以体现本发明的特征的存储器器件通信。主机80通常发送要存储在存储器器件90处的数据或者通过读取存储器器件90而取回数据。存储器器件90包括由控制器102管理的一个或多个存储器芯片100。存储器芯片100包括存储器单元的存储器阵列200，每个存储器单元能够被配置为多级单元（“MLC”）用于存储多位数据。存储器芯片还包括外围电路，比如感测模块480、数据锁存器430和I/O电路440。芯片上控制电路110控制每个芯片的低级存储器操作。控制电路110时与外围电路合作来对存储器阵列200进行存储器操作的芯片上控制器。控制电路110通常包括状态机112以提供对存储器操作的芯片级控制。
在许多实现方式中，主机80经由控制器102与存储器芯片100通信并与之相接口。控制器102与存储器芯片合作并控制和管理较高级的存储器操作。例如，在主机写中，主机10将要写入的数据发送到从主机的操作系统的文件系统分配的逻辑扇区中的存储器阵列100。在控制器中实现的存储器块管理系统将扇区分级并将它们映射并存储到存储器阵列的物理结构。
在2009年1月1日提交的美国申请No.12/348891中公开了优选的块管理系统，通过参考将其全部公开合并于此。
固件60提供用于实现控制器102的功能的代码。错误校正码（“ECC”）处理器62在存储器器件的操作期间处理ECC。在另一实施例中，在主机内实现控制器102。
物理存储器结构
图2示意性例示非易失性存储器单元。存储器单元10可以有具有电荷存储单元20、比如浮置栅极或者电介质层的场效应晶体管实现。存储器单元10还包括源极14、漏极16和控制栅极30。
存在许多现今正使用的商业上成功的非易失性固态存储器。这些存储器器件可以采用不同类型的存储器单元，某种类型具有一个或多个电荷存储元件。典型的非易失性存储器单元包括EEPROM和快闪EEPROM。在美国专利no.5595924中给出了EEPROM单元及其制造方法的例子。在美国专利No.5070032、5095344、5315541、5343063、5661053、5313421和6222762中给出了快闪EEPROM单元、其在存储器系统中的使用及其制造方法的例子。具体地，在美国专利No.5570315、5903495和6046935中描述了具有NAND单元结构的存储器器件的例子。而且，已经由Eitan等人在“NORM:ANovelLocalizedTrapping,2-BitNonvolatileMemoryCell”，IEEEElectronDeviceLetters,Vol.21,No.11,2000年11月，543-545页中以及在美国专利No.5768192和6011725中描述了利用电介质存储元件的存储器器件的例子。
实际上，通常通过在向控制栅极施加参考电压时感测在单元的源极和漏极电极之间的导电电流来读取该单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定电荷，可以检测关于固定的参考控制栅极电压的相应导电电流。相反，将阈值电压定义为利用给定电荷刚好导通单元的控制栅极上的电压。类似地，可编程到浮置栅极上的电荷的范围定义了相应的阈值电压窗或相应的导电电流窗。
或者，取代检测在划分的电流窗之间的导电电流，能够在控制栅极处为在测试下的给定存储器状态设置阈值电压，并检测导电电流是低于还是高于阈值电流。在一个实施方式中，通过检查导电电流经过位线的电容或已知的电容器而放电的速率来实现相对于阈值电流对导电电流的检测。
如从以上描述可见，使得存储器单元存储的状态越多，其阈值窗划分得越精细。例如，存储器器件可以具有拥有范围从-1.5V到5V的阈值窗的存储器单元。这提供了6.5V的最大宽度。如果该存储器单元要存储16个状态，每个状态可以占据阈值窗中的200mv到300mv。这将需要在编程和读取操作中更高的精度，以便能够实现所需的分辨率。
存储器阵列200通常被组织为在行和列中布置的并且可通过字线和位线寻址的存储器单元的二维阵列。该阵列可以根据NOR类型或NAND类型架构来形成。
图3例示存储器单元的NOR阵列的例子。在存储器阵列200中，每行存储器单元通过其源极14和漏极16以菊链方式连接。该设计有时被称为虚拟接地设计。一行中的单元10使得其控制栅极30连接到诸如字线42的字线。一列中的单元使得其源极和漏极分别连接到诸如位线34和36的所选位线。
图4例示被并行感测或编程的例如按NAND配置组织的一页存储器单元。图4主要示出存储器阵列200中的一堆NAND串50。NAND串50由通过其源极和漏极菊链连接的一系列存储器晶体管（例如，4、8、16或更高）组成。一对选择晶体管S1、S2控制存储器晶体管链分别经由NAND串的源极端和漏极端与外部的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端耦接到源极线34。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端耦接到该存储器阵列的位线36。在该链中的每个存储器晶体管10用作存储器单元。其具有电荷存储元件20来存储给定量的电荷，以便表示意图的存储器状态。每个存储器晶体管的控制栅极允许对读和写操作的控制。一行NAND串的相应存储器晶体管的控制栅极全部连接到同一字线（比如WL0、WL1、……）。类似地，（分别经由选择线SGS和SGD访问的）每个选择晶体管S1、S2的控制栅极提供分别经由其源极端和漏极端对NAND串的控制访问。
当在编程期间读取或验证NAND串中的被寻址的存储器晶体管10时，其控制栅极30经由公共字线被供应了适当的电压。同时，NAND串50中的其余未被寻址的存储器晶体管通过在其控制栅极上施加足够的电压而完全导通。以此方式，从各个存储器晶体管的源极到NAND串的源极端有效地建立了导电路径，且对各个存储器晶体管的漏极到该单元的漏极端类似。在美国专利No.5570315、5903495、6046935中描述了具有这种NAND串结构的存储器器件。
诸如页70的“页”是使得能够并行被感测或编程的一组存储器单元。这通过相应页的感测放大器而实现。例如，页70沿着一行并且通过施加到共同连接到字线WL3的页的存储器单元的控制栅极的感测电压而被感测。沿着每列，诸如单元10的每个单元可由感测放大器经由位线36访问。以上所述的页是物理页存储器单元或者感测放大器。依赖于上下文，在每个单元都在存储的情况下。
感测电路和技术
图5A更详细地例示图1所示的感测模块包含在存储器单元的阵列之间的一堆P个感测模块。并行工作的整堆p个感测模块480允许沿着一行的一组（或物理页）p个单元10被并行读取或编程。实质上，感测模块1将感测单元1中的电流I1，感测模块2将感测单元2中的电流I2，……，感测模块p将感测单元p中的电流Ip，等等。从源极线34流出到集合节点CLSRC中并从那里到地的对于页的总单元电流iTOT将是p个单元中所有电流之和。
在传统存储器架构中，具有公共字线的一行存储器单元形成两页或多页，其中一页中的存储器单元被并行读取和编程。在一行具有两页的情况下，通过偶数位线访问一页，并通过奇数位线访问另一页。一个物理页的感测电路在任何一个时间与偶数位线或奇数位线耦接。
在当前生产的芯片中，物理页可以是64k或更大。在优选实施例中，组是一连串（run）的整行单元。这是所谓的“全位线（allbit-line）”架构，其中页由分别与连续位线耦接的一行连续的存储器单元构成。
图5B例示包括感测放大器的感测模块。感测放大器490检测单元的导电电流是在参考水平以上还是以下。感测的结果被锁存在锁存器430的相应集合中（见图1）。
擦除块
快闪存储器和其他类型的存储器之间的一个重要差别时单元必须从擦除状态开始编程。也就是，浮置栅极首先必须没有电荷。然后编程将期望量的点和添加回到浮置栅极。其不支持从浮置栅极移除电荷的一部分已从更多编程的状态来到更少编程的状态。这意味着，更新数据不能盖写（overwrite）现有数据，并且必须被写到先前未写入的位置。
此外，擦除将从浮置栅极清空所有电荷并通常花费一点时间。由于该原因，逐个单元擦除或甚至逐页擦除将是麻烦和非常慢的。实践中，将存储器单元的阵列划分为大量存储器单元的块。如对于快闪EEPROM系统共同的，块时擦除的单位。即，每个块包含一起被擦除的最小数量的存储器单元。
图6示意性例示按可擦除块组织的存储器阵列的例子。电荷存储存储器器件的编程仅能够导致向其电荷存储元件添加更多电荷。因此，在编程操作之前，存储器单元的电话存储元件中的现有电荷必须被移除（或擦除）。当单元200的整个阵列或者该阵列的大量单元组一起（即一闪）被电擦除时，诸如EEPROM的非易失性存储器被称为“快闪”EEPROM。一旦被擦除，就可以对单元组再编程。可一起擦除的单元组可以由一个或多个可寻址擦除单元300组成。擦除单元或块300通常存储一页或多页数据，页是编程和读取的最小单位，尽管可以在单个操作中编程或读取多于一页。每页通常存储一个或多个扇区的数据，扇区的大小由主机系统定义。一个例子是遵循随磁盘驱动器建立的标准的512字节的用户数据的扇区加上一些数量字节的关于用户数据和/或存储该用户数据的块的开销信息。
在图6所示的例子中，存储器阵列200中的各个存储器单元可通过诸如WL0-WLy的字线42和诸如BL0-BLx的位线36访问。存储器被组织为擦除块，比如擦除块0、1、……m。还参考图5A和5B，如果NAND串50包含16个存储器单元，则该阵列中的第一堆NAND串将可通过选择线44和诸如WL0到WL15的字线42访问。擦除块0被组织为使第一堆NDND串的所有存储器单元一起被擦除。在存储器架构中，多于一块的NAND串可以一起被擦除。
二进制（SLC）和多状态（MLC）存储器划分的例子
如之前所述，非易失性存储器的例子由场效应晶体管的阵列形成，每个场效应晶体管具有在其沟道区和其控制栅极之间的电荷存储层。电荷存储层或单元可以存储一个范围的电荷，引起对于每个场效应晶体管的一个范围的阈值电压。可能的阈值电压的范围跨度是阈值窗。当阈值窗被划分为阈值电压的多个子范围或者区域时，每个可分辨的区域用于表示存储器单元的不同存储器状态。可以通过一个或多个二进制位来编码多个存储器状态。
图7例示具有每个单元处于两个可能的状态之一的全体单元的二进制存储器。每个存储器单元使得其阈值窗被单个分界电平划分为两个不同的区域。如图7（0）所示，在读取期间，在较低区域和较高区域之间的读取分界电平rV1被用于确定单元的阈值电平位于哪个区域。如果其阈值位于较低区域中则单元处于“被擦除”状态，如果其阈值位于较高区域中，则该单元处于“被编程”状态。图7（1）例示了存储器单元初始地使其所有单元处于“被擦除”状态。图7（2）例示被编程到“被编程状态”的一些单元。1位或二进制代码用于对存储器状态编码。例如，位值“1”表示“被擦除”状态并且“0”表示“被编程”状态。通常通过施加一个或多个变成电压脉冲来进行编程。在每个脉冲之后，单元被感测以验证阈值电压是否已经移动超过验证分界电平vV1。具有这样的存储器单元划分的存储器被称为“二进制”存储器或者单级单元（“SLC”）存储器。将看到，二进制或者SLC存储器以宽的错误余量而工作，因为整个阈值窗仅被两个区域占据。
图8例示具有每个单元处于八个可能的状态之一的全体单元的多状态存储器。每个存储器单元使得其阈值窗被至少七个分界电平划分为八个不同的区域。如图8（0）所示，在读取期间，读取分界电平rV1到rV7用于确定单元的阈值电平位于哪个区域。如果单元的阈值位于最低区域中，则该单元处于“被擦除”状态，如果其阈值位于较高区域中，则该单元处于多个“被编程”状态之一。图8（1）例示存储器初始地使其所有单元处于“被擦除”状态。图8（2）例示被编程到“被编程”状态的一些单元。具有低位、中间位和高位的3位代码可以用于表示八个存储器状态的每个。例如，“0”、“1”、“2”、“3”、“4”、“5”、“6”和“7”状态分别由“111”、“011”、“001”、“101”、“100”、“000”、“010”和“110”表示。通常，通过施加一个或多个变成电压脉冲来进行编程。在每个脉冲之后，单元被感测以验证阈值是否已经移到超过作为验证分界电平vV1到vV7之一的参考。具有这样的存储器单元划分的存储器被称为“多状态”存储器或者多级单元（“MLC”）存储器。
类似地，存储4位代码的存储器将具有低位、第一中间位、第二中间位和高位，表示十六个状态中的每个。阈值窗将被至少15个分界电平分界为十六个不同的区域。
随着存储器的有限阈值窗被划分为更多区域，编程和读取的分辨率必然将变得更精细。因此，与具有更少划分的区域的存储器相比，多状态或者MLC存储器需要以更窄的错误余量来工作。换句话说，错误率随着每个单元中存储的位的数量而增加。一般而言，错误率随着阈值窗中的划分的区域的数量而增加。
浮置栅极与浮置栅极耦合（“Yupin效应”）
被编程到一个存储器单元的电荷存储元件中的电荷产生干扰相邻存储器单元的电场的电场。如果存储器单元在第一场环境下被编程验证并且稍后由于随后用不同电荷编程的相邻单元在不同的场环境下再次被读取，则读取准确度可能受到被称为浮置栅极与浮置栅极耦合或者“Yupin效应”的影响。随着半导体存储器中不断更高的集成，由于存储器单元之间存储的电荷引起的电场的干扰（Yupin效应）随着单元之间的间距缩小而变得更加可观。
可以通过最小化在场环境中单元在编程验证时间和在相邻单元已经被编程之后的读时间之间的不对称性来消除Yupin效应。此问题影响存储器阵列的沿着穿过位线的行（BL-BLYupin效应）和沿着穿过字线的列（WL-WLYupin效应）的相邻单元。
降低BL-BLYupin效应的一种方式是多遍编程，这避免在每遍编程之间电荷的大的改变。
图9（1）-9（3）例示了用于将三位数据编程到字线上的一页的每个存储器单元中的优选的（模糊-精细）多遍编程。存在三种类型的编程遍：较低；模糊；以及精细。
图9（1）例示较低（或第一）页编程遍。这仅仅是较低页数据的功能。尽管来自此遍编程的数据看起来像是二进制的，但是由于存储器设计限制，该数据可能可以或者可能不能可靠地读回。如从图9（3）可见，较低页读取的正常分界点时分界310。为了读取在较低遍之后的二进制数据，将需要替换的读取分界310’。
图9（2）例示模糊页编程遍。这是所有3页数据的功能。这是以单元具有重叠的编程电平而结束的中间遍，使得不能可靠地读回数据。
图9（3）例示精细页编程遍。这也是所有3页数据的功能。这是字线的最后一遍编程。在精细编程之后，对于所有3个数据页，数据都是可读的。低（“0”）逻辑页具有读取分界点310。中间（“1”）逻辑页具有读取分界点320和322。高（“2”）逻辑页具有读取分界点330、332、334和336。
将看到，通过此“模糊-精细”多遍编程方案而编程的数据仅在最后的精细编程遍完成之后是可读的。在模糊遍之后，数据不可读。在较低遍之后，只有分界读取阈值从正常分界310改变到替换分界310’时数据才是可读的。如果存储器不支持替换较低页读取分界，则较低页数据仅在较低遍之后也是不可读的。
在US6657891和US7046548中已经公开了类似的多遍编程技术。
字线之间的Yupin效应
降低WL-WLYupin效应的一种方式是按最佳顺序编程存储器阵列中的页。
关于其中在相邻字线上的存储器单元之间存在干扰的WL-WLYupin效应，可以在编程期间使用优选的编程方案来消除。这将有效地降低一半的干扰。剩余的一半也可以通过使用优选的“向前看（lookahead）”读取方案在读取期间校正。
优选编程方案将使得与字线相关联的页按最佳序列被编程。例如，在其中每个物理页保持一页二进制数据的二进制存储器的情况下，优选沿着一贯方向、比如从底部到顶部依次编程各页。以此方式，当具体页被编程时，在该页的更低侧的页已经被编程。无论它们可能对当前页产生何种干扰影响，正在解决它们，因为正考虑到这些干扰对当前页进行编程验证。实质上，对页编程的序列应该允许被编程的当前页考到在其已被编程之后在其环境周围的最小改变。因此，每个被编程的页仅售在其更高侧的页的干扰并且通过此编程序列将WL-WLYupin效应有效降低了一半。
在其中存储器单元的每个物理页是多状态的并且得到的多个逻辑数据页在不同的遍中被编程的情况下，序列更少直接向前。
图10A例示了具有2位存储器单元（D2）并且其页按最佳序列被编程以便最小化相邻字线上的存储器单元之间的Yupin效应的存储器的例子。为了方便，进行标记使得物理页P0、P1、P2、……分别存在于字线WL0、WL1、WL2、……上。对于2位的存储器，每个物理页具有与其相关联的两个逻辑页，即低位和高位逻辑页，每个逻辑页具有二进制数据。通常，具体逻辑页由LP（WL#.logical_page#）给出。例如，W0上的P0的低位和高位页将分别被标记为LP（0.0）和LP（0.1），并且WL2上的显影页将被标记为LP（2.0）和LP（2.1）。
实质上，逻辑页的编程将遵循序列n以便被编程的当前页将看到在其被编程之后在其环境周围的最小改变。在此情况下，在从底部到顶部的一个一贯方向上再次递增地移动将帮助消除来自一侧的干扰。此外，因为每个物理页可以具有两遍编程，所以随着编程向上移动物理页，当前高位页在其相邻低位页已被编程之后将更好地被编程，使得当编程当前高位页时将解决低位页的干扰影响。因此，如果编程从LP（0.0）开始，则序列将如以下编程步骤顺序所标记的那样：S1、S2、S3、S4、S5、……Sn、……，这分别指向：LP（0.0）、LP（1.0）、LP（0.1）、LP（2.0）、LP（1.1）、LP（3.0）、LP（2.1）……
图10B例示对于图10A的2位存储器的编程顺序的另一视图。在此视图中，可以看出，编程步骤顺序在交替地在两个编程遍即较低遍和较高遍之间穿梭时，沿着穿过表中的字线的一系列对角Z型路径。
在US7046548中已经公开了类似的多遍编程技术，其全部公开通过参考合并于此。
图11A例示其中每单元页的三位可编程到每个字线中的具有3位存储器单元（D3）的存储器的例子。例如，诸如WL5的字线链接到被并行编程和读取的一组3位单元。代替像图10A中那样利用两个逻辑页对每个字线编程，D3存储器利用三个逻辑页对每个字线编程。例如，可以利用由LP（5.0）、LP（5.1）、LP（5.2）给出的三个1位逻辑页对WL5编程。
图11B例示具有3位存储器单元（D3）并且其页按最佳序列被编程以便最小化相邻字线上的存储器单元之间的Yupin效应的存储器的例子。编程通过按预定的非依次的顺序行进而步经各字线。为了进一步最小化位线之间的Yupin效应，可以通过图9所示的优选模糊-精细多遍编程技术将三个逻辑也编程到WL5上。则三种不同类型的三遍将是：较低遍；模糊遍；以及精细遍。将看出，与给定字线相关联的逻辑页未在连续的步骤中编程。换句话说，三种类型的编程遍未被相继应用于相同字线。此外，如之前结合图9所述，模糊-精细多遍编程要求来自所有三页的数据作为模糊遍和精细遍两者的编程目标数据。
图11C例示对于图11B的3位存储器的编程顺序的另一视图。在此视图中，可以在循环经过三种类型的编程遍：较低；模糊；以及精细时通过穿过该视图的表的字线的一系列对角Z型路径来构造编程各个逻辑页的步骤顺序。
D1和D3之间的地址映射
为了更好的读取性能，在D3中的每个字线上的每三个一组的逻辑页应该按主机数据地址的依次顺序被存储。以此方式，当主机从D3读回时，其可以对具有相继地址的所有三个逻辑页的字线进行单个读取，并且无需低效地读取来自一个字线的单个逻辑页以及来自另一字线的另一单个逻辑页。
用于最小化WL-WLYupin效应的图11B和图11C所示的非依次的字线编程顺序意味着当执行每个编程步骤时必须可获得适当的编程目标数据。为了使主机地址在D3中的每个字线中排队，同样在D1中分级的适当的源页必须在执行每个步骤之前被加载到编程电路的编程锁存器中。
图12A例示依次的主机地址中的页的优选排序的例子。这通常是主机将在读取中请求页的顺序。
图12B例示D3存储器中的页的优选存储顺序。例如，具有主机地址H0、H1、H2的页被存储为字线WL0中的较低、中间和较高逻辑页，页H3、H4、H5类似地被存储在WL1中，等等。
如稍后将结合图14描述的，源页在被用作编程到D3中的编程面板数据之前在存储器的二进制部分D1中被分级。因此，物理到物理D1到D3映射被用于将源页在D1中的位置与其被编程在D3中的位置相联系。
在优选实现方式中，D1中的页还被加扰以便确保在存储器单元的阵列之间的平均电荷密度。这避免了不规则的浮置栅极与浮置栅极耦合。在芯片上加扰D1页的例子是反转或者不反转位值，作为其D1物理地址的函数。加扰的D1页然后根据D1到D3映射被编程到D3中。一旦D1地址已知，相反映射将使得读取的页被解扰。
通过错误校正码（“ECC”）的错误检测和校正
快闪存储器易出现错误。为了确保无错误的数据，实现错误校正码（“ECC”）以校正错误。
图13A示意性例示包含ECC字段的数据页。如结合图4和图6A所述，存储器单元的物理页依靠并行操作的相应页的感测模块而被并行编程和读取。当每个存储器单元存储多位数据时，将存在与字线上的每个物理页相关联的多个数据页。数据页70’包括用户部分72’和系统部分74’。用户部分72’用于存储用户数据。系统部分74’通常由存储器系统使用来存储系统数据。包括在系统数据中的是ECC。为数据页计算ECC。通常，由控制器102中的ECC处理器62（见图1）计算ECC。在一些实施例中，当数据页大时，可以将其划分成更小的部分，每部分具有其自己的ECC。
在从主机接收到数据时，一页数据在控制器102中被分级并且由ECC处理器62计算其ECC。并入了ECC的数据页然后被写到存储器阵列200。通常，当读取数据页时，该数据页被锁存在数据锁存器430中并且从I/O电路440移除到控制器102。在控制器102处，将数据页的现有ECC与对读取的数据计算的ECC的第二版本相比较。ECC通常包括用于迅速检测数据页中的任何错误的错误检测码（“EDC”）。如果EDC指示在读取的数据页中存在任何错误，则调用ECC以校正读取的数据页中的错误位。设计ECC以校正达预定最大数量的错误。在实践中，在存储器的寿命中的任意给定时间，ECC可以具有用于校正少于预定最大数量的预定数量的错误的预算。
在Dusija等人与本申请同日提交的题为“NON-VOLATILEMEMORYANDMETHODWITHPOST-WRITEREADANDADAPTIVERE-WRITETOMANAGEERRORS”的美国专利申请中公开了ECC的错误管理，其全部公开通过参考合并于此。
图13B使历史D3中的页的可能状态的表。如之前所述，设计ECC来校正页中的预定数量的错误。数据页的状态可以是以下之一：
CECC-可由ECC校正。所有3个数据页中的错误的数量可校正，因为其在ECC的能力之内。但是，仅在错误在预定阈值以上时数据的质量才是良好的。
UECC-不可由ECC校正。错误的数量超过了ECC的能力或者尽管仍可由ECC校正但是在预定阈值以上。数据无效。
良好的D3意味着字线的所有3个数据页都具有可由ECC校正的并且在预定阈值以下的错误。数据有效。
被擦除意味着数据页不大于非擦除状态中的预订数量的单元。
在编程中止之后存储器块中的不确定的数据
根据以上描述，在任何部分编程的擦除块中，使用设计模糊-精细以及还有非依次字线编程顺序的组合的多遍编程将在任意一个时间导致几个字线使得少于所有三个逻辑页被编程。因为模糊-精细编程要求在数据可读之前所有逻辑页被编程到字线，因此如果在对块编程的中间时编程要中止（例如由于电力故障或者非预期的破坏），则这些部分被编程的字线将是不可读的。
在完成对于字线的前两遍编程之后，以及在模糊-精细编程方案中的三遍的任意一个期间的写中止之后，部分被编程的该字线将以不可校正的ECC（UECC）错误读回。这表示要在编程片段之间利用动力周期来进行部分块编程，就像没有告知是否正常完成了中间编程片段或者是否存在由于突然电力损失而引起的写中止的机制那样。因此，传统上，当编程中止发生时，整个块的数据被重写到新的块。重写块是耗时的。希望编程重新开始能够在相同块上从上次停止处继续而无需将先前写入的块重写到新的块。
基本（atomic）写序列和编程中止检测
根据本发明的一个方面，提供了在将数据从配置用于低位存储的存储器的第一部分复制到配置用于高位存储的第二部分的存储器块中的方法。该方法允许将复制操作分解为多个分离开的编程片段以便在每个片段之后的重新开始无需对新块进行而是从在上个片段中在块中最后停止处继续。
该方法在对每个字线进行多遍编程的背景下操作以便完成对在其上的数据的多位页的编程。多遍编程使得仅在完成某个预定遍之后被编程的数据才有效。同时，最佳编程方案具有根据预定的非依次顺序的对块中的不同字线的每个编程步骤。这导致每个编程步骤对与上一步骤不同的字线进行不同类型的编程遍。如果在当前片段中编程在编程步骤之一处偶然终止，则在下一片段中的编程重新开始中可能不能发现终止步骤块，因为从几个相连的步骤读回的数据可能共享相同的识别样式。
该方法规定称为“基本写序列”在于每个片段中的编程序列将在指定类型遍终止。指定类型遍时将使得在下一片段中清楚地确定该终止步骤以便重新开始可以从上一编程步骤继续的类型遍。
图14例示适合于实践本发明的存储器的例子。存储器单元的阵列200（见图1）被划分为第一部分410和第二部分420。第二部分420具有被配置为高密度存储的存储器单元，每个单元存储多位数据。第一部分410具有被配置为低密度存储的存储器单元，每个单元存储比第二部分更少的位数。例如，与第二部分中的3位数据相比，第一部分中的存储器单元被配置为存储1位数据。每单元存储1位数据的第一部分也将被称为D1，并且每单元存储3位数据的将被称为D3。考虑到之前的描述，第一部分将以比第二部分宽得多的错误余量而工作。因此，第一部分中的存储器操作将具有比第二部分中更少的错误。
在一个实施例中，第一部分410或D1还被划分为第一部分411和第二部分412。
在步骤（1），在主机写期间，输入数据首先被缓存在第一部分411中或者直接被写到第二部分412。如果输入数据是片断（fragment），则其首先被缓存在第一部分中。如果输入数据是一大串的依次的数据，则其逐页直接被写到第二部分412中。
在步骤（2），在任何情况下，输入数据最终在第二部分412中结束，其中写入的页被分级到虚拟的D1块中，比如块m.1、m.2和m.3。在其中每个块包含来自适当定义的一组逻辑地址的数据的方案中，虚拟块可能不对应于物理块，但是仍使得该组逻辑地址分布在几个物理D1块上。
在步骤（3），在数据正被逐页写到D1中时，当三个一组的二进制页处于D1中时，可以将其复制到D3中的具有3位单元的单个页中，这也被称为从D1折叠到D3。在虚拟D1块m.1、m.2和m.3的全部页被折叠到D2块m中之后，该D3块m是完整的。折叠操作优选由控制器102中的固件60控制的存储器进行。在主机命令正工作时，此操作优选在空闲时段中在前台进行。
配置有D1和D3部分的存储器也公开在与本申请同日提交的Gorobets等人的题为“MAINTAININGUPDATESOFMULTI-LEVELNON-VOLATILEMEMORYINBINARYNON-VOLATILEMEMORY”的美国申请中，其全部公开通过参考合并于此。
因为每个主机命令中的空闲时段可能不足够完成折叠操作，希望将折叠操作分解为更小的片段，每个片段能够在主机命令的空闲时段内完成。基本程序序列特征允许将折叠划分为更小的片段，同时能够在下一片段中从相同块中的上一编程步骤重新开始。
当实现3遍（第一，模糊，精细）编程以用每单元页3位编程D3中的每个字线时，基本写序列将终止于指定类型遍的每个编程片段的编程步骤。预定该指定类型以允许在随后的片断中可识别该终止程序步骤。
图15例示图11B的直到S10的编程步骤。具体地，从S7到S10的编程步骤如下：
S7-对WL3进行较低遍编程；
S8-对WL2进行模糊遍编程；
S9-对WL1进行精细遍编程；
S10-对WL4进行另一较低遍编程。
图16A和16B列出在编程步骤S7-S10的各个接合处的写中止的影响。这是在实现3遍模糊-精细编程和非依次字线顺序特征时。编程步骤S7到S9列出在图16A中的表格的第一行。编程步骤S10列出在图16B中的表格的第一行。与每个步骤一起的是进行的编程遍，如图15所示。
在每个编程步骤期间，中断或者写中止（“WA”）可以发生在每种类型遍的四处地点的任意一处：“开始附近”、“在中间”、“结尾附近”以及“完成”，如图16A和16B中的表格中的第二行（事件）中列出的。
如之前所述，利用模糊-精细3遍编程，仅可以在精细遍完成之后从字线读取数据。因此，如图16A中所述，在“较低，S7”列下，即使完成了步骤S7中的较低遍的编程时，WL3、WL2和WL1都丢失至少一遍。因此，如果在下一片段的重新开始中读回来自这些字线的数据，则它们将得到无效数据，因为它们不可由ECC校正（UECC）（见图13）。具有所有三遍的唯一字线是WL0，因此其将得到如由“良好D3”所示的良好数据。编程步骤S7还未访问WL5，因此其仍处于被擦除状态。从擦出的字线往回扫描，得到对于一组字线的ECC签名或者样式440，如被擦除、UECC、UECC、UECC、良好的D3。因此，如果在步骤S7的较低遍完成之后发生写中止，则将在块中的被擦除字线读回一组字线的数据之后检测到ECC签名440，并且数据将无效。
通过相同的分析，对于编程步骤S8（模糊遍）中的所有写中断事件的ECC签名也将是ECC签名440，并且数据无效。
通过相同的分析，字线WL1将仅在编程步骤S9完成（最后列）之后得到其三种类型遍。在该情况下，WL1现在将得到如由“良好D3”所示的有效数据。从被擦除字线往回扫描，得到对于一组字线的ECC签名或样式440.如被擦除、UECC、UECC、良好D3。因此，如果在步骤S9的精细遍的完成之后发生写中断，则将在从块中的被擦除字线读回一组字线的数据之后检测到ECC签名450。具有良好数据的字线（例如WL1）离开被擦除字线WL4三条字线远，并且WL1上的数据将有效。
根据以上描述，当从块中的被擦除和被编程字线之间的边界往回扫描一组字线时，将存在对于该组的两个可能的ECC签名。签名440指示数据无效并且在较低遍、粗略遍或甚至精细遍的甚至一部分期间可能已经发生写中断。但是，有效数据签名450仅在精细遍的完成之后在之前发生写中断时才出现。
存在具有签名450的几个不确定性。一个是这可能还意味着中断可能发生在步骤S9中的精细遍的附近。在该情况下，精细遍几乎完成但是不是完全并且其引起的任何错误都可由ECC校正。因此数据有效，但以消耗更多ECC位为成本。在优选实施例中，可以通过使用读取分界点的更严格的设置（更小的阈值）和/或监视即使可由ECC校正、错误位的数量是否已经超过预定阈值来消除此不确定性。
图16B是图16A的对于编程步骤S10的继续。其例示了具有签名450的另一不确定性，其也可能意味着可能在精细遍之后的下一步骤中发生了写中断。如步骤S10中所示，如果在下一较低遍的开始附近已经发生了写中断，则出现相同的签名450。这意味着S10已经前进了一点较低遍编程。但是，这无关紧要，因为如果S9被识别为是最后的编程步骤，则下一重新开始将在S10恢复，并将继续完成未完成的较低遍编程。
基本编程序列的一个实施例将具有终止于精细遍的编程序列。如上所述，这确保在随后的编程段中，可以识别正确的编程步骤以便从其重新开始。如上所述，可以通过签名相对于被编程和被擦除之间的边界的位置来识别具有良好数据的第一字线。例如，在此情况下，发现第一良好D3时WL1，并且根据图15的表格，可以确定最后的编程步骤是S9。因此，在下一编程片段中，可以通过从S10开始来恢复对该块的编程。
基本写序列的另一优选实施例将终止于第一遍。如果存储器支持从正常读取的分界310的替换分界310’（见图9）用于读取就在较低遍之后的较低页数据，则这是实用的。
图17A和17B也列出在编程步骤S7-S10的各个接合处的写异常的影响。这是在实现3遍模糊-精细编程和非依次字线顺序特征时。与图16A和16B的不同之处是，存储器支持从正常读取的替换分界310’，由此，允许在较低遍之后立即读取较低页数据。
分析类似于对图16A和16B的分析。在此情况下，从被擦除字线往回扫描，作为被擦除、良好LP、良好LP、UECC、良好D3的对于一组字线的ECC签名或样式460可以用于识别较低遍的完成。“良好LP”表示较低页数据有效。具体地，签名460特征在于在擦除字线之后的两条字线得到有效的较低页数据。该签名460仅在较低遍已经完成之后或者就在完成之前或之后存在编程中断时。这可以在图17A中的S7、在“完成”下的较低遍以及S8、“在开始附近中断”以及图17B中的S10、较低遍、“在结尾附近中断”中看出。
换句话说，检测到签名460意味着在三个可能的结合处的任意一个处可能已经发生写中断。但是，实际上，终端可以被认为就在较低遍的完成时，因为其他两种不确定性具有很小的实际后果。
这是因为，对于就在较低遍的完成之前的接合处，较低页数据（LP）接近于完全被编程。可能得到的任何错误都可以由ECC校正。因此，LP数据有效，但是以消耗稍微更多的ECC位为代价。在优选实施例中，可以通过使用读取分界点的更严格的设置（更小的阈值）和/或监视即使可由ECC校正、错误位的数量是否已经超过预定阈值来消除此不确定性。
对于就在较低遍的完成之后的接合处，已经有一点进入到模糊遍的开始。如果编程步骤稍后在较低遍之后重新开始，则下一模糊遍中的数据将具有完成被编程的另一机会。
在上一片断中停止编程之后，在下一片段中识别在上一片断中最后进行的编程步骤，并且通过从该识别的最后编程步骤继续来重新开始该编程。
图18是例示本发明的基本编程序列的流程图。
步骤500：提供具有被组织成块的存储器单元的阵列的非易失性存储器，其中每个块的存储器单元可一起擦除并且可由多条字线访问，字线的一部分每个具有通过多种类型的编程遍的集合可用多位数据编程的一页单元。
步骤510：通过逐步编程到块中的一组字线而将数据编程到该块中。
步骤520：将编程分割为多个编程片段，每个片段具有终止于具有在该集合之间的指定类型的编程遍的最后编程步骤，以便在下一片段中可识别该最后编程步骤。
根据本发明的另一方面，通过以下识别在编程最后停止之前进行的最后编程步骤：（1）查找块中的被编程和被擦除字线之间的边界；（2）对于具有预定ECC签名的一组字线，从该边界朝向被编程字线往回扫描，以识别在对其进行基本写入之后该最后编程步骤停止在的字线。依靠识别的字线和基本写序列的指定的结尾遍，可以识别最后编程步骤用于基于其重新开始。
图19是例示从先前编程片段发现最后编程步骤的流程图。
步骤600：提供具有被组织成块的存储器单元的阵列的非易失性存储器，其中每个块的存储器单元可一起被擦除并且可由多条字线访问，字线的一部分每个具有通过多种类型的编程遍的集合可用多位数据编程的一页单元。
步骤602：通过一系列分离开的编程片段将数据编程到块中。
步骤610：对在每遍编程期间编程的数据位提供通过ECC的错误校正。
步骤620：识别当前编程片段中的块中的被编程和被擦除字线之间的边界。优选通过二进制搜索来查找该边界。优选读取较高页，因为其具有就在被擦除状态以上的较低阈值330（见图9）。
步骤630：从该边界起在一组被编程字线中检测指示结束的上一编程片段中的最后编程遍是否是指定类型的编程遍以及该最后编程遍对哪一字线起作用的预定ECC签名。要扫描的每条字线将被检测为“UECC”或者具有良好数据。优选通过读取中间页来进行初始检测（理论上，较高页将是最佳的，但是如下所述，当读取仅具有第一遍的字线上的较高页时，存在CECC的可能性）。
在对于D3的例子中，当基本写序列终止于精细遍时，如图16A和图16B所示，检测仅需在两个ECC签名440和450之间区分。差别是，ECC签名440（写中断）具有展现出“UECC”的来自被擦除的第三字线，而ECC签名450（终止于精细遍的完整基本写入）具有对所有三个逻辑页展现出良好数据“良好D3”的第三字线。因此，在此情况下的迅速检测很容易查找在边界处的被擦除字线，从该处来到第三被编程字线并且读取并检查以查看其ECC是“UECC”（写中断）还是“良好D3”（完整的基本写入）。
优选通过在读取阈值的更严格的集合下进行读取来进行“良好D3”的检测。在读取之前，利用ECC检查数据。检查所有三个（较低、中间和较高）页。
步骤640：基于指定遍类型和受该遍的作用的字线来识别上一编程片段中的最后编程步骤。
为了例示和描述的目的已经给出了本发明的以上详细描述。不意图详尽或者将本发明限制到所公开的精确形式。考虑到以上教导，许多修改和变更是可能的。选择描述的实施例以便最佳得说明本发明的原理及其实际应用，由此使得本领域技术人员能够在各个实施例中并利用适合于预期的具体使用的各种修改最佳地利用本发明。意图本发明的范围由附于此的权利要求定义。

Claims (16)

1.一种在非易失性存储器中识别上一编程片段中的最后编程步骤的方法，该非易失性存储器具有被组织成块的存储器单元的阵列，其中每个块的存储器单元可一起被擦除并可由多条字线访问，字线的一部分每个具有一页单元，该一页单元能够通过多种类型的编程遍的集合用多位数据而编程，对块的编程操作被分割为一系列分离的编程片段，包括：
提供对于被编程到字线上的每组存储器单元的数据的错误检验；
识别当前编程片段中的块中的被编程和被擦除字线之间的边界；
从该边界起在一组被编程字线中检测指示上一编程片段中的最后编程遍是指定类型的编程遍以及该指定类型的编程遍对哪条字线起作用的预定ECC签名；以及
基于该指定类型的编程遍和受该最后编程遍的作用的字线来识别上一编程片段中的最后编程步骤。
2.如权利要求1的方法，其中：
所述识别当前编程片段中的块中的被编程和被擦除字线之间的边界包括二进制搜索该块。
3.如权利要求1的方法，其中：
编程操作包括根据预定的非依次顺序对块中的字线操作的一系列编程步骤。
4.如权利要求1的方法，其中：
每个字线可用三个每单元1位的数据页编程。
5.如权利要求1所述的方法，还包括：
在所述上一编程片段之后的下一编程片段中重新开始所述编程操作。
6.如权利要求1所述的方法，其中逐个步骤对一组字线进行所述编程操作，并且所述编程操作具有根据预定的非依次顺序在该组之中的不同字线处的并且操作与前一步骤不同的编程遍的每个步骤。
7.如权利要求1所述的方法，其中：
该存储器在来自主机的命令之下操作；以及
每个编程片段可在执行主机命令时的空闲时段内执行。
8.如权利要求1-7的任意一项的方法，其中该非易失性存储器是快闪存储器。
9.一种非易失性存储器，包括：
被组织成块的存储器单元的阵列，其中每个块的存储器单元可一起被擦除并且可由多条字线访问；
字线的一部分每个具有一页单元，该一页单元能够通过多种类型的编程遍的集合用多位数据编程；
控制器，用于：
控制对块的编程操作，该编程操作被分割为一系列分离的编程片段；
提供对于被编程到字线上的每组存储器单元的数据的错误检验；
识别当前编程片段中的块中的被编程和被擦除字线之间的边界；
从该边界起在一组被编程字线中检测指示上一编程片段中的最后编程遍是指定类型的编程遍以及该指定类型的编程遍对哪条字线起作用的预定ECC签名；以及
基于该指定类型的编程遍和受该最后编程遍的作用的字线来识别上一编程片段中的最后编程步骤。
10.如权利要求9的非易失性存储器，其中：
所述识别当前编程片段中的块中的被编程和被擦除字线之间的边界包括二进制搜索该块。
11.如权利要求9的非易失性存储器，其中：
编程操作包括根据预定的非依次顺序对块中的字线操作的一系列编程步骤。
12.如权利要求9的非易失性存储器，其中：
每个字线可用三个每单元1位的数据页编程。
13.如权利要求9的非易失性存储器，其中所述控制器还包括：
用于在所述上一编程片段之后的下一编程片段中重新开始所述编程操作。
14.如权利要求9的非易失性存储器，其中逐个步骤对一组字线进行所述编程操作，并且所述编程操作具有根据预定的非依次顺序在该组之中的不同字线处的并且操作与前一步骤不同的编程遍的每个步骤。
15.如权利要求9的非易失性存储器，其中：
该非易失性存储器在来自主机的命令之下操作；以及
每个编程片段可在执行主机命令时的空闲时段内执行。
16.如权利要求9-15的任意一项的非易失性存储器，其中该非易失性存储器是快闪存储器。
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