KR101485727B1 - 메모리로부터의 특정 데이터 양자화의 출력 - Google Patents

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Abstract

본 개시는 메모리 디바이스 및 시스템으로부터 데이터의 데이터 특정 양자화를 출력하기 위한 방법, 디바이스 및 시스템을 포함한다. 데이터의 데이터 특정 양자화를 출력하는 것은 데이터의 복수의 서로 다른 양자화 중 특정한 것을 인에이블링하는 것을 포함할 수 있다. 데이터의 복수의 양자화 중 특정한 것은 그 후 출력될 수 있다.

Description

메모리로부터의 특정 데이터 양자화의 출력{OUTPUTTING A PARTICULAR DATA QUANTIZATION FROM MEMORY}
본 개시는 일반적으로 반도체 메모리 디바이스, 방법 및 시스템에 관한 것이고, 더 구체적으로는, 메모리로부터 특정 데이터 양자화를 출력하기 위한 방법, 디바이스 및 시스템에 관한 것이다.
메모리 디바이스는 컴퓨터 또는 다른 전자 디바이스에서 내부의 반도체 집적 회로 및/또는 외부의 착탈식 디바이스로 제공되는 것이 전형적이다. 그 중에서도, RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), PCRAM(phase change random access memory) 및 플래시 메모리를 포함하는 여러 많은 유형의 메모리가 존재한다.
플래시 메모리 디바이스는 광범위한 전자 애플리케이션에 대해 휘발성 및 비-휘발성 메모리로 이용될 수 있다. 전형적으로, 플래시 메모리 디바이스는 높은 메모리 밀도, 높은 신뢰도 및 낮은 전력 소모를 가능하게 하는 단일-트랜지스터 메모리 셀을 사용한다. 플래시 메모리에 대한 사용은 전자 디바이스 중에서도 SSD(solid state drive), 퍼스널 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 셀룰러 전화기, 휴대용 뮤직 플레이어, 예컨대, MP3 플레이어, 및 무비 플레이어를 위한 메모리를 포함한다. 프로그램 코드와 같은 데이터, 사용자 데이터, 및/또는 BIOS(basic input/output system)와 같은 시스템 데이터는 플래시 메모리 디바이스에 저장되는 것이 전형적이다.
2개의 흔한 유형의 플래시 메모리 어레이 아키텍처는 "NAND" 및 "NOR" 아키텍처이고, 각각의 기본 메모리 셀 구성이 배열되는 논리 형태에 대해 그렇게 불린다. NAND 어레이 아키텍처는 매트릭스에 메모리 셀의 그 어레이를 배열함에 있어서 어레이의 "로우" 내 각각의 메모리 셀의 제어 게이트가 당업계에서는 흔히 "워드 라인"으로 지칭되는 액세스 라인에 연결된다(그리고 어떤 경우에는 형성). 그렇지만, 각각의 메모리 셀은 그 드레인에 의해 (당업계에서는 흔히 데이터 라인, 예컨대, 비트 라인으로 지칭되는) 데이터 라인에 직접 연결되지는 않는다. 그 대신, 어레이의 메모리 셀은 공통 소스와 데이터 라인 사이에서 소스 대 드레인 직렬로 함께 연결되고, 그 경우 특정 데이터 라인에 공통으로 연결된 메모리 셀은 "칼럼"으로 지칭된다.
NAND 어레이 아키텍처에서의 메모리 셀은 목표 예컨대 소망 상태로 프로그래밍될 수 있다. 예컨대, 전기 전하는 셀을 다수의 프로그래밍된 상태 중 하나로 들여놓도록 메모리 셀의 전하 축적 노드 상에 놓이거나 그로부터 제거될 수 있다. 예컨대, SLC(single level cell)은 2개의 상태 예컨대 1 또는 0을 표현한다. 플래시 메모리 셀은 또한 2개보다 많은 상태 예컨대 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 및 1110을 표현할 수 있다. 그러한 셀은 MLC(multilevel cell)로 지칭될 수 있다. MLC에 의하면 각각의 셀이 하나보다 많은 디지트 예컨대 하나보다 많은 비트를 표현할 수 있으므로 메모리셀의 수 증가 없이 더 높은 밀도의 메모리 제조가 가능하다. 예컨대, 4개의 디지트를 표현할 수 있는 셀은 16개의 프로그래밍된 상태를 가질 수 있다.
감지 동작 예컨대 읽기 및/또는 프로그램 검증 동작은 플래시 메모리 셀의 상태를 결정하도록 감지 전압을 사용한다. 그렇지만, 읽기 방해, 프로그램 방해 및/또는 전하 손실 예컨대 전하 누설과 같은 다수의 메카니즘은 메모리 셀의 전하 축적 노드 상의 축적된 전하 예컨대 임계 전압(Vt)의 시프트를 야기시킬 수 있다. 선택된 메모리 셀 상에 축적된 전하에 관한 더 많은 상세 예컨대 소프트 데이터를 제공하는 감지 동작은 시프팅된 Vt의 정정을 돕도록 사용될 수 있다.
본 개시는 메모리 디바이스 및 시스템으로부터 데이터의 데이터 특정 양자화(quantization)를 출력하기 위한 방법, 디바이스 및 시스템을 포함한다. 데이터의 데이터 특정 양자화를 출력하는 것은 데이터의 복수의 서로 다른 양자화 중 특정한 것을 인에이블링하는 것을 포함할 수 있다. 데이터의 복수의 양자화 중 특정한 것은 그 후 출력될 수 있다.
메모리 셀과 연관된 소프트 데이터는 메모리 셀이 프로그래밍되었던 목표 상태를 표현하는 임계 전압(Vt) 분포 내 메모리 셀의 Vt의 로케이션을 나타낼 수 있는 바, 여기에서 더 설명될 것이다. 더하여, 메모리 셀과 연관된 소프트 데이터는 메모리 셀이 프로그래밍되었던 목표 상태에 메모리 셀의 Vt가 대응하는지 여부의 확률을 나타낼 수 있는 바, 여기에서 더 설명될 것이다. 대조적으로, 감지 동작에 의해 메모리 셀이 처해 있는 것으로 결정되는 데이터 상태에 대응하는 데이터는 하드 데이터로 지칭될 수 있는 바, 여기에서 더 설명될 것이다.
본 개시의 실시예들은 하드 데이터 및 소프트 데이터 모두를 출력하는 것에 비해 I/O 트래픽을 줄이기 위해 소프트 데이터 없이 하드 데이터를 출력 예컨대 선택적으로 출력할 수 있다. 소프트 데이터는 여전히 메모리 셀의 정확한 감지를 용이하게 하도록 사용될 수 있고 메모리 셀의 감지, 예컨대, 선택된 메모리 셀의 제어 게이트에 램핑 감지 신호(ramping sensing signal)가 인가되는 동안 제공된 카운트와 하드 데이터 사이의 대응을 조절하도록 사용될 수 있다.
도 1은 본 개시의 하나 이상의 실시예에 따른 비-휘발성 메모리 어레이의 일부의 개략도;
도 2는 본 개시의 하나 이상의 실시예에 따른 메모리 아키텍처의 블록도;
도 3 내지 도 5는 본 개시의 하나 이상의 실시예에 따른 감지 회로의 개략도;
도 6은 본 개시의 하나 이상의 실시예에 따라 동작되는 메모리 디바이스를 갖는 전자 메모리 시스템의 블록도.
본 개시의 이하의 상세한 설명에 있어서는 그 일부를 형성하는 첨부 도면을 참조하는데 본 개시의 다수의 실시예가 실시될 수 있는 방법이 예로서 도시되어 있다. 이들 실시예는 이러한 개시의 실시예들을 당업자가 실시할 수 있게 하도록 충분히 상세하게 설명되고, 다른 실시예가 이용될 수도 있음과 본 개시의 범위로부터 벗어남이 없이 프로세스, 전기적 및/또는 구조적 변경이 이루어질 수도 있음이 이해되어야 한다.
여기에서 사용되는 바와 같이, "다수의" 무엇은 것들처럼 하나 이상을 지칭할 수 있다. 예컨대, 다수의 메모리 디바이스는 하나 이상의 메모리 디바이스를 지칭할 수 있다. 더하여, 여기에서 사용되는 바의 지시자 "N," "M," "P" 및 "Q"는, 특히 도면에서의 참조 부호에 관하여, 그렇게 지시된 다수의 특정 특징이 본 개시의 다수의 실시예로 포함될 수 있음을 나타낸다.
여기에서의 숫자는 첫 디지트 또는 디지트들이 도면 숫자 번호에 대응하고 나머지 디지트들이 도면에서의 엘리먼트 또는 컴포넌트를 식별하는 번호매김 관례를 따른다. 서로 다른 도면간 유사한 엘리먼트 또는 컴포넌트는 유사한 디지트들의 사용에 의해 식별될 수 있다. 예컨대, 348은 도 3에서 엘리먼트 "48"을 참조표시할 수 있고, 유사한 엘리먼트는 도 4에서는 448로 참조표시될 수 있다. 인식될 바와 같이, 여기에서의 다양한 실시예에 도시된 엘리먼트는 본 개시의 다수의 부가적 실시예를 제공하기 위해 부가, 교환 및/또는 제거될 수 있다. 더하여, 인식될 바와 같이, 도면에 제공된 엘리먼트의 비율 및 상대 척도는 본 개시의 실시예를 예시하려는 것이지, 한정하는 의미로 받아들여서는 안 된다.
도 1은 본 개시의 하나 이상의 실시예에 따른 비-휘발성 메모리 어레이(100) 일부의 개략도를 예시하고 있다. 도 1의 실시예는 NAND 아키텍처 비-휘발성 메모리 어레이를 예시하고 있다. 그렇지만, 여기에서 설명된 실시예는 이러한 예로 국한되는 것은 아니다. 도 1에 도시된 바와 같이, 메모리 어레이(100)는 액세스 라인 예컨대 워드 라인(105-1, ..., 105-N) 및 교차 데이터 라인 예컨대 로컬 비트 라인(107-1, 107-2, 107-3, ..., 107-M)을 포함한다. 디지털 환경에서의 취급에 용이하도록, 워드 라인(105-1, ..., 105-N)의 수 및 로컬 비트 라인(107-1, 107-2, 107-3, ..., 107-M)의 수는 2의 몇 제곱 예컨대 256 워드 라인 대 4,096 비트 라인일 수 있다.
메모리 어레이(100)는 NAND 스트링(109-1, 109-2, 109-3, ..., 109-M)을 포함한다. 각각의 NAND 스트링은 각자의 워드 라인(105-1, ..., 105-N)에 각각 통신 연결된 비-휘발성 메모리 셀(111-1, ..., 111-N)을 포함한다. 각각의 NAND 스트링(및 그 구성 메모리 셀)은 또한 로컬 비트 라인(107-1, 107-2, 107-3, ..., 107-M)과 연관되어 있다. 각각의 NAND 스트링(109-1, 109-2, 109-3, ..., 109-M)의 비-휘발성 메모리 셀(111-1, ..., 111-N)은 소스 선택 게이트(SGS) 예컨대 FET(field-effect transistor; 113)과 드레인 선택 게이트(SGD) 예컨대 FET(119)의 사이에서 소스 대 드레인 직렬로 접속되어 있다. 각각의 소스 선택 게이트(113)는 소스 선택 라인(117) 상의 신호에 응답하여 각자의 NAND 스트링을 공통 소스(123)에 선택적으로 연결하도록 구성되어 있는 한편, 각각의 드레인 선택 게이트(119)는 드레인 선택 라인(115) 상의 신호에 응답하여 각자의 NAND 스트링을 각자의 비트 라인에 선택적으로 연결하도록 구성되어 있다.
도 1에 예시된 실시예에 도시된 바와 같이, 소스 선택 게이트(113)의 소스는 공통 소스 라인(123)에 접속되어 있다. 소스 선택 게이트(113)의 드레인은 대응하는 NAND 스트링(109-1)의 메모리 셀(111-1)의 소스에 접속되어 있다. 드레인 선택 게이트(119)의 드레인은 드레인 콘택트(121-1)에서 대응하는 NAND 스트링(109-1)의 비트 라인(107-1)에 접속되어 있다. 드레인 선택 게이트(119)의 소스는 대응하는 NAND 스트링(109-1)의 마지막 메모리 셀(111-N) 예컨대 플로팅-게이트 트랜지스터의 드레인에 접속되어 있다.
하나 이상의 실시예에 있어서, 비-휘발성 메모리 셀(111-1, ..., 111-N)의 구축은 소스, 드레인, 플로팅 게이트 또는 다른 전하 축적 노드, 및 제어 게이트를 포함한다. 비-휘발성 메모리 셀(111-1, ..., 111-N)은 그들의 제어 게이트가 워드 라인(105-1, ..., 105-N)에 각자 연결되어 있다. 비-휘발성 메모리 셀(111-1, ..., 111-N)의 "칼럼"은 NAND 스트링(109-1, 109-2, 109-3, ..., 109-M)을 구성하고 소정 로컬 비트 라인(107-1, 107-2, 107-3, ..., 107-M)에 각자 연결되어 있다. 비-휘발성 메모리 셀의 "로우"는 소정 워드 라인(105-1, ..., 105-N)에 공통으로 연결된 그들 메모리 셀이다. 용어 "칼럼" 및 "로우"의 사용은 비-휘발성 메모리 셀의 특정 직선 예컨대 수직 및/또는 수평 방향을 뜻하려는 것은 아니다. NOR 어레이 아키텍처는 메모리 셀의 스트링이 선택 게이트들 사이에서 병렬로 연결될 것이라는 점을 제외하고는 마찬가지로 배치될 것이다.
선택된 워드 라인 예컨대 105-1, ..., 105-N에 연결된 셀의 서브세트는 그룹으로서 함께 프로그래밍 및/또는 감지 예컨대 읽혀질 수 있다. 프로그래밍 동작 예컨대 쓰기 동작은 다수의 프로그램 펄스 예컨대 16V-20V를 선택된 워드 라인에 인가하는 것을 포함할 수 있는데, 그 선택된 액세스 라인에 연결된 선택된 셀의 임계 전압(Vt)을 목표 예컨대 소망의 프로그램 상태에 대응하는 소망의 프로그램 전압 레벨로까지 증가시키기 위함이다.
읽기 또는 프로그램 검증 동작과 같은 감지 동작은 선택된 셀의 상태를 결정하기 위해 그 선택된 셀에 연결된 비트 라인의 전압 및/또는 전류 변화를 감지하는 것을 포함할 수 있다. 감지 동작은 선택된 메모리 셀과 연관된 소스 라인 예컨대 소스 라인(123)에 제공된 전압 예컨대 바이어스 전압 이상으로 그 선택된 메모리 셀과 연관된 비트 라인 예컨대 비트 라인(107-1)에 전압을 제공 예컨대 바이어싱하는 것을 포함할 수 있다. 대안으로, 감지 동작은 비트 라인(107-1)을 선충전하고 뒤이어 선택된 셀이 도전하기 시작할 때 방전이 있고 그 방전을 감지하는 것을 포함할 수 있다.
선택된 셀의 상태를 감지하는 것은, 다수의 감지 신호 예컨대 읽기 전압을 선택된 워드 라인에 제공하는 한편, 비선택된 셀의 임계 전압과 독립적으로 비선택된 셀을 도전 상태에 놓기에 충분한 다수의 패스 신호 예컨대 읽기 패스 전압을 스트링의 비선택된 셀에 연결된 워드 라인에 제공하는 것을 포함할 수 있다. 읽혀지고 및/또는 검증되고 있는 선택된 셀에 대응하는 비트 라인은 선택된 워드 라인에 인가된 특정 감지 전압에 응답하여 그 선택된 셀이 도전하는지 아닌지를 결정하도록 감지될 수 있다. 예컨대, 선택된 셀의 상태는 비트 라인 전류가 특정 상태와 연관된 특정 기준 전류에 도달하는 워드 라인 전압에 의해 결정될 수 있다.
당업자는, NAND 스트링에서의 선택된 메모리 셀 상에서 수행되는 감지 동작에 있어서, 스트링의 비선택된 메모리 셀은 도전 상태에 있도록 바이어싱된다는 것을 인식할 것이다. 그러한 감지 동작에 있어서, 선택된 셀의 상태는 스트링에 대응하는 비트 라인 상에서 감지된 전류 및/또는 전압에 기초하여 결정될 수 있다. 예컨대, 선택된 셀의 상태는 비트 라인 전류가 특정량만큼 변화하는지 또는 소정 시간 주기 내에 특정 레벨에 도달하는지에 기초하여 결정될 수 있다.
선택된 셀이 도전 상태에 있을 때, 전류는 스트링의 일단에서의 소스 라인 콘택트와 스트링의 타단에서의 비트 라인 콘택트의 사이에 흐른다. 그처럼, 선택된 셀의 감지와 연관된 전류는 스트링에서의 다른 셀, 셀 스택간 확산된 영역, 및 선택 트랜지스터의 각각을 통해 전해진다.
도 2는 본 개시의 하나 이상의 실시예에 따른 메모리 아키텍처의 블록도를 예시하고 있다. 도 2의 실시예는 블록1(203-1)에 포함된 다수의 페이지(225-1, 225-2, ..., 225-P)를 도시하고 있다. 도 2는 또한 다수의 블록(203-1, 203-2, ..., 203-Q)을 예시하고 있다. 도 2에 도시된 실시예에 의하면, 블록(203-1, 203-2, ..., 203-Q)은 플레인(201)에 함께 포함되어 있다. 실시예는 하나의 플레인을 포함하는 메모리 디바이스에 국한되는 것은 아닌 바, 메모리 디바이스는 하나의 플레인 또는 하나보다 많은 플레인을 포함할 수 있다. 본 개시의 교시를 불명료하지 않게 하기 위해 도 2에는 하나의 플레인(201)만이 예시되어 있다.
예로서, 2GB 메모리 디바이스는 페이지 당 2112 바이트의 데이터, 블록 당 64 페이지, 및 플레인 당 2048 블록을 포함할 수 있다. SLC 디바이스는 셀 당 하나의 비트를 저장한다. MLC 디바이스는 셀 당 다수의 비트 예컨대 2 비트를 저장할 수 있다. 이진 시스템에 있어서, "비트"는 데이터의 일 유닛을 표현한다. 실시예들은 이진 시스템에 국한되는 것은 아니므로, 가장 작은 데이터 엘리먼트가 여기에서 "유닛"으로 지칭될 수 있다.
플레인(201)은 236 및 238에서 레지스터(230)와 양방향 통신하는 것으로 도시되어 있다. 당업자는, 프로그래밍 동작 동안 236에서 레지스터(230)로부터 메모리 플레인(201)으로 데이터가 전송될 수 있음을 알아볼 것이다. 데이터는 또한 읽기 동작 동안 메모리 플레인(201)으로부터 레지스터(230)로 전송될 수 있다. 레지스터(230)는 234에서 I/O(input/output) 회로 예컨대 도6에서의 660에 데이터를 출력하고 232에서 I/O 회로로부터 데이터를 수신할 수 있다. 본 개시의 어떤 실시예에 있어서는 소프트 데이터를 출력함이 없이 하드 데이터가 I/O 회로에 출력될 수 있지만, 실시예들이 그렇게 한정되는 것은 아니다. 예컨대, 어떤 실시예는 하드 데이터 및 소프트 데이터를 출력하는 것, 예컨대, 하드 데이터에 따라 출력된 소프트 데이터의 양을 달리 하는 것을 포함할 수 있다. 레지스터(230)는 다수의 데이터 사이클을 통해 I/O 회로와 데이터를 통신할 수 있다. 예로써, 일 페이지의 데이터 예컨대 2 킬로바이트(kB)의 데이터는 다수의 1 바이트 데이터 사이클을 통해 레지스터(230) 내로 로딩될 수 있다. 실시예들은 2kB 페이지 사이즈를 포함하는 메모리 디바이스에 국한되는 것은 아니다. 예컨대, 4kB, 8kB 등 다른 페이지 사이즈가 본 개시의 실시예들과 사용될 수 있다. 독자는 부분 페이지의 데이터가 레지스터(230)에 및/또는 그로부터 통신될 수 있음을 인식할 것이다.
도 2는 플레인(201)과 연관하여 하나의 레지스터(230)만을 예시하고 있지만, 실시예는 그렇게 한정되는 것은 아니다. 어떤 실시예에 있어서는, 플레인(201)이 데이터 레지스터 및 캐시 레지스터와 같이 하나보다 많은 레지스터를 포함할 수 있다. 데이터 레지스터는, 메모리 플레인(201)에 데이터를 전송하고 메모리 플레인(201)으로부터 데이터를 수신할 수 있다는 점에서, 상기한 바와 같이 레지스터(230)에 유사한 방식으로 동작할 수 있다. 캐시 레지스터는, 다수의 데이터 사이클 예컨대 데이터 입력 사이클 또는 데이터 출력 사이클을 통해 I/O 회로에 및/또는 그로부터 데이터를 통신할 수 있다는 점에서, 상기한 바와 같이 레지스터(230)에 유사한 방식으로 동작할 수 있다. 어떤 실시예에서, 레지스터(230)는 다수의 래치를 포함할 수 있고, 그 경우 어느 하나의 래치는 데이터의 하나 이상의 유닛을 저장할 수 있다.
데이터 레지스터 및 캐시 레지스터를 모두 포함하는 그들 실시예에 대해, 비-캐시 동작 동안, 데이터 레지스터 및 캐시 레지스터는 함께 단일 레지스터로서 예컨대 레지스터(230)로서 동작할 수 있다. 캐시 동작 동안에는, 데이터 레지스터 및 캐시 레지스터는 파이프라인식 프로세스로 별개로 동작할 수 있다. 예컨대, 프로그램 동작 동안, I/O 회로로부터 예컨대 호스트로부터(예컨대, 호스트와 연관된 프로세서로부터)의 데이터는 예컨대 다수의 직렬 클록킹된 데이터 사이클을 통해 캐시 레지스터 내로 로딩되고 그 후 캐시 레지스터로부터 데이터 레지스터로 전송될 수 있다. 데이터가 데이터 레지스터에 전송된 후에, 데이터 레지스터의 컨텐츠는 메모리 플레인(201) 내로 프로그래밍될 수 있다. 읽기 동작의 일례에 있어서, 데이터 예컨대 하드 데이터 및 소프트 데이터는 메모리 플레인(201)으로부터 데이터 레지스터 내로 읽혀질 수 있다. 읽기 동작의 또 다른 예에 있어서는, 메모리 플레인(201)으로부터 데이터 레지스터 내로 소프트 데이터 없이 하드 데이터가 전송될 수 있다. 데이터 레지스터가 하드 데이터로 로딩되든지 또는 하드 데이터 및 소프트 데이터로 로딩되든지, 데이터 레지스터에서의 데이터는 캐시 레지스터에 전송될 수 있다. 캐시 레지스터가 하드 데이터로 로딩되든지 또는 하드 데이터 및 소프트 데이터로 로딩되든지, 본 개시에 따라, 하드 데이터만 또는 하드 데이터 및 소프트 데이터가 I/O 회로에 출력될 수 있다. 그러한 실시예는, 몇몇 이전의 접근법에 따라 소프트 데이터와 하드 데이터를 I/O 회로에 출력하는 것에 비하여, 소프트 데이터(또는 그리 많은 소프트 데이터는 아님)가 필요 또는 소망되지 않을 때 I/O 트래픽을 줄임으로써 읽기 대역폭을 개선하는데 유익할 수 있다. 예컨대, 소프트 데이터 없이 하드 데이터를 출력하면 I/O 트래픽을 65% 만큼 줄일 수 있다.
도 3은 본 개시의 하나 이상의 실시예에 따라 메모리 디바이스의 일 부분의 개략도를 예시하고 있다. 메모리 디바이스의 그 부분은 본 개시의 실시예의 설명을 용이하게 하도록 상세를 줄여 예시하고 있다. 그와 같이, 메모리 디바이스의 일 부분은 도 3에 도시되지 않은 부가적 컴포넌트를 포함할 수 있다.
도 3에 도시된 메모리 디바이스의 부분은, 예컨대 도 1에 도시된 메모리 어레이(100)에 유사한 메모리 어레이(300), 및 예컨대 도 6에 도시된 제어 회로(670)에 유사한 제어 회로로 통틀어 지칭되는 부가적 컴포넌트들을 포함할 수 있다. 메모리 어레이(300)는 더 큰 메모리 어레이의 일 부분 예컨대 블록을 표현할 수 있다. 예컨대, 더 큰 메모리 어레이의 다수의 부분은 로우 디코더(344)를 공유할 수 있고 더 큰 메모리 어레이의 다수의 부분은 칼럼 디코더(346)를 공유할 수 있지만, 실시예들이 그렇게 한정되는 것은 아니다. 어레이(300)가 더 큰 어레이의 일 부분을 표현한다고 하더라도, 표기의 용이함을 위해 여기에서는 어레이(300)로 지칭한다.
제어 회로는 메모리 어레이(300)에 연결된 로우 디코더(344) 및 칼럼 디코더(346)를 포함할 수 있다. 예컨대, 로우 디코더(344) 및/또는 칼럼 디코더(346)는 멀티플렉서 및/또는 디멀티플렉서일 수 있다. 로우 디코더(344)는 메모리 어레이(300)의 다수의 액세스 라인에 연결될 수 있고 칼럼 디코더(346)는 메모리 어레이(300)의 다수의 데이터 라인에 연결될 수 있다. 메모리 셀을 프로그래밍 및/또는 감지하기 위해 특정 액세스 라인 및 특정 데이터 라인의 각각에 연결된 특정 메모리 셀의 선택을 용이하게 하도록 로우 디코더(344)는 특정 액세스 라인을 선택할 수 있고 칼럼 디코더는 특정 데이터 라인을 선택할 수 있다. 메모리 어레이(300)가 NAND 어레이인 그들 실시예에 대해, 어레이(300) 내 메모리 셀들은 여기에서 설명되는 바와 같이 한번에 한 페이지 프로그래밍 및/또는 감지될 수 있다, 예컨대, 특정 액세스 라인에 연결된 다수의 셀은 함께 프로그래밍 및/또는 감지될 수 있다. 그렇지만, 감지 동작은 본 개시의 이해를 촉진시키기 위해 여기에서는 단일 메모리 셀에 관하여 설명될 수 있다.
제어 회로는 감지 신호 발생기(342) 예컨대 전압 램프 발생기, 전류 램프 발생기 등을 포함할 수 있다. 감지 신호 발생기는, 예컨대 선택된 메모리 셀의 제어 게이트에 연결된 액세스 라인을 거쳐, 선택된 메모리 셀의 제어 게이트에 감지 신호를 인가하도록 로우 디코더(344)로의 출력을 가질 수 있다. 감지 신호 발생기는, 감지 신호가 선택된 메모리 셀의 제어 게이트에 인가되는 동안, 카운트 예컨대 n-유닛 값을 제공하도록 카운터(348)로의 출력을 가질 수 있다. 카운트에 관한 지시자 "m," "n," 및 "p"의 사용은 도면에 관한 지시자 "M," "N," "P," 및 "Q"와 무관하다. 이들 지시자에 의해 표현된 수는 같거나 다를 수 있다.
감지 신호 발생기(342)는 시간의 일 주기에 시작 크기로부터 정지 크기로의 직선 기울기에 따라 출력 예컨대 전압의 크기를 증가시킬 수 있는 것과 같은 램핑 감지 신호 발생기일 수 있다. 시작 및 정지 크기는 어레이(300) 내 메모리 셀이 프로그래밍될 수 있는 임계 전압의 범위 예컨대 0.5 볼트 내지 4.5 볼트를 망라하도록 선택될 수 있다. 이러한 식으로, 출력의 크기는, 예컨대 선택된 메모리 셀의 상태를 결정하도록 다수의 이산 감지 신호 예컨대 이산 전압을 사용하는 것과 대조적으로, 단일 입력으로 선택된 메모리 셀의 어떠한 프로그램 상태에 대해서도 감지 능력을 제공할 수 있다. 램핑의 주기는 임계 전압(Vt)의 정확한 검출과 효율적 감지 속도가 균형을 이루도록 선택될 수 있다. 하나 이상의 실시예에 있어서, 주기는 20 마이크로초 미만일 수 있다.
하나 이상의 실시예에 있어서, 감지 신호 발생기(342)는 카운트를 시작하도록 카운터(348)에 출력을 제공할 수 있다. 카운터(348)는 카운트를 시작하고 감지 신호가 선택된 메모리 셀의 제어 게이트에 인가되는 동안 특정 범위의 값에 걸쳐 카운트할 수 있다. 카운터는 제1 특정 값에서 시작하여 제2 특정 값으로까지, 예컨대 00h 내지 FFh(0-255), 카운트할 수 있다. 하나 이상의 실시예에 있어서, 카운터(348)는 고정 클록 사이클에서 특정 범위에 걸쳐 증분될 수 있다. 카운트는 n-유닛 값을 포함할 수 있다. 어떤 실시예에 있어서, 카운터(348)는 이진 카운터일 수 있고 카운트는 n-비트 이진 값일 수 있다. 예컨대, 카운트가 십진 값 251과 동등하고 카운터(348)는 이진 카운터이면, 카운트는 n-비트 값 예컨대 이진으로 11111011과 등등한 8-비트 값을 포함할 수 있다. 실시예는 카운트에 대해 특정 수의 유닛으로 한정되는 것은 아니다.
카운트는 선택된 메모리 셀의 데이터 상태를 표현하는데 사용되는 것보다 더 많은 유닛을 포함할 수 있다. 예컨대, 선택된 메모리 셀이 4-비트 셀이면, 그때 서로 다른 데이터 상태의 조합은 4-유닛 예컨대 1011과 같은 4-비트 카운트로 이진 표현될 수 있다. 그렇지만, 기술되듯이, 카운트는 메모리 셀의 데이터 상태를 표현하는데 사용되는 것보다 더 많은 유닛을 포함한다. 그리하여, 4-비트 메모리 셀의 예에 대하여, 카운트는 적어도 5 유닛 예컨대 비트를 포함할 수 있다. 즉, 카운트는 메모리 셀의 데이터 상태를 표현하는데 사용된 유닛의 수보다 더 많은 유닛을 포함한다. 메모리 셀의 데이터 상태를 명목적으로 표현하는 카운트의 유닛은 하드 데이터로 지칭된다. 예컨대, 5-비트 카운트 10101은, 그 5-비트 카운트가 명목적으로는 예컨대 5-비트 카운트의 4개의 최상위 비트 1010의 데이터 상태를 표현하더라도, 어떤 경우에서는 1011의 데이터 상태에 대응하도록 결정될 수 있다. 카운트의 나머지 유닛은, 카운트가 하드 데이터도 아닌 소프트 데이터도 아닌 부가적 유닛 예컨대 "더미 유닛"을 포함할 수 있더라도, 소프트 데이터로 지칭된다. 그렇지만, 표기의 용이함을 위해, 이들 부가적 유닛은 여기에서 설명되는 바의 n-유닛 카운트의 논의에는 포함되지 않는다. 표기상, 카운트는 명목적 하드 데이터의 m-유닛 및 소프트 데이터의 p-유닛을 포함하는 n-유닛 카운트이고, 이 경우에 m+p=n이고 m 및 p의 각각은 n 미만이다. 4-비트 메모리 셀에 대한 8-비트 카운트의 예에 있어서, 카운트는 (명목적으로 메모리 셀의 데이터 상태를 표현하는) 명목적 하드 데이터의 4 비트와 소프트 데이터의 4 비트를 갖는 총 8 비트를 포함한다, 예컨대, n는 8과 같고, m은 4와 같고, p는 4와 같다.
2-비트 메모리 셀은 00, 01, 10 및 11의 가능한 데이터 상태를 가질 수 있다. 2-비트 메모리 셀은 소프트 데이터 없는 카운트 예컨대 메모리 셀의 데이터 상태에서의 유닛의 수와 동등한 유닛의 수 이 예에서는 2 비트를 갖는 카운트를 제공하도록 구성된 카운터 및 램핑 감지 신호로 감지될 수 있다. 그리하여, 카운터는 램핑 감지 신호가 메모리 셀의 제어 게이트에 인가됨에 따라 고정 클록 사이클에서 00, 01, 10, 11을 카운트할 수 있다. 그렇지만, 여기에서 설명되는 바와 같이, 메모리 셀의 Vt 범위에서의 변동, 예컨대, 특정 데이터 상태에 대응하는 메모리 셀의 전하 축적 노드 상에 축적된 전하량의 범위에서의 변동을 설명하는데 소프트 데이터가 사용될 수 있기 때문에 소프트 데이터를 감안하는 카운트를 제공하는 것이 메모리 셀 감지에 있어서 유익할 수 있다. 본 개시의 하나 이상의 실시예에 의하면, 카운터(348)는 각각의 데이터 상태간 하나보다 많은 증분만큼 카운트가 변화하도록 증분될 수 있다. 2-비트 셀의 예에 있어서는, 4-비트 카운트가 사용될 수 있는 바, 카운트 0000, 0001, 0010, 0011, 0100는 감지 신호가 00의 데이터 상태에 대응하는 값으로부터 예컨대 4-비트 카운트의 2개의 최상위 비트 01의 데이터 상태에 대응하는 값으로 램핑하는 동안 카운트될 수 있다. 그렇지만, 여기에서 설명되는 바와 같이, 특히 트림(354)에 관하여, 본 개시의 실시예는 카운트의 최상위 비트로 하드 데이터를 표현하는 것에 국한되는 것은 아니다. 더 나아가, 실시예는 데이터 상태와 연관된 값과 카운트 사이의 어떠한 특정 대응에도 국한되지 않는다.
카운트의 소프트 데이터 예컨대 가외 유닛은 메모리 셀에 축적된 전하량에 대한 더 상세한 정보를 제공할 수 있다. 예컨대, 2-비트 메모리 셀이 목표 데이터 상태 01로 프로그래밍되었으면, 4-비트 카운트 0100가 "정확한" 데이터 상태 01를 나타내면, 그리고 메모리 셀이 그 제어 게이트에 인가되는 램핑 감지 신호에 적어도 부분적으로 응답하여 도전되기 시작함에 따라 카운트가 래칭되면, 그때 래칭된 4-비트 카운트 0011은 메모리 셀이 데이터 상태 01에 대응하는 표적량보다 조금 더 작은 전하를 가짐을 나타낼 수 있고, 래칭된 4-비트 카운트 0101는 메모리 셀이 데이터 상태 01에 대응하는 표적량보다 조금 더 큰 전하를 가짐을 나타낼 수 있다. 소프트 데이터는, 특정 메모리 셀에 대해서이든 다수의 메모리 셀에 걸쳐 누적적으로이든, 추후의 감지 동작의 정확도를 개선하기 위하여 대응하는 데이터 상태에 대해 메모리 셀에 축적된 전하량에서의 변화를 설명하도록 감지 동작을 조절하는데 사용될 수 있다. 예컨대, ECC(error correction code)는 하나 이상의 메모리 셀에 축적된 전하량에서의 변동에 기인하여 부정확하였을 수도 있는 감지 동작으로부터 수신된 데이터를 정정하도록 소프트 데이터와 사용될 수 있다.
메모리 셀의 Vt는 다수의 메카니즘에 기인하여 시간에 따라 변화 예컨대 시프팅할 수 있다. 예컨대, 메모리 셀의 전하 축적 노드 예컨대 플로팅 게이트는 시간에 따라 전하를 잃을 수 있다. 즉, 전하는 전하 축적 노드로부터 누설될 수 있다. 그러한 전하 손실은 셀의 Vt의 변화 예컨대 감소를 야기시킬 수 있다. 더하여, 메모리 셀이 시간에 따라 프로그래밍 및/또는 감지 동작을 거쳐감에 따라, 프로그램 방해 및/또는 읽기 방해 메카니즘은 셀의 Vt의 변화 예컨대 증가를 야기시킬 수 있다. 당업자에 의해 인식될 바와 같이, 다른 메카니즘 또한 시간에 따라 메모리 셀의 Vt의 변화를 야기시킬 수 있다.
어떤 경우에 있어서, 그러한 Vt 변화는 메모리 셀의 상태를 바꿔버릴 수 있다. 예컨대, 메모리 셀이 목표 상태 예컨대 데이터 상태 01로 프로그래밍되었으면, 전하 손실은 메모리 셀의 Vt가 목표 상태보다 작은 레벨로까지 또는 어쩌면 더 낮은 데이터 상태 내 레벨 예컨대 데이터 상태 00으로까지 감소하게 할 수 있다. 따라서, 그러한 Vt 변화는 메모리 셀 상에 수행되는 감지 동작 동안 오류 데이터가 감지되는 결과를 초래할 수 있다.
카운터(348)는 로직(352)으로의 출력을 가질 수 있다. 예컨대, 로직(352)은 다수의 논리 게이트를 포함하는 조합 논리 블록 예컨대 조합 로직일 수 있다. 하나 이상의 실시예에 있어서, 로직(352)은 대략 200개의 게이트를 포함할 수 있다. 로직(352)은 카운터(348)에 의해 제공된 카운트를 제1 양자화 n으로부터 제2 양자화 m으로 변환하도록 구성될 수 있다. 예컨대, 로직(352)은 카운트를 n-유닛 값으로부터 m-유닛 값으로 변환하도록 구성될 수 있고, 이 경우 m-유닛 값은 하드 데이터만을 포함할 수 있고 m은 n보다 작다. 카운터(348)가 이진 카운터인 그들 실시예에 대하여, n-유닛 값은 n-비트 이진 값일 수 있고 로직(352)은 n-비트 이진 값을 예컨대 하드 데이터에 대응할 뿐일 수 있는 m-비트 이진 값으로 변환하도록 구성될 수 있다. 예컨대, 8-비트 카운트 10011110는 로직(352)에 의해 4-비트 하드 데이터 값 1010으로 변환될 수 있다. 로직(352)은 카운트를 카운터(348)에 의해 로직(352)에 제공될 때 연속적으로 "온 더 플라이"로 변환할 수 있어서, 선택된 메모리 셀이 도전함을 감지 회로(351)가 검출할 때 래치(353)는 그 변환된 값을 래칭할 수 있다. 로직(352)의 그러한 변환 기능은 여기에서 설명되는 바와 같이 선택적으로 인에이블링될 수 있는 바, 로직(352)은 카운트를 소프트 데이터 없이 대응하는 하드 데이터로 변환하거나 카운트의 모든 n 유닛을 래치(353)에 넘겨줄 수 있다. 어떤 실시예에 있어서, 래치(353)는 레지스터 예컨대 도 2에 예시된 레지스터(230)에 포함될 수 있다.
로직(352)은 제1 양자화 예컨대 n-유닛 카운트와 제2 양자화 예컨대 m-유닛 하드 데이터 사이의 변환을 조절하도록 구성된 하나 이상의 트림(354)을 포함할 수 있다. 예컨대, 트림(354)은 카운트와 하드 데이터 사이의 변환을 조절하도록 제어 회로에 의해 자동으로 또는 사용자에 의해 설정될 수 있다. n-유닛 카운트의 범위는 특정 m-유닛 하드 데이터 상태로 변환될 수 있다. 각각의 범위는, 각각의 대응하는 하드 데이터 상태에 대한 경계 예컨대 특정 하드 데이터 상태에 대응하는 카운트의 최저 n-유닛 값, 범위의 폭 예컨대 범위 내에 드는 서로 다른 n-유닛 카운트의 수, 및/또는 범위의 끝점 예컨대 범위의 끝점을 정의하는 수치상 처음과 수치상 마지막 n-유닛 카운트를 포함하여 트림(354)에 의해 조절될 수 있다. 예컨대, 2-비트 데이터 상태 01는 0011 내지 0110의 4-비트 카운트의 범위에 대응할 수 있고, 이 경우 범위의 폭 및 끝점은 트림(354)에 의해 조절 예컨대 설정될 수 있다. n-유닛 카운트와 m-유닛 하드 데이터 사이의 변환은 n-유닛 카운트 내 p-유닛 소프트 데이터에 따라 조절될 수 있다.
소프트 데이터는 Vt 분포 내 Vt의 로케이션 및/또는 Vt가 목표 상태에 대응하는지 여부의 확률을 나타낼 수 있기 때문에, 소프트 데이터는 Vt 변화를 트래킹 및/또는 보상하는데 사용될 수 있다. 예컨대, 읽기 동작으로부터 획득된 더 많은 비트의 하드 데이터는, 하드 데이터가 몇몇 이전의 접근법에 따라 조절된 카운트 또는 조절되지 않은 카운트를 사용하여 읽혀지는 것보다 하드 데이터가 소프트 데이터에 기초하여 카운트와 하드 데이터 상태 사이의 조절된 예컨대 트리밍된 변환을 사용하여 읽혀지면, 정정가능할 수 있다. 더하여, 트리밍된 변환을 사용하여 읽혀진 하드 데이터는 더 긴 시간 주기 예컨대 더 많은 수의 프로그램 및 삭제 사이클 동안 정정가능할 수 있다. 즉, 트리밍된 변환이 추가적 Vt 시프트에 기인하여 다시 트리밍될 필요가 있을 때까지는 더 긴 시간 주기 예컨대 더 많은 수의 프로그램 및 삭제 사이클이 지나갈 수 있다.
제어 회로는 소프트 데이터를 저장하도록 구성될 수 있다. 예컨대, 제어 회로는 소프트 데이터를 저장하는 메모리 예컨대 DRAM(특히 도시하지는 않음)을 포함할 수 있다. 메모리는 소프트 데이터를 저장하는데 독점적으로 사용될 수도 있고 또는 메모리는 소프트 데이터와 함께 부가적 데이터를 저장할 수도 있다. 카운트와 출력 데이터 사이의 변환의 후속의 예컨대 장래의 조절은 저장된 소프트 데이터에 적어도 부분적으로 기초하여 조절될 수 있다.
로직(352)은 로직(352)을 선택적으로 인에이블링하도록 입력(356)을 포함할 수 있다. 로직(352)이 인에이블링될 때, 그것은 데이터의 n-유닛 양자화로부터 예컨대 여기에서 설명되는 바와 같은 바로 그 하드 데이터에 대응하는 데이터의 m-유닛 양자화로 카운트를 변환하도록 기능할 수 있다. 로직(352)이 인에이블링되지 않을 때, 예컨대 하드 데이터 및 소프트 데이터를 포함하는 카운트는 래치(353)로 출력될 수 있다. 로직(352)은 카운트를 데이터의 n-유닛 양자화로부터 복수의 데이터 양자화 레벨 예컨대 m 내지 n의 데이터 양자화 레벨 중 하나로 변환할 수 있다. 복수의 레벨 중 하나는 예컨대 사용자에 의해 또는 제어 회로에 의해 자동으로 선택될 수 있다. 어떤 실시예에 있어서, 복수의 레벨 중 하나는 메모리 디바이스의 연식(age)에 기초하여 선택될 수 있다. 예컨대, 로직(352)은 ECC가 더 필요로 되기 전에 메모리 디바이스의 수명 초기에 인에이블링될 수 있다. 예컨대, 메모리 디바이스의 연식은 메모리 디바이스의 프로그램-삭제 사이클의 수를 참조하여 결정될 수 있고, 이 경우 더 큰 수는 더 오래된 연식을 나타낸다. 인식될 바와 같이, 메모리 디바이스가 노화됨에 따라 다양한 상태에 대한 Vt는 시프팅하기 시작할 수 있다. 이들 시프트가 더 유의미하게 될수록 카운트 예컨대 소프트 데이터로부터의 가외 정보는 Vt 시프트를 정정하도록 메모리 디바이스에 더 유용할 수 있고, 그리하여 로직(352)은 선택적으로 디스에이블링될 수 있다. 여기에서 설명되는 바와 같이, 로직(352)은 커맨드 예컨대 사용자 커맨드 및/또는 제어 회로로부터의 커맨드에 의해 선택적으로 인에이블링 및/또는 디스에이블링될 수 있다.
감지 회로(351)가 칼럼 디코더(346)와는 별개로 예시되어 있기는 하지만, 하나 이상의 실시예에 있어서, 감지 회로(351)는 칼럼 디코더(346)와 병합될 수 있다. 마찬가지로, 래치(353) 및/또는 래치(353)를 포함하는 레지스터는 감지 회로(351) 및/또는 칼럼 디코더(346)와 병합될 수 있다. 용어 "감지 회로"는 여기에서는 칼럼 디코더(346), 감지 회로(351), 레지스터 예컨대 도 2에 예시된 레지스터(230), 및/또는 래치(353) 중 하나 이상을 지칭하도록 일반적으로 사용된다. 어떤 실시예에 있어서, 감지 회로(351)는 하나 이상의 감지 증폭기를 포함할 수 있다. 감지 회로(351) 예컨대 감지 증폭기가 트립핑할 때 그것은 선택된 메모리 셀이 도전에 의해 램핑 감지 신호 발생기로부터의 입력에 반응하였음을 예컨대 선택된 메모리 셀의 상태가 감지되었음을 나타낼 수 있다.
로직(352)이 인에이블 입력(356)에 의해 선택적으로 인에이블링될 때 로직(352)으로부터의 특정 m-유닛 양자화 데이터 예컨대 바로 그 하드 데이터 또는 로직(352)이 인에이블 입력(356)에 의해 인에이블링되지 않을 때 카운터(348)로부터 제공된 것 예컨대 n-유닛 카운트와 같은 데이터의 양자화를 래치가 래칭하게 야기시키도록 감지 회로(351)는 래치(353)에 신호를 출력할 수 있다. 래치(353)는 다수의 개개의 데이터 래치를 포함할 수 있고, 이 경우 개개의 데이터 래치의 각각은 일 유닛 데이터 예컨대 일 비트를 저장할 수 있다. 하나 이상의 실시예에 있어서, 래치(353)는 n-유닛 카운트에 대응하여 적어도 n-수의 래치를 포함할 수 있다. 래치(353)는, 로직(352)이 인에이블 입력(356)에 의해 선택적으로 인에이블링될 때 하드 데이터가 출력되기 전에 선택된 메모리 셀이 도전하게 야기시키는 램핑 감지 신호에 적어도 부분적으로 응답하여, 로직(352)으로부터의 m-유닛 값을 래칭할 수 있다. 래치(353)는 로직(352)으로부터 제공된 예컨대 n-유닛 양자화이든 m-유닛 양자화이든 어떤 다른 특정 양자화이든 데이터의 양자화를 래칭할 수 있다.
본 개시에 의하면, 감지 회로(351)는, 선택된 메모리 셀의 도전을 야기시키는 램핑 감지 신호에 적어도 부분적으로 응답하여, 데이터의 특정 양자화, 예컨대, 하드 데이터만, n-유닛 카운트, 또는 소프트 데이터의 모든 p-유닛은 아니지만 소프트 데이터 일부를 포함하는 데이터의 m-유닛 양자화를 야기시킬 수 있다. 하나 이상의 실시예에 있어서, 감지 회로는 n-수의 래치로부터 m-유닛 하드 데이터를 출력하도록 구성될 수 있다. 출력(334)은 도 2에 예시된 출력(234)에 유사할 수 있고 및/또는 도 6에 예시된 I/O 회로(660) 및/또는 I/O 커넥션(662)에 유사할 수 있다.
도 4는 본 개시의 하나 이상의 실시예에 따라 메모리 디바이스의 일 부분의 개략도를 예시하고 있다. 메모리 디바이스의 그 부분은 본 개시의 실시예의 설명을 용이하게 하도록 상세를 줄여 예시하고 있다. 그와 같이, 메모리 디바이스의 일 부분은 도 4에 도시되지 않은 부가적 컴포넌트를 포함할 수 있다.
도 4에 도시된 메모리 디바이스의 부분은 도 3에 도시된 것들에 유사한 다수의 컴포넌트를 포함할 수 있다. 예컨대, 메모리 어레이(400), 로우 디코더(444), 칼럼 디코더(446), 감지 회로(451), 래치(453), 출력(434), 램핑 감지 신호 발생기(442), 카운터(448), 로직(452), 트림(454) 및 인에이블 입력(456)은 도 3에 도시된 메모리 어레이(300), 로우 디코더(344), 칼럼 디코더(346), 감지 회로(351), 래치(353), 출력(334), 램핑 감지 신호 발생기(342), 카운터(348), 로직(352), 트림(354) 및 인에이블 입력(356)에 각자 유사할 수 있다. 따라서, 도 4에 관하여는, 주로 접속성과 기능성에서의 차이가 설명될 것이다.
램핑 감지 신호 발생기(442)는 로우 디코더(444)로의(및 그리하여 예컨대 다수의 액세스 라인을 거쳐 내부의 메모리 셀의 제어 게이트로의) 그리고 카운터(448)로의 출력을 가질 수 있다. 카운터(448)는 감지 회로 예컨대 래치(453)로의 출력, 및 카운터(348)가 로직(352)으로의 출력을 가졌던 도 3과는 대조적으로 로직(452)으로부터의 입력을 가질 수 있다. 카운터(448)는, 메모리 셀의 어레이(400) 내 선택된 메모리 셀의 제어 게이트에 램핑 감지 신호가 인가되는 동안, 데이터의 제1 양자화 예컨대 n-유닛 카운트를 제공하도록 구성될 수 있다.
로직(452) 예컨대 상태 머신은 카운터(448)에 의해 제공된 카운트를 제어하도록 구성될 수 있는 바, 카운트는 하드 데이터 및 모든 소프트 데이터, 하드 데이터 및 일부의 소프트 데이터, 또는 소프트 데이터 없이 하드 데이터와 같이 데이터의 특정 양자화를 제공할 수 있다. 예컨대, 카운터(448)는 이진 카운터일 수 있고 로직(452)은 로직(452)에 의해 제어되는 바의 하드 데이터 상태에 대응하여 이진 증분으로 카운트를 증분시키도록 카운터(448)를 예컨대 선택적으로 제어할 수 있다. 더 구체적으로, 카운터(448)는 카운터(348)에 관하여 상기된 바와 같이 n-유닛 카운트를 제공하도록 구성될 수 있다, 그렇지만, 로직(452)은, 카운트가 하드 데이터 상태에 대응하여 m-유닛 값으로 증분하고, 그리하여, 인에이블링될 때 m-유닛 하드 데이터가 선택된 메모리 셀의 도전을 야기시키는 램핑 감지 신호에 적어도 부분적으로 응답하여 카운터(448)로부터 래치(453)로 출력되게 그렇게 카운트를 제어하도록 구성될 수 있다. 예컨대, 카운트는 00000000로부터 00010000으로 00100000으로 등으로 증분하도록 제어될 수 있다. 로직(452)은 인에이블링될 때 컨트롤러(448)가 단지 m-수의 최상위 비트(MSB) 예컨대 트리밍된 MSB를 카운터로부터 래치(453)로 출력하도록 카운터(448)를 제어할 수 있다. 예컨대, 카운터(448)와 래치(453) 사이의 데이터 경로는 카운터(448)의 출력이 MSB로 시작하는 시리얼이고 그리하여 로직(452)은 m-수의 비트 후에 카운터(448)로부터의 출력을 정지시킬 수 있는 그러한 것일 수 있다. 로직(452)은 증분 예컨대 이진 증분과 여기에서 설명된 바의 하드 데이터 상태를 조절하도록 구성된 하나 이상의 트림(454)을 포함할 수 있다. 예컨대, 트림(454)은 데이터 상태 사이의 비대칭이 존재하도록 예컨대 서로 다른 하드 데이터 상태는 서로 다른 상대적 증분에 대응하도록 카운트에서의 변화 예컨대 증분을 조절할 수 있다. 따라서, 본 개시의 하나 이상의 실시예는 음의 Vt 시프트에 응답하여 카운트를 음의 방향으로 조절하도록 다운카운터(특히 도시하지는 않음)를 포함할 수 있다. 그렇지만, 로직(452)은 다운카운터의 사용 없이 카운트를 음의 방향으로 조절할 수 있으므로, 실시예는 그렇게 한정되는 것은 아니다. 비대칭 대응은 여기에서 설명된 바와 같이 예컨대 서로 다른 하드 데이터 상태에 대한 서로 다른 Vt 시프트에 응답하여 트림(454)을 사용하여 더 조절될 수 있다. 로직(452)은 여기에서 설명된 바와 같이 카운트를 제어하도록 로직(452)을 선택적으로 인에이블링하는 인에이블 입력(456)을 포함할 수 있다.
감지 회로(451)가 칼럼 디코더(446)와는 별개로 예시되어 있기는 하지만, 하나 이상의 실시예에 있어서, 감지 회로(451)는 칼럼 디코더(446)와 병합될 수 있다. 마찬가지로, 래치(453)는 감지 회로(451), 레지스터 및/또는 칼럼 디코더(446)와 병합될 수 있다. 용어 "감지 회로"는 여기에서는 칼럼 디코더(446), 감지 회로(451) 및/또는 래치(453) 중 하나 이상을 지칭하도록 일반적으로 사용된다. 감지 회로는 선택된 메모리 셀의 도전을 야기시키는 램핑 감지 신호에 적어도 부분적으로 응답하여 예컨대 선택적으로 제어된 카운트를 출력하도록 구성될 수 있다. 예컨대, 감지 회로(451)는 래치(453)로부터의 카운트를 출력(434)을 통해 출력할 수 있다. 래치(453)는 일 유닛 데이터를 각각 저장할 수 있는 적어도 n-수의 개개의 래치를 포함할 수 있다. 감지 회로는, 선택된 메모리 셀의 도전을 야기시키는 램핑 감지 회로에 적어도 부분적으로 응답하여, 예컨대 로직(452)이 m-유닛 값으로 증분하여 m-유닛 값을 래치(453)에 출력하도록 카운터(448)를 제어하는 경우에, 예컨대 소프트 데이터 없이 m-수의 유닛 하드 데이터를 출력하도록 구성될 수 있다.
도 5는 본 개시의 하나 이상의 실시예에 따라 메모리 디바이스의 일 부분의 개략도를 예시하고 있다. 메모리 디바이스의 그 부분은 본 개시의 실시예의 설명을 용이하게 하도록 상세를 줄여 예시하고 있다. 그와 같이, 메모리 디바이스의 일 부분은 도 5에 도시되지 않은 부가적 컴포넌트를 포함할 수 있다.
도 5에 도시된 메모리 디바이스의 부분은 도 3에 도시된 것들에 유사한 다수의 컴포넌트를 포함할 수 있다. 예컨대, 메모리 어레이(500), 로우 디코더(544), 칼럼 디코더(546), 감지 회로(551), 래치(553), 출력(534), 램핑 감지 신호 발생기(542), 카운터(548), 로직(552), 트림(554) 및 인에이블 입력(556)은 도 3에 도시된 메모리 어레이(300), 로우 디코더(344), 칼럼 디코더(346), 감지 회로(351), 래치(353), 출력(334), 램핑 감지 신호 발생기(342), 카운터(348), 로직(352), 트림(354) 및 인에이블 입력(356)에 각자 유사할 수 있다. 따라서, 도 5에 관하여는, 주로 접속성과 기능성에서의 차이가 설명될 것이다.
램핑 감지 신호 발생기는 로우 디코더(544)로의 (및 그리하여 예컨대 다수의 액세스 라인을 거쳐 내부의 메모리 셀의 제어 게이트로의) 그리고 카운터(548)로의 출력을 가질 수 있다. 카운터(548)는 감지 회로 예컨대 래치(553)로의 출력을 가질 수 있다. 카운터(548)는, 메모리 셀의 어레이(500) 내 선택된 메모리 셀의 제어 게이트에 램핑 감지 신호가 인가되는 동안, 데이터의 제1 양자화 예컨대 n-유닛 카운트를 제공하도록 구성될 수 있다. 감지 회로 예컨대 래치(553)는, 예컨대 로직(352)이 카운터(348)로부터의 입력을 수신하고 래치(353)로의 출력을 가졌던 도 3과는 대조적으로, 로직(552)으로의 출력을 가질 수 있다. 감지 회로는 선택된 메모리 셀의 도전을 야기시키는 램핑 감지 신호에 적어도 부분적으로 응답하여 카운트를 로직(552)에 출력하도록 구성될 수 있다.
감지 회로(551)가 칼럼 디코더(546)와는 별개로 예시되어 있기는 하지만, 하나 이상의 실시예에 있어서, 감지 회로(551)는 칼럼 디코더(546)와 병합될 수 있다. 마찬가지로, 래치(553)는 감지 회로(551) 및/또는 칼럼 디코더(546)와 병합될 수 있다. 용어 "감지 회로"는 여기에서는 칼럼 디코더(546), 감지 회로(551) 및/또는 래치(553) 중 하나 이상을 지칭하도록 일반적으로 사용된다.
로직(552) 예컨대 조합 로직을 포함하는 조합 논리 블록은 데이터의 제1 양자화 예컨대 n-유닛 카운트로부터 데이터의 제2 양자화 예컨대 m-유닛 하드 데이터로 카운트를 예컨대 선택적으로 변환하도록 구성될 수 있다. 예컨대, 카운트는 p-유닛 소프트 데이터를 포함하는 n-유닛 값일 수 있다. 로직(552)은 n-유닛 값을 하드 데이터를 포함하는 m-유닛 값으로 변환하도록 구성될 수 있고, 이 경우 m 및 p는 각각 n보다 작다. 래치(553)는 카운터(548)로부터의 n-유닛 값을 저장하도록 구성된 적어도 n-수의 래치를 포함할 수 있다. 로직(552)은 여기에서 설명된 바와 같이 제1 양자화와 제2 양자화 사이의 변환을 조절하도록 구성된 하나 이상의 트림(554)을 포함할 수 있다. 예컨대, 로직(552)은 적어도 n-수의 래치(553)에 저장된 p-유닛 소프트 데이터에 따라 하나 이상의 트림(554)을 사용하여 카운트와 하드 데이터 사이의 변환을 조절하도록 구성될 수 있다. 로직(552)은, 선택된 메모리 셀의 제어 게이트에 램핑 감지 신호가 다시 출력됨이 없이, 조절된 변환에 대응하여 카운트(또는 데이터의 다른 양자화)를 하드 데이터(또는 데이터의 다른 양자화)로 재변환할 수 있다. 그러한 실시예는 다시 메모리 셀에 실제로 액세스함이 없이 고속의 "다시-읽기"를 제공할 수 있는데, 메모리 셀 상의 마모를 줄이고 더 빠른 출력을 제공할 수 있다. 로직(552)은 여기에서 설명된 바와 같이 카운트를 변환하도록 로직(552)을 선택적으로 인에이블링하는 인에이블 입력(556)을 포함할 수 있다.
도 6은 본 개시의 하나 이상의 실시예에 따라 동작된 메모리 디바이스(606)를 갖는 전자 메모리 시스템(602)의 블록도를 도시하고 있다. 메모리 시스템(602)은 메모리 디바이스(606)에 연결된 호스트(604) 예컨대 프로세서, 하나 이상의 프로세서를 포함하는 컴퓨팅 디바이스, ASIC(application specific integrated circuit) 등을 포함한다. 메모리 디바이스(606)는 메모리 어레이(600)를 포함한다. 메모리 어레이(600)는 도 1과 연계하여 이전에 설명된 메모리 어레이(100)와 유사할 수 있다. 도 6에는 하나의 메모리 어레이(600)가 도시되어 있기는 하지만, 본 개시의 실시예는 그렇게 한정되는 것은 아니다, 예컨대, 메모리 디바이스(606)는 하나보다 많은 메모리 어레이(600)를 포함할 수 있다.
메모리 디바이스(606)는, 여기에서 이전에 설명된 바와 같이, NAND 아키텍처를 갖는 플로팅 게이트 플래시 메모리 셀일 수 있는 메모리 셀의 어레이(600)를 포함한다. 제어 회로(670)는 I/O 커넥션(662) 너머로부터 I/O 회로(660)를 통해 제공된 어드레스 신호를 래칭하도록 어드레스 회로(640)를 포함한다. 어드레스 신호는 메모리 어레이(600)에 액세스하도록 로우 디코더(644) 및 칼럼 디코더(646)에 의해 수신 및 디코딩된다. 본 개시에 비추어, 어드레스 입력 커넥션의 수는 메모리 어레이(600)의 밀도 및 아키텍처에 의존함과 어드레스의 수는 메모리 셀의 증가된 수 및 메모리 블록 및 어레이의 증가된 수 모두에 따라 증가함을 당업자는 알 수 있을 것이다.
메모리 디바이스(606)는 메모리 어레이(600)에 연결된 제어 회로(670)를 포함한다. 제어 회로(670)는 메모리 어레이(600)로부터 선택된 메모리 셀의 제어 게이트에 램핑 감지 신호를 인가하고 그 선택된 메모리 셀의 제어 게이트에 램핑 감지 신호가 인가되는 동안 카운트를 제공하도록 구성될 수 있다. 제어 회로(670)는, 카운트를 데이터의 특정 양자화 예컨대 m-유닛 하드 데이터로 변환하도록, 및/또는 카운트가 데이터의 특정 양자화 예컨대 m-유닛 소프트 하드 데이터를 제공하게 그렇게 카운트를 제어하도록 구성될 수 있다. 제어 회로(670)는 예컨대 I/O 회로(660)를 통해 데이터의 특정 양자화를 출력하도록 구성될 수 있다.
제어 회로(670)는 이 실시예에서는 읽기/래치 회로(650)일 수 있는 감지 회로를 사용하여 메모리 어레이 칼럼에서의 전압 및/또는 전류 변화를 감지함으로써 메모리 어레이(600)에서의 데이터를 감지할 수 있다. 읽기/래치 회로(650)는 메모리 어레이(600)로부터 데이터의 페이지 예컨대 로우를 읽기 및 래칭할 수 있다. I/O 회로(660)는 I/O 커넥션(662)을 통해 호스트(604)와 양방향 데이터 통신을 위해 포함되어 있다. 쓰기 회로(655)는 메모리 어레이(600)에 데이터를 쓰기 위해 포함되어 있다.
제어 회로(670)는 호스트(604)로부터 제어 커넥션(664)에 의해 제공된 신호를 디코딩한다. 이들 신호는 여기에서 설명된 바와 같이 데이터 감지, 데이터 쓰기 및 데이터 삭제 동작을 포함하여 메모리 어레이(600) 상의 동작을 제어하는데 사용되는 어드레스 래치 신호, 쓰기 인에이블 신호 및 칩 신호를 포함할 수 있다. 하나 이상의 실시예에 있어서, 제어 회로(670)는 본 개시의 실시예에 따라 동작을 수행하도록 호스트(604)로부터의 명령어를 실행하는 것을 담당한다. 제어 회로(670)는 상태 머신, 시퀀서, 또는 어떤 다른 유형의 컨트롤러일 수 있다. 부가적 회로 및 제어 신호가 제공될 수 있음과 도 6의 메모리 디바이스 상세는 쉬운 예시를 용이하게 하기 위해 줄였던 것임을 당업자는 알 수 있을 것이다.
결론
본 개시는 메모리 디바이스 및 시스템으로부터 데이터의 데이터 특정 양자화를 출력하기 위한 방법, 디바이스 및 시스템을 포함한다. 데이터의 데이터 특정 양자화를 출력하는 것은 데이터의 복수의 서로 다른 양자화 중 특정한 것을 인에이블링하는 것을 포함할 수 있다. 데이터의 복수의 양자화 중 특정한 것은 그 후 출력될 수 있다.
여기에서는 특정 실시예가 예시되고 설명되기는 하였지만, 당업자는 동일한 결과를 달성하도록 계산된 배열이 도시된 특정 실시예에 대체될 수 있음을 알아볼 것이다. 본 개시는 본 개시의 다수의 실시예의 적응 또는 변형을 포함하려는 의도이다. 상기 설명은 제약적이 아닌 예시적 방식으로 이루어졌음을 이해해야 한다. 여기에서 특별히 설명되지는 않은 위 실시예의 조합 및 다른 실시예가 상기 설명을 검토해볼 때 당업자에게는 명백할 것이다. 본 개시의 다수의 실시예의 범위는 위의 구조 및 방법이 사용되는 다른 애플리케이션을 포함한다. 그러므로, 본 개시의 다수의 실시예의 범위는 첨부된 청구범위와 균등물인 전 범위와 함께 그러한 청구범위를 참조하여 결정되어야 한다.
이상의 상세한 설명에서는, 본 개시를 간소화하려는 목적으로 몇몇 특징을 함께 단일 실시예에서 집단화하고 있다. 이러한 개시 방법은 본 개시의 개시된 실시예가 각각의 청구항에서 명시되는 더 많은 특징을 사용하여야 한다는 의도를 반영하는 것으로 해석되어서는 안 된다. 그보다는, 이하의 청구범위가 반영하듯이, 진보적 소재는 개시된 단일의 실시예의 모든 특징보다 더 작게 있다. 그러므로, 이하의 청구범위는 이로써 상세한 설명에 흡수되고, 각각의 청구항은 별개의 실시예로서 독립되어 있다.
프로그램 리스팅
이하는 8-비트 카운트를 사용하는 3-비트 메모리 셀 설계에 대해 데이터의 제1 양자화와 데이터의 제2 양자화 사이의 변환을 조절하기 위한 RTL(register transfer language) 프로그램 리스팅의 예이다(이 경우, 제1 양자화는 8-비트 카운트이고 제2 양자화는 3-비트 양자화이다).
Figure 112013074850866-pct00001
Figure 112013074850866-pct00002
Figure 112013074850866-pct00003

Claims (56)

  1. 메모리로부터 데이터의 특정 양자화를 출력하는 방법으로서,
    데이터의 복수의 서로 다른 양자화 중 특정 양자화를 인에이블링하는 단계로서, 상기 복수의 서로 다른 양자화는 n-유닛 양자화 및 m-유닛 양자화를 포함하고, n은 m보다 더 큰 것이고, 상기 n-유닛 양자화는 하드 데이터의 m-유닛과 소프트 데이터의 p-유닛을 포함하는 데이터의 n-유닛을 표현하는 것인 단계; 및
    데이터의 상기 특정 양자화를 출력하는 단계를 포함하는, 메모리로부터 데이터의 특정 양자화를 출력하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 방법은 상기 m-유닛 양자화를 출력하는 단계를 포함하고, 상기 m-유닛 양자화는 하드 데이터를 포함하는 것인, 메모리로부터 데이터의 특정 양자화를 출력하는 방법.
  4. 메모리 디바이스로서,
    메모리 셀의 어레이; 및
    상기 어레이에 연결된 제어 회로를 포함하되, 상기 제어 회로는
    선택된 메모리 셀에 감지 신호를 인가하고,
    상기 선택된 메모리 셀에 상기 감지 신호가 인가되는 동안 카운트를 제공하되, 상기 카운트는 하드 데이터의 m-유닛과 소프트 데이터의 p-유닛을 표현하는 n-유닛 값을 포함하고, m과 p는 각각 n보다 작은 것이고,
    상기 카운트를 데이터의 특정 양자화로 변환하거나, 또는 상기 카운트가 데이터의 상기 특정 양자화에 대응하도록 상기 카운트를 제어하되, 데이터의 상기 특정 양자화는 상기 하드 데이터를 표현하는 상기 m-유닛 값을 포함하고,
    데이터의 상기 특정 양자화를 출력하도록 구성된 것인 메모리 디바이스.
  5. 제4항에 있어서, 상기 제어 회로는 상기 선택된 메모리 셀의 도전을 야기시키는 상기 감지 신호에 적어도 부분적으로 응답하여 데이터의 상기 특정 양자화를 출력하도록 구성된 것인 메모리 디바이스.
  6. 삭제
  7. 제4항에 있어서, 상기 m-유닛 값은 상기 선택된 메모리 셀의 하드 데이터 상태를 표현하는 것인 메모리 디바이스.
  8. 제4항에 있어서, m-유닛 값에 대한 n-유닛 값의 범위는 비대칭인 것인 메모리 디바이스.
  9. 제4항에 있어서, 상기 제어 회로는
    상기 카운트를 데이터의 상기 특정 양자화로 선택적으로 변환하고,
    데이터의 상기 특정 양자화를 출력하거나 상기 카운트를 출력하도록 구성된 것인 메모리 디바이스.
  10. 제4항에 있어서, 상기 제어 회로는 상기 카운트와 상기 특정 양자화 사이의 변환을 조절하도록 더 구성된 것인 메모리 디바이스.
  11. 제4항, 제5항 및 제7항 내지 제10항 중 어느 한 항에 있어서, 상기 제어 회로는 램핑 감지 신호 발생기에 연결된 이진 카운터를 포함하되, 상기 이진 카운터는 램핑 감지 신호의 크기 증가에 대응하여 고정 클록 사이클에서 증분 카운트하도록 구성된 것인 메모리 디바이스.
  12. 메모리 디바이스로서,
    메모리 셀의 어레이;
    감지 신호 발생기;
    상기 메모리 셀의 어레이 내 선택된 메모리 셀에 감지 신호가 출력되는 동안 카운트를 제공하도록 구성된 카운터로서, 선택된 메모리 셀이 처해 있는 것으로 결정되는 데이터 상태에 대응하는 하드 데이터와, 상기 데이터 상태에 상기 선택된 메모리 셀의 임계 전압이 대응하는지 여부의 확률을 가리키는 소프트 데이터를 표현하는 카운터;
    상기 카운트를 데이터의 특정 양자화로 변환하도록 구성된 로직; 및
    상기 선택된 메모리 셀의 도전을 야기시키는 상기 감지 신호에 적어도 부분적으로 응답하여 데이터의 상기 특정 양자화를 출력하도록 구성된 감지 회로를 포함하는 메모리 디바이스.
  13. 제12항에 있어서, 상기 감지 신호 발생기는 상기 카운트를 시작하도록 상기 카운터에 출력을 제공하고 상기 감지 신호 발생기는 전압 램프 발생기를 포함하는 것인 메모리 디바이스.
  14. 제12항에 있어서, 상기 로직은 해당 로직을 선택적으로 인에이블링하는 입력을 포함하는 것인 메모리 디바이스.
  15. 제12항 내지 제14항 중 어느 한 항에 있어서, 상기 카운트는 n-유닛 값을 포함하고, 상기 로직은 상기 n-유닛 값으로부터 하드 데이터를 포함하는 m-유닛 값으로 상기 카운트를 변환하도록 구성되되, m은 n보다 더 작은 것인 메모리 디바이스.
  16. 제15항에 있어서, 상기 감지 회로는 적어도 n-수의 래치를 포함하고 상기 감지 회로는 상기 선택된 메모리 셀의 도전을 야기시키는 상기 감지 신호에 응답하여 m-유닛 값을 출력하도록 구성된 것인 메모리 디바이스.
  17. 제16항에 있어서, 상기 로직은 상기 카운트와 상기 하드 데이터 사이의 변환을 조절하도록 구성된 트림을 포함하는 것인 메모리 디바이스.
  18. 메모리 디바이스로서,
    메모리 셀의 어레이;
    감지 신호 발생기;
    상기 메모리 셀의 어레이 내 선택된 메모리 셀에 감지 신호가 출력되는 동안 카운트를 제공하도록 구성된 카운터;
    상기 카운트가 데이터의 m-비트 양자화 또는 데이터의 n-비트 양자화 중 어느 한쪽을 제공하되, m은 n보다 더 작도록 상기 카운트를 제어하도록 구성된 로직; 및
    적어도 n-수의 래치를 포함하고, 상기 선택된 메모리 셀의 도전을 야기시키는 상기 감지 신호에 적어도 부분적으로 응답하여 n-수의 비트 또는 m-수의 비트 중 어느 한쪽을 출력하도록 구성된 감지 회로를 포함하는 메모리 디바이스.
  19. 삭제
  20. 제18항에 있어서, 상기 로직은 상기 카운트의 증분 및 감분 중 하나 이상을 조절하도록 구성된 트림을 포함하는 것인 메모리 디바이스.
  21. 제18항에 있어서, 상기 로직은 상기 로직을 선택적으로 인에이블링하는 입력을 포함하는 것인 메모리 디바이스.
  22. 제18항, 제20항 및 제21항 중 어느 한 항에 있어서, 이진 증분으로 상기 카운트를 감분하도록 구성된 이진 다운카운터를 더 포함하는 메모리 디바이스.
  23. 제18항에 있어서, 상기 카운터는 이진 증분으로 상기 카운트를 감분하도록 구성된 이진 다운카운터를 포함하는 것인 메모리 디바이스.
  24. 메모리 디바이스로서,
    메모리 셀의 어레이;
    감지 신호 발생기;
    상기 메모리 셀의 어레이 내 선택된 메모리 셀에 램핑 감지 신호가 출력되는 동안 카운트를 제공하되, 상기 카운트는 소프트 데이터의 p-유닛을 포함하는 n-유닛 값을 포함하도록 구성된 카운터;
    상기 선택된 메모리 셀의 도전을 야기시키는 상기 감지 신호에 적어도 부분적으로 응답하여 상기 카운트를 출력하도록 구성된 감지 회로; 및
    상기 n-유닛 값을 하드 데이터를 포함하는 m-유닛 값으로 변환하되 m 및 p는 각각 n보다 더 작고, 데이터의 상기 하드 데이터를 출력하도록 구성된 로직을 포함하는 메모리 디바이스.
  25. 삭제
  26. 제24항에 있어서,
    상기 감지 회로는 상기 n-유닛 값을 저장하도록 구성된 적어도 n-수의 래치를 포함하고,
    상기 로직은 상기 카운트와 상기 하드 데이터 사이의 변환을 조절하도록 구성된 트림을 포함하는 것인 메모리 디바이스.
  27. 제26항에 있어서, 상기 로직은
    상기 적어도 n-수의 래치에 저장된 소프트 데이터의 상기 p-유닛에 따라 상기 트림을 사용하여 상기 카운트와 상기 하드 데이터 사이의 변환을 조절하고,
    상기 선택된 메모리 셀에 상기 감지 신호가 재차 출력됨이 없이, 조절된 상기 변환에 대응하는 하드 데이터로 상기 카운트를 재변환하도록 구성된 것인 메모리 디바이스.
  28. 제24항, 제26항 및 제27항 중 어느 한 항에 있어서, 상기 로직은 조합 로직을 포함하고, 상기 조합 로직은 상기 조합 로직을 선택적으로 인에이블링하는 입력을 포함하는 것인 메모리 디바이스.
  29. 데이터의 특정 양자화를 출력하기 위한 방법으로서,
    감지 신호를 선택된 메모리 셀에 인가하는 단계;
    상기 감지 신호가 상기 선택된 메모리 셀에 인가되는 동안 카운트를 제공하는 단계로서, 상기 카운트는 선택된 메모리 셀이 처해 있는 것으로 결정되는 데이터 상태에 대응하는 하드 데이터와, 상기 데이터 상태를 표현하는 임계 전압 분포 내 상기 선택된 메모리 셀의 임계 전압(Vt)의 위치를 가리키는 소프트 데이터를 표현하는 것인 단계;
    복수의 데이터 양자화 레벨 중 하나를 선택하는 단계;
    상기 카운트를 상기 복수의 데이터 양자화 레벨 중 상기 하나로 변환하거나, 또는 상기 카운트가 상기 복수의 데이터 양자화 레벨 중 상기 하나를 제공하도록 상기 카운트를 제어하는 단계; 및
    상기 복수의 데이터 양자화 레벨 중 상기 하나를 출력하는 단계를 포함하는, 데이터의 특정 양자화를 출력하기 위한 방법.
  30. 제29항에 있어서, 상기 카운트를 제공하는 단계는 n-유닛 카운트를 제공하는 단계를 포함하되, m-유닛 값은 상기 선택된 메모리 셀에 저장된 하드 데이터를 포함하고, m은 n보다 더 작으며, 상기 복수의 데이터 양자화 레벨은 m 내지 n의 데이터 양자화 레벨을 포함하는 것인, 데이터의 특정 양자화를 출력하기 위한 방법.
  31. 제29항 또는 제30항에 있어서, 상기 복수의 데이터 양자화 레벨 중 상기 하나를 선택하는 것은 사용자에 의해 수행되는 것인, 데이터의 특정 양자화를 출력하기 위한 방법.
  32. 제29항 또는 제30항에 있어서, 상기 복수의 데이터 양자화 레벨 중 상기 하나를 선택하는 것은 상기 메모리 디바이스의 다수의 프로그램-삭제 사이클을 참조하여 상기 선택된 메모리 셀을 포함하는 메모리 디바이스의 연식에 기초하여 제어 회로에 의해 수행되는 것인, 데이터의 특정 양자화를 출력하기 위한 방법.
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