TWI494941B - 自記憶體輸出特定資料量化 - Google Patents

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Description

自記憶體輸出特定資料量化
本發明大致上係關於半導體記憶體裝置、方法及系統，且更特定言之，係關於用於自記憶體輸出一特定資料量化之方法、裝置及系統。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部電路、半導體電路、積體電路及/或外部可抽換式裝置。除了其他之外，亦存在許多不同類型記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變隨機存取記憶體(PCRAM)及快閃記憶體。
快閃記憶體裝置可被用作電子應用之寬廣範圍之揮發性記憶體及非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠度及低功耗之單電晶體記憶體單元。使用快閃記憶體除了其他電子裝置外亦包含用於固態硬碟(SSD)、個人電腦、個人數位助理(PDA)、數位相機、蜂巢式電話、可攜式音樂播放器(例如，MP3播放器)及電影播放器(尤其係電子裝置)之記憶體。諸如程式碼、使用者資料及/或系統資料(諸如一基本輸入/輸出系統(BIOS))之資料通常儲存於快閃記憶體裝置中。
兩種常見類型快閃記憶體陣列架構係「NAND」及「NOR」架構，所謂其中配置基本記憶體單元組態之邏輯形式。一NAND陣列架構將其自身之記憶體單元陣列配置 成一矩陣，使得該陣列之一「列」中之每一記憶體單元之控制閘極耦合至(且在一些情況中形成)一存取線，該存取線在此項技術中通常被稱為一「字線」。然而，每一記憶體單元並非藉由其自身之汲極直接耦合至一資料線(在此項技術中通常被稱為一資料線，例如，一位元線)。反而，該陣列之記憶體單元在一共同源極與一資料線之間源極至汲極串聯耦合在一起，其中共同耦合至一特定資料線之記憶體單元被稱為一「行」。
一NAND陣列架構中之記憶體單元可被程式化為一目標(例如，所要)狀態。例如，電荷可被置於一記憶體單元之一電荷儲存節點上或自該電荷儲存節點移除電荷，以將該記憶體單元置於若干程式化狀態之一者。例如，一單位階記憶體單元(SLC)可表示兩種狀態，例如，1或0。快閃記憶體單元亦可儲存兩種以上狀態，例如，1111、0111、0011、、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此等記憶體單元可被稱為多位階記憶體單元(MLC)。MLC可在不增加記憶體單元數目之情況下容許較高密度記憶體之製造，此係因為每一記憶體單元可表示一個以上數位，例如，一個以上位元。例如，能夠表示四個數位之一記憶體單元可具有十六種程式化狀態。
感測操作(例如，讀取及/或程式驗證操作)使用感測電壓來判定快閃記憶體單元之狀態。然而，若干機制(諸如讀取干擾、程式化干擾及/或電荷損耗(例如，電荷洩漏))可 導致該等記憶體單元之電荷儲存節點上之所儲存之電荷(例如，臨限電壓(Vt))偏移。提供關於一所選擇之記憶體單元上儲存之電荷之更多細節(例如，軟資料)之感測操作可用以有助於校正一偏移Vt。
本發明包含用於自記憶體裝置及系統輸出資料特定資料量化之方法、裝置及系統。輸出資料特定資料量化可包含啟用複數個不同資料量化之一特定者。接著可輸出該複數個資料量化之該特定者。
如本文將進一步描述，與一記憶體單元相關聯之軟資料可指示該記憶體單元之一臨限電壓(Vt)在表示程式化該記憶體單元之目標狀態之一Vt分佈中之一位置。此外，如本文將進一步描述，與一記憶體單元相關聯之軟資料可指示該記憶體單元之Vt是否對應於程式化該記憶體單元之目標狀態之一機率。本文將進一步描述，相比而言，對應於一記憶體單元藉由一感測操作判定之資料狀態之資料可被稱為硬資料。
與輸出硬資料及軟資料兩者相比，本發明之實施例可輸出(例如，選擇性地輸出)硬資料而不輸出軟資料以減小I/O訊務。該軟資料仍可用以促進記憶體單元之精確感測，且可用以調整記憶體單元之感測，例如，當施加一斜坡感測信號至一所選擇之記憶體單元之一控制閘極時提供之一計數與該硬資料之間之一對應。
在本發明之下列實施方式中，參考形成本發明之一部分 之隨附圖式，且其中藉由圖解方式展示可如何實踐本發明之若干實施例。此等實施例予以足夠詳細描述以使熟習此項技術者能夠實踐本發明之實施例，且應瞭解可使用其他實施例且可在不脫離本發明之範疇之情況下作出處理程式、電及/或結構改變。
如本文所使用，「若干」事物可指一或多個此等事物。 例如，若干記憶體裝置可指一或多個記憶體裝置。此外，如本文所使用特別關於該等圖式中之元件符號之指定符「N」、「M」、「P」及「Q」指示本發明之若干實施例可包含如此指定之若干特定特徵。
本文之圖式遵循一編號慣例，其中第一阿拉伯數字對應於繪製圖編號且剩餘阿拉伯數字識別該圖式中之一元件或組件。可藉由使用類似阿拉伯數字來識別不同圖式之間之類似元件或組件。例如，348可指圖3中之元件「48」，且圖4中之448可指一類似元件。應明白，可增加、交換及/或消除本文中之各種實施例中展示之元件以提供本發明之若干額外實施例。此外，應明白，該等圖式中提供之元件之比例及相對尺度意欲圖解說明本發明之實施例，且不應被視為一限制意義。
圖1圖解說明根據本發明之一或多項實施例之一非揮發性記憶體陣列100之一部分之一示意圖。圖1之實施例圖解說明一NAND架構非揮發性記憶體陣列。然而，本文描述之實施例並不限於此實例。如圖1中所示，該記憶體陣列100包含存取線(例如，字線105-1、...、105-N)及交叉資料 線(例如，局域位元線107-1、107-2、107-3、...、107-M)。為便於在數位環境中定址，字線105-1、...、105-N之數目及局域位元線107-1、107-2、107-3、...、107-M之數目可為2之某一冪，例如，256個字線乘以4096個位元線。
記憶體陣列100包含NAND串109-1、109-2、109-3、...、109-M。每一NAND串包含各自通信地耦合至一各自字線105-1、...、105-N之非揮發性記憶體單元111-1、...、111-N。每一NAND串(及其構成記憶體單元)亦與一局域位元線107-1、107-2、107-3、...、107-M相關聯。每一NAND串109-1、109-2、109-3、...、109-M之非揮發性記憶體單元111-1、...、111-N在一源極選擇閘極(SGS)(例如，一場效電晶體(FET))113與一汲極選擇閘極(SGD)(例如，FET)119之間源極至汲極串聯連接。每一源極選擇閘極113經組態以回應於源極選擇線117上之一信號而選擇性地使一各自NAND串耦合至一共同源極123，同時每一汲極選擇閘極119回應於汲極選擇線115上之一信號而選擇性地使一各自NAND串耦合至一各自位元線。
如圖1中圖解說明之實施例所示，源極選擇閘極113之一源極連接至一共同源極線123。源極選擇閘極113之汲極連接至對應的NAND串109-1之記憶體單元111-1之源極。汲極選擇閘極119之汲極在汲極接觸點121-1處連接至對應的NAND串109-1之位元線107-1。汲極選擇閘極119之源極連接至對應的NAND串109-1之最後一個記憶體單元111-N(例如，一浮動閘極電晶體)之汲極。
在一或多項實施例中，該等非揮發性記憶體單元111-1、...、111-N之構造包含一源極、一汲極、一浮動閘極(或其他電荷儲存節點)及一控制閘極。該等非揮發性記憶體單元111-1、...、111-N其等控制閘極分別耦合至一字線105-1、...、105-N。一「行」該等非揮發性記憶體單元111-1...、111-N構成該等NAND串109-1、109-2、109-3、...、109-M，且分別耦合至一給定局域位元線107-1、107-2、107-3、...、107-M。一「列」該等非揮發性記憶體單元係共同耦合至一給定字線105-1、...、105-N之記憶體單元。術語「行」及「列」之使用並非意謂暗示該等非揮發性記憶體單元之一特定線性(例如，垂直及/或水平)定向。將類似地安排一NOR陣列架構佈局，惟該串記憶體單元將在該等選擇閘極之間並聯耦合除外。
熟習此項技術者應明白，耦合至一所選擇之字線(例如，105-1、...、105-N)之記憶體單元之子組可被作為一群組一起程式化及/或感測(例如，讀取)。一程式化操作(例如，一寫入操作)可包含施加若干程式化脈衝(例如，16 V至20 V)至一所選擇之字線以使耦合至該所選擇之存取線之所選擇之記憶體單元之臨限電壓(Vt)增加至對應於一目標(例如，所要)程式化狀態之一所要程式電壓位準。
諸如一讀取或程式驗證操作之一感測操作可包含感測耦合至一所選擇之記憶體單元之一位元線之一電壓及/或電流改變以判定該所選擇之記憶體單元之狀態。該感測操作可涉及提供一電壓給(例如，加偏壓於)與一所選擇之記憶 體單元相關聯之一位元線(例如，位元線107-1)，該電壓大於提供給與該所選擇之記憶體單元相關聯之一源極線(例如，源極線123)之一電壓(例如，偏壓電壓)。一感測操作可替代地包含該位元線107-1預充電、隨後在一所選擇之記憶體單元開始導電時對該位元線107-1放電及感測該放電。
感測一所選擇之記憶體單元之狀態可包含提供若干感測信號(例如，讀取電壓)給一所選擇之字線，同時提供若干傳遞信號(例如，讀取傳遞電壓)給耦合至該串未選擇之記憶體單元之字線，該等傳遞信號足以將該等未選擇之記憶體單元置於一導電狀態，而無關於該等未選擇之記憶體單元之臨限電壓。可感測對應於正被讀取及/或驗證之所選擇之記憶體單元之位元線，以判定該等所選擇之記憶體單元是否回應於施加至該所選擇之字線之特定感測電壓而導電。例如，可藉由該位元線電流達到與一特定狀態相關聯之一特定參考電流時之字線電壓而判定一所選擇之記憶體單元之狀態。
熟習此項技術者應明白，在對一NAND串中之一所選擇之記憶體單元執行之一感測操作中，該串未選擇之記憶體單元經偏壓以致處於一導電狀態中。在此一感測操作中，可基於對應於該串之位元線上感測之電流及/或電壓而判定該所選擇之記憶體單元之狀態。例如，可基於該位元線電流在一給定時間週期中是否改變一特定量或達到一特定位準來判定該所選擇之記憶體單元之狀態。
當該所選擇之記憶體單元處於一導電狀態中時，電流在該串之一端處之源極線接觸點與該串之另一端處之一位元線接觸點之間流動。就此點而論，透過該串中之其他記憶體單元、記憶體單元堆疊之間之擴散區域及所選擇之電晶體之各者載送與感測該所選擇之記憶體單元相關聯之電流。
圖2圖解說明根據本發明之一或多項實施例之一記憶體架構之一方塊圖。圖2之實施例圖解說明包含於區塊1(203-1)中之若干頁225-1、225-2、...、225-P。圖2亦圖解說明若干區塊203-1、203-2、...、203-Q。根據圖2中圖解說明之實施例，區塊203-1、203-2、...、203-Q一起包含於平面201中。實施例並不限於包含一平面之記憶體裝置，此係因為記憶體裝置可包含一平面或一個以上平面。圖2中僅圖解說明一平面201以免混淆本發明之教示。
作為一實例，一2 GB記憶體裝置之每一頁可包含2112個資料位元組、每一區塊包含64頁，且每一平面可包含2048個區塊。SLC裝置之每一記憶體單元儲存一位元。MLC裝置之每一記憶體單元可儲存多個位元(例如，每一記憶體單元儲存2個位元)。在二進位系統中，一「位元」表示一資料單位。因為實施例並不限於二進位系統，最小資料元件在本文可被稱為一「單位」。
平面201經展示在236及238處與暫存器230雙向通信。熟習此項技術者應明白，在程式化操作期間在236處可將資料自暫存器230傳輸至記憶體平面201。亦在讀取期間將資 料自該記憶體平面201傳輸至該暫存器230。在234處暫存器230可輸出資料至輸入/輸出(I/O)電路(例如，圖6中之660)，且在232處可接收來自I/O電路之資料。在本發明之一些實施例中，可在不輸出軟資料之情況下將硬資料輸出至I/O電路，然而實施例並無如此限制。例如，一些實施例可包含輸出硬資料及軟資料(例如，用硬資料改變軟資料輸出量)。暫存器230可透過若干資料循環與I/O電路傳送資料。例如，一資料頁(例如，2千位元組(kB)資料)可透過若干1位元組資料循環載入至暫存器230中。實施例並不限於包含一2 kB頁大小之記憶體裝置。其他頁大小(例如，4 kB、8 kB等等)可與本發明之實施例一起使用。熟習此項技術者應明白，資料之一部分頁可被傳送至暫存器230及/或自暫存器230傳送資料之一部分頁。
雖然圖2僅圖解說明與該平面201相關聯之一暫存器230，但是實施例並無此限制。在一些實施例中，一平面201可包含一個以上暫存器，諸如一資料暫存器及一快取暫存器。一資料暫存器可依類似於暫存器230之一方式操作，如上所述，相似之處在於該資料暫存器可傳輸資料至記憶體平面201並自該記憶體平面201接收資料。一快取暫存器可依類似於暫存器230之一方式操作，如上所述，相似之處在於該快取暫存器可透過若干資料循環(例如，資料輸入循環或資料輸出循環)傳送資料至I/O電路及/或自I/O電路傳送資料。在一些實施例中，一暫存器230可包含若干鎖存器，其中一鎖存器可儲存一或多個資料單位。
對於包含一資料暫存器及一快取暫存器兩者之實施例，在非快取操作期間，該資料暫存器及該快取暫存器可一起用作一單一暫存器，例如，用作暫存器230。在快取操作期間，資料暫存器及快取暫存器可分別在一管線處理程序中操作。例如，在一程式化操作期間，來自I/O電路(例如，來自一主機(例如，來自與該主機相關聯之一處理器))之資料可透過(例如)若干串聯時脈資料循環載入至該快取暫存器中，且接著自該快取暫存器傳輸至該資料暫存器。在資料被傳輸至該資料暫存器後，該資料暫存器之內容可被程式化至記憶體平面201中。在一例示性讀取操作中，可將資料(例如，硬資料及軟資料)自記憶體平面201讀取至資料暫存器中。在另一例示性讀取操作中，可自記憶體平面201傳輸硬資料而不傳輸軟資料至該資料暫存器中。無論該資料暫存器是否載入硬資料或硬資料與軟資料，該資料暫存器中之資料可被傳輸至該快取暫存器。無論該快取暫存器是否載入硬資料或硬資料與軟資料，根據本發明，僅硬資料或硬資料與軟資料可被輸出至I/O電路。與根據一些先前方法輸出硬資料與軟資料至該I/O電路相比，此等實施例可藉由在不需要或期望軟資料(或並非太多軟資料)時減小I/O訊務來改良一讀取頻寬。例如，輸出硬資料而不輸出軟資料可使I/O訊務減小65%。
圖3圖解說明根據本發明之一或多項實施例之一記憶體裝置之一部分之一示意圖。減小細節圖解說明該記憶體裝置之部分以促進對本發明之實施例之解釋。就此點而論， 一記憶體裝置之一部分可包含圖3中未圖解說明之額外組件。
圖3中圖解說明之記憶體裝置之部分可包含一記憶體陣列300(例如，類似於圖1中圖解說明之記憶體陣列100)及統稱為控制電路(例如，類似於圖6中圖解說明之控制電路670)之額外組件。該記憶體陣列300可表示一較大記憶體陣列之一部分(例如，一區塊)。例如，該較大記憶體陣列之若干部分可共用一列解碼器344，且該較大記憶體陣列之若干部分可共用一行解碼器346，然而實施例並無此限制。雖然該陣列300表示一較大陣列之一部分，但是為便於註釋該陣列300在本文被稱為一陣列300。
該控制電路可包含耦合至該記憶體陣列300之一列解碼器344及一行解碼器346。例如，該列解碼器344及/或該行解碼器346可為多工器及/或解多工器。該列解碼器344可耦合至該記憶體陣列300之若干存取線，且該行解碼器346可耦合至該記憶體陣列300之若干資料線。該列解碼器344可選擇一特定存取線且該行解碼器可選擇一特定資料線以促進選擇一特定記憶體單元，該記憶體單元耦合至該特定存取線及該特定資料線之各者以程式化及/或感測該記憶體單元。對於其中該記憶體陣列300係一NAND陣列之實施例，每次可程式化及/或感測該陣列300中之記憶體單元之一分頁，如本文所述，例如，可一起程式化及/或感測耦合至該特定存取線之若干記憶體單元。然而，在本文可關於一單一記憶體單元描述感測操作以促進對本發明之理解。
該控制電路可包含一感測信號產生器342(例如，一電壓斜坡產生器、一電流斜坡產生器等等)。該感測信號產生器可具有至該列解碼器344之一輸出以(例如)經由耦合至一所選擇之記憶體單元之一控制閘極的一存取線施加感測信號至該所選擇之記憶體單元之控制閘極。該感測信號產生器可具有至一計數器348之一輸出以提供一計數(例如，一n單位值)，同時施加該感測信號至該所選擇之記憶體單元之控制閘極。關於該計數之指定符「m」、「n」及「p」之使用與關於該等圖式之指定符「N」、「M」、「P」及「Q」無關。藉由此等指定符表示之數字可相同或不同。
該感測信號產生器342可為一斜坡感測信號產生器，諸如可根據一線性斜率使一輸出(例如，一電壓)之一量值在一段時間中自一開始量值增加至一終止量值。開始量值及終止量值可經選擇以涵蓋該陣列300中之記憶體單元可被程式化於此之臨限電壓之一範圍(例如，0.5伏特至4.5伏特)。與使用多個離散感測信號(例如，離散電壓)相比，依此方式，該輸出之量值可提供用一單一輸入感測一所選擇之記憶體單元之任何程式狀態之能力，以判定該所選擇之記憶體單元之狀態。斜坡週期可經選擇以平衡有效感測速度與一臨限電壓(Vt)之精確偵測。在一或多項實施例中，該週期可小於20微秒。
在一或多項實施例中，該感測信號產生器342可提供一輸出給計數器348以開始計數。該計數器348可開始一計數並在一特定值範圍內計數，同時施加該感測信號至該所選 擇之記憶體單元之控制閘極。該計數器可開始於一第一特定值並計數到一第二特定值(例如，自00h至FFh(0至255))。在一或多項實施例中，該計數器348在固定時脈循環下在該特定範圍內遞增。該計數可包括一n單位值。在一些實施例中，該計數器348可為一個二進位計數器，且該計數可為一n位元二進位值。例如，若該計數等於一個十進位值251，且該計數器348可為一個二進位計數器，則該計數可包括一n位元值，例如8位元值，在二進位中等於11111011。實施例並不限於用於計數之若干特定單位。
該計數可包含比用以表示該所選擇之記憶體單元之一資料狀態之單位更多的單位。例如，若該所選擇之記憶體單元係一4位元記憶體單元，則可依一4單位(例如，4位元)之二進位計數(諸如1011)來表示不同資料狀態之組合。然而，如所述，該計數包含比用以表示該所選擇之記憶體單元之一資料狀態之單位更多的單位。因此，例如一4位元記憶體單元，該計數可包含至少5個單位(例如，位元)。即，該計數包含比用以表示該記憶體單元之一資料狀態之單位數目更多的一單位。標稱表示該記憶體單元之資料狀態之計數之單位被稱為硬資料。例如，一5位元計數10101在一些情況中可被判定為對應於一資料狀態1011，但是該5位元計數標稱表示一資料狀態1010(例如，該5位元計數之四個最高有效位元)。該計數之剩餘單位可被稱為軟資料，但是該計數可包含並非硬資料亦非軟資料之額外單位(例如，虛設單位)。然而，為便於註釋，此等額外單位並 未包含於如本文所述之n單位計數之論述中。從註釋上而言，該計數係包含m個單位標稱硬資料及p個單位軟資料之一n單位計數，其中m+p=n且其中m及p之各者小於n。在用於一4位元記憶體單元之一8位元計數之實例中，該計數包含8個總位元，其中標稱硬資料之4個位元(標稱表示該記憶體單元之資料狀態)及軟資料之4個位元(例如，n等於8，m等於4且p等於4)。
一2位元記憶體單元可具有可能資料狀態00、01、10及11。可用一斜坡感測信號及經組態以提供不具有軟資料之一計數(例如，一單位數目等於該記憶體單元之資料狀態中之單位數目之一計數)之一計數器來感測該2位元記憶體單元，在此實例中該計數為2個位元。因此，隨著該斜坡感測信號施加至該記憶體單元之控制閘極，該計數器可在固定時脈循環下計數00、01、10、11。然而，如本文所述，提供允許軟資料之一計數可有利於感測記憶體單元，此係因為該軟資料可用以考量記憶體單元之Vt範圍之變動(例如，對應於一特定資料狀態之記憶體單元之一電荷儲存節點上儲存之電荷量之範圍之變動)。根據本發明之一或多項實施例，該計數器348可遞增使得該計數在每一資料狀態之間改變一個以上增量。在2位元記憶體單元之實例中，可使用一4位元計數，使得可計數該等計數0000、0001、0010、0011、0100，同時該感測信號自對應於資料狀態00之值斜升至對應於資料狀態01之值(例如，4位元計數之兩個最高有效位元)。然而，如本文所述，特別係關 於修整器354，本發明之實施例並不限於用計數之最高有效位元表示硬資料。而且，實施例並不限於計數與與一資料狀態相關聯之值之間之任何特定對應。
軟資料(例如，計數之額外單位)可提供關於該記憶體單元中儲存之電荷量之更詳細資訊。例如，若該2位元記憶體單元被程式化為一目標資料狀態01、若一4位元計數0100指示一「確切」資料狀態01，且若由於該記憶體單元至少部分回應於施加至其控制閘極之斜坡感測信號而開始導電而鎖存該計數，則一經鎖存之4位元計數0011可指示該記憶體單元具有的電荷稍微小於對應於資料狀態01之目標量，且一經鎖存之4位元計數0101可指示記憶體單元具有的電荷稍微大於對應於資料狀態01之目標量。用於一特定記憶體單元或遍及若干記憶體單元累積之軟資料可用以調整感測操作，以針對一對應資料狀態考量記憶體單元中儲存之電荷量之改變，以改良後續感測操作之精確度。例如，錯誤校正碼(ECC)可與該軟資料一起使用以校正自歸因於一或多個記憶體單元中儲存之電荷量之變動而不精確之一感測操作接收之資料。
歸因於若干機制，一記憶體單元之Vt可隨時間改變(例如，偏移)。例如，該記憶體單元之電荷儲存節點(例如，浮動閘極)可隨時間損耗電荷。即，可自該電荷儲存節點洩漏電荷。此電荷損耗可導致該記憶體單元之Vt發生改變(例如，降低)。此外，由於該記憶體單元隨時間經歷程式化及/或感測操作。程式干擾及/或讀取干擾機制可導致該 記憶體單元之Vt發生改變(例如，增加)。熟習此項技術者應明白，其他機制亦可導致該記憶體單元之Vt隨時間改變。
在一些實例中，此一Vt改變可變更該記憶體單元之狀態。例如，若該記憶體單元被程式化為一目標狀態(例如，資料狀態01)，則電荷損耗可導致該記憶體單元之Vt降低至小於該目標狀態之一位準，或可能降低至一較低資料狀態(例如，資料狀態00)中之一位準。因此，此一Vt改變可產生對該記憶體單元執行之一感測操作期間感測之錯誤資料。
該計數器348可具有至邏輯352之一輸出。例如，該邏輯352可為一組合邏輯區塊(例如，組合邏輯)，包含若干邏輯閘。在一或多項實施例中，該邏輯352可包含約200個閘。該邏輯352可經組態以將藉由該計數器348提供之計數自一第一量化n轉換為一第二量化m。例如，該邏輯352可經組態以將計數自一n單位值轉換為一m單位值，其中該m單位值可包括僅該硬資料，且其中m小於n。對於其中該計數器348係二進位計數器之實施例，該n單位值可為一n位元二進位值，且該邏輯352可經組態以將該n位元二進位值轉換為一m位元二進位值，該m位元二進位值可僅對應於(例如)硬資料。例如，一8位元計數10011110可藉由該邏輯352轉換為一4位元硬資料值1010。該邏輯352可以「即時處理」方式連續轉換藉由該計數器348提供給該邏輯352之計數，使得當該感測電路351偵測到該所選擇之記憶體單元導電 時，該等鎖存器353可鎖存所轉換之值。如本文所述，可選擇性地實現該邏輯352之此轉換功能，使得該邏輯352可將計數轉換為不具備軟資料之對應的硬資料，或將計數之全部n個單位傳遞給該等鎖存器353。在一些實施例中，該等鎖存器353可包含於一暫存器(例如，圖2中圖解說明之暫存器230)中。
該邏輯352可包含經組態以調整該第一量化(例如，該n單位計數)與該第二量化(例如，m個單位的硬資料)之間之轉換之修整器354。例如，可藉由一使用者設定或藉由控制電路自動設定該等修整器354以調整該計數與該硬資料之間之轉換。n單位計數之一範圍可被轉換為一特定m單位硬資料狀態。可藉由該等修整器354調整每一範圍，包含用於每一對應硬資料狀態之一界限(例如，對應於一特定硬資料狀態之計數之一最低n單位值)、該範圍之一寬度(例如，屬於該範圍之若干不同n單位計數)及/或該範圍之端點(例如，定義該範圍之端點的用數字表示之第一n單位計數及用數字表示之最後n單位計數)。例如，一2位元資料狀態01可對應於自0011至0110之4位元計數之一範圍，其中可藉由該等修整器354調整(例如，設定)該範圍之寬度及該等端點。可根據n單位計數內之p個單位軟資料調整n單位計數與m個單位硬資料之間之轉換。
因為軟資料可指示一Vt在一Vt分佈中之一位置及/或一Vt是否對應於一目標狀態之一機率，所以可使用軟資料來追蹤及/或補償一Vt改變。例如，與若使用一未經調整之 計數或根據一些先前方法調整之一計數讀取硬資料相比，若基於軟資料使用在計數與硬資料之間一經調整(例如，經修整之)轉換來讀取硬資料，可校正自一讀取操作獲得之硬資料之更多位元。此外，可長時間(例如，更多程式化及擦除循環)校正使用一經修整之轉換所讀取之硬資料。即，可經過長時間(例如，更多程式化及擦除循環)直到歸因於一額外Vt偏移而需要再次校整已修整之轉換。
控制電路可經組態以儲存軟資料。例如，控制電路可包含儲存軟資料之記憶體(例如，DRAM(未明確圖解說明))。該記憶體可專門用以儲存軟資料，或該記憶體可儲存額外資料以及軟資料。隨後(例如，將來)可至少部分基於所儲存之軟資料來調整計數與輸出資料(例如，硬資料)之間之轉換之調整。
該邏輯352可包含選擇性地啟用該邏輯352之一輸入356。當啟用該邏輯352時，該邏輯352可起作用以將計數自一n單位資料量化轉換為一m單位資料量化(例如，僅對應於硬資料，如本文所述)。當未啟用該邏輯352時，可將計數(例如，包含硬資料及軟資料)輸出至該等鎖存器353。該邏輯352可將計數自一n單位資料量化轉換為複數個資料量化位階之一者(例如，自m至n之資料量化位階)。可藉由(例如)一使用者選擇或藉由控制電路自動選擇該複數個位階之一者。在一些實施例中，可基於記憶體裝置之一壽命選擇該複數個位階之一者。例如，在ECC變得更為必要之前在一記憶體裝置之早期可啟用該邏輯352。例如，可參考一記憶 體裝置之程式化-擦除循環之數目來判定該記憶體裝置之一壽命，其中數目愈大指示壽命愈老。應明白，隨著一記憶體裝置老化，用於各種狀態之Vt可開始偏移。由於此等偏移變得更為顯著，來自計數之額外資訊(例如，軟資料)對該記憶體裝置校正一Vt偏移更為有用，且因此能夠選擇性地啟用該邏輯352。如本文所述，可藉由一命令(例如，一使用者命令及/或來自控制電路之一命令)選擇性地啟動及/或停用該邏輯352。
雖然該感測電路351經圖解說明與該行解碼器346分開，但是在一或多項實施例中，該感測電路351可併有該行解碼器346。同樣地，該等鎖存器353及/或包含該等鎖存器353之一暫存器可併有該感測電路351及/或該行解碼器346。術語「感測電路」在本文通常用以指該行解碼器346、該感測電路351、一暫存器(例如，圖2中圖解說明之暫存器230)及/或該等鎖存器353之一或多者。在一些實施例中，該感測電路351可包含一或多個感測放大器。當該感測電路351(例如，一感測放大器)跳脫時，可指示一所選擇之記憶體單元已藉由導電而對來自斜坡感測信號產生器之輸入作出反應(例如，指示已感測該所選擇之記憶體單元之一狀態)。
該感測電路351可輸出一信號至該等鎖存器353以導致該等鎖存器鎖存一資料量化，諸如當未藉由啟用輸入356啟用該邏輯352時鎖存自計數器348提供之一資料量化(例如，n單位計數)，或當藉由該啟用輸入356選擇性地啟用 該邏輯352時鎖存來自該邏輯352之一特定m單位資料量化(例如，僅硬資料)。該等鎖存器353可包含若干個別資料鎖存器，其中該等個別資料鎖存器之各者可儲存一資料單位(例如，一位元)。在一或多項實施例中，該等鎖存器353可包含對應於n單位計數之至少n個鎖存器。該等鎖存器353可在藉由該啟用輸入356選擇性地啟用該邏輯352時輸出硬資料之前，至少部分回應於導致所選擇之記憶體單元導電之斜坡感測信號而鎖存來自該邏輯352之一m單位值。該等鎖存器353可鎖存自該邏輯352提供之資料量化(例如，該資料量化是否係一n單位量化及一m單位量化或一些其他特定量化)。
根據本發明，該感測電路351可至少部分回應於導致所選擇之記憶體單元導電之斜坡感測信號而產生一特定資料量化(例如，僅硬資料、n單位計數或包含一些軟資料但並非包含該軟資料之全部p個單位之一m單位資料量化)。在一或多項實施例中，該感測電路可經組態以自n個鎖存器輸出m個單位硬資料。輸出334可類似於圖2中圖解說明之輸出234及/或類似於圖6中圖解說明之I/O電路660及/或I/O連接662。
圖4圖解說明根據本發明之一或多項實施例之一記憶體裝置之一部分之一示意圖。減小細節圖解說明該記憶體裝置之部分以促進對本發明之實施例之解釋。就此點而論，一記憶體裝置之一部分可包含圖4中未圖解說明之額外組件。
圖4中圖解說明之記憶體裝置之部分可包含類似於圖3中圖解說明之組件之若干組件。例如，記憶體陣列400、列解碼器444、行解碼器446、感測電路451、鎖存器453、輸出434、斜坡感測信號產生器442、計數器448、邏輯452、修整器454及啟用輸入456可分別類似於圖3中圖解說明之記憶體陣列300、列解碼器344、行解碼器346、感測電路351、鎖存器353、輸出334、斜坡感測信號產生器342、計數器348、邏輯352、修整器354及啟用輸入356。因此，關於圖4，將主要描述連接性與功能性方面之差異。
該斜坡感測信號產生器442可具有至該列解碼器444(且因此經由若干存取線具有至其中記憶體單元之控制閘極之)一輸出及至該計數器448之一輸出。該計數器448可具有至感測電路(例如，鎖存器453)之一輸出及來自邏輯452之輸入，與圖3相比，其中該計數器348具有至該邏輯352之一輸出。該計數器448可經組態以提供一第一資料量化(例如，一n單位計數)，同時施加斜坡感測信號至該記憶體單元陣列400中之一所選擇之記憶體單元之控制閘極。
該邏輯452(例如，一狀態機)可經組態以控制藉由該計數器448提供之計數，使得該計數可提供一特定資料量化，諸如硬資料及全部軟資料、硬資料及一些軟資料或硬資料而不具有軟資料。例如，該計數器448可為一個二進位計數器，且該邏輯452可(例如)選擇性地控制該計數器448以使計數對應於受該邏輯452控制之硬資料狀態以二進位增量遞增。更特定言之，如上文關於計數器348所述， 該計數器448可經組態以提供一n單位計數，然而，該邏輯452可經組態以控制計數，使得該計數以對應於硬資料狀態之m單位值遞增，且因此在啟用時，至少部分回應於導致所選擇之記憶體單元導電之斜坡感測信號而自該計數器448輸出m個單位硬資料至該等鎖存器453。例如，可控制計數使得該計數自00000000遞增至00010000，自00010000遞增至00100000，以此類推。該邏輯452可控制該計數器448使得該計數器448僅輸出m個最高有效位元(MSB)，例如，在啟用時自該計數器輸出至該等鎖存器453之經修整之MSB。例如，該計數器448與該等鎖存器453之間之一資料路徑可致使該計數器448之輸出以該等MSB串列開始，且因此該邏輯452可在m個位元後停止來自該計數器448之輸出。該邏輯452可包含經組態以調整增量(例如，二進位增量)及如本文所述之硬資料狀態之一或多個修整器454。例如，該等修整器454可調整計數之改變(例如，增量)，使得資料狀態之間存在不對稱(例如，使得不同的硬資料狀態對應於不同的相對增量)。因此，本發明之一或多項實施例可包含一遞減計數器(未明確圖解說明)以回應於一負Vt偏移負向調整計數。然而，實施例並無此限制，此係因為該邏輯452可在不使用一遞減計數器之情況下負向調整計數。可使用該等修整器454(例如，回應於對如本文所述之不同硬資料狀態之不同Vt偏移)進一步調整不對稱對應。該邏輯452可包含一啟用輸入456，用以選擇性地啟用該邏輯452以控制如本文所述之計數。
雖然該感測電路451經圖解說明與該行解碼器446分開，但是在一或多項實施例中，該感測電路451可併有該行解碼器446。同樣地，該等鎖存器453可併有該感測電路451、一暫存器及/或該行解碼器446。術語「感測電路」在本文通常用以指該行解碼器446、該感測電路451及/或該等鎖存器453之一或多者。該感測電路可經組態以至少部分回應於導致所選擇之記憶體單元導電之斜坡感測信號而輸出(例如，選擇性地輸出)所控制之計數。例如，該感測電路451可透過輸出434輸出來自該等鎖存器453之計數。該等鎖存器453可包含至少n個個別鎖存器，每一鎖存器能夠儲存一資料單位。該感測電路可經組態以輸出(例如)m個硬資料單位而不輸出軟資料，例如，其中該邏輯452至少部分回應於導致所選擇之記憶體單元導電之斜坡感測信號而控制該計數器448以m單位值遞增並輸出m單位值至該等鎖存器453。
圖5圖解說明根據本發明之一或多項實施例之一記憶體裝置之一部分之一示意圖。減小細節圖解說明該記憶體裝置之部分以促進對本發明之實施例之解釋。就此點而論，一記憶體裝置之一部分可包含圖5中未圖解說明之額外組件。
圖5中圖解說明之記憶體裝置之部分可包含類似於圖3中圖解說明之組件之若干組件。例如，記憶體陣列500、列解碼器544、行解碼器546、感測電路551、鎖存器553、輸出534、斜坡感測信號產生器542、計數器548、邏輯552、 修整器554及啟用輸入556可分別類似於圖3中圖解說明之記憶體陣列300、列解碼器344、行解碼器346、感測電路351、鎖存器353、輸出334、斜坡感測信號產生器342、計數器348、邏輯352、修整器354及啟用輸入356。因此，關於圖5，將主要描述連接性與功能性方面之差異。
該斜坡感測信號產生器可具有至該列解碼器544(且因此經由若干存取線具有至其中記憶體單元之控制閘極之一輸出)及至該計數器548之一輸出。該計數器548可具有至感測電路(例如，鎖存器553)之一輸出。該計數器548可經組態以提供一第一資料量化(例如，一n單位計數)，同時施加斜坡感測信號至該記憶體單元陣列500中之一所選擇之記憶體單元之控制閘極。該感測電路(例如，鎖存器553)可具有至邏輯552之一輸出，例如，與圖3相比，其中該邏輯352自該計數器348接收一輸入並具有至該等鎖存器353之一輸出。該感測電路可經組態以至少部分回應於導致所選擇之記憶體單元導電之斜坡感測信號而輸出計數至該邏輯552。
雖然該感測電路551經圖解說明與該行解碼器546分開，但是在一或多項實施例中，該感測電路551可併有該行解碼器546。同樣地，該等鎖存器553可併有該感測電路551及/或該行解碼器546。術語「感測電路」在本文通常用以指該行解碼器546、該感測電路551及/或該等鎖存器553之一或多者。
該邏輯552(例如包含組合邏輯之一組合邏輯區塊)可經 組態以(例如，選擇性地)將計數自一第一資料量化(例如，一n單位計數)轉換為一第二資料量化(例如，m個單位硬資料)。例如，該計數可為包含p個單位軟資料之一n單位值。該邏輯552可經組態以將該n單位值轉換為包括該硬資料之一m單位值，其中m及p各自小於n。該等鎖存器553可包含經組態以儲存來自該計數器548之n單位值之至少n個鎖存器。如本文所述，該邏輯552可包含經組態以調整該第一量化與該第二量化之間之轉換之一或多個修整器554。例如，該邏輯552可經組態以根據該至少n個鎖存器553中儲存之p個單位軟資料而使用該一或多個修整器554調整該計數與該硬資料之間之轉換。該邏輯552可在無斜坡感測信號輸出至所選擇之記憶體單元之控制閘極之情況下再次將計數(或其他資料量化)重新轉換為對應於已調整之轉換之硬資料(或其他資料量化)。此等實施例可在實際上未存取記憶體單元之情況下再次提供可減小該記憶體單元上之磨損之一快速「重新讀取」並提供更快速輸出。該邏輯552可包含一啟用輸入556以選擇性地啟用該邏輯552以轉換如本文所述之計數。
圖6圖解說明具有根據本發明之一或多項實施例操作之一記憶體裝置606之一電子記憶體系統602之一方塊圖。該記憶體系統602包含耦合至該記憶體裝置606之一主機604，例如，一處理器、包含一或多個處理器之一計算裝置、一特定應用積體電路(ASIC)等等。該記憶體裝置606包含一記憶體陣列600。該記憶體陣列600可類似於先前結 合圖1描述之記憶體陣列100。雖然圖6中展示一記憶體陣列600，但是實施例並無此限制(例如，該記憶體裝置606可包含一個以上記憶體陣列600)。
該記憶體裝置606包含一記憶體單元陣列600，如本文先前所述，該記憶體單元陣列600可為一NAND架構之浮動閘極快閃記憶體單元。該控制電路670包含位址電路640以鎖存經由I/O連接662透過I/O電路660提供之位址信號。位址信號藉由一列解碼器644及一行解碼器646接收並解碼以存取該記憶體陣列600。根據本發明，熟習此項技術者應明白，位址輸入連接之數目取決於該記憶體陣列600之密度及架構，且應明白位址數目隨著記憶體單元之數目增加及記憶體區塊及陣列之數目增加而增加。
該記憶體裝置606包含耦合至該記憶體陣列600之控制電路670。該控制電路670可經組態以自該記憶體陣列600施加一斜坡感測信號至一所選擇之記憶體單元之一控制閘極並提供一計數，同時施加該斜坡感測信號至該所選擇之記憶體單元之控制閘極。該控制電路670可經組態以將一計數轉換為一特定資料量化(例如，m個單位硬資料)，及/或控制該計數使得該計數提供一特定資料量化(例如，m個單位軟資料)。該控制電路670可經組態以透過I/O電路660輸出該特定資料量化。
該控制電路670可使用在此實施例中可為讀取/鎖存電路650之感測電路藉由記憶體陣列之感測電壓及/或電流變化感測該記憶體陣列600中之資料。該讀取/鎖存電路650可 自該記憶體陣列600讀取並鎖存一頁(例如，一列)資料。包含I/O電路660以經由該I/O連接662與該主機604雙向資料通信。包含寫入電路655以將資料寫入至該記憶體陣列600。
該控制電路670解碼藉由控制連接664自該主機604提供之信號。此等信號可包含用以控制對該記憶體陣列600之操作(如本文所述，包含資料感測、資料寫入及資料擦除操作)之晶片信號、寫入啟用信號及位址鎖存信號。在一或多項實施例中，該控制電路670負責執行來自該主機604之指令以執行根據本發明之實施例之操作。該控制電路670可為一狀態機、一定序器或一些其他類型的控制器。熟習此項技術者應明白，可提供額外電路及控制信號，且應明白減少圖6之記憶體裝置細節以促進方便圖解。
結論
本發明包含用於自記憶體裝置及系統輸出資料特定資料量化之方法、裝置及系統。輸出資料特定資料量化可包含啟用複數個不同的資料量化之一特定者。接著可輸出該複數個資料量化之該特定者。
雖然已圖解說明並描述特定實施例，但是熟習此項技術者應明白，意欲達成相同結果之一配置可替代展示之特定實施例。本發明意欲涵蓋本發明之若干實施例之改編或變動。應瞭解上述描述係以一闡釋性方式而非一限制性方式完成。熟習此項技術者在檢視上述描述後應瞭解上述實施例之組合及本文未明確描述之其他實施例。本發明之若干實施例之範疇包含其中使用上述結構及方法之其他應用。 因此，應參考隨附請求項以及對命名此等請求項之等效物之全範圍判定本發明之若干實施例之範疇。
在前述實施方式中，為簡化本發明之目的使一些特徵一起分組在一單一實施例中。此發明方法不應被解釋為反映本發明之所揭示之實施例必須使用比每一請求項中明確引用之特徵更多的特徵之一意圖。相反，由於下列請求項反映，發明標的依賴的特徵小於一單一揭示之實施例之全部特徵。因此特此將下列請求項併入「實施方式」中，就此點而論，每一請求項均可作為本發明之一個別實施例。
程式列表
以下係暫存器傳送語言(RTL)中之一程式列表之一實例，該暫存器傳送語言使用一8位元計數對一3位元記憶體單元設計調整一第一資料量化與一第二資料量化之間之一轉換(其中該第一量化係8位元計數且該第二量化係一3位元計數)。
100‧‧‧非揮發性記憶體陣列
105‧‧‧字線
107‧‧‧局域位元線
109‧‧‧NAND串
111‧‧‧非揮發性記憶體單元
113‧‧‧場效電晶體/源極選擇閘極
115‧‧‧汲極選擇線
117‧‧‧源極選擇線
119‧‧‧場效電晶體/汲極選擇閘極
121‧‧‧汲極接觸點
123‧‧‧共用源極/共用源極線/源極線
201‧‧‧記憶體平面
203‧‧‧區塊
225‧‧‧頁
230‧‧‧暫存器
232‧‧‧輸入
234‧‧‧輸出
300‧‧‧記憶體陣列/陣列
334‧‧‧輸出
342‧‧‧感測信號產生器
344‧‧‧列解碼器
346‧‧‧行解碼器
348‧‧‧計數器
351‧‧‧感測電路
352‧‧‧邏輯
352‧‧‧邏輯
353‧‧‧鎖存器
354‧‧‧修整器
356‧‧‧啟用輸入
400‧‧‧記憶體陣列/陣列
434‧‧‧輸出
442‧‧‧感測信號產生器
444‧‧‧列解碼器
446‧‧‧行解碼器
448‧‧‧計數器
451‧‧‧感測電路
453‧‧‧鎖存器
454‧‧‧修整器
456‧‧‧啟用輸入
500‧‧‧記憶體陣列/陣列
534‧‧‧輸出
542‧‧‧感測信號產生器
544‧‧‧列解碼器
546‧‧‧行解碼器
548‧‧‧計數器
551‧‧‧感測電路
552‧‧‧邏輯
553‧‧‧鎖存器
554‧‧‧修整器
556‧‧‧啟用輸入
600‧‧‧記憶體陣列
602‧‧‧電子記憶體系統
604‧‧‧主機
606‧‧‧記憶體裝置
640‧‧‧位址電路
644‧‧‧列解碼器
646‧‧‧行解碼器
650‧‧‧讀取/鎖存電路
655‧‧‧寫入電路
660‧‧‧輸入/輸出電路
662‧‧‧輸入/輸出連接
664‧‧‧控制連接
670‧‧‧控制電路
圖1圖解說明根據本發明之一或多項實施例之一非揮發性記憶體陣列之一部分之一示意圖。
圖2圖解說明根據本發明之一或多項實施例之記憶體架構之一方塊圖。
圖3至圖5圖解說明根據本發明之一或多項實施例之感測電路之示意圖。
圖6圖解說明具有根據本發明之一或多項實施例之操作之一記憶體裝置之一電子記憶體系統之一方塊圖。
600‧‧‧記憶體陣列
602‧‧‧電子記憶體系統
604‧‧‧主機
606‧‧‧記憶體裝置
640‧‧‧位址電路
644‧‧‧列解碼器
646‧‧‧行解碼器
650‧‧‧讀取/鎖存電路
655‧‧‧寫入電路
660‧‧‧輸入/輸出電路
662‧‧‧輸入/輸出連接
664‧‧‧控制連接
670‧‧‧控制電路

Claims (34)

  1. 一種自記憶體輸出一特定資料量化之方法，其包括：啟用複數個不同資料量化之一特定者，其中該複數個不同量化包含一n單位量化及一m單位量化，其中n大於m，且其中該n單位量化代表包括m個單位硬資料及p個單位軟資料之n單位資料；及輸出該特定資料量化。
  2. 如請求項1之方法，其中該方法包含輸出該m單位量化，其中該m單位量化包括硬資料。
  3. 一種記憶體裝置，其包括：一記憶體單元陣列；及控制電路，其耦合至該陣列並經組態以：施加一感測信號至一所選擇之記憶體單元；提供一計數當施加該感測信號至該所選擇之記憶體單元時，其中該計數包括代表m個單位硬資料及p個單位軟資料之一n單位值，其中m及p各自小於n；將該計數轉換為一特定資料量化，或控制該計數使得該計數對應於該特定資料量化，其中該特定資料量化包括代表該硬資料之該m單位值；及輸出該特定資料量化。
  4. 如請求項3之記憶體裝置，其中該控制電路經組態以至少部分回應於導致該所選擇之記憶體單元導電之該感測信號而輸出該特定資料量化。
  5. 如請求項3之記憶體裝置，其中該m單位值表示該所選擇 之記憶體單元之一硬資料狀態。
  6. 如請求項3之記憶體裝置，其中對於m單位值，n單位值之範圍不對稱。
  7. 如請求項3之記憶體裝置，其中該控制電路經進一步組態以調整該計數與該特定量化之間之轉換。
  8. 如請求項3至4中任一項之記憶體裝置，其中該控制電路包含耦合至一斜坡感測信號產生器之一個二進位計數器，其中該二進位計數器經組態以在固定時脈循環下對應於該斜坡感測信號之一量值之一增加而遞增地計數。
  9. 一種記憶體裝置，其包括：一記憶體單元陣列；一感測信號產生器；一計數器，其經組態以提供一計數當輸出感測信號至該記憶體單元陣列中之一所選擇之記憶體單元時，其中該計數代表對應於該所選擇之記憶體單元被判定所處於之一資料狀態的硬資料，以及指示該所選擇之記憶體單元之一臨限電壓是否對應於該資料狀態之一機率的軟資料；邏輯，其經組態以將該計數轉換為一特定資料量化；及感測電路，其經組態以至少部分回應於導致該所選擇之記憶體單元導電之該感測信號而輸出該特定資料量化。
  10. 如請求項9之記憶體裝置，其中該感測信號產生器提供一輸出給該計數器以開始該計數，且該感測信號產生器 包括一電壓斜坡產生器。
  11. 如請求項9之記憶體裝置，其中該邏輯包含選擇性地啟用該邏輯之一輸入。
  12. 如請求項9至11中任一項之記憶體裝置，其中該計數包括一n單位值，且該邏輯經組態以將該計數自該n單位值轉換為包括硬資料之一m單位值，其中m小於n，其中該感測電路包含至少n個鎖存器，且其中該感測電路經組態以回應於導致該所選擇之記憶體單元導電之該感測信號而輸出該m單位值。
  13. 如請求項12之記憶體裝置，其中該邏輯包含經組態以調整該計數與該硬資料之間之轉換之一修整器。
  14. 如請求項12之記憶體裝置，其中該邏輯包括組合邏輯。
  15. 一種記憶體裝置，其包括：一記憶體單元陣列；一感測信號產生器；一計數器，其經組態以提供一計數當輸出感測信號至該記憶體單元陣列中之一所選擇之記憶體單元時；邏輯，其經組態以控制該計數使得該計數提供一m位元資料量化或一n位元資料量化，其中m小於n；及感測電路，其包含至少n個鎖存器，其中該感測電路經組態以至少部分回應於導致該所選擇之記憶體單元導電之該感測信號而輸出n個位元或m個位元。
  16. 如請求項15之記憶體裝置，其中該計數器包括經組態以二進位增量遞增該計數之一個二進位計數器。
  17. 如請求項15之記憶體裝置，其中該邏輯包含經組態以調整該計數之增量之一修整器。
  18. 如請求項15之記憶體裝置，其中該邏輯包含經組態以調整該計數之減量之一修整器。
  19. 如請求項15至16中任一項之記憶體裝置，其進一步包含經組態以二進位增量遞減該計數之一個二進位遞減計數器。
  20. 如請求項15之記憶體裝置，其中該計數器包含經組態以二進位增量遞減該計數之一個二進位遞減計數器。
  21. 一種記憶體裝置，其包括：一記憶體單元陣列；一感測信號產生器；一計數器，其經組態以提供一計數當輸出一感測信號至該記憶體單元陣列中之一所選擇之記憶體單元時，該計數包括包含p個單位軟資料之一n單位值；感測電路，其經組態以至少部分回應於導致該所選擇之記憶體單元導電之感測信號而輸出該計數；及邏輯，其經組態以轉換該n單位值為包括硬資料之一m單位值，其中m及p各自小於n，並輸出該硬資料。
  22. 如請求項21之記憶體裝置，其中：該感測電路包含經組態以儲存該n單位值之至少n個鎖存器；及該邏輯包含經組態以調整該計數與該硬資料之間之轉換之一修整器。
  23. 如請求項22之記憶體裝置，其中該邏輯經組態以：根據該至少n個鎖存器中儲存之該p個單位軟資料，使用該修整器來調整該計數與該硬資料之間之轉換；及在無感測信號輸出至該所選擇之記憶體單元之情況下再次將該計數重新轉換為對應於已調整之轉換之硬資料。
  24. 一種用於輸出一特定資料量化之方法，其包括：施加一感測信號至一所選擇之記憶體單元；提供一n單位計數當施加該感測信號至該所選擇之記憶體單元時，其中該n單位計數包含p個單位軟資料；將該n單位計數轉換為一m單位值，其中m小於n，且其中該m單位值包括硬資料；及至少部分回應於導致該所選擇之記憶體單元導電之一感測信號而輸出該硬資料。
  25. 如請求項24之方法，其中該方法包含藉由設定用於將該n單位計數轉換為該m單位值之一修整器來調整該n單位計數與該m單位值之間之轉換。
  26. 如請求項24至25中任一項之方法，其中轉換該計數包括：至少部分回應於經啟用以轉換該計數而選擇性地轉換該計數。
  27. 一種用於輸出一特定資料量化之方法，其包括：施加一感測信號至一所選擇之記憶體單元；提供一計數當施加該感測信號至該所選擇之記憶體單元時； 控制該計數使得該計數提供一m位元資料量化或一n位元資料量化，其中m小於n；及至少部分回應於導致該所選擇之記憶體單元導電之該感測信號而自包含至少n個鎖存器之感測電路輸出n個位元或m個位元。
  28. 如請求項27之方法，其中：提供該計數包含提供一個二進位計數；及控制該計數包含對應於可在該所選擇之記憶體單元中程式化之硬資料狀態以二進位值遞增該計數。
  29. 如請求項28之方法，其中遞增該計數包含不對稱地遞增該計數。
  30. 如請求項29之方法，其中控制該計數包含調整該不對稱遞增。
  31. 一種用於輸出一特定資料量化之方法，其包括：施加一感測信號至一所選擇之記憶體單元；提供一n單位計數當施加該感測信號至該所選擇之記憶體單元時，其中該n單位計數包含p個單位軟資料；至少部分回應於導致該所選擇之記憶體單元導電之該感測信號而鎖存該計數；將該n單位計數轉換為包括硬資料之一m單位值，其中m及p各自小於n；及輸出該硬資料。
  32. 一種用於輸出一特定資料量化之方法，其包括：施加一感測信號至一所選擇之記憶體單元； 提供一計數當施加該感測信號至該所選擇之記憶體單元時，其中該計數代表對應於該所選擇之記憶體單元被判定所處於之一資料狀態的硬資料，以及指示代表該資料狀態之一臨限電壓(Vt)分布中該所選擇之記憶體單元之一臨限電壓(Vt)之一位置的軟資料；選擇複數個資料量化位階之一者；將該計數轉換為該複數個資料量化之位階之該者，或控制該計數使得該計數提供該複數個資料量化之位階之該者；及輸出該複數個資料量化之位階之該者。
  33. 如請求項32之方法，其中提供該計數包含提供一n單位計數，其中一m單位值包括該所選擇之記憶體單元中所儲存之硬資料，其中m小於n，且其中該複數個資料量化位階包含自m至n之資料量化位階。
  34. 如請求項32至33中任一項之方法，其中基於包含該所選擇之記憶體單元之一記憶體裝置之一壽命而藉由控制電路執行選擇該複數個資料量化位階之該者，且其中該方法包含參考該記憶體裝置之程式化-擦除循環之一數目來判定該記憶體裝置之壽命。
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