TWI455127B - 用於處理記憶體裝置中臨界電壓改變之方法、裝置及系統 - Google Patents

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TWI455127B
TWI455127B TW099128524A TW99128524A TWI455127B TW I455127 B TWI455127 B TW I455127B TW 099128524 A TW099128524 A TW 099128524A TW 99128524 A TW99128524 A TW 99128524A TW I455127 B TWI455127 B TW I455127B
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Description

用於處理記憶體裝置中臨界電壓改變之方法、裝置及系統
本發明大體而言係關於半導體記憶體裝置、方法及系統，且更特定而言係關於用於處理記憶體裝置中臨界電壓改變之方法、裝置及系統。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體、積體電路及/或外部可抽換裝置。存在諸多不同類型之記憶體，其包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變隨機存取記憶體(PCRAM)及快閃記憶體，以及其他類型之記憶體。
快閃記憶體裝置針對各種各樣的電子應用可用作揮發性及非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗的一單電晶體記憶體單元。
快閃記憶體之使用包括用於固態驅動器(SSD)、個人電腦、個人數位助理(PDA)、數位相機、蜂巢式電話、可攜式音樂播放器(例如，MP3播放器)及電影播放器以及其他電子裝置之記憶體。諸如程式碼之資料、使用者資料及/或諸如一基本輸入/輸出系統(BIOS)之系統資料通常儲存於快閃記憶體裝置中。
兩種常見類型之快閃記憶體陣列架構係「NAND」及「NOR」架構，如此稱謂係因為每一者之基本記憶體單元組態所配置之邏輯形式。一NAND陣列架構將其記憶體單元陣列配置成一矩陣以使得該陣列之一「列」中之每一記憶體單元之控制閘極耦合至(且在一些情形中形成)一存取線，該存取線在此項技術中俗稱作一「字線」。然而，每一記憶體單元不由其汲極直接耦合至一資料線(其在此項技術中俗稱作一位線，例如一位元線)。而是，該陣列之記憶體單元在一共同源極與一資料線之間源極至汲極地串行耦合在一起，其中共同耦合至一特定資料線之記憶體單元稱作一「行」。
一NAND陣列架構中之記憶體單元可經程式化至一期望狀態。舉例而言，可將電荷置於一記憶體單元之一電荷儲存節點上或自該電荷儲存節點上移除電荷以將該單元置於若干個經程式化狀態中之一者中。舉例而言，一單個位階單元(SLC)可表示兩個狀態，例如1或0。快閃記憶體單元亦可儲存多於兩個之狀態，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此等單元可稱作多位階單元(MLC)。MLC可允許在不增加記憶體單元之數目之情形下製造較高密度記憶體，此乃因每一單元可表示多於一個之數位，例如，多於一個之位元。舉例而言，能夠表示四個數位之一單元可具有十六個經程式化之狀態。
隨著快閃記憶體單元隨時間經歷程式化、感測及抹除循環，該等記憶體單元之電荷儲存節點上之所儲存之電荷(例如，臨界電壓(Vt))可改變，這可造成對該記憶體單元之一錯誤感測。亦即，一記憶體單元在該單元上所執行之一感測操作期間之所確定之狀態可係除該單元已被程式化至的狀態之外的一狀態。一種追蹤及/或補償一記憶體單元之Vt改變之方法可包括在該記憶體單元上之一感測(例如，讀取)操作期間使用一參考單元。然而，使用參考單元可增加記憶體陣列之面積，減小該陣列中記憶體單元之數量，及/或增加與該記憶體裝置相關聯之電路之量。
本發明包括用於處理記憶體裝置中臨界電壓改變之方法、裝置及系統。若干個實施例包括一記憶體單元陣列及具有耦合至該陣列之感測電路之控制電路。該控制電路經組態以在不使用一參考單元之情形下確定與該等記憶體單元相關聯之臨界電壓(Vt)中之改變，且基於所確定之改變及在不使用一參考單元之情形下調整該感測電路。
本發明之實施例可用以在不使用一參考單元之情形下確定與若干個記憶體單元相關聯之臨界電壓(Vt)中之改變，基於該所確定之Vt改變在不使用一參考單元之情形下調整用以感測該若干個記憶體單元之一狀態之一(若干個)電壓，及/或使用經調整之電壓來感測該若干個記憶體單元之一狀態。舉例而言，本發明之實施例可用以在不使用一參考單元之情形下追蹤及/或補償記憶體裝置中臨界電壓改變(例如，移位)。追蹤及/或補償臨界電壓改變可提供益處，諸如增加的可靠性，例如減小的錯誤率及/或可增加的記憶體裝置壽命，以及其他益處。
在本發明之以下實施方式中，參考形成本發明之一部分之隨附圖式，且在該等圖式中以圖解說明之方式顯示可如何實踐本發明之若干個實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例，且應理解，可利用其他實施例且可做出製程、電、及/或結構改變，而不背離本發明之範疇。
如本文所使用，「若干個」某物可指一個或多個此等事物。舉例而言，若干個記憶體裝置可指一個或多個記憶體裝置。另外，如本文中所使用，標示符「N」及「M」(特別係相關於圖式中之參考編號)指示如此標示之若干個特定特徵可與本發明之若干個實施例包括在一起。
本文中之圖遵循其中第一數位或前幾個數位對應於圖式圖編號，且其餘幾個數位識別該圖式中之一元件或組件之一編號慣例。不同的圖之間的類似元件或組件可藉由使用類似數位來識別。舉例而言，110可指代圖1中之元件「10」，且圖2中之210可指代一類似元件。如將瞭解，可添加、交換及/或刪除本文之各種實施例中所顯示之元件以便提供本發明之若干個額外實施例。另外，如將瞭解，圖中所提供之該等元件之比例及相對標度意欲圖解說明本發明之實施例且不應視為一限定意義。
圖1係根據本發明之若干個實施例之一非揮發性記憶體陣列100之一部分之一示意圖。圖1之實施例圖解說明一NAND架構非揮發性記憶體。然而，本文所闡述之實施例並不限於此實例。如圖1中所顯示，記憶體陣列100包括存取線(例如，字線105-1、...、105-N)及交叉資料線(例如，區域位元線107-1、107-2、107-3、...、107-M)。.為便於在數位環境中尋址，字線105-1、...、105-N之數目及區域位元線107-1、107-2、107-3、...、107-M之數目可係2的某次冪，例如256個字線乘以4,096個位元線。
記憶體陣列100包括NAND串109-1、109-2、109-3、...、109-M。每一NAND串包括非揮發性記憶單元111-1、...、111-N，每一者以通信方式耦合至一各別字線105-1、...、105-N。每一NAND串109-1、109-2、109-3、...、109-M之非揮發性記憶體單元111-1、...、111-N在一源極選擇閘極(SGS)(例如一場效應電晶體(FET)113)與一汲極選擇閘極(SGD)(例如，FET 119)之間源極至汲極地串聯連接。每一源極選擇閘極113經組態以回應於源極選擇線117上之一信號將一各別NAND串選擇性地耦合至一共同源極123，而每一汲極選擇閘極119經組態以回應於汲極選擇線115上之一信號將一各別NAND串選擇性地耦合至一各別位元線。
如圖1中所圖解說明之實施例中所顯示，源極選擇閘極113之一源極連接至一共同源極線123。源極選擇閘極113之汲極連接至對應的NAND串109-1之記憶體單元111-1之源極。汲極選擇閘極119之汲極在汲極觸點121-1處連接至對應的NAND串109-1之位元線107-1。汲極選擇閘極119之源極連接至對應的NAND串109-1之最後記憶體單元111-N之汲極(例如，一浮動閘極電晶體)。
如熟習此項技術者將瞭解，可將耦合至一選定字線(例如，105-1、...、105-N)之單元之子組作為一群組一起程式化及/或感測(例如，讀取)。一程式化操作(例如，一寫入操作)可包括施加若干個程式化脈衝(例如，16 V-20 V)至一選定字線以將耦合至彼選定存取線之選定單元之臨界電壓(Vt)增加至對應於一期望程式化狀態之一期望程式化電壓位準，如本文將進一步闡述。一感測操作(諸如一讀取或程式化驗證操作)可包括感測耦合至一選定單元之一位元線之一電壓及/或電流改變以確定該選定單元之狀態。舉例而言，感測一選定單元之狀態可包括施加若干個感測電壓(例如，讀取電壓「Vread」)至一選定字線，同時在足以獨立於未選定單元之臨界電壓(例如，通過電壓「Vpass」)將該等未選定單元置於一導電狀態中之若干個電壓處偏置耦合至該串之該等未選定單元之字線。對應於正被讀取及/或驗證之選定單元之位元線可經感測以確定該選定單元是否回應於施加至該選定字線之特定感測電壓而導電。舉例而言，一選定單元之狀態可由位元線電流在其處到達與一特定狀態相關聯之一特定參考電流之字線電壓確定。
在一選定單元之一感測操作期間所使用之感測電壓(例如，Vread)可係基於該選定單元之一電位Vt。舉例而言，與和該選定單元之程式化狀態中之一者相關聯之一Vt相關聯之一電壓可用作Vread。與和該選定單元之程式化狀態中之一者相關聯之Vt相關聯之一電壓可包括(例如)一平均Vt、一Vt分佈及/或一Vt分佈寬度，如本文將進一步闡述。
如熟習此項技術者將瞭解，在一NAND串中之一選定記憶體單元上所執行之一感測操作中，該串之未選定記憶體單元經偏置以便處於一導電狀態中。在此一感測操作中，可基於在對應於該串之位元線上所感測之電流及/或電壓來確定該選定單元之狀態。舉例而言，可基於該位元線電流在一給定時間週期中是改變了一特定量還是到達一特定位準來確定該選定單元之狀態。
當該選定單元處於一導電狀態中時，電流在該串之一個端處之源極線觸點與該串之另一端處之一位元線觸點之間流動。如此，與感測該選定單元相關聯之電流透過該串中之其他單元中之每一者、單元堆疊之間的擴散區及選擇電晶體而攜載。
圖2A圖解說明與根據本發明之若干個實施例經程式化之記憶體單元(例如，圖1中所顯示之記憶體單元111-1、...、111-N)相關聯之若干個臨界電壓(Vt)分佈。在圖2A中所顯示之實施例中，Vt分佈225-0、225-1、225-2及225-3表示分別經程式化至四個程式化狀態L0、L1、L2及L3中之一者之記憶體單元。然而，本發明之實施例不限於經程式化至一特定數目之狀態之記憶體單元，例如該等記憶體單元可經程式化至多於或少於四個之程式化狀態。如熟習此項技術者將瞭解，程式化狀態L0、L1、L2及L3可表示若干個所儲存之資料數位。舉例而言，狀態L0可表示由一資料單元儲存之二進制資料「11」，狀態L1可表示由一單元儲存之二進制資料「01」，狀態L2可表示由一單元儲存之二進制資料「00」，且狀態L3可表示由一單元儲存之二進制資料「10」。
在本發明之若干個實施例中，若干個程式化電壓脈衝可施加至一記憶體單元之控制閘極以藉由將該單元之Vt位準增加至一期望位準來程式化該單元。舉例而言，在圖2A中所顯示之實施例中，在一程式化操作期間，欲程式化至程式化狀態L1之記憶體單元之Vt位準增加直到該Vt位準到達與Vt分佈225-1相關聯之一Vt位準為止。欲程式化至程式化狀態L2之記憶體單元之Vt位準增加直到該Vt位準到達與Vt分佈225-2相關聯之一Vt位準為止。欲程式化至程式化狀態L3之記憶體單元之Vt位準增加直到該Vt位準到達與Vt分佈225-3相關聯之一Vt位準為止。
一Vt分佈可包括若干個Vt位準。舉例而言，一Vt分佈可包括一平均Vt位準，以及其他Vt位準。一平均Vt位準可對應於一給定Vt分佈之一期望Vt位準。在若干個實施例中，一平均Vt位準可對應於其相關聯Vt分佈之峰值，例如，一特定Vt分佈之一平均Vt位準可表示經程式化至對應於特定Vt分佈之程式化狀態之記憶體單元之最常見Vt位準。然而，本發明之實施例並不限於此。舉例而言，一平均Vt位準可在其相關聯之Vt分佈係不對稱之情形下不對應於其相關聯之Vt分佈之峰值。
在圖2A中所顯示之實施例中，每一Vt分佈包括一平均Vt位準，例如，Vt分佈225-0包括Vmean0，Vt分佈225-1包括Vmean1，Vt分佈225-2包括Vmean2，且Vt分佈225-3包括Vmean3。另外，在圖2A中將與毗鄰Vt分佈相關聯之平均Vt位準之間的電壓差顯示為「d」。亦即，d圖解說明Vmean1與Vmean0之間的電壓差，Vmean2與Vmean1之間的電壓差，及Vmean3與Vmean2之間的電壓差。
一Vt分佈亦可具有與其相關聯之一Vt分佈寬度。一Vt分佈寬度可對應於與一特定Vt分佈相關聯之Vt位準之一範圍。在圖2A中所顯示之實施例中，Vt分佈寬度σ係與Vt分佈225-0、225-1、225-2及225-3相關聯。Vt分佈寬度σ可對應於一特定Vt分佈之平均Vt位準之一個標準偏差內之Vt位準範圍。舉例而言，Vt分佈寬度σ可對應於Vt分佈225-0之Vmean0之一個標準偏離內之Vt位準之範圍，Vt分佈225-1之Vmean1之一個標準偏離內之Vt位準之範圍，Vt分佈225-2之Vmean2之一個標準偏離內之Vt位準之範圍及Vt分佈225-3之Vmean3之一個標準偏離內之Vt位準之範圍。然而，本發明之實施例並不限於此，且可包括其他Vt分佈寬度。舉例而言，一Vt分佈寬度可對應於與一特定Vt分佈相關聯之所有Vt位準之範圍。
在本發明之若干個實施例中，在經程式化至與圖2A中所顯示之一Vt分佈相關聯之一程式化狀態之一記憶體單元之一感測操作期間所使用之感測電壓可係基於圖2A中所顯示之Vt分佈。舉例而言，該等感測電壓可係與Vt分佈相關聯之Vt位準，諸如平均Vt位準，例如Vmean0、Vmean1、Vmean2及/或Vmean3，及/或與Vt分佈寬度(諸如σ)相關聯之Vt位準。
程式化至與圖2A中所顯示之一Vt分佈相關聯之一程式化狀態之一記憶體單元之一感測操作可具有與所感測之狀態相關聯之一錯誤率，例如錯誤比。亦即，該記憶體單元之該所感測之狀態可係除該單元已被程式化至的狀態之外的一狀態。可藉由以下公式給出該錯誤率(例如一記憶體單元之所感測之狀態係除該單元已被程式化至的狀態之外的一狀態之次數與感測一記憶體單元之狀態之總次數之比)：
Q((d/2)/σ)
其中Q係一標準高斯分佈之一尾機率。
圖2B圖解說明與根據本發明之若干個實施例經程式化之記憶體單元(例如，圖1中所顯示之記憶體單元111-1、...、111-N)相關聯之若干個Vt分佈。在圖2B中所顯示之實施例中，Vt分佈227-0、227-1、227-2及227-3表示以類比於先前結合圖2A所闡述之彼方式之一方式分別程式化至四個程式化狀態L0、L1、L2及L3中之一者之記憶體單元，其中該等記憶體單元亦已經歷若干個額外程式化、感測及/或抹除循環。額外程式化、感測及/或抹除循環可致使該等記憶體單元之浮動閘極上所儲存之電荷改變，這可造成Vt分佈之一改變(例如，偏移)，如圖2B中所顯示。亦即，額外程式化、感測及/或抹除循環可致使Vt分佈225-0改變至Vt分佈227-0，Vt分佈225-1改變至Vt分佈227-1，Vt分佈225-2改變至Vt分佈227-2，且Vt分佈225-3改變至Vt分佈227-3。
如圖2B中所顯示，Vt分佈之改變可致使與Vt分佈相關聯之Vt位準改變。舉例而言，Vt分佈之改變可致使與該等Vt分佈相關聯之平均Vt位準改變。平均Vt位準中之改變在圖2B中顯示為「Δ」。亦即，Δ圖解說明Vmean0、Vmean1、Vmean2及Vmean3中分別由Vt分佈225-0至Vt分佈227-0、Vt分佈225-1至Vt分佈227-1、Vt分佈225-2至Vt分佈227-2及Vt分佈225-3至Vt分佈227-3之改變而引起之改變。
Vt分佈之改變亦可致使與該等Vt分佈相關聯之Vt分佈寬度改變，如圖2B中所顯示。舉例而言，Vt分佈之改變可致使Vt分佈寬度σ改變，例如，變得更寬。
Vt分佈之改變之量值(例如，與Vt分佈相關聯之Vt位準及/或Vt分佈寬度之改變之量值)可相依於在與該等Vt分佈相關聯之記憶體單元上所執行之程式化、感測及/或抹除循環之數目。Vt分佈之改變之量值亦可相依於該等記憶體單元在該等循環期間所曝露至的(若干個)溫度。舉例而言，Vt分佈之改變之量值可隨著在該等記憶體單元上所執行之循環之數目增加及/或隨著該等記憶體單元在該等循環期間所曝露至的(若干個)溫度增加而增加。
一Vt分佈之一改變(例如，偏移)(諸如圖2B中所顯示之Vt分佈之改變)可在不追蹤及/或補償該Vt分佈改變之情形下造成對與該Vt分佈相關聯之一記憶體單元之一錯誤感測。亦即，若不追蹤及/或補償一Vt分佈之一改變，則與該Vt分佈相關聯之一記憶體單元之所感測之狀態可係除該單元已被程式化至的狀態之外的一狀態。舉例而言，經程式化至程式化狀態L1之一記憶體單元之所感測之狀態可係程式化狀態L2。
可藉由以下公式給出與已經歷一改變之一Vt分佈相關聯之一記憶體單元之一感測操作之錯誤率：
Q(((d/2)-Δ)/σ)
其中Q係一標準高斯分佈之一尾機率，且d、Δ及σ係與圖2B相關聯之d、Δ及σ。錯誤率可表示一記憶體單元之所感測之狀態由於Vt分佈改變而係除該單元已被程式化至的狀態之外的一狀態之次數與感測一記憶體單元之狀態之總次數之比。另外，可藉由以下公式給出與已經歷一改變之一Vt分佈相關聯之追蹤增益：
20*log10 ((d/2)/((d/2)-Δ))
其中d係與圖2A相關聯之d且Δ係與圖2B相關聯之Δ。追蹤增益可用以確定其所感測之狀態可由於Vt分佈改變而不是該單元已程式化至的狀態之記憶體單元之數目。因此，與一Vt分佈改變相關聯之平均Vt位準中之一較大改變Δ及/或與一Vt分佈改變相關聯之一較大Vt分佈寬度σ可造成與改變了的Vt分佈相關聯之記憶體單元之一感測操作之一較大錯誤率及/或其所感測之狀態可不是該單元已程式化至的狀態之與該改變了的Vt分佈相關聯之記憶體單元之一較大數目。
圖3係與和根據本發明之若干個實施例經程式化之記憶體單元相關聯之Vt分佈之若干個改變(例如，偏移)相關聯之追蹤增益及錯誤率(錯誤比)之一表格300。該等記憶體單元已被以類比於先前結合圖2A所闡述之彼方式之一方式程式化至四個程式化狀態L0、L1、L2及L3中之一者，且Vt分佈(例如，與該等Vt分佈相關聯之Vt位準)已以20毫伏(mV)增量增加了，其中毗鄰的平均Vt位準之間的電壓差(例如，d)保持在1600 mV。使用先前結合圖2B所闡述之公式確定了與每一Vt分佈相關聯之追蹤增益及錯誤率。
與每一Vt分佈相關聯之錯誤率可表示當不追蹤及/或補償該等Vt分佈改變時所發生之錯誤率。追蹤及/或補償該等Vt分佈改變之失敗可造成對該等記憶體單元之錯誤感測。與每一Vt分佈相關聯之追蹤增益可表示可藉由追蹤及/或補償該等Vt分佈改變而獲得之潛在益處。舉例而言，該追蹤增益可表示對記憶體單元之錯誤感測可藉由追蹤及/或補償根據本發明之若干個實施例之Vt分佈改變而減小之程度。
如表格300中所顯示，該等追蹤增益及錯誤率隨著Vt分佈改變增加而增加。舉例而言，與60 mV之一Vt分佈改變相關聯之追蹤增益及錯誤率分別係0.677 dB及3.0E-17，且與80 mV之一Vt分佈改變相關聯之追蹤增益及錯誤率分別係0.915 dB及2.0E-15。然而，一錯誤校正碼(ECC)解碼器可僅能夠校正1.0E-15或更少之一錯誤率，例如一錯誤校正操作可在錯誤率超過1.0E-15之情形下失敗。因此，一ECC解碼器可不能追蹤及/或補償80 mV或更大之一Vt分佈改變。
圖4圖解說明根據本發明之若干個實施例之一記憶體裝置400之一方塊圖。如圖4中所顯示，記憶體裝置400包括記憶體陣列440。記憶體陣列440可係(例如)先前結合圖1所闡述之記憶體陣列100。記憶體陣列440可包括(例如)單個位階記憶體單元(SLC)及/或可儲存四個程式化狀態之多位階記憶體單元(MLC)。然而，實施例並不限於此，且可包括其他MLC。在若干個實施例中，記憶體陣列440可不包括任何參考記憶體單元，例如，記憶體陣列440可僅包括資料記憶體單元。
在若干個實施例中，記憶體裝置400可執行硬式感測操作。亦即，在記憶體陣列440中之記憶體單元之Vt中不存在改變之情形下，記憶體陣列440可在所感測之Vt不輸出至控制電路442之情形下使用該所感測之Vt來確定記憶體陣列440中之記憶體單元之(若干個)狀態。
如圖4中所顯示，記憶體裝置400亦包括耦合至記憶體陣列440之控制電路442。控制電路442包括感測電路444及錯誤校正碼(ECC)解碼器446。控制電路442可在不使用一參考單元之情形下確定與記憶體陣列440中之記憶體單元相關聯之臨界電壓(Vt)(例如，Vt分佈、諸如平均Vt位準之Vt位準及/或Vt分佈寬度)中之改變。然後控制電路442可在不使用一參考單元之情形下基於所確定之Vt改變來調整感測電路444(例如，調整感測電路444所使用之電壓)以感測該等記憶體單元之一狀態。然後感測電路444可使用經調整之Vt來感測記憶體陣列440中記憶體單元之一狀態。亦即，控制電路442可在不使用一參考單元之情形下追蹤及/或補償記憶體陣列440中記憶體單元中之Vt改變。
舉例而言，感測電路444可使用一第一電壓來感測該等記憶體單元之一狀態以感測經程式化至一特定程式化狀態之一單元。然後ECC解碼器446可在所感測之狀態上執行一錯誤校正操作。若該錯誤校正操作造成一失敗，則感測電路444可使用一第二電壓(例如，不同於該第一電壓之一電壓)來感測該等記憶體單元之一狀態以感測經程式化至該特定程式化狀態之一單元。ECC解碼器446可在使用該第二電壓感測之狀態上執行一錯誤校正操作，且若此錯誤校正操作亦造成一失敗，則感測電路444可使用一第三電壓(例如，不同於該第一及第二電壓之一電壓)來感測該等記憶體單元之一狀態以感測經程式化至該特定程式化狀態之一單元。此製程可繼續直到發生不造成一失敗之一錯誤校正操作(例如，一成功的錯誤校正操作)為止。舉例而言，感測電路444可僅在於使用該第一電壓感測之狀態上所執行之錯誤校正操作造成一失敗之情形下使用該第二電壓來感測該等記憶體單元之一狀態。
在若干個實施例中，可在記憶體裝置400處於一測試模式中時執行在先前段落中所闡述之製程。一測試模式可由(例如)一錯誤校正操作之一初始失敗(例如，在先前段落所闡述之製程開始之前所發生之一錯誤校正操作之一失敗)觸發。
在若干個實施例中，控制電路442可將用以感測該等記憶體單元之狀態之電壓增加或減小一特定電壓量。舉例而言，該第二電壓可比該第一電壓大20 mV，該第三電壓可比該第二電壓大20 mV，等等。然而，本發明之實施例不限於一個特定電壓量，例如該等電壓可增加或減小除20 mV之外的一電壓量，及/或電壓增加或減小之每一量可不同。在若干個實施例中，電壓增加或減小之量可相依於先前在該等記憶體單元上所執行之程式化、感測及/或抹除循環之數目，及/或該等記憶體單元之使用年限。舉例而言，電壓量可隨著先前所執行之程式化、感測及/或抹除循環之數目增加而增加，且該電壓量可隨著該等記憶體單元之使用年限增加而減小。
另外，在一成功的錯誤校正操作發生之前所使用之電壓之數目可相依於該等電壓所增加之特定電壓量。舉例而言，在一成功的錯誤校正操作發生之前所使用之電壓之數目可隨著該等電壓所增加之特定電壓量減小而增加。 此外，在若干個實施例中，感測電路444可使用不多於十個之不同電壓。
在ECC解碼器446不能校正與所感測之狀態相關聯之錯誤之情形下一錯誤校正操作可造成一失敗。舉例而言，在ECC解碼器446不能校正與使用該第一電壓感測之狀態相關聯之錯誤之情形下，在使用該第一電壓感測之狀態上所執行之錯誤校正操作可造成一失敗。在與該所感測之狀態相關聯之錯誤之數目超過ECC解碼器446之校正能力之情形下ECC解碼器446可不能校正與該所感測之狀態相關聯之錯誤。ECC解碼器446之該校正能力可係(例如)12位元錯誤。
在若干個實施例中，該第一電壓可係一預設定電壓，例如與一初始程式化操作相關聯之一電壓。在若干個實施例中，該第一電壓可係由控制電路442確定為最不可能造成一錯誤校正操作之一失敗之一電壓。使用最不可能造成一錯誤校正操作之一失敗之一電壓可造成分別由感測電路444及ECC解碼器446執行之較少的感測及錯誤校正操作。
控制電路442可使用經程式化至一特定程式化狀態之一定數量之記憶體單元及/或在該等記憶體單元上先前執行之一定數量之程式化及感測操作來確定最不可能造成一錯誤校正操作之一失敗之該電壓。舉例而言，可將經程式化至一特定程式化狀態之記憶體單元之數量及/或先前在該等記憶體單元上所執行之程式化及感測操作之數量輸入於一演算法中來確定最不可能造成一錯誤校正操作之一失敗之該電壓。可在位於控制電路442中之韌體(圖4中未顯示)中實施該演算法。另一選擇為，可在硬體及/或軟體中實施該演算法。
在其中記憶體陣列440包括可儲存四個程式化狀態之MLC之若干個實施例中，感測電路444可使用感測一第一程式化狀態之一第一電壓及感測一第二程式化狀態之一第二電壓來感測該等記憶體單元之一狀態。該第一及第二程式化狀態可分別係(例如)先前結合圖2A及2B所闡述之L1及L2。然後ECC解碼器446可在所感測之狀態上執行一錯誤校正操作。若該錯誤校正操作造成一失敗，則感測電路444可將一第三電壓(例如，不同於該第一電壓之一電壓)用作用以感測該第一程式化狀態之電壓且將一第四電壓(例如，不同於該第二電壓之一電壓)用作用以感測該第二程式化狀態之電壓來感測該等記憶體單元之一狀態。ECC解碼器446可在使用該第三電壓及該第四電壓感測之狀態上執行一錯誤校正操作，且若此錯誤校正操作亦造成一失敗，則感測電路444可將一第五電壓(例如，不同於該第一及第三電壓之一電壓)用作用以感測該第一程式化狀態之電壓且將一第六電壓(例如，不同於該第二及第四電壓之一電壓)用作用以感測該第二程式化狀態之電壓來感測該等記憶體單元之一狀態。此製程可繼續直到發生不造成一失敗之一錯誤校正操作(例如，一成功的錯誤校正操作)為止。舉例而言，感測電路444可僅在於使用該第一及第二電壓感測之狀態上所執行之錯誤校正操作造成一失敗之情形下使用該第三及第四電壓來感測該等記憶體單元之一狀態。此外，在ECC解碼器446不能校正與所感測之狀態相關聯之錯誤之情形下一錯誤校正操作可造成一失敗，如本文中先前所闡述。
可在記憶體裝置400處於一測試模式中時執行在先前段落中所闡述的製程。另外，該等電壓可增加或減小一特定電壓量。舉例而言，該第三電壓可比該第一電壓大20 mV，該第五電壓可比該第三電壓大20 mV，等等。然而，本發明之實施例並不限於一個特定電壓量，例如該等電壓可增加或減小除20 mV之外的電壓量，及/或電壓增加或減小的每一量可不同。另外，電壓增加或減小的量可取於先前在該等記憶體單元上執行的程式化、感測及/或抹除循環的數目，如本文中先前所闡述。此外，在一成功的錯誤校正操作發生之前所使用之電壓的數目可取決於該等電壓所增加的特定電壓量，如本文中先前所闡述。
在若干個實施例中，該第一及第二電壓可係預設定電壓，例如與一初始程式化操作相關聯的電壓。在若干個實施例中，該第一及第二電壓可係由控制電路442確定為最不可能造成一錯誤校正操作之一失敗的電壓。控制電路442可使用經程式化至一特定程式化狀態(例如，該第一程式化狀態及/或該第二程式化狀態)之一定數量的記憶體單元，及/或在該等記憶體單元上先前執行之一定數量的程式化及感測操作，來確定最不可能造成一錯誤校正操作之一失敗的電壓，如本文中先前所闡述。
若干種追蹤及/或補償一記憶體單元之Vt中之改變的先前方法可包括在該記憶體單元上之一感測(例如，讀取)操作期間使用一參考單元。然而，使用參考單元可增加一記憶體陣列的面積，減小該陣列中記憶體單元的數量，及/或增加與該記憶體裝置相關聯之電路的量。相反地，(例如)在不使用一參考單元的情形下，追蹤及/或補償根據本發明之若干個實施例之記憶體單元中的Vt改變可減小一記憶體陣列的面積，增加該陣列中記憶體單元的數量，及/或減小與一記憶體裝置相關聯之電路的量。
圖4中所圖解說明之實施例可包括未圖解說明之額外電路以便不模糊本發明之實施例。舉例而言，記憶體裝置400可包括位址電路以鎖存透過I/O電路通過I/O連接器所提供之位址信號。位址信號可由一列解碼器及一行解碼器接收且解碼以存取記憶體陣列440。熟習此項技術者將瞭解，位址輸入連接器之數目可相依於記憶體裝置400及/或記憶體陣列440之密度及架構。
圖5圖解說明根據本發明之若干個實施例之一記憶體裝置500之一方塊圖。如圖5中所顯示，記憶體裝置500包括記憶體陣列540。記憶體陣列540可係(例如)先前結合圖1所闡述之記憶體陣列100。記憶體陣列540可包括(例如)MLC，諸如可儲存八個或十六個程式化狀態之MLC。然而，實施例並不限於此，且可包括其他類型之MLC及/或SLC。在若干個實施例中，記憶體陣列540可不包括任何參考記憶體單元，例如，記憶體陣列540可僅包括資料記憶體單元。
在若干個實施例中，記憶體裝置500可執行軟式感測操作。舉例而言，所感測之Vt自記憶體陣列540輸出至控制電路542，且控制電路542可使用該所感測之Vt來確定記憶體陣列540中記憶體單元之(若干個)狀態。在一軟式感測操作中，所感測之狀態之數目比記憶體陣列540中記憶體單元所儲存之狀態之數目大。舉例而言，在其中記憶體陣列540包括可儲存十六個程式化狀態之MLC之實施例中，一軟式感測操作可造成128個所感測之狀態。一軟式感測操作可比一硬式感測操作提供更多關於記憶體單元之狀態之資訊，例如可靠性資訊。自一軟式感測操作獲得之資訊可輸入於一演算法(例如，一最小均方差(MMSE)演算法)中，如本文中將進一步闡述。
如圖5中所顯示，記憶體裝置500亦包括耦合至記憶體陣列540之控制電路542。控制電路542包括感測電路544。控制電路542可在不使用一參考單元之情形下確定與記憶體陣列540中記憶體單元相關聯之Vt(例如，Vt分佈、諸如平均Vt位準之Vt位準及/或Vt分佈寬度)中之改變。然後控制電路542可在不使用一參考單元之情形下基於所確定之Vt改變來調整感測電路544(例如，調整感測電路544所使用之電壓)以感測該等記憶體單元之一狀態。然後感測電路544可使用經調整之Vt來感測記憶體陣列540中記憶體單元之一狀態。亦即，控制電路542可在不使用一參考單元之情形下追蹤及/或補償記憶體陣列540中記憶體單元中之Vt改變。
舉例而言，感測電路544可感測與記憶體陣列540中記憶體單元相關聯之Vt(例如，Vt分佈、諸如平均Vt位準之Vt位準及/或Vt分佈寬度)。然後控制電路542可使用所感測之Vt來確定對應於與該等記憶體單元相關聯之若干個程式化狀態之若干個電壓，其中每一所確定之電壓對應於該若干個程式化狀態中之一各別一者。舉例而言，控制電路542可使用所感測之Vt來確定若干個平均Vt位準、Vt分佈及/或Vt分佈寬度，其中每一平均Vt位準、Vt分佈及/或Vt分佈寬度對應於該若干個程式化狀態中之一各別一者。然後控制電路542可使用所確定之平均Vt位準、Vt分佈及/或Vt分佈寬度來確定對應於該若干個程式化狀態之該若干個電壓，且然後感測電路544可使用所確定之電壓來感測該等記憶體單元之一狀態。另一選擇為，控制電路542可將所確定之平均Vt位準、Vt分佈及/或Vt分佈寬度與所感測之Vt位準一起輸出至一ECC解碼器，例如一軟式ECC解碼器(圖5中未顯示)。此可提供更多關於記憶體單元之狀態之資訊，例如可靠性資訊，這可造成一更大的處理增益。
在若干個實施例中，所感測之Vt可輸入於一演算法中以確定對應於與該等記憶體單元相關聯之該若干個程式化狀態之該若干個電壓。可在位於控制電路542中之韌體(圖5中未顯示)中實施該演算法。另一選擇為，可在硬體及/或軟體中實施該演算法。該演算法可係(例如)一最小均方差(MMSE)演算法。然而，實施例並不限於此，且可包括可確定對應於該若干個程式化狀態之該若干個電壓之任一演算法。
可確定對應於該若干個程式化狀態之該若干個電壓之一MMSE演算法可包括一初始設定及若干個迭代。該初始設定可包括以下步驟：
設定x0 =0伏，xM =5伏；
設定ym ，m=1，...M
M係與該等記憶體單元相關聯之程式化狀態之數目，且ym 係對應於每一程式化狀態之Vt位準，例如平均Vt位準。舉例而言，若該等記憶體單元係可儲存8個程式化狀態之MLC，M係8，且8個ym 值係對應於8個程式化狀態之8個Vt位準，例如平均Vt位準。
MMSE演算法之一迭代可包括以下步驟：
當Δ>ε時，進行
更新xm =(ym +ym+1 )/2；
更新ym =E[Sm ]，Sm =(xm-1 ,xm )；
設定Δ=Σ|yt m -yt-1 m |
在該迭代中，ym 係所確定之Vt位準，例如所確定之平均Vt位準，且xm 係兩個Vt分佈之間的邊界Vt，例如決定區邊界。Sm 係所確定之Vt位準ym 之決定區，例如兩個毗鄰Vt之間的區，且E[Sm ]係決定區Sm 之Vt位準之平均數之期望值。另外，t係迭代係數，例如，對於該第一迭代t=1，對於該第二迭代t=2，等等。
因此，MMSE演算法之輸入係與陣列540中記憶體單元相關聯之所感測的Vt，且MMSE演算法之輸出係所確定的Vt位準，例如所確定之平均Vt位準ym 及邊界Vt xm 。在每一迭代期間，所感測之Vt基於與邊界Vt之一比較被劃分成決定區Sm ，且所確定之Vt位準及邊界Vt基於該劃分升級。
此外，Δ表示差異，例如兩個連續確定之Vt位準(例如所確定之平均Vt位準ym )之間的差，例如Δ係兩個連續迭代之結果之間之相似性的量測。若兩個連續所確定之Vt位準之間的差異不超過一特定數量ε，例如若該兩個連續所確定之Vt位準足夠相似，則不運行該演算法之其他迭代，且該演算法結束。然而，若兩個連續所確定之Vt位準之間的差異超過特定數量ε，例如若該兩個連續所確定之Vt位準不足夠相似，則運行該演算法之一額外迭代。亦即，運行該演算法之迭代直到兩個連續確定之Vt位準之間的差異不超過特定數量ε為止。當兩個連續確定之Vt位準之間的差異不超過該特定數量ε時，已追蹤了與該等記憶體單元相關聯之Vt中的改變，例如確定對應於與該等記憶體單元相關聯之程式化狀態的Vt。
若干種追蹤及/或補償一記憶體單元之Vt中之改變的先前方法可包括在該記憶體單元上之一感測(例如，讀取)操作期間使用一參考單元。然而，使用參考單元可增加一記憶體陣列的面積，減小該陣列中記憶體單元的數量，及/或增加與該記憶體裝置相關聯之電路的量。相反地，(例如)在不使用一參考單元的情形下追蹤及/或補償根據本發明之若干個實施例之記憶體單元中的Vt改變可減小一記憶體陣列的面積，增加該陣列中記憶體單元的數量，及/或減小與一記憶體裝置相關聯之電路的量。
圖5中所圖解說明的實施例可包括未圖解說明之額外電路以便不模糊本發明的實施例。舉例而言，記憶體裝置500可包括位址電路以鎖存透過I/O電路通過I/O連接器所提供的位址信號。位址信號可由一列解碼器及一行解碼器接收且解碼以存取記憶體陣列540。熟習此項技術者將瞭解，位址輸入連接器的數目可取決於記憶體裝置500及/或記憶體陣列540的密度及架構。
總結
本發明包括用於處理記憶體裝置中臨界電壓改變之方法、裝置及系統。若干個實施例包括一記憶體單元陣列及具有耦合至該陣列之感測電路之控制電路。該控制電路經組態以在不使用一參考單元之情形下確定與該等記憶體單元相關聯之臨界電壓(Vt)中之改變，且基於所確定之改變及在不使用一參考單元之情形下調整該感測電路。
雖然本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解可用經計算以達成相同結果之一配置來替代所顯示之具體實施例。本發明意欲涵蓋本發明之若干個實施例之修改或變型。應理解，已以一圖解說明方式而非一限定方式做出以上闡述。在審閱以上闡述之後，熟習此項技術者將明瞭上述實施例之組合及本文中未明確闡述之其他實施例。本發明之若干個實施例之範疇包括其中使用以上結構及方法之其他應用。因此，應參考隨附申請專利範圍連同授權此等申請專利範圍之等效物之全部範圍來確定本發明之若干個實施例之範疇。
在前述實施方式中，出於簡化本發明之目的而將一些特徵一起集合在一單個實施例中。本發明之此方法不應被視為反映本發明所揭示實施例必須使用比明確陳述於每一請求項中多的特徵之意圖。而是，如以下申請專利範圍反映，發明性標的物在於少於一單個所揭示實施例的所有特徵。因此，以下申請專利範圍藉此併入實施方式中，其中請求項獨立地作為一單獨實施例。
100．．．記憶體陣列
105-1．．．字線
105-N．．．字線
107-1．．．區域位元線
107-2．．．區域位元線
107-3．．．區域位元線
107-M．．．區域位元線
109-1．．．NAND串
109-2．．．NAND串
109-3．．．NAND串
109-M．．．NAND串
111-1．．．非揮發性記憶體單元
111-N．．．非揮發性記憶體單元
113．．．源極選擇閘極
115．．．汲極選擇線
117．．．源極選擇線
119．．．汲極選擇閘極
121-1．．．汲極觸點
123．．．共同源極
400．．．記憶體裝置
440．．．記憶體陣列
442．．．控制電路
444．．．感測電路
446．．．錯誤校正碼(ECC)解碼器
500．．．記憶體裝置
540．．．記憶體陣列
542．．．控制電路
544．．．感測電路
圖1係根據本發明之若干個實施例之一非揮發性記憶體陣列之一部分之一示意圖；
圖2A圖解說明與根據本發明之若干個實施例經程式化之記憶體單元相關聯之若干個臨界電壓(Vt)分佈；
圖2B圖解說明與根據本發明之若干個實施例經程式化之記憶體單元相關聯之若干個Vt分佈；
圖3係與和根據本發明之若干個實施例經程式化之記憶體單元相關聯之Vt分佈之若干個改變相關聯之追蹤增益及錯誤率之一表格；
圖4圖解說明根據本發明之若干個實施例之一記憶體裝置之一方塊圖；及
圖5圖解說明根據本發明之若干個實施例之一記憶體之一方塊圖。
400．．．記憶體裝置
440．．．記憶體陣列
442．．．控制電路
444．．．感測電路
446．．．錯誤校正碼(ECC)解碼器

Claims (33)

  1. 一種記憶體裝置，其包含：一記憶體單元陣列；及控制電路，其具有耦合至該陣列之感測電路，及一錯誤校正碼(ECC)解碼器，其中該控制電路經組態以：在不使用一參考單元的情形下，確定與該等記憶體單元相關聯之臨界電壓(Vt)的改變；及基於該等所確定的改變，且在不使用一參考單元的情形下，調整該感測電路；及其中：該感測電路經組態以使用一第一電壓來感測該等記憶體單元之一狀態；該ECC解碼器經組態以在該所感測之狀態上執行一錯誤校正操作；且該感測電路經組態以在該錯誤校正操作造成一失敗之情形下使用一第二電壓來感測該等記憶體單元之一狀態。
  2. 如請求項1之記憶體裝置，其中：該ECC解碼器經組態以在使用該第二電壓感測之該狀態上執行一錯誤校正操作；且該感測電路經組態以在使用該第二電壓感測之該狀態上之該錯誤校正操作造成一失敗的情形下，使用一第三電壓來感測該等記憶體單元之一狀態。
  3. 如請求項1之記憶體裝置，其中在該ECC解碼器不能校正 與使用該第一電壓感測之該狀態相關聯之錯誤的情形下，該錯誤校正操作造成一失敗。
  4. 如請求項1之記憶體裝置，其中：該控制電路經組態以確定最不可能造成該錯誤校正操作之一失敗的電壓；且該感測電路經組態以將該所確定之電壓用作該第一電壓。
  5. 如請求項4之記憶體裝置，其中該控制電路經組態以使用被程式化至特定狀態之一定數量的記憶體單元及在該等記憶體單元上先前執行之一定數量的程式化及感測操作來確定最不可能造成該錯誤校正操作之一失敗之該電壓。
  6. 如請求項1之記憶體裝置，其中該第二電壓比該第一電壓大20毫伏。
  7. 如請求項1之記憶體裝置，其中該控制電路經組態以在該記憶體裝置處於一測試模式中時，確定該等Vt之該等改變。
  8. 一種用於操作一記憶體裝置之方法，其包含：在不使用一參考單元的情形下，確定與若干個記憶體單元相關聯之臨界電壓(Vt)的改變，其中確定與該若干個記憶體單元相關聯之該等Vt的改變包括：感測與該若干個記憶體單元相關聯的Vt；及使用該等所感測之Vt來確定對應於與該若干個記憶體單元相關聯之若干個狀態的若干個電壓，其中每一 所確定之電壓對應於該若干個狀態中之一各別一者；將該等所感測之Vt及該所確定之若干個電壓輸出至一錯誤校正碼(ECC)解碼器；基於該等所確定之改變且在不使用一參考單元的情形下，調整用以感測該若干個記憶體單元之一狀態之一電壓；及使用該經調整之電壓來感測該若干個記憶體單元之一狀態。
  9. 如請求項8之方法，其中該方法包括：使用該等所感測之Vt來確定若干個平均Vt，其中每一平均Vt對應於該若干個狀態中之一各別一者；及使用該等平均Vt來確定對應於該若干個狀態之該若干個電壓。
  10. 如請求項8之方法，其中該方法包括：使用該等所感測之Vt來確定若干個Vt分佈，其中每一Vt分佈對應於該若干個狀態中之一各別一者；及使用該等Vt分佈來確定對應於該若干個狀態之該若干個電壓。
  11. 如請求項8之方法，其中該方法包括：使用該等所感測之Vt來確定若干個Vt分佈寬度，其中每一Vt分佈寬度對應於該若干個狀態中之一各別一者；及使用該等Vt分佈寬度來確定對應於該若干個狀態之該若干個電壓。
  12. 一種用於操作一記憶體裝置之方法，其包含： 使用一第一電壓來感測若干個記憶體單元之一狀態；在該所感測之狀態上執行一錯誤校正操作；在該錯誤校正操作造成一失敗之情形下，使用一第二電壓來感測該若干個記憶體單元之一狀態；在不使用一參考單元的情形下，確定與該若干個記憶體單元相關聯之臨界電壓的改變；及基於該等所確定之改變且在不使用一參考單元的情形下調整感測電路。
  13. 如請求項12之方法，其中該方法包括：在使用該第二電壓感測之該狀態上，執行一錯誤校正操作；及在使用該第二電壓感測之該狀態上之該錯誤校正操作造成一失敗的情形下，使用一第三電壓來感測該若干個記憶體單元之一狀態。
  14. 如請求項12之方法，其中該第二電壓不同於該第一電壓。
  15. 如請求項12之方法，其中該第一電壓係一預設定電壓。
  16. 如請求項12之方法，其中該第一電壓係確定為最不可能造成該錯誤校正操作之一失敗之一電壓。
  17. 如請求項16之方法，其中該方法包括藉由使用被程式化至特定狀態之一定數量的記憶體單元來確定最不可能造成該錯誤校正操作之該失敗的該電壓。
  18. 如請求項16之方法，其中該方法包括藉由使用在該若干個記憶體單元上先前執行之一定數量的程式化及感測操 作來確定最不可能造成該錯誤校正操作之該失敗的該電壓。
  19. 一種記憶體裝置，其包含：一記憶體單元陣列；及控制電路，其具有耦合至該陣列之感測電路，其中：該感測電路經組態以感測與該等記憶體單元相關聯的臨界電壓(Vt)；且該控制電路經組態以：使用該等所感測的Vt來確定對應於與該等記憶體單元相關聯之若干個狀態的若干個電壓，其中每一所確定之電壓對應於該若干個狀態中之一各別一者；及將該等所感測之Vt及該所確定之若干個電壓輸出至一錯誤校正碼解碼器。
  20. 如請求項19之記憶體裝置，其中該感測電路經組態以使用該等所確定之電壓來感測該等記憶體單元之一狀態。
  21. 如請求項19之記憶體裝置，其中該控制電路經組態以：使用該等所感測之Vt來確定若干個平均Vt、若干個Vt分佈及若干個Vt分佈寬度，其中每一平均Vt、每一Vt分佈及每一Vt分佈寬度對應於該若干個狀態中之一各別一者；及使用該等平均Vt、該等Vt分佈及該等Vt分佈寬度來確定對應於該若干個狀態之該若干個電壓。
  22. 如請求項19之記憶體裝置，其中該等記憶體單元係多位 階記憶體單元。
  23. 如請求項19之記憶體裝置，其中該陣列僅包括資料單元。
  24. 一種操作一記憶體裝置之方法，其包含：使用對應於該第一狀態之一第一電壓及對應於一第二狀態之一第二電壓來感測若干個記憶體單元之一狀態；在該所感測之狀態上執行一錯誤校正操作；及僅在該錯誤校正操作造成一失敗之情形下，使用對應於該第一狀態之一第三電壓及對應於該第二狀態之一第四電壓來感測該若干個記憶體單元之一狀態，其中該錯誤校正操作在與使用該第一電壓及該第二電壓所感測之該狀態相關聯之若干個錯誤超過一錯誤校正碼(ECC)解碼器之一校正能力的情形下造成一失敗。
  25. 如請求項24之方法，其中該方法包括：在使用該第三電壓及該第四電壓感測之該狀態上執行一錯誤校正操作；及僅在使用該第三電壓及該第四電壓感測之該狀態上之該錯誤校正操作造成一失敗的情形下，使用對應於該第一狀態之一第五電壓及對應於該第二狀態之一第六電壓來感測該若干個記憶體單元之一狀態。
  26. 如請求項24之方法，其中藉由以下公式給出與使用該第一電壓及該第二電壓所感測之該狀態相關聯的一錯誤率：Q((d/2)/σ) 其中Q係一標準高斯分佈之一尾機率，d係與一第二狀態相關聯之一平均Vt和與一第一狀態相關聯之一平均Vt之間的電壓差，且σ係與和該第一狀態及該第二狀態相關聯之一Vt分佈相關聯的寬度。
  27. 如請求項24之方法，其中該方法包括：使用被程式化至該第一狀態之一定數量的記憶體單元來確定該第一電壓；及使用被程式化至該第二狀態之一定數量的記憶體單元來確定該第二電壓。
  28. 如請求項24之方法，其中該方法包括使用在該若干個記憶體單元上先前執行之一定數量的程式化及感測操作來確定該第一電壓及該第二電壓。
  29. 一種記憶體裝置，其包含：一記憶體單元陣列；及控制電路，其具有耦合至該陣列之感測電路，其中：該感測電路經組態以感測與該等記憶體單元相關聯的臨界電壓(Vt)；該控制電路經組態以：使用該等所感測的Vt來確定對應於與該等記憶體單元相關聯之若干個狀態的若干個電壓，其中每一所確定之電壓對應於該若干個狀態中之一各別一者；且將該等所感測之Vt及該所確定之若干個電壓輸出至一錯誤校正碼解碼器；及 該感測電路經組態以使用該等所確定之電壓來感測該等記憶體單元之一狀態。
  30. 如請求項29之記憶體裝置，其中該等所感測之Vt包括若干個平均Vt。
  31. 如請求項30之記憶體裝置，其中該控制電路經組態以使用該等平均Vt來確定對應於該若干個狀態之該若干個電壓。
  32. 如請求項29之記憶體裝置，其中該等所感測之Vt包括若干個Vt分佈。
  33. 如請求項32之記憶體裝置，其中該控制電路經組態以使用該等Vt分佈來確定對應於該若干個狀態之該若干個電壓。
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