KR20120062818A - 메모리 디바이스들에서 임계 전압 변화를 처리하는 방법들, 디바이스들, 및 시스템들 - Google Patents

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Abstract

본원은 메모리 디바이스들에서 임계 전압 변화들을 처리하는 방법들, 디바이스들, 및 시스템들을 포함한다. 다수의 실시예들은 메모리 셀들의 어레이 및 그 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함한다. 제어 회로는 레퍼런스 셀을 사용하지 않고 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화들을 결정하고, 결정된 변화들에 기초하고 레퍼런스 셀들을 사용하지 않고 감지 회로를 조정하도록 구성된다.

Description

메모리 디바이스들에서 임계 전압 변화를 처리하는 방법들, 디바이스들, 및 시스템들{METHODS, DEVICES, AND SYSTEMS FOR DEALING WITH THRESHOLD VOLTAGE CHANGE IN MEMORY DEVICES}
본원은 일반적은 반도체 메모리 디바이스들, 방법들, 및 시스템들에 관한 것으로, 더욱 구체적으로는, 메모리 디바이스들에서 임계 전압 변화를 처리하는 방법들, 디바이스들, 및 시스템들에 관한 것이다.
메모리 디바이스들은 통상적으로, 컴퓨터들 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들 및/또는 외부 착탈식 디바이스들로서 제공된다. 특히, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 위상 변화 랜덤 액세스 메모리(PCRAM), 및 플래시 메모리를 포함하는 다수의 상이한 타입의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자 애플리케이션들에 대해 휘발성 및 비휘발성 메모리로서 활용될 수 있다. 통상적으로, 플래시 메모리 디바이스들은 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소모를 허용하는 1-트랜지스터 메모리 셀을 사용한다.
플래시 메모리의 사용은, 다른 전자 디바이스들 중에서, 고체 상태 드라이브(SSD)들, 개인 컴퓨터들, 휴대 정보 단말기(PDA)들, 디지털 카메라들, 셀룰러 전화기들, 휴대용 음악 플레이어들, 예를 들어, MP3 플레이어들, 및 영화 플레이어들에 대한 메모리를 포함한다. 통상적으로, 프로그램 코드와 같은 데이터, 사용자 데이터, 및/또는 기본 입/출력 시스템(BIOS)과 같은 시스템 데이터는 플래시 메모리 디바이스들에 저장된다.
2개의 흔한 타입의 플래시 메모리 어레이 아키텍처들은, 소위 각각의 기본 메모리 셀 구성이 배열되는 논리 형태에 대한 "NAND" 및 "NOR" 아키텍처들이다. NAND 어레이 아키텍처는 그것의 메모리 셀들의 어레이를 매트릭스로 배열하여서, 어레이의 "로우(row)"에서의 각 메모리 셀의 컨트롤 게이트들은, 당업계에서 "워드 라인"으로서 일반적으로 칭하는 액세스 라인에 커플링된다(일부 경우들에서는 형성한다). 그러나, 각 메모리 셀은 그것의 드레인에 의해 (당업계에서 디지트 라인, 예를 들어, 비트 라인으로서 일반적으로 칭하는) 데이터 라인에 직접적으로 커플링되지 않는다. 대신에, 어레이의 메모리 셀들은 공통 소스와 데이터 라인 사이, 소스-드레인으로 직렬로 함께 커플링되고, 여기서, 특정한 데이터 라인에 공통적으로 커플링된 메모리 셀들을 "컬럼(column)"으로서 칭한다.
NAND 어레이 아키텍처에서의 메모리 셀들은 원하는 상태로 프로그램될 수 있다. 예를 들어, 전하는 다수의 프로그램된 상태들 중 하나에 셀을 두기 위해 메모리 셀의 전하 축적 노드에 놓일 수 있거나 메모리 셀의 전하 축적 노드로부터 제거될 수 있다. 예를 들어, 단일 레벨 셀(SLC)은 2개의 상태들, 예를 들어, 1 또는 0을 나타낼 수 있다. 플래시 메모리 셀들은 또한, 2개 보다 많은 상태들, 예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110, 및 1110을 저장할 수 있다. 이러한 셀들을 멀티레벨 셀(MLC)들로서 칭한다. MLC들은 각 셀이 1 보다 많은 디지트, 예를 들어, 1 보다 많은 비트를 나타낼 수 있기 때문에 메모리 셀들의 수를 증가시키지 않고 더 높은 밀도의 메모리들의 제조를 허용할 수 있다. 예를 들어, 4개의 디지트들을 나타낼 수 있는 셀은 16개의 프로그램된 상태들을 가질 수 있다.
플래시 메모리 셀들이 시간에 걸쳐 프로그래밍, 감지, 및 소거 사이클들을 겪기 때문에, 메모리 셀들의 전하 축적 노드상에 저장된 전하, 예를 들어, 임계 전압(Vt)이 변화할 수 있고, 이것은 메모리 셀의 잘못된 감지를 발생시킬 수 있다. 즉, 셀에 대해 수행된 감지 동작 동안 메모리 셀의 결정된 상태는 셀이 프로그램된 상태 이외의 상태일 수도 있다. 메모리 셀의 Vt에서의 변화들을 트랙킹하고/하거나 보상하는 일 접근방식은, 메모리 셀에 대한 감지 동작, 예를 들어, 판독 동안 레퍼런스 셀을 사용하는 것을 포함할 수 있다. 그러나, 레퍼런스 셀의 사용은 메모리 어레이의 영역을 증가시킬 수 있고, 어레이에서 메모리 셀들의 분량을 감소시킬 수 있고/있거나, 메모리 디바이스와 관련된 회로의 양을 증가시킬 수 있다.
도 1은 본원의 다수의 실시예들에 따른 비휘발성 메모리 어레이의 부분의 개략도이다.
도 2a는 본원의 다수의 실시예들에 따라 프로그램된 메모리 셀들과 관련된 다수의 임계 전압(Vt) 분포들을 예시한다.
도 2b는 본원의 다수의 실시예들에 따라 프로그램된 메모리 셀들과 관련된 다수의 Vt 분포들을 예시한다.
도 3은 본원의 다수의 실시예들에 따라 프로그램된 메모리 셀들과 관련된 Vt 분포들의 다수의 변화들과 관련된 트랙킹 이득들 및 에러 레이트들의 표이다.
도 4는 본원의 다수의 실시예들에 따른 메모리 디바이스의 블록도를 예시한다.
도 5는 본원의 다수의 실시예들에 따른 메모리 디바이스의 블록도를 예시한다.
본원은 메모리 디바이스들에서 임계 전압 변화를 처리하는 방법들, 디바이스들, 및 시스템들을 포함한다. 다수의 실시예들은 메모리 셀들의 어레이 및 그 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함한다. 제어 회로는 레퍼런스 셀을 사용하지 않고 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화들을 결정하고, 레퍼런스 셀을 사용하지 않고 결정된 변화들에 기초하여 감지 회로를 조정하도록 구성된다.
본원의 실시예들은 레퍼런스 셀을 사용하지 않고 다수의 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화들을 결정하고, 레퍼런스 셀을 사용하지 않고 결정된 Vt 변화들에 기초하여 다수의 메모리 셀들의 상태를 감지하기 위해 사용된 전압(들)을 조정하고/하거나 조정된 전압들을 사용하여 다수의 메모리 셀들의 상태를 감지하기 위해 사용될 수 있다. 예를 들어, 본원의 실시예들은 레퍼런스 셀을 사용하지 않고 메모리 디바이스들에서의 임계 전압 변화, 예를 들어, 시프트를 트랙킹하고/하거나 보상하기 위해 사용될 수 있다. 임계 전압 변화들에 대한 트랙킹 및/또는 보상은 다른 이점들 중에서, 증가된 신뢰도, 예를 들어 감소된 에러 레이트, 및/또는 증가된 메모리 디바이스 수명과 같은 이점들을 제공할 수 있다.
본원의 아래의 상세한 설명에서, 본원의 일부를 형성하고, 본원의 다수의 실시예들이 어떻게 실시될 수도 있는지의 예시로서 도시되는 첨부한 도면들에 대해 참조가 이루어진다. 이들 실시예들은 당업자가 본원의 실시예들을 실시할 수 있게 하기 위해 충분히 상세히 설명되고, 다른 실시예들이 활용될 수도 있고, 프로세스, 전기적 및/또는 구조적 변화들이 본원의 범위를 벗어나지 않고 이루어질 수도 있다는 것이 이해된다.
여기에서 사용되는 바와 같이, "다수의" 무엇은 하나 이상의 것들을 칭할 수 있다. 예를 들어, 다수의 메모리 디바이스들은 하나 이상의 메모리 디바이스들을 칭할 수 있다. 추가로, 특히 도면들에서 참조 부호들과 관련하여 여기에 사용되는 바와 같은 지시자들 "N" 및 "M"은, 그렇게 지정된 다수의 특정한 특징이 본원의 다수의 실시예들과 포함될 수 있다는 것을 나타낸다.
여기에서의 도면들은, 제 1 디지트 또는 디지트들이 도면 번호에 대응하고 나머지 디지트들이 도면에서의 엘리먼트 또는 컴포넌트를 식별하는 넘버링 규정에 따른다. 상이한 도면들 사이의 유사한 엘리먼트들 또는 컴포넌트들은 유사한 디지트들의 사용에 의해 식별될 수도 있다. 예를 들어, 110은 도 1에서 엘리먼트 "10"을 참조할 수도 있고, 유사한 엘리먼트가 도 2에서 210으로서 참조될 수도 있다. 이해되는 바와 같이, 여기에서의 다양한 실시예들에 나타낸 엘리먼트들은 본원의 추가의 실시예들을 제공하기 위해 추가되고, 교환되고/되거나 제거될 수 있다. 또한, 이해되는 바와 같이, 도면들에 제공된 엘리먼트들의 비율 및 상대적 스케일은 본원의 실시예들을 예시하도록 의도되고, 제한하는 관점으로 취해져서는 안된다.
도 1은 본원의 다수의 실시예들에 따른 비휘발성 메모리 어레이(100)의 부분의 개략도이다. 도 1의 실시예는 NAND 아키텍처 비휘발성 메모리를 예시한다. 그러나, 여기에 설명된 실시예들은 이러한 예에 제한되지 않는다. 도 1에 도시되어 있는 바와 같이, 메모리 어레이(100)는 액세스 라인들, 예를 들어, 워드 라인들(105-1, ..., 105-N) 및 교차 데이터 라인들, 예를 들어, 로컬 비트 라인들(107-1, 107-2, 107-3, ..., 107-M)을 포함한다. 디지털 환경에서 어드레싱의 용이함을 위해, 워드 라인들(105-1, ..., 105-N)의 수 및 로컬 비트 라인들(107-1, 107-2, 107-3, ..., 107-M)의 수는 몇몇 2의 멱수, 예를 들어, 256 워드 라인들 × 4096 비트 라인들일 수 있다.
메모리 어레이(100)는 NAND 스트링들(109-1, 109-2, 109-3, ..., 109-M)을 포함한다. 각 NAND 스트링은, 각각의 워드 라인(105-1, ..., 105-N)에 각각 통신에 관하여 커플링된 비휘발성 메모리 셀들(111-1, ..., 111-N)을 포함한다. 각 NAND 스트링(109-1, 109-2, 109-3, ..., 109-M)의 비휘발성 메모리 셀들(111-1, ..., 111-N)은, 소스 선택 게이트(SGS), 예를 들어, 전계 효과 트랜지스터(113)와 드레인 선택 게이트(SGD), 예를 들어, FET(119) 사이에서 소스-드레인이 직렬로 접속된다. 각 소스 선택 게이트(113)는 소스 선택 라인(117)상의 신호에 응답하여 각각의 NAND 스트링을 공통 소스(123)에 선택적으로 커플링하도록 구성되고,반면 각 드레인 선택 게이트(119)는 드레인 선택 라인(115)상의 신호에 응답하여 각각의 NAND 스트링을 각각의 비트 라인에 선택적으로 커플링하도록 구성된다.
도 1에 예시된 실시예에 도시되어 있는 바와 같이, 소스 선택 게이트(113)의 소스는 공통 소스 라인(123)에 접속된다. 소스 선택 게이트(113)의 드레인은 대응하는 NAND 스트링(109-1)의 메모리 셀(111-1)의 소스에 접속된다. 드레인 선택 게이트(119)의 드레인은 드레인 접촉부(121-1)에서 대응하는 NAND 스트링(109-1)의 비트 라인(107-1)에 접속된다. 드레인 선택 게이트(119)의 소스는 대응하는 NAND 스트링(109-1)의 최종 메모리 셀(111-N), 예를 들어, 플로팅 게이트 트랜지스터의 드레인에 접속된다.
당업자가 이해하는 바와 같이, 선택된 워드 라인, 예를 들어, (105-1, ..., 105-N)에 커플링된 셀들의 서브세트들이 그룹으로서 함께 프로그램 및/또는 감지될 수 있고, 예를 들어, 판독될 수 있다. 프로그래밍 동작, 예를 들어, 기록 동작은 여기에서 더 설명되는 바와 같이, 선택된 액세스 라인에 커플링된 선택된 셀들의 임계 전압(Vt)을 원하는 프로그램 상태에 대응하는 원하는 프로그램 전압 레벨로 증가시키기 위해 다수의 프로그램 펄스들, 예를 들어, 16V - 20V를 선택된 워드 라인에 인가하는 것을 포함할 수 있다.
판독 또는 프로그램 검증 동작과 같은 감지 동작은, 선택된 셀의 상태를 결정하기 위해 선택된 셀에 커플링된 비트 라인의 전압 및/또는 전류 변화를 감지하는 것을 포함할 수 있다. 예를 들어, 선택되지 않은 셀들의 임계 전압, 예를 들어, 통과 전압("Vpass")에 관계없이 선택되지 않은 셀들을 도전 상태에 배치하는데 충분한 다수의 전압들에서 스트링의 선택되지 않은 셀들에 커플링된 워드 라인들을 바이어싱하는 반면, 선택된 셀의 상태를 감지하는 것은 다수의 감지 전압들, 예를 들어, 판독 전압들("Vread")을 선택된 워드 라인에 인가하는 것을 포함할 수 있다. 판독 및/또는 검증된 선택된 셀에 대응하는 비트 라인은, 선택된 셀이 선택된 워드 라인에 인가된 특정한 감지 신호에 응답하여 도전하는지 여부를 결정하도록 감지될 수 있다. 예를 들어, 선택된 셀의 상태는, 비트 라인 전류가 특정한 상태와 관련된 특정한 레퍼런스 전류에 도달하는 워드 라인 전압에 의해 결정될 수 있다.
선택된 셀의 감지 동작 동안 사용된 감지 전압들, 예를 들어, Vread는 선택된 셀의 잠재적인 Vt에 기초할 수 있다. 예를 들어, 선택된 셀의 프로그램 상태들 중 하나와 관련된 Vt와 관련된 전압이 Vread로서 사용될 수 있다. 선택된 셀의 프로그램 상태들 중 하나와 관련된 Vt와 관련된 전압은, 예를 들어, 여기에서 더 설명되는 바와 같이, 평균 Vt, Vt 분포, 및/또는 Vt 분포 폭을 포함할 수 있다.
당업자가 이해하는 바와 같이, NAND 스트링에서 선택된 메모리 셀에 대해 수행된 감지 동작에서, 스트링의 선택되지 않은 메모리 셀들은 도전 상태에 있도록 바이어싱된다. 이러한 감지 동작에서, 선택된 셀의 상태는 스트링에 대응하는 비트 라인에 대해 감지된 전류 및/또는 전압에 기초하여 결정될 수 있다. 예를 들어, 선택된 셀의 상태는 비트 라인 전류가 특정량 만큼 변화하는지 또는 소정의 기간에서 특정한 레벨에 도달하는지에 기초하여 결정될 수 있다.
선택된 셀이 도전 상태에 있을 때, 스트링의 일단에서의 소스 라인 접촉부와 스트링의 타단에서의 비트 라인 접촉부 사이에 전류가 흐른다. 이와 같이, 선택된 셀의 감지와 관련된 전류는 스트링에서의 다른 셀들, 셀 스택들 사이의 확산 영역들, 및 선택 트랜지스터들 각각을 통해 반송된다.
도 2a는 본원의 다수의 실시예들에 따라 프로그램된 메모리 셀들, 예를 들어, 도 1에 도시된 메모리 셀들(111-1, ..., 111-N)과 관련된 다수의 임계 전압(Vt) 분포들을 예시한다. 도 2a에 도시된 실시예에서, Vt 분포들(225-0, 225-1, 225-2, 및 225-3)은 4개의 프로그램 상태들(L0, L1, L2, 및 L3) 각각 중 하나로 프로그램된 메모리 셀들을 나타낸다. 그러나, 본원의 실시예들은 특정한 수의 상태들로 프로그램된 메모리 셀들로 제한되지 않고, 예를 들어, 메모리 셀들은 4개 보다 많거나 적은 프로그램 상태들로 프로그램될 수도 있다. 당업자가 이해하는 바와 같이, 프로그램 상태들(L0, L1, L2, 및 L3)은 다수의 저장된 데이터 디지트들을 나타낼 수 있다. 예를 들어, 상태 L0은 데이터 셀에 의해 저장된 이진 데이터 "11"을 나타낼 수 있고, 상태 L1은 셀에 의해 저장된 이진 데이터 "01"을 나타낼 수 있고, 상태 L2는 셀에 의해 저장된 이진 데이터 "00"을 나타낼 수 있으며, 상태 L3은 셀에 의해 저장된 이진 데이터 "10"을 나타낼 수 있다.
본원의 다수의 실시예들에서, 다수의 프로그래밍 전압 펄스들이 셀의 Vt 레벨을 원하는 레벨로 증가시킴으로써 셀을 프로그램하기 위해 메모리 셀의 제어 게이트에 인가될 수 있다. 예를 들어, 도 2a에 도시된 실시예에서, 프로그래밍 동작 동안, 프로그램 상태 L1로 프로그램될 메모리 셀들의 Vt 레벨은, Vt 레벨이 Vt 분포(225-1)와 관련된 Vt 레벨에 도달할 때까지 증가된다. 프로그램 상태(L2)로 프로그램될 메모리 셀들의 Vt 레벨은, Vt 레벨이 Vt 분포(225-2)와 관련된 Vt 레벨에 도달할 때까지 증가된다. 프로그램 상태(L3)로 프로그램될 메모리 셀들의 Vt 레벨은, Vt 레벨이 Vt 분포(225-3)와 관련된 Vt 레벨에 도달할 때까지 증가된다.
Vt 분포는 다수의 Vt 레벨들을 포함할 수 있다. 예를 들어, Vt 분포는 다른 Vt 레벨들 중에서 평균 Vt 레벨을 포함할 수 있다. 평균 Vt 레벨은 소정의 Vt 분포에 대한 예상 Vt 레벨에 대응할 수 있다. 다수의 실시예들에서, 평균 Vt 레벨은 그것의 관련된 Vt 분포의 피크에 대응할 수 있고, 예를 들어, 특정한 Vt 분포의 평균 Vt 레벨은 특정한 Vt 분포에 대응하는 프로그램 상태로 프로그램된 메모리 셀들의 가장 공통의 Vt 레벨을 나타낼 수 있다. 그러나, 본원의 실시예들은 이에 제한되지 않는다. 예를 들어, 평균 Vt 레벨은, 그것의 관련된 Vt 분포가 비대칭이면 그것의 관련된 Vt 분포의 피크에 대응하지 않을 수도 있다.
도 2a에 도시된 실시예에서, 각 Vt 분포는 평균 Vt 레벨을 포함하고, 예를 들어, Vt 분포(225-0)는 Vmean0을 포함하고, Vt 분포(225-1)는 Vmean1을 포함하고, Vt 분포(225-2)는 Vmean2를 포함하며, Vt 분포(225-3)는 Vmean3을 포함한다. 추가로, 인접한 Vt 분포들과 관련된 평균 Vt 레벨들 사이의 전압에서의 차이는 도 2a에서 "d"로서 도시되어 있다. 즉, d는 Vmean1과 Vmean0 사이의 전압에서의 차이, Vmean2와 Vmean1 사이의 전압에서의 차이, 및 Vmean3과 Vmean2 사이의 전압에서의 차이를 예시한다.
Vt 분포는 또한, 그와 관련된 Vt 분포 폭을 가질 수 있다. Vt 분포 폭은 특정한 Vt 분포와 관련된 Vt 레벨들의 범위에 대응할 수 있다. 도 2a에 도시된 실시예에서, Vt 분포 폭(
Figure pct00001
)은 Vt 분포들(225-0, 225-1, 225-2, 및 225-3)과 관련된다. Vt 분포 폭(
Figure pct00002
)은 특정한 Vt 분포에 대한 평균 Vt 레벨의 1 표준 편차내의 Vt 레벨들의 범위에 대응할 수 있다. 예를 들어, Vt 분포 폭(
Figure pct00003
)은 Vt 분포(225-0)에 대한 Vmean0의 1 표준 편차내의 Vt 레벨들의 범위, Vt 분포(225-1)에 대한 Vmean1의 1 표준 편차내의 Vt 레벨들의 범위, Vt 분포(225-2)에 대한 Vmean2의 1 표준 편차내의 Vt 레벨들의 범위, 및 Vt 분포(225-3)에 대한 Vmean3의 1 표준 편차내의 Vt 레벨들의 범위에 대응할 수 있다. 그러나, 본원의 실시예들은 이에 제한되지 않고, 다른 Vt 분포 폭들을 포함할 수 있다. 예를 들어, Vt 분포 폭은 특정한 Vt 분포와 관련된 모든 Vt 레벨들의 범위에 대응할 수 있다.
본원의 다수의 실시예들에서, 도 2a에 도시된 Vt 분포와 관련된 프로그램 상태로 프로그램된 메모리 셀의 감지 동작 동안 사용된 감지 전압들은 도 2a에 도시된 Vt 분포들에 기초할 수 있다. 예를 들어, 감지 전압들은 평균 Vt 레벨들, 예를 들어, Vmean0, Vmean1, Vmean2, 및/또는 Vmean3와 같은 Vt 분포들과 관련된 Vt 레벨들, 및/또는
Figure pct00004
와 같은 Vt 분포 폭들과 관련된 Vt 레벨들일 수 있다.
도 2a에 도시된 Vt 분포와 관련된 프로그램 상태로 프로그램된 메모리 셀의 감지 동작은 감지된 상태와 관련된 에러 레이트, 예를 들어, 에러 비율을 가질 수 있다. 즉, 메모리 셀의 감지된 상태는 셀이 프로그램된 상태 이외의 상태일 수도 있다. 에러 레이트, 예를 들어, 메모리 셀의 상태가 감지되는 총 횟수에 대한 메모리 셀의 감지된 상태가 셀이 프로그램된 상태 이외의 상태인 횟수의 비율은,
Figure pct00005
에 의해 제공될 수 있고, 여기서, Q는 표준 가우시안 분포의 테일 확률(tail probability)이다.
도 2b는 본원의 다수의 실시예들에 따라 프로그램된 메모리 셀들, 예를 들어, 도 1에 도시되어 있는 메모리 셀들(111-1, ..., 111-N)과 관련된 다수의 Vt 분포들을 예시한다. 도 2b에 도시된 실시예에서, Vt 분포들(227-0, 227-1, 227-2, 및 227-3)은 도 2a와 관련하여 상술한 바와 유사한 방식으로, 4개의 프로그램 상태들(L0, L1, L2, 및 L3) 각각 중 하나로 프로그램된 메모리 셀들을 나타내고, 여기서, 메모리 셀들은 또한 추가의 프로그래밍, 감지, 및/또는 소거 사이클들을 경험하였다. 추가의 프로그래밍, 감지, 및/또는 소거 사이클들은 메모리 셀들의 플로팅 게이트상의 저장된 전하로 하여금 변화하게 할 수 있고, 이것은 도 2b에 도시된 바와 같이 Vt 분포들의 변화, 예를 들어, 시프트를 발생시킬 수 있다. 즉, 추가의 프로그래밍, 감지, 및/또는 소거 사이클들은, Vt 분포(225-0)로 하여금 Vt 분포(227-0)로, Vt 분포(225-1)로 하여금 Vt 분포(227-1)로, Vt 분포(225-2)로 하여금 Vt 분포(227-2)로, 및 Vt 분포(225-3)로 하여금 Vt 분포(227-3)로 변화하게 할 수 있다.
도 2b에 도시되어 있는 바와 같이, Vt 분포들의 변화는, Vt 분포들과 관련된 Vt 레벨들로 하여금 변화하게 할 수 있다. 예를 들어, Vt 분포들의 변화는 Vt 분포들과 관련된 평균 Vt 레벨들로 하여금 변화하게 할 수 있다. 평균 Vt 레벨들에서의 변화가 도 2b에서
Figure pct00006
로서 도시된다. 즉,
Figure pct00007
는 Vt 분포(225-0)로부터 Vt 분포(227-0)로, Vt 분포(225-1)로부터 Vt 분포(227-1)로, Vt 분포(225-2)로부터 Vt 분포(227-2)로, 및 Vt 분포(225-3)로부터 Vt 분포(227-3)로의 변화 각각으로부터 발생하는 Vmean0, Vmean1, Vmean2, 및 Vmean3에서의 변화를 예시한다.
Vt 분포들의 변화는 또한, 도 2b에 도시되어 있는 바와 같이, Vt 분포들과 관련된 Vt 분포 폭들로 하여금 변화하게 할 수 있다. 예를 들어, Vt 분포들의 변화는 Vt 분포 폭(
Figure pct00008
)으로 하여금 변화하게 할 수 있고, 예를 들어, 더 넓어지게 할 수 있다.
Vt 분포들의 변화의 크기, 예를 들어, Vt 분포들과 관련된 Vt 분포 폭들 및/또는 Vt 레벨들의 변화들의 크기는, Vt 분포들과 관련된 메모리 셀들에 대해 수행된 프로그래밍, 감지, 및/또는 소거 사이클들의 수에 의존할 수 있다. Vt 분포들의 변화의 크기는 또한, 메모리 셀들이 사이클들 동안 노출되는 온도(들)에 의존할 수 있다. 예를 들어, Vt 분포들의 변화의 크기는, 메모리 셀들에 대해 수행된 사이클들수가 증가할 때 및/또는 메모리 셀들이 사이클들 동안 노출되는 온도(들)가 증가할 때 증가할 수도 있다.
도 2b에 도시된 바와 같은 Vt 분포들의 변화와 같은 Vt 분포의 변화, 예를 들어, 시프트는, Vt 분포 변화가 트랙킹 및/또는 보상되지 않는 경우에 Vt 분포와 관련된 메모리 셀의 잘못된 감지를 발생시킬 수 있다. 즉, Vt 분포의 변화가 트랙킹 및/또는 보상되지 않으면, Vt 분포와 관련된 메모리 셀의 감지된 상태는 셀이 프로그램된 상태 이외의 상태일 수도 있다. 예를 들어, 프로그램 상태(L1)로 프로그램된 메모리 셀의 감지된 상태는 프로그램 상태(L2)일 수도 있다.
변화를 경험한 Vt 분포와 관련된 메모리 셀의 감지 동작의 에러 레이트는,
Figure pct00009
에 의해 제공될 수도 있고, 여기서, Q는 표준 가우시안 분포의 테일 확률이고, d,
Figure pct00010
, 및
Figure pct00011
는 도 2b와 관련된 d,
Figure pct00012
, 및
Figure pct00013
이다. 에러 레이트는 메모리 셀의 상태가 감지된 총 횟수에 대한 메모리 셀의 감지된 상태가 Vt 분포 변화로 인해 셀이 프로그램된 상태 이외의 상태인 횟수의 비율을 나타낼 수 있다. 추가로, 변화를 경험한 Vt 분포와 관련된 트랙킹 이득은,
Figure pct00014
에 의해 제공될 수 있고, 여기서, d는 도 2a와 관련된 d이고,
Figure pct00015
는 도 2b와 관련된
Figure pct00016
이다. 트랙킹 이득은 감지된 상태가 Vt 분포 변화로 인해 셀이 프로그램된 상태가 아닐 수도 있는 메모리 셀들의 수를 결정하기 위해 사용될 수 있다. 따라서, Vt 분포 변화와 관련된 평균 Vt 레벨(
Figure pct00017
) 및/또는 Vt 분포 변화와 관련된 더 큰 Vt 분포 폭(
Figure pct00018
)에서의 더 큰 변화가, 변화된 Vt 분포와 관련된 메모리 셀들의 감지 동작의 더 큰 에러 레이트 및/또는 감지된 상태가 셀이 프로그램된 상태가 아닐 수도 있는 변화된 Vt 분포와 관련된 더 큰 수의 메모리 셀들을 발생시킬 수 있다.
도 3은 본원의 다수의 실시예들에 따라 프로그램된 메모리 셀들과 관련된 Vt 분포들의 다수의 변화들, 예를 들어, 시프트들과 관련된 트랙킹 이득들 및 에러 레이트들, 예를 들어, 에러 비율들의 표(300)이다. 메모리 셀들은 도 2a와 관련하여 상술한 바와 유사한 방식으로 4개의 프로그램 상태들(L0, L1, L2, 및 L3) 중 하나로 프로그램되고, Vt 분포들, 예를 들어, Vt 분포들과 관련된 Vt 레벨들은 20밀리볼트(mV) 증분으로 증가되고, 인접한 평균 Vt 레벨들 사이의 전압에서의 차이, 예를 들어, d는 1600mV에서 홀딩된다. 각 Vt 분포와 관련된 트랙킹 이득 및 에러 레이트는 도 2b와 관련하여 상술한 공식들을 사용하여 결정된다.
각 Vt 분포와 관련된 에러 레이트는, Vt 분포 변화들이 트랙킹 및/또는 보상되지 않을 때 발생하는 에러 레이트를 나타낼 수 있다. Vt 분포 변화들을 트랙킹 및/또는 보상하는데 있어서의 실패는 메모리 셀들의 잘못된 감지를 발생시킬 수 있다. 각 Vt 분포와 관련된 트랙킹 이득은 Vt 분포 변화들을 트랙킹 및/또는 보상함으로써 얻어질 수 있는 잠재적 이점을 나타낼 수 있다. 예를 들어, 트랙킹 이득은 메모리 셀들의 잘못된 감지가 본원의 다수의 실시예들에 따라 Vt 분포 변화들을 트랙킹 및/또는 보상함으로써 감소될 수 있는 정도를 나타낼 수 있다.
표(300)에 나타낸 바와 같이, 트랙킹 이득들 및 에러 레이트들은, Vt 분포 변화가 증가할 때 증가한다. 예를 들어, 60mV의 Vt 분포 변화와 관련된 트랙킹 이득 및 에러 레이트는 각각 0.677dB 및 3.0E-17이고, 80mV의 Vt 분포 변화와 관련된 트랙킹 이득 및 에러 레이트는 각각 0.915dB 및 2.0E-15이다. 그러나, 에러 정정 코드(ECC) 디코더는 1.0E-15 이하의 에러 레이트만을 정정할 수 있고, 예를 들어, 에러 레이트가 1.0E-15를 초과하면 에러 정정 동작은 실패할 수도 있다. 따라서, ECC 디코더는 80mV 이상의 Vt 분포 변화를 트랙킹 및/또는 보상하지 못할 수도 있다.
도 4는 본원의 다수의 실시예들에 따른 메모리 디바이스(400)의 블록도를 예시한다. 도 4에 도시되어 있는 바와 같이, 메모리 디바이스(400)는 메모리 어레이(440)를 포함한다. 메모리 어레이(440)는 예를 들어, 도 1과 관련하여 상술한 메모리 어레이(100)일 수 있다. 메모리 어레이(440)는 예를 들어, 단일 레벨 메모리 셀(SLC)들 및/또는 4개의 프로그램 상태들을 저장할 수 있는 멀티레벨 메모리 셀(MLC)들을 포함할 수 있다. 그러나, 실시예들은 이에 제한되지 않고, 다른 MLC들을 포함할 수 있다. 다수의 실시예들에서, 메모리 어레이(440)는 어떠한 레퍼런스 메모리 셀들도 포함하지 않을 수도 있고, 예를 들어, 메모리 어레이(440)는 데이터 메모리 셀들만을 포함할 수도 있다.
다수의 실시예들에서, 메모리 디바이스(400)는 하드(hard) 감지 동작들을 수행할 수 있다. 즉, 메모리 어레이(440)에서 메모리 셀들의 Vt들에서의 변화들의 부재시에, 메모리 어레이(440)는 감지된 Vt들을 제어 회로(442)에 출력하지 않고 감지된 Vt들을 사용하여 메모리 어레이(440)에서의 메모리 셀들의 상태(들)를 결정할 수 있다.
도 4에 도시되어 있는 바와 같이, 메모리 디바이스(400)는 또한 메모리 어레이(440)에 커플링된 제어 회로(442)를 포함한다. 제어 회로(442)는 감지 회로(444) 및 에러 정정 코드(ECC) 디코더(446)를 포함한다. 제어 회로(442)는 레퍼런스 셀을 사용하지 않고 메모리 어레이(440)에서의 메모리 셀들과 관련된 임계 전압(Vt)들 예를 들어, Vt 분포 폭들, 평균 Vt 레벨들과 같은 Vt 레벨들 및/또는 Vt 분포들에서의 변화들을 결정할 수 있다. 그 후, 제어 회로(442)는 레퍼런스 셀을 사용하지 않고 결정된 Vt 변화들에 기초하여 메모리 셀들의 상태를 감지하기 위해 감지 회로(444)를 조정할 수 있고, 예를 들어, 감지 회로(444)에 의해 사용된 전압들을 조정할 수 있다. 그 후, 감지 회로(444)는 조정된 Vt들을 사용하여 메모리 어레이(440)에서의 메모리 셀들의 상태를 감지할 수 있다. 즉, 제어 회로(442)는 레퍼런스 셀을 사용하지 않고 메모리 어레이(440)에서의 메모리 셀들의 Vt 변화들을 트랙킹 및/또는 보상할 수 있다.
예를 들어, 감지 회로(444)는 특정한 프로그램 상태로 프로그램된 셀을 감지하기 위해 제 1 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. 그 후, ECC 디코더(446)는 감지된 상태에 대한 에러 정정 동작을 수행할 수 있다. 에러 정정 동작이 실패하면, 감지 회로(444)는 특정한 프로그램 상태로 프로그램된 셀을 감지하기 위해 제 2 전압, 예를 들어, 제 1 전압과는 상이한 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. ECC 디코더(446)는 제 2 전압을 사용하여 감지된 상태에 대한 에러 정정 동작을 수행할 수 있고, 이러한 에러 정정 동작이 또한 실패하면, 감지 회로(444)는 특정한 프로그램 상태로 프로그램된 셀을 감지하기 위해 제 3 전압, 예를 들어, 제 1 및 제 2 전압과는 상이한 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. 이러한 프로세스는, 실패하지 않는 에러 정정 동작, 예를 들어, 성공적인 에러 정정 동작이 발생할 때까지 계속될 수 있다. 예를 들어, 감지 회로(444)는 제 1 전압을 사용하여 감지된 상태에 대해 수행된 에러 정정 동작이 실패하는 경우에만 제 2 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다.
다수의 실시예들에서, 이전의 단락에서 설명된 프로세스는 메모리 디바이스(400)가 테스트 모드에 있는 동안 수행될 수 있다. 예를 들어, 테스트 모드는 에러 정정 동작의 초기 실패, 예를 들어, 이전의 단락에 의해 설명된 프로세스가 시작되기 이전에 발생하는 에러 정정 동작의 실패에 의해 트리거될 수 있다.
다수의 실시예들에서, 제어 회로(442)는 특정한 전압량에 의해 메모리 셀들의 상태를 감지하기 위해 사용된 전압을 증가시키거나 감소시킬 수 있다. 예를 들어, 제 2 전압은 제 1 전압 보다 20mV 클 수 있고, 제 3 전압은 제 2 전압 보다 20mV 클 수 있다. 그러나, 본원의 실시예들은 하나의 특정한 전압량에 제한되지 않고, 예를 들어, 전압은 20mV 이외의 전압량 만큼 증가하거나 감소할 수 있고/있거나 전압의 각각의 증가량 또는 감소량은 상이할 수 있다. 다수의 실시예들에서, 전압의 증가량 또는 감소량은 메모리 셀들에 대해 이전에 수행된 프로그래밍, 감지, 및/또는 소거 사이클들의 수, 및/또는 메모리 셀들의 나이에 의존할 수 있다. 예를 들어, 전압의 양은 이전에 수행된 프로그래밍, 감지, 및/또는 소거 사이클들 수가 증가할 때 증가할 수 있고, 전압의 양은 메모리 셀들이 나이가 증가할 때 감소할 수 있다.
추가로, 성공적인 에러 정정 동작이 발생하기 이전에 사용된 전압들의 수는, 전압들이 증가하는 특정한 전압량에 의존할 수 있다. 예를 들어, 성공적인 에러 정정 동작이 발생하기 이전에 사용된 전압들의 수는, 전압들이 증가하는 특정한 전압량이 감소할 때 증가할 수도 있다. 또한, 다수의 실시예들에서, 감지 회로(444)는 10개 보다 많지 않은 다른 전압들을 사용할 수도 있다.
에러 정정 동작은, ECC 디코더(446)가 감지된 상태와 관련된 에러들을 정정할 수 없으면 실패할 수 있다. 예를 들어, 제 1 전압을 사용하여 감지된 상태에 대해 수행된 에러 정정 동작은, ECC 디코더(446)가 제 1 전압을 사용하여 감지된 상태와 관련된 에러들을 정정할 수 없으면 실패할 수 있다. ECC 디코더(446)는, 감지된 상태와 관련된 에러들의 수가 ECC 디코더(446)의 정정 능력을 초과하면 감지된 상태와 관련된 에러들을 정정하지 못할 수도 있다. ECC 디코더(446)의 정정 능력은 예를 들어, 12 비트 에러들일 수 있다.
다수의 실시예들에서, 제 1 전압은 사전 설정된 전압, 예를 들어, 초기 프로그래밍 동작과 관련된 전압일 수 있다. 다수의 실시예들에서, 제 1 전압은 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 것으로 (least likely to) 제어 회로(442)에 의해 결정된 전압일 수 있다. 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압 (voltage least likely to) 의 사용은 감지 회로(444) 및 ECC 디코더(446) 각각에 의해 수행된 더 적은 감지 및 에러 정정 동작들을 발생시킬 수 있다.
제어 회로(442)는 특정한 상태로 프로그램된 다수의 메모리 셀들 및/또는 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용하여 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압을 결정할 수 있다. 예를 들어, 특정한 상태로 프로그램된 그 다수의 메모리 셀들 및/또는 메모리 셀들에 대해 이전에 수행된 그 다수의 프로그래밍 및 감지 동작들은 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압을 결정하기 위해 알고리즘에 입력될 수 있다. 알고리즘은 제어 회로(442)에 위치된 펌웨어(도 4에 미도시)에서 구현될 수 있다. 다르게는, 알고리즘은 하드웨어 및/또는 소프트웨어에서 구현될 수 있다.
메모리 어레이(440)가 4개의 프로그램 상태들을 포함하는 MLC들을 포함하는 다수의 실시예들에서, 감지 회로(444)는 제 1 프로그램 상태를 감지하기 위해 제 1 전압 및 제 2 프로그램 상태를 감지하기 위해 제 2 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. 제 1 및 제 2 제 프로그램 상태들은 예를 들어, 도 2a 및 도 2b와 관련하여 상술한 바와 같이 L1 및 L2 각각일 수 있다. 그 후, ECC 디코더(446)는 감지된 상태에 대해 에러 정정 동작을 수행할 수 있다. 에러 정정 동작이 실패하면, 감지 회로(444)는 제 3 전압, 예를 들어, 제 1 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 1 전압과는 상이한 전압, 및 제 4 전압, 예를 들어, 제 2 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 2 전압과 상이한 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. ECC 디코더(446)는 제 3 전압 및 제 4 전압을 사용하여 감지된 상태에 대해 에러 정정 동작을 수행할 수 있고, 이러한 에러 정정 동작이 또한 실패하면, 감지 회로(444)는 제 5 전압, 예를 들어, 제 1 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 1 및 제 3 전압들과 상이한 전압, 및 제 6 전압, 예를 들어, 제 2 프로그램 상태를 감지하기 위해 사용된 전압으로서 제 2 및 제 4 전압들과 상이한 전압을 사용하여 메모리 셀들의 상태를 감지할 수 있다. 이러한 프로세스는, 실패하지 않는 에러 정정 동작, 예를 들어, 성공적인 에러 정정 동작이 발생할 때까지 계속될 수 있다. 예를 들어, 감지 회로(444)는 제 1 및 제 2 전압들을 사용하여 감지된 상태에 대해 수행된 에러 정정 동작이 실패한 경우에만 제 3 및 제 4 전압들을 사용하여 메모리 셀들의 상태를 감지할 수 있다. 또한, 에러 정정 동작은 여기에 상술한 바와 같이, ECC 디코더(446)가 감지된 상태와 관련된 에러들을 정정할 수 없는 경우에 실패할 수 있다.
이전 단락에서 설명한 프로세스는 메모리 디바이스(400)가 테스트 모드에 있는 동안 수행될 수 있다. 추가로, 전압들은 특정한 전압량 만큼 증가하거나 감소할 수 있다. 예를 들어, 제 3 전압은 제 1 전압 보다 20mV 클 수 있고, 제 5 전압은 제 3 전압 보다 20mV 클 수 있다. 그러나, 본원의 실시예들은 하나의 특정한 전압량에 제한되지 않고, 예를 들어, 전압들은 20mV 이외의 전압량 만큼 증가하거나 감소할 수 있고/있거나 각 전압의 증가량 또는 감소량은 상이할 수 있다. 추가로, 전압의 증가량 또는 감소량은 여기에 상술한 바와 같이, 메모리 셀들에 대해 이전에 수행된 프로그래밍, 감지, 및/또는 소거 사이클들의 수에 의존할 수 있다. 또한, 성공적인 에러 정정 동작이 발생하기 이전에 사용된 전압들의 수는 여기에서 상술한 바와 같이, 전압들이 증가하는 특정한 전압량에 의존할 수 있다.
다수의 실시예들에서, 제 1 및 제 2 전압들은 사전 설정된 전압들, 예를 들어, 초기 프로그래밍 동작과 관련된 전압들일 수 있다. 다수의 실시예들에서, 제 1 및 제 2 전압들은 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 것으로 제어 회로(442)에 의해 결정된 전압들일 수 있다. 제어 회로(442)는 여기에서 상술한 바와 같이, 특정한 프로그램 상태, 예를 들어, 제 1 프로그램 상태 및/또는 제 2 프로그램 상태로 프로그램된 다수의 메모리 셀들, 및/또는 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용하여 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압들을 결정할 수 있다.
메모리 셀의 Vt에서의 변화들을 트랙킹 및/또는 보상하기 위한 다수의 이전의 접근방식들은, 메모리 셀에 대한 감지, 예를 들어, 판독 동작 동안 레퍼런스 셀을 사용하는 것을 포함할 수 있다. 그러나, 레퍼런스 셀의 사용은, 메모리 어레이의 면적을 증가시킬 수 있고, 메모리 어레이에서 메모리 셀들의 분량을 감소시킬 수 있고/있으며, 메모리 디바이스와 관련된 회로의 양을 증가시킬 수 있다. 반대로, 예를 들어, 레퍼런스 셀을 사용하지 않고 본원의 다수의 실시예들에 따른 메모리 셀들에서의 Vt 변화들의 트랙킹 및/또는 보상은, 메모리 어레이의 면적을 감소시킬 수 있고, 어레이에서의 메모리 셀들의 분량을 증가시킬 수 있고/있으며, 메모리 디바이스와 관련된 회로의 양을 감소시킬 수 있다.
도 4에 예시된 실시예는 본원의 실시예들을 불명료하게 하지 않도록 예시되지 않은 추가의 회로를 포함할 수 있다. 예를 들어, 메모리 디바이스(400)는 I/O 회로를 통해 I/O 커넥터들상에 제공된 어드레스 신호들을 래치하기 위한 어드레스 신호를 포함할 수 있다. 어드레스 신호들은 메모리 어레이(440)에 액세스하기 위해 로우 디코더 및 컬럼 디코더에 의해 수신되어 디코딩될 수 있다. 어드레스 입력 커넥터들의 수가 메모리 디바이스(400) 및/또는 메모리 어레이(440)의 밀도 및 아키텍처에 의존할 수 있다는 것을 당업자는 이해할 것이다.
도 5는 본원의 다수의 실시예들에 따른 메모리 디바이스(500)의 블록도를 예시한다. 도 5에 도시되어 있는 바와 같이, 메모리 디바이스(500)는 메모리 어레이(540)를 포함한다. 메모리 어레이(540)는 예를 들어, 도 1과 관련하여 상술한 메모리 어레이(100)일 수 있다. 메모리 어레이(540)는 예를 들어, 8개 또는 16개의 프로그램 상태들을 저장할 수 있는 MLC들과 같은 MLC들을 포함할 수 있다. 그러나, 실시예들은 이에 제한되지 않고, 다른 타입의 MLC들 및/또는 SLC들을 포함할 수 있다. 다수의 실시예들에서, 메모리 어레이(540)는 어떠한 레퍼런스 메모리 셀들도 포함하지 않을 수 있고, 예를 들어, 메모리 어레이(540)는 데이터 메모리 셀들만을 포함할 수 있다.
다수의 실시예들에서, 메모리 디바이스(500)는 소프트 감지 동작을 수행할 수 있다. 예를 들어, 감지된 Vt들은 메모리 어레이(540)로부터 제어 회로(542)로 출력되고, 제어 회로(542)는 감지된 Vt들을 사용하여 메모리 어레이(540)에서 메모리 셀들의 상태(들)를 결정할 수 있다. 소프트 감지 동작에서, 감지된 상태들의 수는 메모리 어레이(540)에 메모리 셀들에 의해 저장된 상태들의 수 보다 크다. 예를 들어, 메모리 어레이(540)가 16개의 프로그램 상태들을 저장할 수 있는 MLC들을 포함하는 실시예들에서, 소프트 감지 동작은 128개의 감지된 상태들을 발생시킬 수 있다. 소프트 감지 동작은 하드 감지 동작 보다 메모리 셀들의 상태들에 관하여 더 많은 정보, 예를 들어, 신뢰도 정보를 제공할 수 있다. 소프트 감지 동작으로부터 획득된 정보는 여기에서 더 설명하는 바와 같이, 알고리즘, 예를 들어, 최소 평균 제곱 에러(MMSE) 알고리즘으로 입력될 수 있다.
도 5에 도시되어 있는 바와 같이, 메모리 디바이스(500)는 또한 메모리 어레이(540)에 커플링된 제어 회로(542)를 포함한다. 제어 회로(542)는 감지 회로(544)를 포함한다. 제어 회로(542)는 레퍼런스 셀을 사용하지 않고 메모리 어레이(540)에서의 메모리 셀들과 관련된 Vt들, 예를 들어, Vt 분포들, 평균 Vt 레벨들과 같은 Vt 레벨들, 및/또는 Vt 분포 폭들에서의 변화들을 결정할 수 있다. 그 후, 제어 회로(542)는 레퍼런스 셀을 사용하지 않고 결정된 Vt 변화들에 기초하여 메모리 셀들의 상태를 감지하기 위해 감지 회로(544)를 조정할 수 있고, 예를 들어, 감지 회로(544)에 의해 사용된 전압들을 조정할 수 있다. 그 후, 감지 회로(544)는 조정된 Vt들을 사용하여 메모리 어레이(540)에서의 메모리 셀들의 상태를 감지할 수 있다. 즉, 제어 회로(542)는 레퍼런스 셀을 사용하지 않고 메모리 어레이(540)의 메모리 셀들에서의 Vt 변화들을 트랙킹 및/또는 보상할 수 있다.
예를 들어, 감지 회로(544)는 메모리 어레이(540)에서의 메모리 셀들과 관련된 Vt들, 예를 들어, Vt 분포들, 평균 Vt 레벨들과 같은 Vt 레벨들, 및/또는 Vt 분포 폭들을 감지할 수 있다. 그 후, 제어 회로(542)는 감지된 Vt들을 사용하여 메모리 셀들과 관련된 다수의 프로그램 상태들에 대응하는 다수의 전압들을 결정할 수 있고, 여기서, 각 결정된 전압은 그 다수의 프로그램 상태들 중 각각의 하나에 대응한다. 예를 들어, 제어 회로(542)는 감지된 Vt들을 사용하여 다수의 평균 Vt 레벨들, Vt 분포들, 및/또는 Vt 분포 폭들을 결정할 수 있고, 여기서, 각 평균 Vt 레벨, Vt 분포, 및/또는 Vt 분포 폭은 그 다수의 프로그램 상태들 중 각각의 하나에 대응한다. 그 후, 제어 회로(542)는 결정된 평균 Vt 레벨들, Vt 분포들, 및/또는 Vt 분포 폭들을 사용하여 그 다수의 프로그램 상태들에 대응하는 그 다수의 전압들을 결정할 수 있고, 그 후, 감지 회로(544)는 결정된 전압들을 사용하여 메모리 셀들의 상태를 감지할 수 있다. 다르게는, 제어 회로(542)는 감지된 Vt 레벨들과 함께 결정된 평균 Vt 레벨들, Vt 분포들, 및/또는 Vt 분포 폭들을 ECC 디코더, 예를 들어, 소프트 ECC 디코더(도 5에 미도시)로 출력할 수 있다. 이것은 메모리 셀들의 상태들에 관하여 더 많은 정보, 예를 들어, 신뢰도 정보를 제공할 수 있고, 이것은 더 큰 프로세싱 이득을 발생시킬 수 있다.
다수의 실시예들에서, 감지된 Vt들은 메모리 셀들과 관련된 그 다수의 프로그램 상태들에 대응하는 그 다수의 전압들을 결정하기 위해 알고리즘에 입력될 수 있다. 알고리즘은 제어 회로(542)에 위치된 펌웨어(도 5에 미도시)에서 구현될 수 있다. 다르게는, 알고리즘은 하드웨어 및/또는 소프트웨어에서 구현될 수 있다. 알고리즘은 예를 들어, 최소 평균 제곱 에러(MMSE) 알고리즘일 수 있다. 그러나, 실시예들은 이에 제한되지 않고, 그 다수의 프로그램 상태들에 대응하는 그 다수의 전압들을 결정할 수 있는 임의의 알고리즘을 포함할 수 있다.
그 다수의 프로그램 상태들에 대응하는 그 다수의 전압들을 결정할 수 있는 MMSE 알고리즘은 초기화 및 다수의 반복들을 포함할 수 있다. 초기화는 아래의 단계들을 포함할 수 있다.
Figure pct00019
M은 메모리 셀들과 관련된 프로그램 상태들의 수이고,
Figure pct00020
은 각 프로그램 상태와 관련된 Vt 레벨, 예를 들어, 평균 Vt 레벨이다. 예를 들어, 메모리 셀들이 8개의 프로그램 상태들을 저장할 수 있는 MLC들이면, M은 8이고, 8
Figure pct00021
값들은 8개의 프로그램 상태들과 대응하는 8 Vt 레벨들, 예를 들어, 평균 Vt 레벨들이다.
MMSE 알고리즘의 반복은 아래의 단계들을 포함할 수 있다.
Figure pct00022
반복에서,
Figure pct00023
은 결정된 Vt 레벨들, 예를 들어, 결정된 평균 Vt 레벨들이고,
Figure pct00024
은 2개의 Vt 분포들 사이의 경계 Vt들, 예를 들어, 결정 영역 경계이다.
Figure pct00025
은 결정된 Vt 레벨들(
Figure pct00026
)에 대한 결정 영역, 예를 들어, 2개의 인접 Vt들 사이의 영역이고,
Figure pct00027
는 결정 영역(
Figure pct00028
)에 대한 Vt 레벨들의 평균의 예상 값이다. 추가로, t는 반복 인덱스이고, 예를 들어, 제 1 반복에 대해 t=1이고, 제 2 반복에 대해 t=2이다.
따라서, MMSE 알고리즘의 입력은 어레이(540)에서의 메모리 셀들과 관련된 감지된 Vt들이고, MMSE 알고리즘의 출력은 결정된 Vt 레벨들, 예를 들어, 결정된 평균 Vt 레벨들(
Figure pct00029
) 및 경계 Vt들(
Figure pct00030
)이다. 각 반복 동안, 감지된 Vt들은 경계 Vt들에 대한 비교에 기초하여 결정 영역(
Figure pct00031
)으로 파티셔닝되고, 결정된 Vt 레벨들 및 경계 Vt들은 파티셔닝에 기초하여 업데이트된다.
또한,
Figure pct00032
는 2개의 연속 결정된 Vt 레벨들, 예를 들어, 결정된 평균 Vt 레벨들(
Figure pct00033
) 사이의 불일치, 예를 들어, 차이를 나타내고, 예를 들어,
Figure pct00034
는 2개의 연속 반복들의 결과들 사이의 유사성의 측정치이다. 2개의 연속 결정된 Vt 레벨들 사이의 불일치가 특정한 분량(
Figure pct00035
)을 초과하지 않으면, 예를 들어, 2개의 연속 결정된 Vt 레벨들이 충분히 유사하면, 알고리즘의 반복들은 추가로 구동되지 않고, 알고리즘은 종료된다. 그러나, 2개의 연속 결정된 Vt 레벨들 사이의 불일치가 특정한 분량(
Figure pct00036
)을 초과하면, 예를 들어, 2개의 연속 결정된 Vt 레벨들이 충분히 유사하지 않으면, 알고리즘의 추가의 반복이 구동된다. 즉, 알고리즘의 반복들은, 2개의 연속 결정된 Vt 레벨들이 특정한 분량(
Figure pct00037
)을 초과하지 않을 때까지 구동된다. 메모리 셀들과 관련된 Vt들에서의 변화들은 트랙킹되었고, 예를 들어, 메모리 셀들과 관련된 프로그램 상태들에 대응하는 Vt들은, 2개의 연속 결정된 Vt 레벨들 사이의 불일치가 특정한 분량(
Figure pct00038
)을 초과하지 않을 때 결정된다.
메모리 셀의 Vt에서의 변화들을 트랙킹 및/또는 보상하기 위한 다수의 이전의 접근방식들은 메모리 셀에 대한 감지, 예를 들어, 판독 동작 동안 레퍼런스 셀을 사용하는 것을 포함할 수 있다. 그러나, 레퍼런스 셀들의 사용은 메모리 어레이의 면적을 증가시킬 수 있고, 어레이에서의 메모리 셀들의 분량을 감소시킬 수 있고/있으며, 메모리 디바이스와 관련된 회로의 양을 증가시킬 수 있다. 반대로, 예를 들어, 레퍼런스 셀을 사용하지 않고 본원의 다수의 실시예들에 따른 메모리 셀들에서의 Vt 변화들의 트랙킹 및/또는 보상은, 메모리 어레이의 면적을 감소시킬 수 있고, 어레이에서의 메모리 셀들의 분량을 증가시킬 수 있고/있거나 메모리 디바이스와 관련된 회로의 양을 감소시킬 수 있다.
도 5에 예시된 실시예는 본원의 실시예들을 불명료하게 하지 않도록 예시되지 않은 추가의 회로를 포함할 수 있다. 예를 들어, 메모리 디바이스(500)는 I/O 회로를 통해 I/O 커넥터들상에 제공된 어드레스 신호들을 래치하기 위한 어드레스 회로를 포함할 수 있다. 어드레스 신호들은 메모리 어레이(540)에 액세스하기 위해 로우 디코더 및 컬럼 디코더에 의해 수신되고 디코딩될 수 있다. 어드레스 입력 커넥터들의 수가 메모리 디바이스(500) 및/또는 메모리 어레이(540)의 밀도 및 아키텍처에 의존할 수 있다는 것을 당업자는 이해할 것이다.
결론
본원은 메모리 디바이스들에서의 임계 전압 변화를 처리하는 방법들, 디바이스들, 및 시스템들을 포함한다. 다수의 실시예들은 메모리 셀들의 어레이 및 그 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함한다. 제어 회로는 레퍼런스 셀을 사용하지 않고 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화를 결정하고, 레퍼런스 셀을 사용하지 않고 결정된 변화들에 기초하여 감지 회로를 조정하도록 구성된다.
특정한 실시예들이 여기에 예시되고 설명되었지만, 동일한 결과를 달성하도록 계산된 유형이 나타낸 특정한 실시예들을 대신할 수 있다는 것을 당업자가 이해할 것이다. 본원은 본원의 다수의 실시예들의 적응물들 또는 변동물들을 커버하도록 의도된다. 상기 설명은 제한하는 방식이 아닌 예시적인 방식으로 이루어졌다는 것을 이해해야 한다. 상기 실시예들, 및 여기에 구체적으로 설명되지 않은 다른 실시예들의 조합은 상기 설명의 검토시에 당업자에게 명백할 것이다. 본원의 다수의 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 애플리케이션들을 포함한다. 따라서, 본원의 다수의 실시예들의 범위는, 청구범위를 가질 자격이 있는 등가물들의 전체 범위와 함께 첨부한 청구범위를 참조하여 결정되어야 한다.
상술한 상세한 설명에서, 일부 특징들은 본원을 간소화하는 목적을 위해 단일의 실시예에서 함께 그룹화된다. 본원의 방법은 본원의 개시된 실시예들이 각 청구항에 명백하게 기재된 것 보다 많은 특징들을 사용해야 한다는 의도를 반영하는 것으로서 해석되지 않는다. 오히려, 아래의 청구범위를 반영할 때, 청구물은 모든 특징들 보다 적은 단일의 개시된 실시예에 있다. 따라서, 다음의 청구범위는 상세한 설명으로 통합되고, 각 청구항은 개별 실시예로서 독립적이다.

Claims (37)

  1. 메모리 디바이스로서,
    메모리 셀들의 어레이; 및
    상기 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함하며,
    상기 제어 회로는, 레퍼런스 셀을 사용하지 않고 상기 메모리 셀들과 관련된 임계 전압들(Vts)에서의 변화들을 결정하며, 상기 결정된 변화들에 기초하고 레퍼런스 셀을 사용하지 않고 상기 감지 회로를 조정하도록 구성되는, 메모리 디바이스.
  2. 청구항 1에 있어서,
    상기 제어 회로는 에러 정정 코드(ECC) 디코더를 포함하고,
    상기 감지 회로는 제 1 전압을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되고,
    상기 ECC 디코더는 상기 감지된 상태에 대한 에러 정정 동작을 수행하도록 구성되며,
    상기 감지 회로는 상기 에러 정정 동작이 실패하면, 제 2 전압을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되는, 메모리 디바이스.
  3. 청구항 2에 있어서,
    상기 ECC 디코더는 상기 제 2 전압을 사용하여 감지된 상기 상태에 대한 에러 정정 동작을 수행하도록 구성되며,
    상기 감지 회로는 상기 제 2 전압을 사용하여 감지된 상기 상태에 대한 상기 에러 정정 동작이 실패하면, 제 3 전압을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되는, 메모리 디바이스.
  4. 청구항 2에 있어서,
    상기 에러 정정 동작은, 상기 ECC 디코더가 상기 제 1 전압을 사용하여 감지된 상기 상태와 관련된 에러들을 정정할 수 없으면 실패하는, 메모리 디바이스.
  5. 청구항 2에 있어서,
    상기 제어 회로는 상기 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압(voltage least likely to)을 결정하도록 구성되며,
    상기 감지 회로는 상기 결정된 전압을 상기 제 1 전압으로서 사용하도록 구성되는, 메모리 디바이스.
  6. 청구항 5에 있어서,
    상기 제어 회로는 상기 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압을 결정하기 위해, 특정한 상태로 프로그램된 다수의 메모리 셀들 및 상기 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용하도록 구성되는, 메모리 디바이스.
  7. 청구항 2 내지 청구항 6 중 어느 한 항에 있어서,
    상기 제 2 전압은 상기 제 1 전압 보다 20mV 큰, 메모리 디바이스.
  8. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 제어 회로는, 상기 메모리 디바이스가 테스트 모드에 있는 동안 상기 Vt들에서의 상기 변화들을 결정하도록 구성되는, 메모리 디바이스.
  9. 메모리 디바이스를 동작시키는 방법으로서,
    레퍼런스 셀을 사용하지 않고 다수의 메모리 셀들과 관련된 임계 전압(Vt)들에서의 변화들을 결정하는 단계;
    상기 결정된 변화들에 기초하고 레퍼런스 셀을 사용하지 않고 상기 다수의 메모리 셀들의 상태를 감지하기 위해 사용된 전압을 조정하는 단계; 및
    상기 조정된 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  10. 청구항 9에 있어서,
    상기 다수의 메모리 셀들과 관련된 상기 Vt들에서의 변화들을 결정하는 단계는,
    상기 다수의 메모리 셀들과 관련된 Vt들을 감지하는 단계; 및
    상기 감지된 Vt들을 사용하여 상기 다수의 메모리 셀들과 관련된 다수의 상태들에 대응하는 다수의 전압들을 결정하는 단계를 포함하고,
    각 결정된 전압은 상기 다수의 상태들 중 각각의 하나에 대응하는, 메모리 디바이스를 동작시키는 방법.
  11. 청구항 10에 있어서, 상기 방법은
    상기 감지된 Vt들을 사용하여 다수의 평균 Vt들을 결정하는 단계로서, 각 평균 Vt들은 다수의 상태들 중 각각의 하나에 대응하는, 상기 다수의 평균 Vt들을 결정하는 단계; 및
    상기 평균 Vt들을 사용하여 상기 다수의 상태들에 대응하는 상기 다수의 전압들을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  12. 청구항 10 또는 11에 있어서,
    상기 방법은,
    상기 감지된 Vt들을 사용하여 다수의 Vt 분포들을 결정하는 단계로서, 각 Vt 분포는 상기 다수의 상태들 중 각각의 하나에 대응하는, 상기 다수의 Vt 분포들을 결정하는 단계; 및
    상기 Vt 분포들을 사용하여 상기 다수의 상태들에 대응하는 상기 다수의 전압들을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  13. 청구항 10 또는 11에 있어서,
    상기 방법은,
    상기 감지된 Vt들을 사용하여 다수의 Vt 분포 폭들을 결정하는 단계로서, 각 Vt 분포 폭은 상기 다수의 상태들 중 각각의 하나에 대응하는, 상기 다수의 Vt 분포 폭들을 결정하는 단계; 및
    상기 Vt 분포 폭들을 사용하여 상기 다수의 상태들에 대응하는 상기 다수의 전압들을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  14. 청구항 10 또는 11에 있어서,
    상기 방법은, 상기 감지된 Vt들 및 상기 결정된 다수의 전압들을 에러 정정 코드(ECC) 디코더로 출력하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  15. 메모리 디바이스를 동작시키는 방법으로서,
    제 1 전압을 사용하여 다수의 메모리 셀들의 상태를 감지하는 단계;
    상기 감지된 상태에 대해 에러 정정 동작을 수행하는 단계; 및
    상기 에러 정정 동작이 실패하면 제 2 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  16. 청구항 15에 있어서,
    상기 방법은,
    상기 제 2 전압을 사용하여 감지된 상기 상태에 대해 에러 정정 동작을 수행하는 단계; 및
    상기 제 2 전압을 사용하여 감지된 상기 상태에 대한 상기 에러 정정 동작이 실패하면 제 3 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  17. 청구항 15에 있어서,
    상기 제 2 전압은 상기 제 1 전압과 상이한, 메모리 디바이스를 동작시키는 방법.
  18. 청구항 15에 있어서,
    상기 제 1 전압은 사전 설정된 전압인, 메모리 디바이스를 동작시키는 방법.
  19. 청구항 15 내지 18 중 어느 한 항에 있어서,
    상기 제 1 전압은 상기 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 것으로 결정된 전압인, 메모리 디바이스를 동작시키는 방법.
  20. 청구항 19에 있어서,
    상기 방법은, 특정한 상태로 프로그램된 다수의 메모리 셀들을 사용함으로써 상기 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  21. 청구항 19에 있어서,
    상기 방법은, 상기 다수의 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용함으로써 상기 에러 정정 동작을 실패로 초래할 가능성이 거의 없는 전압을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  22. 메모리 디바이스로서,
    메모리 셀들의 어레이; 및
    상기 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함하고,
    상기 감지 회로는 상기 메모리 셀들과 관련된 임계 전압(Vt)들을 감지하도록 구성되며,
    상기 제어 회로는 상기 감지된 Vt들을 사용하여 상기 메모리 셀들과 관련된 다수의 상태들에 대응하는 다수의 전압들을 결정하도록 구성되고,
    각 결정된 전압은 상기 다수의 상태들 중 각각의 하나에 대응하는, 메모리 디바이스.
  23. 청구항 22에 있어서,
    상기 감지 회로는 상기 결정된 전압들을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되는, 메모리 디바이스.
  24. 청구항 22에 있어서,
    상기 제어 회로는,
    상기 감지된 Vt들을 사용하여 다수의 평균 Vt들, 다수의 Vt 분포들, 및 다수의 Vt 분포 폭들을 결정하며,
    상기 평균 Vt들, 상기 Vt 분포들, 및 상기 Vt 분포 폭들을 사용하여 상기 다수의 상태들에 대응하는 상기 다수의 전압들을 결정하도록 구성되고,
    각 평균 Vt, 각 Vt 분포, 및 각 Vt 분포 폭은 상기 다수의 상태들 중 각각의 하나에 대응하는, 메모리 디바이스.
  25. 청구항 22 내지 24 중 어느 한 항에 있어서,
    상기 메모리 셀들은 멀티레벨 메모리 셀들인, 메모리 디바이스.
  26. 청구항 22 내지 24 중 어느 한 항에 있어서,
    상기 어레이는 단지 데이터 셀들을 포함하는, 메모리 디바이스.
  27. 메모리 디바이스를 동작시키는 방법으로서,
    제 1 상태에 대응하는 제 1 전압 및 제 2 상태에 대응하는 제 2 전압을 사용하여 다수의 메모리 셀들의 상태를 감지하는 단계;
    상기 감지된 상태에 대해 에러 정정 동작을 수행하는 단계; 및
    상기 에러 정정 동작이 실패한 경우에만, 상기 제 1 상태에 대응하는 제 3 전압 및 상기 제 2 상태에 대응하는 제 4 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  28. 청구항 27에 있어서,
    상기 방법은,
    상기 제 3 전압 및 상기 제 4 전압을 사용하여 감지된 상기 상태에 대해 에러 정정 동작을 수행하는 단계; 및
    상기 제 3 상태 및 상기 제 4 상태를 사용하여 감지된 상기 상태에 대한 상기 에러 정정 동작이 실패한 경우에만, 상기 제 1 상태에 대응하는 제 5 전압 및 상기 제 2 상태에 대응하는 제 6 전압을 사용하여 상기 다수의 메모리 셀들의 상태를 감지하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  29. 청구항 27에 있어서,
    상기 제 1 전압 및 상기 제 2 전압을 사용하여 감지된 상기 상태와 관련된 다수의 에러들이 에러 정정 코드(ECC) 디코더의 정정 능력을 초과하면, 상기 에러 정정 동작은 실패하는, 메모리 디바이스를 동작시키는 방법.
  30. 청구항 29에 있어서,
    상기 제 1 전압 및 상기 제 2 전압을 사용하여 감지된 상기 상태와 관련된 에러 레이트는,
    Figure pct00039

    에 의해 제공되고, Q는 표준 가우시안 분포의 테일 확률(tail probability)이고, d는 제 2 상태와 관련된 평균 Vt와 제 1 상태와 관련된 평균 Vt 사이의 전압에서의 차이이며,
    Figure pct00040
    는 상기 제 1 상태 및 상기 제 2 상태와 관련된 Vt 분포와 관련된 폭인, 메모리 디바이스를 동작시키는 방법.
  31. 청구항 27 내지 30 중 어느 한 항에 있어서,
    상기 방법은,
    상기 제 1 상태로 프로그램된 다수의 메모리 셀들을 사용하여 상기 제 1 전압을 결정하는 단계; 및
    상기 제 2 상태로 프로그램된 다수의 메모리 셀들을 사용하여 상기 제 2 전압을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  32. 청구항 27 내지 30 중 어느 한 항에 있어서,
    상기 방법은, 상기 다수의 메모리 셀들에 대해 이전에 수행된 다수의 프로그래밍 및 감지 동작들을 사용하여 상기 제 1 전압 및 상기 제 2 전압을 결정하는 단계를 포함하는, 메모리 디바이스를 동작시키는 방법.
  33. 메모리 디바이스로서,
    메모리 셀들의 어레이; 및
    상기 어레이에 커플링된 감지 회로를 갖는 제어 회로를 포함하고,
    상기 감지 회로는 상기 메모리 셀들과 관련된 임계 전압(Vt)들을 감지하도록 구성되고,
    상기 제어 회로는 상기 감지된 Vt들을 사용하여 상기 메모리 셀들과 관련된 다수의 상태들에 대응하는 다수의 전압들을 결정하도록 구성되고, 각 결정된 전압은 상기 다수의 상태들 중 각각의 하나에 대응하며,
    상기 감지 회로는 상기 결정된 전압들을 사용하여 상기 메모리 셀들의 상태를 감지하도록 구성되는, 메모리 디바이스.
  34. 청구항 33에 있어서,
    상기 감지된 Vt들은 다수의 평균 Vt들을 포함하는, 메모리 디바이스.
  35. 청구항 34에 있어서,
    상기 제어 회로는 상기 평균 Vt들을 사용하여 상기 다수의 상태들에 대응하는 상기 다수의 전압들을 결정하도록 구성되는, 메모리 디바이스.
  36. 청구항 33 내지 35 중 어느 한 항에 있어서,
    상기 감지된 Vt들은 다수의 Vt 분포들을 포함하는, 메모리 디바이스.
  37. 청구항 36에 있어서,
    상기 제어 회로는 상기 Vt 분포들을 사용하여 상기 다수의 상태들에 대응하는 상기 다수의 전압들을 결정하도록 구성되는, 메모리 디바이스.
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