KR100390943B1 - 비휘발성 메모리 소자의 센싱 회로 - Google Patents

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Abstract

본 발명은 비휘발성 메모리 소자의 센싱 회로에 관한 것으로, 메모리 셀 어레이와, 제어 신호에 따라 전원 전압을 소정 전위로 조절하기 위한 레귤레이션 수단과, 상기 레귤레이션 수단의 출력 신호에 따라 전원 단자로부터 상기 메모리 셀 어레이로의 전류 경로를 설정하기 위한 DTMOS 트랜지스터와, 상기 제어 신호에 따라 상기 DTMOS 트랜지스터의 웰 전위를 조절하기 위한 제 1 NMOS 트랜지스터와, 상기 레귤레이션 수단의 출력 신호에 따라 상기 DTMOS 트랜지스터의 웰 전위를 조절하기 위한 제 2 NMOS 트랜지스터와, 상기 메모리 셀 어레이의 상태를 센싱하고 기준 전압과 비교하여 출력 신호를 결정하기 위한 센스 증폭기를 포함하여 이루어져 게이트 산화막의 파괴 문제를 해결할 수 있고, 소자의 속도를 향상시킬 수 있는 비휘발성 메모리 소자의 센싱 회로가 제시된다.

Description

비휘발성 메모리 소자의 센싱 회로{Sensing circuit for nonvolatile memory device}
본 발명은 비휘발성 메모리 소자의 센싱 회로에 관한 것으로, 특히 메모리 셀 어레이의 상태를 센싱하기 위해 메모리 셀 어레이로의 전류 경로를 설정해 주기 위해 레귤레이션 전압에 따라 구동되는 스위칭 수단으로 능동 문턱 전압 MOS 트랜지스터를 사용하고, 능동 문턱 전압 MOS 트랜지스터의 p웰 전압을 또다른 스위칭 수단으로 조절하도록 함으로써 게이트 산화막의 파괴 문제를 해결할 수 있고, 소자의 속도를 향상시킬 수 있는 비휘발성 메모리 소자의 센싱 회로에 관한 것이다.
도 1은 종래의 플래쉬 메모리 소자의 센싱 회로도로서, 다음과 같이 구성된다.
도 1을 참조하면, 전원 단자와 제 1 노드(Q11) 사이에 센스 증폭기 인에이블 바 신호(SAENb)에 따라 구동되는 제 1 PMOS 트랜지스터(P11) 및 제 3 노드(Q13)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 직렬 접속된다. 제 1 노드 (Q11)와 접지 단자(Vss) 사이에 센스 증폭기 인에이블 바 신호(SAENb)에 따라 구동되는 제 1 NMOS 트랜지스터(N11) 및 제 3 노드(Q13)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터(N12)가 병렬 접속된다. 전원 단자와 제 2 노드(Q12) 사이에 접지 전압이 인가되어 턴온 상태를 유지하는 제 3 PMOS 트랜지스터(P13)와 전원 전압 (Vcc)이 인가되어 턴온 상태를 유지하는 제 3 NMOS 트랜지스터(N13)가 직렬 접속된다. 제 2 노드(Q12)와 제 3 노드(Q13) 사이에 제 1 노드(Q11)의 전위에 따라 구동되는 제 4 NMOS 트랜지스터(N14)가 접속된다. 프로그램 경로와 제 3 노드(Q13) 사이에 프로그램 인에이블 신호(PGMEN)에 따라 구동되는 제 5 NMOS 트랜지스터(N15)가 접속된다. 제 3 노드(Q13)와 접지 단자(Vss) 사이에 제 1 어드레스 신호(ADDR1) 및 제 2 어드레스 신호(ADDR2)에 따라 각각 구동되는 제 6 및 제 7 NMOS 트랜지스터(N16 및 N17)가 직렬 접속되고, 메모리 셀 어레이(M11)가 접속된다. 또한, 센스 증폭기(11)는 제 2 노드(Q12)의 전위를 입력하고, 기준 셀의 전위(Vref)와 비교하여 그 결과를 출력한다(SAOUT).
상기와 같이 구성되는 종래의 플래쉬 메모리 소자의 센싱 회로의 구동 방법을 도 2의 파형도를 이용하여 설명하면 다음과 같다.
제 1 시간(T1)에서, 센싱 인에이블 바 신호(SAENb)가 로우 상태로 인가되면, 제 1 PMOS 트랜지스터(P11)가 턴온되고, 제 1 NMOS 트랜지스터(N11)는 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P11) 및 초기 로우 상태를 유지하는 제 3 노드(Q13)의 전위에 의해 턴온되는 제 2 PMOS 트랜지스터(P12)를 통해 전원 전압(Vcc)이 인가되어 제 1 노드 (Q11)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 1 노드(Q11)의 전위에 의해 제 4 NMOS 트랜지스터(N14)가 턴온된다. 턴온 상태를 유지하는 제 3 PMOS 트랜지스터(P13) 및 제 3 NMOS 트랜지스터(N13)을 통해 전원 전압 (Vcc)이 인가되고 턴온된 제 4 NMOS 트랜지스터(N14)를 통해 제 3 노드(Q13)를 하이 상태로 만든다. 그런데, 제 1 및 제 2 어드레스 신호(ADDR1 및 ADDR2)가 로우상태를 유지하고 있기 때문에 제 6 및 제 7 NMOS 트랜지스터(N16 및 N17)를 턴온시키지 못해 메모리 셀 어레이(M11)로의 전류 경로를 설정하지 못한다. 따라서, 제 3 노드(Q13)는 하이 상태를 유지하고, 이 전위에 의해 제 2 PMOS 트랜지스터(P12)는 턴오프되며, 제 2 NMOS 트랜지스터(N12)는 턴온된다. 제 2 NMOS 트랜지스터(N12)가 턴온됨으로써 제 1 노드(Q11)의 전위를 로우 상태로 되고, 이에 의해 제 4 NMOS 트랜지스터(N14)는 턴오프된다. 따라서, 제 3 노드(Q13)는 전원 전압(Vcc)이 상승하면서 인가됨에도 불구하고 상기와 같은 동작에 의해 일정한 전위를 유지하게 된다. 또한, 제 1 노드(Q11)도 일정하게 레귤레이션된 전위를 가지게 된다.
제 2 시간(T2)에서, 상기와 같은 상태를 유지하는 동안 제 1 및 제 2 어드레스 신호(ADDR1 및 ADDR2)가 하이 상태로 인가되면, 제 6 및 제 7 NMOS 트랜지스터 (N16 및 N17)가 턴온된다. 그러나, 아직 워드라인 전압(WL)이 메모리 셀 어레이 (M11)를 턴온시킬 만큼 인가되지 않은 상태이기 때문에 제 3 노드(Q13)는 계속해서 같은 전위를 유지하게 된다.
제 3 시간(T3)에서, 상기와 같은 상태를 유지하는 동안 워드라인 전압(WL)이 하이 상태로 인가되면, 메모리 셀 어레이(M11)의 프로그램 또는 소거 상태에 따라 전류 경로가 설정된다. 즉, 메모리 셀 어레이(M11)이 프로그램된 경우 셀을 통해 전류가 흐르지 않기 때문에 제 3 노드(Q13)의 전위는 일정하게 유지되고, 센싱 노드인 제 2 노드(Q12)의 전위는 전원 전압(Vcc)에서 제 3 PMOS 트랜지스터(P13) 및 제 3 NMOS 트랜지스터(N13)의 문턱 전압을 뺀값이 된다. 메모리 셀 어레이(M11)가 소거된 경우 셀을 통해 전류가 흐르기 때문에 제 2 노드(Q12)의 전압이 셀이 프로그램된 경우보다 낮아지게 된다. 이렇게 하여 센스 증폭기(11)는 메모리 셀 어레이 (M11)의 프로그램 또는 소거 상태에 따라 조절되는 제 2 노드(Q12)의 전압과 기준 전압(Vref)을 비교하여 출력을 결정하게 된다.
비휘발성 메모리 소자의 센싱 회로가 정상적으로 구동되기 위해서는 몇가지 조건을 갖추어야 한다. 우선, 저전압 구동을 위해서는 유효 산화막 두께가 얇아야 하기 때문에 항복 전압이 커야 한다. 그리고, 비트라인의 막대한 부하를 빠르게 프리차지해야 하기 때문에 트랜스콘덕턴스가 커야 한다. 또한, 제 2 노드(Q12)의 전위를 조절하기 위한 제 4 NMOS 트랜지스터(N14)의 문턱 전압이 적합하게 설정되어야 한다. 이는 제 3 노드(Q13)의 전위에 따라 구동되어 제 4 NMOS 트랜지스터(N14)를 구동시켜 제 2 노드(Q12)의 전위를 조절하는 회로 구성이 네가티브 피드백을 형성하고 있는데, 공핍형 MOS 트랜지스터의 경우 제 1 노드(Q11)의 스윙폭이 너무 크게 되면 동작 시간이 길어져 응답이 나빠지게 된다.
상술한 바와 같이 종래의 비휘발성 메모리 소자의 센싱 회로는 제 2 노드 (Q12)의 전위를 조절하기 위한 제 4 NMOS 트랜지스터(N14)로 저전압 NMOS 트랜지스터를 사용한다. 저전압 NMOS 트랜지스터는 0.55V 정도의 문턱 전압과 4V 정도의 항복 전압 특성을 가지고 있다. 그런데, 이 경우에는 트랜스콘덕턴스가 작기 때문에 비트라인 프리차지 시간도 길어지게 된다. 또한, 저전압 동작을 위해 게이트 산화막이 80Å 정도의 두께로 얇게 형성되기 때문에 회로의 구동 과정에서 게이트 산화막이 파괴될 수 있다.
한편, 제 4 NMOS 트랜지스터(N14)로 저전압 공핍형 NMOS 트랜지스터를 사용할 수 있다. 저전압 공핍형 NMOS 트랜지스터는 0V의 문턱 전압과 4V 정도의 항복 전압 특성을 가지고 있다. 그런데, 이 경우에는 트랜스콘덕턴스가 충분히 커서 초기 비트라인 프리차지 과정에는 유리하지만, 비트라인 프리차지가 종료되면 제 1 노드(Q11)의 전위가 제 3 노드(Q13)의 전위보다 커야지만 턴오프되기 때문에 다시 턴온되기 위해서는 제 3 노드(Q13)의 전위가 제 1 노드(Q11)의 전위보다 크거나 같아야 한다. 이를 위해서는 추가적인 시간이 요구되기 때문에 속도를 저하시키는 원인이 된다. 또한, 저전압 동작을 위해 게이트 산화막이 80Å 정도의 두께로 얇게 형성되기 때문에 회로의 구동 과정에서 게이트 산화막이 파괴될 수 있다.
상기한 바와 같은 저전압 NMOS 트랜지스터 및 공핍형 NMOS 트랜지스터를 사용함으로써 발생되는 문제는 회로를 추가하면 해결할 수 있지만, 센싱 속도를 저하시키거나 면적을 증가시키게 되고, 메모리 셀의 안정적인 동작을 저해하게 된다.
본 발명의 목적은 센싱 속도를 저하시키거나 회로의 면적을 크게 증가시키지 않고 게이트 산화막이 파괴를 방지할 수 있는 비휘발성 메모리 소자의 센싱 회로를 제공하는데 있다.
본 발명의 다른 목적은 게이트 산화막의 파괴를 방지하면서 문턱 전압을 의도적으로 제어할 수 있어 저전압 동작을 가능하게 하는 비휘발성 메모리 소자의 센싱 회로를 제공하는데 있다.
본 발명의 또다른 목적은 트랜스콘덕턴스 특성을 개선하여 동작 속도를 향상시킬 수 있는 비휘발성 메모리 소자의 센싱 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 기술적 원리를 설명한다.
게이트 산화막의 파괴 문제는 유효 산화막 두께가 175Å 정도로 두꺼운 고전압 소자를 사용하면 해결된다. 문턱 전압은 공핍형 트랜지스터와 같은 특수 소자가 아니면 일반적인 공정에서 문턱 전압을 조절할 수 있기 때문에 문턱 전압을 0.5∼0.8V로 조절할 수 있고, 트랜스콘덕턴스는 소자의 구동시에는 문턱 전압을 낮추도록 하여 능동적으로 소자의 문턱 전압을 제어함으로써 조절할 수 있다.
상기와 같은 조건을 만족시키기 위해 본 발명에서는 능동 문턱 전압 MOS 트랜지스터(Dynamic Threshold MOSFET: 이하 "DTMOS"라 함)를 사용한다. DTMOS는 일반적으로 SOI 공정으로 제조한 것으로, 본 발명에서는 고전압 트리플 웰 NMOS 트랜지스터를 이용하였다. 즉, 트리플 p웰에 일반적인 접지 전압(Vss)이 아닌 포지티브 전압(positive voltage)을 인가함으로써 문턱 전압을 낮추어 전하 구동력을 향상시켰다.
도 1은 종래의 비휘발성 메모리 소자의 센싱 회로도.
도 2는 비휘발성 메모리 소자의 센싱 회로에 인가되는 신호의 파형도.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 센싱 회로도.
도 4는 본 발명에 적용된 DTMOS의 개략도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 센스 증폭기 M11 및 M21 : 메모리 셀 어레이
P11 내지 P13 : 제 1 내지 제 3 PMOS 트랜지스터
N11 내지 N17 : 제 1 내지 제 7 NMOS 트랜지스터
Q11 내지 Q13 : 제 1 내지 제 3 노드
P21 내지 P23 : 제 1 내지 제 3 PMOS 트랜지스터
N21 내지 N29 : 제 1 내지 제 9 NMOS 트랜지스터
Q21 내지 Q24 : 제 1 내지 제 4 노드
본 발명에 따른 비휘발성 메모리 소자의 센싱 회로는 메모리 셀 어레이와,제어 신호에 따라 전원 전압을 소정 전위로 조절하기 위한 레귤레이션 수단과, 상기 레귤레이션 수단의 출력 신호에 따라 전원 단자로부터 상기 메모리 셀 어레이로의 전류 경로를 설정하기 위한 제 1 스위칭 수단과, 상기 제어 신호에 따라 상기 제 1 스위칭 수단의 웰 전위를 조절하기 위한 제 2 스위칭 수단과, 상기 레귤레이션 수단의 출력 신호에 따라 상기 제 1 스위칭 수단의 웰 전위를 조절하기 위한 제 3 스위칭 수단과, 상기 메모리 셀 어레이의 상태를 센싱하고 기준 전압과 비교하여 출력 신호를 결정하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 센싱 회로도로서, 그 구성을 설명하면 다음과 같다.
전원 단자와 제 1 노드(Q21) 사이에 센스 증폭기 인에이블 바 신호(SAENb)에 따라 구동되는 제 1 PMOS 트랜지스터(P21) 및 제 3 노드(Q23)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P22)가 직렬 접속된다. 제 1 노드(Q11)와 접지 단자 (Vss) 사이에 센스 증폭기 인에이블 바 신호(SAENb)에 따라 구동되는 제 1 NMOS 트랜지스터(N21) 및 제 3 노드(Q23)의 전위에 따라 구동되는 제 2 NMOS 트랜지스터 (N22)가 병렬 접속된다. 전원 단자와 제 2 노드(Q22) 사이에 접지 전압(Vss)이 인가되어 턴온 상태를 유지하는 제 3 PMOS 트랜지스터(P23)와 전원 전압(Vcc)이 인가되어 턴온 상태를 유지하는 제 3 NMOS 트랜지스터(N23)가 직렬 접속된다. 제 2 노드(Q22)와 제 3 노드(Q23) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 DTMOS트랜지스터인 제 4 NMOS 트랜지스터(N24)가 접속된다. 전원 단자(Vcc)와 제 4 노드(Q24) 사이에 제 1 노드(Q21)의 전위에 따라 구동되는 제 5 NMOS 트랜지스터 (N25)가 접속된다. 제 4 노드(Q24)와 접지 단자(Vss) 사이에는 센싱 인에이블 바 신호(SAENb)에 따라 구동되는 제 6 NMOS 트랜지스터(N26)가 접속된다. 프로그램 경로와 제 3 노드(Q23) 사이에 프로그램 인에이블 신호(PGMEN)에 따라 구동되는 제 7 NMOS 트랜지스터(N27)가 접속된다. 제 3 노드(Q23)와 접지 단자(Vss) 사이에 제 1 어드레스 신호(ADDR1) 및 제 2 어드레스 신호(ADDR2)에 따라 각각 구동되는 제 8 및 제 9 NMOS 트랜지스터(N28 및 N29)가 직렬 접속되고, 메모리 셀 어레이(M11)가 접속된다. 또한, 센스 증폭기(21)는 제 2 노드(Q22)의 전위를 입력하고, 기준 셀의 전위(Vref)와 비교하여 그 결과를 출력한다(SAOUT).
본 발명에서 제 4 NMOS 트랜지스터(N24)로 사용된 DTMOS 트랜지스터의 개략도를 도 4에 도시하였다. 게이트 단자에는 제 1 노드(Q21)의 전위가 인가되고, 소오스에는 제 3 노드(Q23)의 전위가 인가되며, 드레인에는 제 2 노드(Q22)의 전위가 인가된다. 한편, 트리플 p웰에는 제 4 노드(Q24)의 전위가 인가되고, 트리플 n웰에는 전원 전압(Vcc)이 인가된다.
상기 DTMOS의 트리플 p웰에 인가되는 제 4 노드(Q24)의 전위에 따른 제 4 NMOS 트랜지스터(N24)의 문턱 전압을 [표 1]에 나타내었다.
Q24-Q23 문턱 전압
-0.3V 0.57V
0.0V 0.47V
0.3V 0.37V
상기와 같이 구성되는 본 발명에 따른 비휘발성 메모리 소자의 센싱 회로의 구동 방법을 도 2의 파형도를 이용하여 설명하면 다음과 같다.
제 1 시간 이전에, 센싱 인에이블 바 신호(SAENb)가 하이 상태로 인가되면, 제 1 NMOS 트랜지스터(N21)가 턴온되고, 제 1 PMOS 트랜지스터(P21)가 턴오프되어 제 1 노드(Q21)는 로우 상태의 전위를 유지하게 된다. 로우 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 4 및 제 5 NMOS 트랜지스터(N24 및 N25)가 턴오프된다. 한편, 하이 상태로 인가되는 센싱 인에이블 바 신호(SAENb)에 의해 제 6 NMOS 트랜지스터(N26)도 턴오프되어 제 4 노드(Q24)는 로우 상태를 유지하게 된다. 따라서, 제 4 NMOS 트랜지스터(N24)의 트리플 p웰은 접지 전압으로 바이어싱되고, 문턱 전압은 0.47V로 유지된다.
제 1 시간(T1)에서, 센싱 인에이블 바 신호(SAENb)가 로우 상태로 인가되면, 제 1 PMOS 트랜지스터(P21)가 턴온되고, 제 1 NMOS 트랜지스터(N21) 및 제 6 NMOS 트랜지스터(N26)는 턴오프된다. 턴온된 제 1 PMOS 트랜지스터(P21) 및 초기 로우 상태를 유지하는 제 3 노드(Q23)의 전위에 의해 턴온된 제 2 PMOS 트랜지스터 (P22)를 통해 전원 전압(Vcc)이 인가되어 제 1 노드(Q21)는 하이 상태를 유지하게 된다. 하이 상태를 유지하는 제 1 노드(Q21)의 전위에 의해 제 4 NMOS 트랜지스터 (N24) 및 제 5 NMOS 트랜지스터(N25)가 턴온되고, 이들을 통해 전원 전압(Vcc)이 제 3 노드(Q23) 및 제 4 노드(Q24)로 각각 인가된다. 따라서, 제 4 NMOS 트랜지스터(N24)의 트리플 p웰, 즉 제 4 노드(Q24)에는 전원 전압(Vcc)에서 제 5 NMOS 트랜지스터(N25)의 문턱 전압을 뺀 만큼의 전압이 인가된다. 제 3 노드(Q23)는 제 4NMOS 트랜지스터(N24)를 통해 인가된 전원 전압(Vcc)에 의해 그 전위가 상승하지만, 제 4 NMOS 트랜지스터(N24)의 트리플 p웰의 전압보다 낮기 때문에 제 4 NMOS 트랜지스터(N24)의 소오스인 제 3 노드(Q23)와 제 4 노드(Q24) 사이에 다이오드 순방향 바이어스(diode forward bias)가 형성된다. 이러한 다이오드 순방향 바이어스에 의해 제 4 NMOS 트랜지스터(N24)의 소오스 영역에서 p웰로의 공핍 영역이 축소되고, 이에 따라 제 4 NMOS 트랜지스터(N24)의 문턱 전압을 축소시키게 된다. 이미 [표 1]에서 살펴본 바와 같이 DTMOS 소자의 경우 소오스와 p웰 사이에 0.3V 정도 다이오드 순방향 바이어싱되는 경우 문턱 전압이 0.1V 작아진다. 이렇게 의도적으로 문턱 전압을 조절할 수 있기 때문에 특히 저전압 소자를 힘들여 만들지 않고도 문턱 전압을 작게 사용할 수 있어 저전압 구동이 가능하다. 여기서, 제 4 NMOS 트랜지스터(N24)의 문턱 전압은 제 5 NMOS 트랜지스터(N25)의 문턱 전압보다 크거나 같은 관계가 성립한다. 만약, 제 5 NMOS 트랜지스터(N25)의 문턱 전압이 제 4 NMOS 트랜지스터(N24)의 문턱 전압보다 크게 되면, 제 4 NMOS 트랜지스터(N24)의 트리플 p웰은 플로팅되어 제 1 노드(Q21)의 전압 변동에 따른 캐패시턴스 커플링에 의해 불안하게 교류적으로 바이어싱되기 때문에 센스 증폭기의 오동작을 유발할 수 있다. 턴온 상태를 유지하는 제 3 PMOS 트랜지스터(P23) 및 제 3 NMOS 트랜지스터 (N23)을 통해 전원 전압(Vcc)이 제 2 노드(Q22)로 인가되고, 턴온된 제 4 NMOS 트랜지스터(N14)를 통해 제 3 노드(Q13)를 하이 상태로 만든다. 그런데, 제 1 및 제 2 어드레스 신호(ADDR1 및 ADDR2)가 로우 상태를 유지하고 있기 때문에 제 8 및 제 9 NMOS 트랜지스터(N28 및 N29)를 턴온시키지 못해 메모리 셀 어레이(M21)로의 전류 경로를 설정하지 못한다. 따라서, 제 3 노드(Q23)는 하이 상태를 유지하고, 이 전위에 의해 제 2 PMOS 트랜지스터(P22)는 턴오프되며, 제 2 NMOS 트랜지스터(N22)는 턴온된다. 제 2 NMOS 트랜지스터(N22)가 턴온됨으로써 제 1 노드(Q21)의 전위가 로우 상태로 되고, 이에 의해 제 4 NMOS 트랜지스터(N24)는 턴오프된다. 따라서, 제 3 노드(Q23)는 전원 전압(Vcc)이 상승하면서 인가됨에도 불구하고 상기와 같은 동작에 의해 일정한 전위를 유지하게 된다.
제 2 시간(T2)에서, 상기와 같은 상태를 유지하는 동안 제 1 및 제 2 어드레스 신호(ADDR1 및 ADDR2)가 하이 상태로 인가되면, 제 8 및 제 9 NMOS 트랜지스터 (N28 및 N29)가 턴온된다. 그러나, 아직 워드라인 전압(WL)이 메모리 셀 어레이 (M21)를 턴온시킬 만큼 인가되지 않은 상태이기 때문에 제 3 노드(Q23)는 계속해서 같은 전위를 유지하게 된다.
제 3 시간(T3)에서, 상기와 같은 상태를 유지하는 동안 워드라인 전압(WL)이 하이 상태로 인가되면, 메모리 셀 어레이(M21)의 프로그램 또는 소거 상태에 따라 전류 경로가 설정된다. 즉, 메모리 셀 어레이(M21)가 프로그램된 경우 셀을 통해 전류가 흐르지 않기 때문에 제 3 노드(Q23)의 전위는 일정하게 유지되고, 센싱 노드인 제 2 노드(Q22)의 전위는 전원 전압(Vcc)에서 제 3 PMOS 트랜지스터(P23) 및 제 3 NMOS 트랜지스터(N23)의 문턱 전압을 뺀값이 된다. 메모리 셀 어레이(M21)가 소거된 경우 셀을 통해 전류가 흐르기 때문에 제 2 노드(Q22)의 전압이 셀이 프로그램된 경우보다 낮아지게 된다. 이렇게 하여 센스 증폭기(21)는 메모리 셀 어레이 (M21)의 프로그램 또는 소거 상태에 따라 조절되는 제 2 노드(Q22)의 전압과 기준전압(Vref)을 비교하여 출력을 결정하게 된다.
상기의 동작에서 비트라인 프리차지 동작을 종료하였으나, 셀 전류가 흐르지 않는 경우에도 제 4 NMOS 트랜지스터(N24)의 문턱 전압은 양의 값을 갖기 때문에 제 1 노드(Q21)의 전위는 제 3 노드(Q23)의 전위보다 높은 상태가 된다. 이 때문에 셀 전류가 흐르게 되고, 제 1 노드(Q21)의 전압이 상승해야 되는 상황에서도 시간 소모는 무시할 만하며, 종래의 경우와 비교할 경우 최대 10㎱ 정도의 속도 향상을 기대할 수 있다. 비트라인 프리차지가 종료된 경우 제 1 노드(Q21)의 전위가 낮아지기 때문에 제 5 NMOS 트랜지스터(N25)는 턴오프되고, 제 4 노드(Q24)의 전위는 별도의 디스차지 경로가 없으므로 초기 차징된 전압을 그대로 유지하여 제 4 NMOS 트랜지스터(N24)의 문턱 전압을 낮추는데 계속적으로 기여한다.
또한, 셀 상태를 센싱한 후 센스 증폭기를 디스에이블시키기 위해 센싱 인에이블 바 신호(SAENb)를 하이 상태로 입력하면, 제 4 노드(Q24)는 디스차지되어 접지 전위를 갖게 된다. 이는 프로그램 동작을 실시할 때 센싱 인에이블 바 신호(SAENb)는 하이 상태로 인가되어 센스 증폭기를 디스에이블시키고, 프로그램 인에이블 신호(PGMEN)가 하이 상태로 인가되어 제 7 NMOS 트랜지스터(N27)를 턴온시켜 5V 정도의 전압을 셀의 프로그래밍을 위하여 인가하는 경우 제 4 NMOS 트랜지스터(N24)는 고전압 소자이므로 항복 전압에 대하여 영향을 받지 않을 뿐만 아니라 p웰이 접지 전위를 갖게 되어 문턱 전압이 0.47V를 유지하므로 누설 전류도 없앨 수 있다. 공핍형 NMOS 트랜지스터의 경우 문턱 전압이 0V이기 때문에 누설 전류가흐를수도 있는 문제점을 원천적으로 해결할 수 있다.
상술한 바와 같이 본 발명에 의하면 고전압용 트랜지스터의 문턱 전압을 의도적으로 제어함으로써 게이트 산화막의 파괴를 방지할 수 있고, 저전압 동작이 가능하며, 트랜스콘덕턴스를 개선하여 속도를 향상시킬 수 있다.

Claims (4)

  1. 메모리 셀 어레이와,
    제어 신호에 따라 전원 전압을 소정 전위로 조절하기 위한 레귤레이션 수단과,
    상기 레귤레이션 수단의 출력 신호에 따라 전원 단자로부터 상기 메모리 셀 어레이로의 전류 경로를 설정하기 위한 제 1 스위칭 수단과,
    상기 제어 신호에 따라 상기 제 1 스위칭 수단의 웰 전위를 조절하기 위한 제 2 스위칭 수단과,
    상기 레귤레이션 수단의 출력 신호에 따라 상기 제 1 스위칭 수단의 웰 전위를 조절하기 위한 제 3 스위칭 수단과,
    상기 메모리 셀 어레이의 상태를 센싱하고 기준 전압과 비교하여 출력 신호를 결정하기 위한 센스 증폭기를 포함하여 이루어진 것을 특징으로 하는 비휘발성 메모리 소자의 센싱 회로.
  2. 제 1 항에 있어서, 상기 제 1 스위칭 수단은 DTMOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 소자의 센싱 회로.
  3. 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 스위칭 수단의 웰과 접지 단자 사이에 접속되어 상기 제어 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 소자의 센싱 회로.
  4. 제 1 항에 있어서, 상기 제 3 스위칭 수단은 전원 단자와 상기 제 1 스위칭 수단의 웰 사이에 접속되어 상기 레귤레이션 수단의 출력 신호에 따라 구동되는 NMOS 트랜지스터인 것을 특징으로 하는 비휘발성 메모리 소자의 센싱 회로.
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