JP2014503104A - 特定のデータ量子化のメモリからの出力 - Google Patents

特定のデータ量子化のメモリからの出力 Download PDF

Info

Publication number
JP2014503104A
JP2014503104A JP2013550560A JP2013550560A JP2014503104A JP 2014503104 A JP2014503104 A JP 2014503104A JP 2013550560 A JP2013550560 A JP 2013550560A JP 2013550560 A JP2013550560 A JP 2013550560A JP 2014503104 A JP2014503104 A JP 2014503104A
Authority
JP
Japan
Prior art keywords
count
data
detection signal
memory cell
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013550560A
Other languages
English (en)
Inventor
ティー． ペクニー，セオドア
Original Assignee
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2014503104A publication Critical patent/JP2014503104A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5644—Multilevel memory comprising counting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • Read Only Memory (AREA)

Abstract

本開示は、データ特定のデータ量子化をメモリデバイスおよびシステムから出力するための方法、デバイスおよびシステムを含む。データ特定のデータ量子化を出力することは、複数の異なるデータ量子化のうち特定の１つをイネーブルすることを含み得る。その後、上記複数のデータ量子化のうち特定の１つを出力することができる。
【選択図】図６

Description

本開示は、主に半導体メモリデバイス、方法およびシステムに関し、より詳細には、メモリから特定のデータ量子化を出力するための方法、デバイスおよびシステムに関する。
メモリデバイスは典型的には、コンピュータまたは他の電子デバイス内の内部の半導体集積回路および／または外部リムーバブルデバイスとして提供されることが多い。メモリには、多数の異なる種類がある（例えば、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）およびフラッシュメモリ）。
フラッシュメモリデバイスは、広範囲の電子用途のっための揮発性および不揮発性メモリとして用いることができる。フラッシュメモリデバイスは典型的には、高メモリ密度、高信頼性および低電力消費が可能な１トランジスタメモリセルを用いる。フラッシュメモリの用途を挙げると、ソリッドステートドライブ（ＳＳＤ）、パーソナルコンピュータ、パーソナルデジタルアシスタント（ＰＤＡ）、デジタルカメラ、携帯電話、携帯音楽プレーヤ（例えば、ＭＰ３プレーヤ）および映画プレーヤや、他の電子デバイス用のメモリがある。データ（例えば、プログラムコード、ユーザデータ）および／またはシステムデータ（例えば、基本入力／出力システム（ＢＩＯＳ））は典型的には、フラッシュメモリデバイス中に格納される。
フラッシュメモリアレイアーキテクチャとして、「ＮＡＮＤ」アーキテクチャおよび「ＮＯＲ」アーキテクチャの２つの一般的な種類があり、各基本的メモリセル構成を構築する論理形態に応じてそのように命名される。ＮＡＮＤアレイアーキテクチャは、メモリセルのアレイをマトリックス状に配置して、アレイの「行」中の各メモリセルの制御ゲートは、アクセス線に連結されるか（または場合によっては）アクセス線を形成し、これは、当該分野において一般的に「ワード線」と呼ばれる。しかし、各メモリセルはそのドレインによって直接的にはデータ線へ接続されない（これは、当該分野においては一般的には、データ線（例えば、ビット線）と呼ばれる）。その代わりに、メモリセルのアレイは、共通ソースとデータ線との間において直列にソースからドレインへと接続される。ここで、これらのメモリセルは、「カラム」と呼ばれる特定のデータ線へと共有に接続される。
ＮＡＮＤアレイアーキテクチャ中のメモリセルは、標的（例えば、所望の）状態へプログラムすることができる。例えば、電荷をメモリセルの電荷蓄積ノード上に配置するかまたはメモリセルの電荷蓄積ノードから除去して、上記セルを複数のプログラム状態のうちの１つにする。例えば、単一レベルセル（ＳＬＣ）は、２つの状態（例えば、１または０）を表し得る。フラッシュメモリセルは、２つよりも多くの状態を格納し得る（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０および１１１０）。このようなセルは、マルチレベルセル（ＭＬＣ）と呼ばれ得る。ＭＬＣにより、メモリセル数を増加させること無く、より高密度のメモリを製造することが可能になる。なぜならば、各セルは、１桁よりも多く（例えば、１ビットよりも多く）を表すことが可能であるからである。例えば、４桁を表すことが可能なセルは、１６個のプログラム状態を有する。
検出動作（例えば、読み出しおよび／またはプログラム確認動作）においては、フラッシュメモリセルの状態を決定するために、検出電圧が用いられる。しかし、、複数の機構（例えば、読み出し妨害、プログラム妨害、および／または電荷損失（例えば、電荷漏れ））に起因して、電荷蓄積ノード上に格納された電荷（例えば、メモリセルの閾電圧（Ｖｔ））がシフトする。選択されたメモリセル上に保存された電荷（例えば、ソフトデータ）についてのより詳細を提供する検出動作を用いて、シフトＶｔを修正することができる。
本開示の１つ以上の実施形態による不揮発性メモリアレイの一部の模式図である。 本開示の１つ以上の実施形態によるメモリアーキテクチャのブロック図である。 本開示の１つ以上の実施形態による検出回路の模式図である。 本開示の１つ以上の実施形態による検出回路の模式図である。 本開示の１つ以上の実施形態による検出回路の模式図である。 本開示の１つ以上の実施形態に従って動作されるメモリデバイスを有する電子メモリシステムのブロック図である。
本開示は、メモリデバイスおよびシステムからのデータ特定のデータ量子化を出力するための方法、デバイスおよびシステムを含む。データ特定のデータ量子化を出力することは、データの複数の異なる量子化のうち特定の１つをイネーブルすることを含み得る。その後、データの複数の量子化のうち特定の１つを出力することができる。
本明細書中にさらに説明するように、メモリセルと関連付けられたソフトデータは、上記メモリセルのＶｔ分布内における閾電圧（Ｖｔ）の位置を示すことができ、上記メモリセルのプログラム対象である標的状態を示す。さらに、メモリセルと関連付けられたソフトデータは、本明細書中にさらに説明するように、上記メモリセルのＶｔが上記メモリセルのプログラム対象である標的状態に対応する確率を示し得る。これとは対照的に、検出動作によって決定される、メモリセルのデータ状態に対応するデータは、本明細書中にさらに説明するように、ハードデータと呼ばれ得る。
本開示の実施形態は、ソフトデータ無しにハードデータを出力することが（例えば、選択的に出力することが）でき、これにより、ハードデータおよびソフトデータ双方を出力する場合と比較して、Ｉ／Ｏトラフィックを低減することが可能になる。また、このソフトデータを用いて、メモリセルの高精度検出を促進することができ、メモリセルの検出（例えば、ランピング検出信号が選択されたメモリセルの制御ゲートへ付加されたときに得られたカウントと、上記ハードデータとの間の対応）を調整することができる。
以下の本開示の詳細な説明において、以下、本明細書の一部を形成する添付図面を参照する。添付図面において、本開示の複数の実施形態をどのように実現できるかを例示的に示す。これらの実施形態は、当業者が本開示の実施形態を実行することを可能にするくらいに充分に記載され、他の実施形態も利用可能であり、プロセス、電気的変更および／または構造的変更を本開示の範囲から逸脱することなく行うことが可能であることが理解される。
本明細書中用いられる「複数の」とは、１つ以上のものがあることを指す。例えば、複数のメモリデバイスは、１つ以上のメモリデバイスを指し得る。さらに、本明細書中において特に図面中の参照符号について用いられる「Ｎ」、「Ｍ」、「Ｐ」および「Ｑ」という記載は、複数の当該記載の特徴を本開示の複数の実施形態において用いることが可能であることを示す。
本明細書中の図における番号付与方法においては、最初の桁（単数または複数）が図面番号に対応し、残りの桁が、図面中の要素またはコンポーネントを示す。異なる図間の同様の要素またはコンポーネントは、同様の桁の利用によって指示され得る。例えば、「３４８」は、図３中の要素「４８」を指し得、同様の要素は、図４中において「４４８」として指示され得る。理解されるように、本明細書中の多様な実施形態に示される要素は、本開示の複数のさらなる実施形態が可能なように、追加、交換および／または除去することが可能である。加えて、理解されるように、図中に記載される要素の比率および相対的大きさは、本開示の実施形態を例示することを意図するものであって、限定的なものとしてとられるべきではない。
図１は、本開示の１つ以上の実施形態による不揮発性メモリアレイの一部１００の模式図である。図１の実施形態は、ＮＡＮＤアーキテクチャ不揮発性メモリアレイを示す。しかし、本明細書中に記載の実施形態は、この例に限定されない。図１に示すように、メモリアレイ１００は、アクセス線（例えば、ワード線１０５−１、．．．、１０５−Ｎ）と、交差データ線（例えば、ローカルビット線１０７−１、１０７−２、１０７−３、．．．、１０７−Ｍ）とを含む。デジタル環境におけるアドレス指定を容易にするために、ワード線１０５−１、．．．、１０５−Ｎの数と、ローカルビット線１０７−１、１０７−２、１０７−３、．．．、１０７−Ｍの数とは、何らかの２のべき乗（例えば、２５６ワード線×４，０９６ビット線）であり得る。
メモリアレイ１００は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．．、１０９−Ｍを含む。各ＮＡＮＤストリングは、不揮発性メモリセル１１１−１、．．．、１１１−Ｎを含み、これらのメモリセルはそれぞれ、各ワード線１０５−１、．．．、１０５−Ｎへと通信可能に接続される。各ＮＡＮＤストリング（およびその構成メモリセル）は、ローカルビット線１０７−１、１０７−２、１０７−３、．．．、１０７−Ｍと関連付けられる。各ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．．、１０９−Ｍの不揮発性メモリセル１１１−１、．．．、１１１−Ｎは、ソースとドレインをつなぐ直列接続により、ソース選択ゲート（ＳＧＳ）（例えば、電界効果トランジスタ（ＦＥＴ）１１３）と、ドレイン選択ゲート（ＳＧＤ）（例えば、ＦＥＴ１１９）との間に接続される。各ソース選択ゲート１１３は、ソース選択線１１７上の信号に応答して各ＮＡＮＤストリングを共通ソース１２３へと選択的に接続させるように、構成される。各ドレイン選択ゲート１１９は、ドレイン選択線１１５上の信号に応答して、各ＮＡＮＤストリングを各ビット線へと選択的に接続させるように、構成される。
図１に示す実施形態に示すように、ソース選択ゲート１１３のソースは、共通ソース線１２３に接続される。ソース選択ゲート１１３のドレインは、対応するＮＡＮＤストリング１０９−１のメモリセル１１１−１のソースへと接続される。ドレイン選択ゲート１１９のドレインは、ドレイン接点１２１−１で、対応するＮＡＮＤストリング１０９−１のビット線１０７−１へと接続される。ドレイン選択ゲート１１９のソースは、最終メモリセル１１１−Ｎのドレイン（例えば、対応するＮＡＮＤストリング１０９−１の浮遊ゲートトランジスタ）へと接続される。
１つ以上の実施形態において、不揮発性メモリセル１１１−１、．．．、１１１−Ｎの構造は、ソース、ドレイン、浮遊ゲートまたは他の電荷蓄積ノードおよび制御ゲートを含む。不揮発性メモリセル１１１−１、．．．、１１１−Ｎの制御ゲートはそれぞれ、ワード線、１０５−１、．．．、１０５−Ｎへと接続される。不揮発性メモリセル、１１１−１、．．．、１１１−Ｎの「カラム」は、ＮＡＮＤストリング１０９−１、１０９−２、１０９−３、．．．、１０９−Ｍを構成し、所与のローカルビット線１０７−１、１０７−２、１０７−３、．．．、１０７−Ｍへとそれぞれ接続される。上記不揮発性メモリセルの「行」は、所与のワード線１０５−１、．．．、１０５−Ｎへと共通接続されたメモリセルである。「カラム」および「行」という用語は、特定の直線状（例えば、垂直方向および／または水平方向）に配向された不揮発性メモリセルを暗示的に意味しない。メモリセルのストリングが選択ゲート間において並列接続される点を除いて、ＮＯＲアレイアーキテクチャも同様に配置される。
当業者であれば理解するように、選択されたワード線（例えば、１０５−１、．．．、１０５−Ｎ）に接続されたセルのサブセットをグループとしてプログラムおよび／または検出する（例えば、読み出す）ことが可能である。プログラミング動作（例えば、書き込み動作）は、複数のプログラムパルス（例えば、１６Ｖ−２０Ｖ）を選択されたワード線へ付加して、選択されたアクセス線へ接続された選択されたセルの閾電圧（Ｖｔ）を標的（例えば、所望の）プログラム状態に対応する所望のプログラム電圧レベルへと増加させることを含み得る。
検出動作（例えば、読み出しまたはプログラム確認動作）は、選択されたセルに接続されたビット線の電圧および／または電流変化を検出して、選択されたセルの状態を決定することを含み得る。上記検出動作は、上記選択されたメモリセルと関連付けられたソース線（例えば、ソース線１２３）へ提供される電圧（例えば、バイアス電圧）を超える電圧を、選択されたメモリセルと関連付けられたビット線（例えば、ビット線１０７−１）へと電圧付加（例えば、バイアス）することを含み得る。あるいは、検出動作は、ビット線１０７−１を事前充電した後、選択されたセルが伝導し始めたときに放電し、上記放電を検出することを含み得る。
選択されたセルの状態を検出することは、非選択セルの閾電圧から独立して上記非選択セルを導電状態にするのに充分なほど、非選択セルのストリングへ接続されたワード線へと複数の通過信号（例えば、読み出し通過電圧）を提供しつつ、複数の検出信号（例えば、読み出し電圧）を選択されたワード線へと提供することを含み得る。読み出しおよび／または確認されている選択されたセルに対応するビット線を検出することで、上記選択されたワード線へ付加された特定の検出電圧に応答して上記選択されたセルが導電するか否かを決定することができる。例えば、ビット線電流が特定の状態と関連付けられた特定の基準電流に到達するワード線電圧により、選択されたセルの状態を決定することができる。
当業者であれば理解するように、ＮＡＮＤストリング中の選択されたメモリセルに対して行われる検出動作において、上記ストリングの非選択メモリセルは、導電状態になるようにバイアスされる。このような検出動作において、選択されたセルの状態は、上記ストリングに対応するビット線上において検出された電流および／または電圧に基づいて決定することができる。例えば、ビット線電流が特定の量だけ変化したかまたは所与の期間において特定のレベルに到達したかに基づいて、選択されたセルの状態を決定することができる。
上記選択されたセルが導電状態になった場合、上記ストリングの一端におけるソース線接点と、上記ストリングの他端におけるビット線接点との間に電流が流れる。そのため、上記選択されたセルの検出と関連付けられた電流が、上記ストリング内のその他のセル、セルスタック間の拡散領域および上記選択トランジスタをそれぞれを通じて搬送される。
図２は、本開示の１つ以上の実施形態によるのメモリアーキテクチャのブロック図である。図２の実施形態は、ブロック１、２０３−１内に含まれた複数のページ２２５−１、２２５−２、．．．、２２５−Ｐを示す。図２はまた、複数のブロック２０３−１、２０３−２、．．．、２０３−Ｑを示す。図２に示す実施形態によれば、ブロック２０３−１、２０３−２、．．．、２０３−Ｑは共に面２０１内に含まれる。実施形態は、１つの面を含むメモリデバイスに限定されず、メモリデバイスは、１面以外に１つ以上の面を含み得る。本開示の教示を曖昧にしないよう、１つの面２０１のみを図２に図示している。
一例として、２ＧＢメモリデバイスは、１ページあたり２１１２バイトのデータ、１ブロックあたり６４ページ、面あたり２０４８ブロックを含み得る。ＳＬＣデバイスは、セルあたり１ビットを保存する。ＭＬＣデバイスは、セルあたり複数ビット（例えば、セルあたり２ビット）を保存し得る。二進システムにおいて、「ビット」は、１単位のデータを示す。実施形態は二進システムに限定されないため、本明細書中、最小データ要素を「単位」と呼ぶ場合がある。
面２０１が２３６および２３８においてレジスタ２３０と双方向通信している様子が図示されている。当業者であれば理解するように、プログラミング動作時においてデータを２３６においてレジスタ２３０からメモリ面２０１へと転送させることができる。読み出し動作時においてデータをメモリ面２０１からレジスタ２３０へと転送することもできる。レジスタ２３０は、２３４においてデータを入力／出力（Ｉ／Ｏ）回路（例えば、図６中の６６０）へ出力することができ、２３２においてＩ／Ｏ回路からのデータを受信することができる。本開示のいくつかの実施形態において、ソフトデータを出力することなくハードデータをＩ／Ｏ回路へと出力することができる。しかし、実施形態はこれに限定されない。例えば、いくつかの実施形態は、ハードデータおよびソフトデータを出力すること（例えば、ソフトデータ出力の量をハードデータによって変化させること）を含み得る。レジスタ２３０は、複数のデータサイクルを通じてＩ／Ｏ回路とデータを通信し得る。一例として、１ページ分のデータ（例えば、２キロバイト（ｋＢ）のデータ）を複数の１バイトデータサイクルを通じてレジスタ２３０中へとロードすることができる。実施形態は、２ｋＢページサイズを含むメモリデバイスに限定されない。他のページサイズも、本開示の実施形態と共に用いることが可能である（例えば、４ｋＢ、８ｋＢ）。読者であれば理解するように、データの部分的ページをレジスタ２３０へ通信しかつ／またはレジスタ２３０から通信することができる。
図２中において面２０１と関連してレジスタ２３０を１つだけ示しているが、実施形態はこれに限定されない。いくつかの実施形態において、面２０１は、１つよりも多くのレジスタを含み得る（例えば、データレジスタおよびキャッシュレジスタ）。データレジスタは、上述したようにレジスタ２３０と同様の様態で動作することができる。なぜならば、上記データレジスタは、データをメモリ面２０１へ転送し、メモリ面２０１からデータを受領することができるからである。キャッシュレジスタは、上述したように、レジスタ２３０と同様の様態で動作することができる。なぜならば、上記キャッシュレジスタは、複数のデータサイクル（例えば、データ入力サイクルまたはデータ出力サイクル）を通じてデータをＩ／Ｏ回路へと通信することができかつ／またはデータをＩ／Ｏ回路から通信することができるからである。いくつかの実施形態において、レジスタ２３０は、複数のラッチを含み得る。ここで、ラッチは、１単位以上のデータを保存することができる。
データレジスタおよびキャッシュレジスタ双方を含む実施形態において、非キャッシュ動作時において、上記データレジスタおよびキャッシュレジスタは、単一のレジスタ（例えば、レジスタ２３０）として動作することができる。キャッシュ動作時において、データレジスタおよびキャッシュレジスタは、パイプラインプロセスにおいて別個に動作することができる。例えば、プログラム動作時において、Ｉ／Ｏ回路からのデータ（例えば、ホストからのデータ（例えば、ホストと関連付けられたプロセッサからのデータ））を例えば複数の連続クロックデータサイクルを通じて上記キャッシュレジスタにロードすることができ、その後、上記キャッシュレジスタから上記データレジスタへと転送することができる。データを上記データレジスタへ転送した後、上記データレジスタのコンテンツをメモリ面２０１中にプログラムすることができる。例示的な読み出し動作において、データ（例えば、ハードデータおよびソフトデータ）をメモリ面２０１からデータレジスタ中へ読み出すことができる。別の例示的読み出し動作において、ソフトデータを含まないハードデータをメモリ面２０１から上記データレジスタ中へと転送することができる。上記データレジスタにハードデータ、またはハードデータおよびソフトデータがロードされているかに関わらず、上記データレジスタ中のデータを上記キャッシュレジスタへと転送することができる。上記キャッシュレジスタにハードデータ、またはハードデータおよびソフトデータがロードされているかに関わらず、本開示によれば、ハードデータのみまたはハードデータおよびソフトデータをＩ／Ｏ回路へと出力することができる。このような実施形態は、いくつかの従来のアプローチに従ってハードデータをソフトデータと共にＩ／Ｏ回路へと出力する場合に比較して、ソフトデータが必要でないかまたは所望されない場合（または、いくつかの従来のアプローチに従ってハードデータをソフトデータと共にＩ／Ｏ回路へと出力する場合ほどのソフトデータが必要でないかまたは所望されない場合）においてＩ／Ｏトラフィックを低減することにより、読み出し帯域幅を向上させる点において有用である。例えば、ソフトデータ無しでハードデータを出力した場合、Ｉ／Ｏトラフィックを６５％だけ低減することが可能になる。
図３は、本開示の１つ以上の実施形態によるメモリデバイスの一部の模式図である。本開示の実施形態の説明を容易にするために、上記メモリデバイスの一部を詳細を省いて示している。そのため、メモリデバイスの一部は、図３中に図示されていないさらなるコンポーネントを含み得る。
図３に示すメモリデバイスの一部は、メモリアレイ３００（例えば、図１に示すメモリアレイ１００に類似するもの）と、さらなるコンポーネントとを含み得る。これらのさらなるコンポーネントは、制御回路と総称される（例えば、図６に示す制御回路６７０に類似するもの）。メモリアレイ３００は、より大型のメモリアレイの一部（例えば、ブロック）を示し得る。例えば、上記より大型のメモリアレイの複数の部分は、行デコーダ３４４を共有することができ、上記より大型のメモリアレイの複数の部分は、カラムデコーダ３４６を共有することができる。しかし、実施形態はこれに限定されない。アレイ３００はより大型のアレイの一部を示すが、本明細書中、記載を簡潔にするために、そのようなアレイ３００をアレイ３００と呼ぶ。
上記制御回路は、メモリアレイ３００へ接続された行デコーダ３４４およびカラムデコーダ３４６を含み得る。例えば、行デコーダ３４４および／またはカラムデコーダ３４６は、マルチプレクサおよび／またはデマルチプレクサであり得る。行デコーダ３４４は、メモリアレイ３００の複数のアクセス線へと接続され得、カラムデコーダ３４６は、メモリアレイ３００の複数のデータ線へと接続され得る。行デコーダ３４４は、特定のアクセス線を選択することができ、上記カラムデコーダは、特定のデータ線を選択することができ、これにより、メモリセルをプログラミングおよび／または検出するために、上記特定のアクセス線および上記特定のデータ線それぞれに接続された特定のメモリセルの選択を容易にすることができる。メモリアレイ３００がＮＡＮＤアレイである実施形態において、本明細書中に記載のように、アレイ３００内のメモリセルは、一度に１ページをプログラムかつ／または検出することができる（例えば、上記特定のアクセス線へ接続された複数のセルを共にプログラムおよび／または検出することができる）。しかし、本明細書中、本開示の理解を促進するために、検出動作を単一のメモリセルについて記述することができる。
上記制御回路は、検出信号生成器３４２（例えば、電圧ランプ生成器、電流ランプ生成器）を含み得る。上記検出信号生成器は、行デコーダ３４４への出力を持ち得る。行デコーダ３４４は、選択されたメモリセルの制御ゲートへ（例えば、選択されたメモリセルの制御ゲートへ接続されたアクセス線を介して）検出信号を付加する。上記検出信号生成器は、カウンタ３４８への出力を持ち得、これにより、上記検出信号が上記選択されたメモリセルの制御ゲートへ付加されている間、カウント（例えば、ｎ単位値）が提供される。カウントについて「ｍ」、「ｎ」、および「ｐ」が用いられる場合、図面中の「Ｍ」、「Ｎ」、「Ｐ」および「Ｑ」とは無関係である。これらの指示文字によって表される数字は、同じである場合もあれば、異なる場合もある。
検出信号生成器３４２は、ランピング検出信号生成器であり得る（例えば、出力（例えば、電圧）の大きさを、一定期間、開始時大きさから停止時大きさまでの直線状傾斜に従って増加させるもの）。これらの開始時大きさから停止時大きさは、アレイ３００内のメモリセルのプログラム対象となり得る一定範囲の閾電圧（例えば、０．５ボルト〜４．５ボルト）を包含するように選択され得る。このようにすることで、複数の別個の検出信号（例えば、別個の電圧）を用いて上記選択されたメモリセルの状態を決定する場合とは対照的に、上記出力の大きさにより、選択されたメモリセルの任意のプログラム状態を単一の入力で検出できる能力を得ることが可能になる。ランピング期間は、効率的な検出速度と、閾電圧（Ｖｔ）の高精度検出との間のバランスが保持されるように、選択することができる。１つ以上の実施形態において、上記期間は、２０マイクロ秒未満であり得る。
１つ以上の実施形態において、検出信号生成器３４２は、カウントを開始するための出力をカウンタ３４８へ提供し得る。カウンタ３４８は、カウントを開始し、検出信号が選択されたメモリセルの制御ゲートへ付加されている間、特定の範囲の値にわたってカウントし得る。上記カウンタは、第１の特定の値から開始して、第２の特定の値までカウントを続ける（例えば、００ｈ〜ＦＦｈ（０〜２５５））。１つ以上の実施形態において、カウンタ３４８は、上記特定の範囲において、固定クロックサイクルにおいてインクリメントされ得る。上記カウントは、ｎ単位値を含み得る。いくつかの実施形態において、カウンタ３４８は二進カウンタであり得、上記カウントはｎビット二進値であり得る。例えば、上記カウントが２５１の１０進数値に等しく、カウンタ３４８は二進カウンタである場合、カウントは、ｎビット値（例えば、二進数で表すと１１１１１０１１に等しい８ビット値）を含み得る。実施形態は、特定の単位数のカウントに限定されない。
上記カウントは、上記選択されたメモリセルのデータ状態を表すために用いられる単位よりも多数の単位を含み得る。例えば、上記選択されたメモリセルが４ビットセルである場合、異なるデータ状態の組み合わせを二進数で４単位（例えば、４ビット）カウント（例えば、１０１１）で表すことができる。しかし、上述したように、上記カウントは、上記選択されたメモリセルのデータ状態を表すために用いられる単位よりも多数の単位を含む。そのため、例えば４ビットメモリセルの場合、上記カウントは、少なくとも５単位（例えば、ビット）を含み得る。すなわち、上記カウントは、上記メモリセルのデータ状態を表すために用いられる単位よりも多数の単位を含む。メモリセルのデータ状態をノミナルに表すカウント単位をハードデータと呼ぶ。例えば、いくつかの場合において、５ビットカウントである１０１０１をデータ状態１０１１に対応するものとして決定することができるが、上記５ビットカウントは、データ状態１０１０（例えば、上記５ビットカウントの４つの最上位ビット）をノミナルに示す。上記カウントの残りの単位はソフトデータと呼ばれるが、上記カウントは、ハードデータでもソフトデータでもないさらなる単位（例えば、「ダミー単位」）を含み得る。しかし、記載を簡潔にするため、これらのさらなる単位は、本明細書中に記載のようなｎ単位カウントにおいては示していない。表記について述べると、上記カウントはｍ単位のノミナルハードデータおよびｐ単位のソフトデータを含むｎ単位カウントであり、ここで、ｍ＋ｐ＝ｎであり、ｍおよびｐはそれぞれｎ未満である。４ビットメモリセルに対する８ビットカウントの例において、上記カウントは、合計８ビットを含み、そのうち４ビットは（上記メモリセルのデータ状態をノミナルに表す）ノミナルハードデータであり、４ビットはソフトデータである（例えば、ｎは８に等しく、ｍは４に等しく、ｐは４に等しい）。
２ビットメモリセルは、可能なデータ状態００、０１、１０および１１を持ち得る。上記２ビットメモリセルは、ランピング検出信号およびカウンタによって検出され得る。上記カウンタは、ソフトデータを含まないカウントを提供するように構成される（例えば、メモリセルのデータ状態中の単位数（この場合、２ビット）に等しい複数の単位を有するカウント）。そのため、上記カウンタは、ランピング検出信号が上記メモリセルの制御ゲートへと付加されている間、カウント００、０１、１０、１１を固定クロックサイクルにてカウントすることができる。本明細書中に記載するように、ソフトデータを提供するカウントを提供することは、メモリセルの検出において有用であり得る。なぜならば、上記ソフトデータを用いることで、メモリセルのＶｔ範囲の変動（例えば、特定のデータ状態に対応するメモリセルの電荷蓄積ノード上に保存された電荷量範囲の変動）を考慮に入れることが可能になるからである。本開示の１つ以上の実施形態によれば、各データ状態間においてカウントが１つよりも多くのインクリメントだけ変化するように、カウンタ３４８をインクリメントすることができる。２ビットセルの例において、上記検出信号がデータ状態値００に対応する値からデータ状態０１（例えば、４ビットカウントのうち２つの最上位ビット）に対応する値へとランプする間、カウント００００、０００１、００１０、００１１、０１００をカウントすることが可能なように、４ビットカウントを用いることができる。特にトリム３５４について本明細書中に記載のように、本開示の実施形態は、カウントの最上位ビットによってハードデータを示すことに限定されない。さらに、実施形態は、カウントと、データ状態と関連付けられた値との間の特定の対応関係に限定されない。
ソフトデータ（例えば、カウントのうち余分な単位）を用いて、メモリセル中に保存された電荷量上により詳細な情報を提供することができる。例えば、２ビットメモリセルが標的データ状態０１に対してプログラムされた場合、４ビットカウントである０１００が「正確な」データ状態０１を示す場合、ランピング検出信号が制御ゲートに付加されたのに少なくとも部分的に応答してメモリセルが導電し始めるのと共にカウントがラッチされた場合、ラッチされた４ビットカウント００１１は、データ状態０１に対応する標的量よりも若干少ない電荷を上記メモリセルが有することを示し得、ラッチされた４ビットカウント０１０１は、データ状態０１に対応する標的量よりも若干多くの電荷を上記メモリセルが有することを示し得る。ソフトデータは、特定のメモリセルに用いられる場合であってもあるいは複数のメモリセル上において累積的に用いられる場合であっても、後続検出動作の精度を向上させるために対応するデータ状態のためのメモリセル中に保存された電荷の変化量を考慮するように、検出動作を調整するために用いられ得る。例えば、誤り訂正符号（ＥＣＣ）をソフトデータと共に用いて、１つ以上のメモリセル中に保存された電荷量の変動に起因して不正確な状態となっている可能性のある検出動作からのデータを修正することができる。
メモリセルのＶｔは、複数の機構に起因して経時的に変化（例えば、シフト）し得る。例えば、メモリセルの電荷蓄積ノード（例えば、浮遊ゲート）は、経時的に電荷を失い得る。すなわち、上記電荷蓄積ノードから電荷が漏れる場合がある。このような電荷損失に起因して、セルのＶｔが変化する（例えば、低下する）。さらに、上記メモリセルに対してプログラミング動作および／または検出動作が経時的に行われるため、プログラム妨害および／または読み出し妨害機構に起因して、上記セルのＶｔが変化し得る（例えば、増加し得る）。当業者であれば理解するように、他の機構に起因して、上記メモリセルのＶｔが経時的にする場合もある。
いくつかの場合において、このようなＶｔの変化に起因して、メモリセルの状態が変化し得る。例えば、上記メモリセルが標的状態（例えば、データ状態０１）に合わせてプログラムされている場合、電荷損失に起因して、上記メモリセルのＶｔが上記標的状態よりも低いレベルまで低下するかまたはより低いデータ状態（例えば、データ状態００）内のレベルまで低下する場合がある。そのため、このようなＶｔの変化が有った場合、上記メモリセル上に検出動作が行われているとき、誤ったデータが検出される原因になり得る。
カウンタ３４８は、論理３５２に対する出力を持ち得る。例えば、論理３５２は、組み合わせ論理ブロックであり得る（例えば、複数の論理ゲートを含む組み合わせ論理）。１つ以上の実施形態において、論理３５２は、およそ２００個のゲートを含み得る。論理３５２は、カウンタ３４８から提供されたカウントを第１の量子化ｎから第２の量子化ｍへと変換するように、構成され得る。例えば、論理３５２は、上記カウントをｎ単位値からｍ単位値へと変換するように構成され得る。ここで、ｍ単位値は、ハードデータのみで構成され得、ｍはｎよりも小さい。カウンタ３４８が二進カウンタである実施形態において、ｎ単位値はｎビット二進数であり得、ｎビット二進数をｍビット二進数へと変換するように論理３５２を構成することができ、上記ｍビット二進数は、例えばハードデータのみに対応し得る。例えば、論理３５２を用いて、８ビットカウント１００１１１１０を４ビットハードデータ値である１０１０へと変換することができる。上記カウントがカウンタ３４８から論理３５２へと提供されるのに伴って、論理３５２は、上記カウントを連続的に「オンザフライで」変換することができる。それにより、検出回路３５１が選択されたメモリセルの導電を検出した場合、ラッチ３５３は、上記変換値をラッチすることができる。論理３５２のこのような変換機能を本明細書中において記載のように選択的にイネーブルすることにより、論理３５２は、カウントを対応するハードデータへと、ソフトデータ無しに変換することもできるし、あるいは、ｎ単位のカウント全てをラッチ３５３へと送ることもできる。いくつかの実施形態において、ラッチ３５３は、レジスタ中に設けられ得る（例えば、図２に示すレジスタ２３０）。
論理３５２は、１つ以上のトリム３５４を含み得る。これら１つ以上のトリム３５４は、第１の量子化（例えば、ｎ単位のカウント）と、第２の量子化（例えば、ｍ単位のハードデータ）との間の変換を調節するように構成される。例えば、上記カウントと上記ハードデータとの間の変換を調節するように、トリム３５４をユーザによってまたは制御回路によって自動的に設定することができる。一定範囲のｎ単位カウントを、特定のｍ単位のハードデータ状態へ変換することができる。各範囲は、トリム３５４によって調節され得る（例えば、各対応するハードデータ状態の境界（例えば、特定のハードデータ状態に対応するカウントのうち最も低いｎ単位値）、範囲幅、（例えば、上記範囲内に収まる異なるｎ単位カウントの数）、および／または上記範囲の終点（例えば、数値的に第１であるｎ単位カウントおよび上記範囲の終点を規定する数値的に最終であるｎ単位カウント）を含む）。例えば、２ビットデータ状態０１は、４ビットカウント範囲００１１〜０１１０に対応し得、ここで、範囲幅および終点を例えばトリム３５４によって調節（例えば、設定）することができる。上記ｎ単位カウント内のｐ単位のソフトデータに合わせて、ｎ単位カウントとｍ単位のハードデータとの間の変換を調節することができる。
ソフトデータは、Ｖｔ分布内のＶｔの位置および／またはＶｔが標的状態に対応する確率を示すことが可能であるため、ソフトデータを用いて、Ｖｔの変化を追跡および／または補償することができる。例えば、調節されていないカウントまたはいくつかの従来のアプローチに従って調節されたカウントを用いて上記ハードデータを読み出した場合よりも、カウントとハードデータ状態との間における調節された（例えば、トリムされた）変換を用いてソフトデータに基づいてハードデータ読み出した場合の方が、読み出し動作からより多くのビットのハードデータを修正することが可能になる。さらに、トリムされた変換を用いて読み出されたハードデータの場合、より長期にわたり（例えば、より多数のプログラムおよび消去サイクルにわたり）修正することが可能である。すなわち、上記トリムされた変換をさらなるＶｔシフトに起因して再度トリムする必要が出てくるまで、より長期（例えば、より多数のプログラムおよび消去サイクル）にわたる時間経過とすることが可能になる。
上記制御回路は、ソフトデータを保存するように構成され得る。例えば、上記制御回路は、ソフトデータを保存するメモリを含み得る（例えば、ＤＲＡＭ（具体的には図示せず）。上記メモリは、ソフトデータ保存のために専用に用いてもよいし、あるいは、上記メモリは、ソフトデータと共にさらなるデータを保存してもよい。その後（例えば将来において）、少なくとも部分的に上記保存されたソフトデータに基づいて、カウントと出力データ（例えば、ハードデータ）との間の変換を調節することができる。
論理３５２は、論理３５２を選択的にイネーブルするための入力３５６を含み得る。論理３５２は、イネーブルされると、データのｎ単位量子化からのカウントをデータのｍ単位の量子化（例えば、まさに本明細書中に記載のようなハードデータに対応するもの）へと変換する機能を行うことができる。論理３５２がイネーブルされなかった場合、カウント（例えば、ハードデータおよびソフトデータを含む）をラッチ３５３へと出力することができる。論理３５２は、ｎ単位のデータ量子化からのカウントを、複数のレベルのデータ量子化（例えば、ｍ〜ｎの複数のレベルのデータ量子化）のうちの１つへと変換することができる。上記複数のレベルのうち１つを、（例えばユーザによってまたは制御回路によって自動的に）選択することができる。いくつかの実施形態において、上記複数のレベルのうちの１つを、上記メモリデバイスの年齢に基づいて選択することができる。例えば、ＥＣＣの必要性が高まる前に、論理３５２をメモリデバイスの寿命初期においてイネーブルすることができる。例えば、メモリデバイスの年齢は、メモリデバイスの複数のプログラム／消去サイクル（ここで、上記サイクルの数が多いほど、年齢が高いことを示す）に基づいて決定することができる。理解されるように、メモリデバイスが年齢を経ると共に、多様な状態に対するＶｔもシフトし始め得る。このようなシフトがより顕著となるにつれて、カウントからのさらなる情報（例えば、ソフトデータ）を上記メモリデバイスがより有用に用いてＶｔシフトを修正することが可能になり、これにより、論理３５２を選択的にディセーブルすることが可能になる。本明細書中に記載のように、論理３５２は、コマンド（例えば、ユーザコマンドおよび／または制御回路からのコマンド）によって選択的にイネーブルおよび／またはディセーブルすることができる。
検出回路３５１をカラムデコーダ３４６と別個のものとして図示しているが、１つ以上の実施形態において、検出回路３５１をカラムデコーダ３４６と一体化してもよい。同様に、ラッチ３５３および／またはラッチ３５３を含むレジスタを検出回路３５１および／またはカラムデコーダ３４６と一体化してもよい。「検出回路」という用語は、本明細書中、カラムデコーダ３４６、検出回路３５１、レジスタ（例えば、図２に示すレジスタ２３０）および／またはラッチ３５３のうち１つ以上を指す。いくつかの実施形態において、検出回路３５１は、１つ以上の検出増幅器を含み得る。検出回路３５１（例えば、検出増幅器）がトリップした場合、このようなトリップは、ランピング検出信号生成器からの入力に対し、選択されたメモリセルが導電によって反応したこと（例えば、上記選択されたメモリセルの状態が検出されたこと）を示し得る。
検出回路３５１は、ラッチ３５３へ信号を出力して、（論理３５２がイネーブル入力３５６によってイネーブルされていない場合は）データ量子化（例えば、カウンタ３４８から提供されるもの（例えば、ｎ単位カウント）を上記ラッチにラッチさせ、あるいは、（論理３５２がイネーブル入力３５６によって選択的にイネーブルされた場合は）論理３５２からの上記データの特定のｍ単位の量子化（例えば、ハードデータのみ）を上記ラッチにラッチさせる。ラッチ３５３は、複数の個々のデータラッチを含み得、ここで、上記個々のデータラッチはそれぞれ、１単位のデータ（例えば、ビット）を保存し得る。１つ以上の実施形態において、ラッチ３５３は、上記ｎ単位カウントに対応する少なくともｎ個のラッチを含み得る。ラッチ３５３は、論理３５２がイネーブル入力３５６によって選択的にイネーブルされると、少なくとも部分的にランピング検出信号に応答して、論理３５２からのｍ単位値をラッチすることができ、これにより、選択されたメモリセルを導電させた後、ハードデータが出力される。ラッチ３５３は、論理３５２から提供されたデータの量子化（例えば、上記データがｎ単位量子化およびｍ単位の量子化であるかまたはいくつかの他の特定の量子化であるか）をラッチすることができる。
本開示によれば、検出回路３５１は、ランピング検出信号に少なくとも部分的に応答して、データ（例えば、ハードデータのみ）の特定の量子化、ｎ単位カウントまたはいくつかのソフトデータを含むデータのｍ単位の量子化を発生させることで、上記選択されたメモリセルを導電させることができるが、ソフトデータの全てのｐ単位の量子化は発生させない。１つ以上の実施形態において、上記検出回路は、ｍ単位のハードデータを上記ｎ個のラッチから出力するように、構成され得る。出力３３４は、図２に示す出力２３４ならびに／あるいは図６に示すＩ／Ｏ回路６６０および／またはＩ／Ｏ接続６６２に類似する。
図４は、本開示の１つ以上の実施形態による、メモリデバイスの一部の模式図である。上記メモリデバイスの一部は、本開示の実施形態の説明を容易にするために、詳細レベルを省いて示している。そのため、メモリデバイスの一部は、図４中に図示されていないさらなるコンポーネントを含み得る。
図４中に示されるメモリデバイスの部分は、図３に示すコンポーネントと同様の複数のコンポーネントを含み得る。例えば、メモリアレイ４００、行デコーダ４４４、カラムデコーダ４４６、検出回路４５１、ラッチ４５３、出力４３４、ランピング検出信号生成器４４２、カウンタ４４８、論理４５２、トリム４５４およびイネーブル入力４５６は、図３に示すメモリアレイ３００、行デコーダ３４４、カラムデコーダ３４６、検出回路３５１、ラッチ３５３、出力３３４、ランピング検出信号生成器３４２、カウンタ３４８、論理３５２、トリム３５４およびイネーブル入力３５６にそれぞれ類似し得る。そのため、図４については、主に接続性および機能における差について説明していく。
ランピング検出信号生成器４４２は、行デコーダ４４４への出力（およびよってその内部のメモリセルの制御ゲートへの出力を複数のアクセス線を介して）持ち得、カウンタ４４８への出力を持ち得る。カウンタ４４８は、（カウンタ３４８が論理３５２に対する出力を有する）図３と対照的に、検出回路（例えば、ラッチ４５３）への出力と、論理４５２からの入力とを持ち得る。カウンタ４４８は、メモリセル４００のアレイ内の選択されたメモリセルの制御ゲートへランピング検出信号が付加されている間、データの第１の量子化（例えば、ｎ単位カウント）を提供するように、構成され得る。
論理４５２（例えば、状態機械）は、カウンタ４４８から提供されたカウンタを制御して、上記カウントから特定のデータの量子化（例えば、ハードデータおよび全ソフトデータ、ハードデータおよびいくつかのソフトデータ、またはソフトデータを含まないハードデータ）が得られるようにする。例えば、カウンタ４４８は二進カウンタであり得、論理４５２は例えばカウンタ４４８を選択的に制御して、論理４５２によって制御されているハードデータ状態に対応する二進インクリメントのカウントをインクリメントさせる。より詳細には、カウンタ４４８は、カウンタ３４８について上述したようにｎ単位カウントを提供するように構成され得るが、論理４５２は、上記カウントを制御してハードデータ状態に対応するｍ単位値が上記カウントによってインクリメントされるようにするように構成され得、そのため、イネーブルされると、少なくとも部分的にランピング検出信号に応答してｍ単位のハードデータがカウンタ４４８からラッチ４５３へと出力され、その結果、上記選択されたメモリセルが導電する。例えば、上記カウントが例えば００００００００から０００１００００へ、００１０００００へとインクリメントするように、上記カウントを制御することができる。論理４５２は、カウンタ４４８を制御して、コントローラ４４８が（イネーブルされたときに）ｍ個の最上位ビット（ＭＳＢ）（例えば、トリムされたＭＳＢ）のみを上記カウンタからラッチ４５３へと出力するようにさせることができる。例えば、カウンタ４４８の出力がＭＳＢから始まる連続値であり、よってｍ個のビット後に論理４５２がカウンタ４４８からの出力を停止することが可能なように、カウンタ４４８とラッチ４５３との間のデータ経路を設定することができる。論理４５２は、１つ以上のトリム４５４を含み得る。これらの１つ以上のトリム４５４は、上記インクリメント（例えば、二進インクリメント）および本明細書中に記載のようなハードデータ状態を調節するように、構成される。例えば、トリム４５４は、データ状態間が非対称になるように（例えば、異なるハードデータ状態が異なる相対的にインクリメントに対応するように）、カウントの変化（例えば、インクリメント設定）を調節することができる。そのため、本開示の１つ以上の実施形態は、負のＶｔシフトに応答して負方向にカウントを調節する減算カウンタ（具体的には図示せず）を含み得る。しかし、実施形態はこれに限定されない。なぜならば、論理４５２は、上記カウントを（減算カウンタを用いることなく）負方向に調節することができるからである。上記のような非対称対応は、トリム４５４を用いて（例えば、本明細書中に記載のような異なるハードデータ状態に対する異なるＶｔシフトに応答して）さらに調節することができる。論理４５２は、イネーブル入力４５６を含み得る。イネーブル入力４５６は、論理４５２を選択的にイネーブルして、本明細書中に記載のようにカウントを制御させる。
検出回路４５１をカラムデコーダ４４６と別個のものとして図示しているが、１つ以上の実施形態において、検出回路４５１をカラムデコーダ４４６と一体化してもよい。同様に、検出回路４５１、レジスタおよび／またはカラムデコーダ４４６と共に、ラッチ４５３を一体化してもよい。本明細書中、「検出回路」という用語は、カラムデコーダ４４６、検出回路４５１および／またはラッチ４５３のうち１つ以上を指す。検出回路は、少なくとも部分的にランピング検出信号に応答して、制御されたカウントを（例えば、選択的に）出力するように構成され得、これにより、上記選択されたメモリセルを導電させる。例えば、検出回路４５１は、ラッチ４５３からのカウントを出力４３４を通じて出力し得る。ラッチ４５３は、少なくともｎ個の個々のラッチを含み得る。これらのｎ個の個々のラッチはそれぞれ、１単位のデータを保存することができる。上記検出回路は、例えばｍ単位のハードデータをソフトデータ無しに出力するように、構成され得る。例えば、論理４５２がカウンタ４４８を制御してカウンタ４４８が少なくとも部分的にランピング検出信号に応答してｍ単位値ずつインクリメントしかつｍ単位値をラッチ４５３へと出力させることで、上記選択されたメモリセルを導電させる。
図５は、本開示の１つ以上の実施形態によるメモリデバイスの一部の模式図である。本開示の実施形態の説明を容易にするために、上記メモリデバイスの一部を詳細を省いて示している。そのため、メモリデバイスの一部は、図５中に図示されていないさらなるコンポーネントを含み得る。
図５に示すメモリデバイスの部分は、図３に示すものと同様の複数のコンポーネントを含み得る。例えば、メモリアレイ５００、行デコーダ５４４、カラムデコーダ５４６、検出回路５５１、ラッチ５５３、出力５３４、ランピング検出信号生成器５４２、カウンタ５４８、論理５５２、トリム５５４およびイネーブル入力５５６は、図３中に示すメモリアレイ３００、行デコーダ３４４、カラムデコーダ３４６、検出回路３５１、ラッチ３５３、出力３３４、ランピング検出信号生成器３４２、カウンタ３４８、論理３５２、トリム３５４およびイネーブル入力３５６にそれぞれ類似する。そのため、図５については、主に接続性および機能における差について説明していく。
ランピング検出信号生成器は、行デコーダ５４４への出力（よって、例えば、複数のアクセス線を介した、その内部のメモリセルの制御ゲートへの出力）と、カウンタ５４８への出力を持ち得る。カウンタ５４８は、検出回路（例えば、ラッチ５５３）への出力を持ち得る。カウンタ５４８は、メモリセル５００のアレイ内の選択されたメモリセルの制御ゲートにランピング検出信号が付加されている間、第１のデータ量子化（例えば、ｎ単位カウント）を提供するように構成され得る。論理３５２がカウンタ３４８からの入力を受信し、ラッチ３５３への出力を有していた図３の場合とは対照的に、検出回路（例えば、ラッチ５５３）は、論理５５２に対する出力を持ち得る。上記検出回路は、少なくとも部分的にランピング信号に応答して、カウントを論理５５２へ出力するように構成され得、これにより、上記選択されたメモリセルが導電する。
検出回路５５１をカラムデコーダ５４６とは別個に示しているが、１つ以上の実施形態において、検出回路５５１は、カラムデコーダ５４６と一体化することができる。同様に、ラッチ５５３は、検出回路５５１および／またはカラムデコーダ５４６と一体化することができる。本明細書中、「検出回路」という用語は、カラムデコーダ５４６、検出回路５５１および／またはラッチ５５３のうち１つ以上を指す。
論理５５２（例えば、組み合わせ論理を含む組み合わせ論理ブロック）は、カウントを第１のデータ量子化（例えば、ｎ単位カウント）から第２のデータ量子化（例えば、ｍ単位のハードデータ）へと（例えば、選択的に）変換するように、構成され得る。例えば、上記カウントは、ｐ単位のソフトデータを含むｎ単位値であり得る。論理５５２は、上記ｎ単位値を上記ハードデータを含むｍ単位値へと変換するように構成され得、ここで、ｍおよびｐはそれぞれ、ｎよりも小さい。ラッチ５５３は、少なくともｎ個のラッチを含み得る。これらの少なくともｎ個のラッチは、ｎ単位値をカウンタ５４８から保存するように構成される。論理５５２は、１つ以上のトリム５５４を含み得る。１つ以上のトリム５５４は、本明細書中に記載のような第１の量子化と第２の量子化との間の変換を調節するように、構成される。例えば、論理５５２は、１つ以上のトリム５５４を用いて少なくともｎ個のラッチ５５３中に保存されたｐ単位のソフトデータに従って上記カウントと上記ハードデータとの間の変換を調節するように、構成され得る。論理５５２は、上記カウント（または他のデータ量子化）を、ランピング検出信号を上記選択されたメモリセルの制御ゲートへ再度出力することなく、上記調節された変換に対応するハードデータ（または他のデータ量子化）に再度変換することができる。このような実施形態により、上記メモリセルに再度アクセスする必要無く、高速の「再読み出し」が可能になり、その結果、上記メモリセルの摩耗が低減し、出力がより高速になる。論理５５２は、イネーブル入力５５６を含み得る。イネーブル入力５５６は、論理５５２に本明細書中に記載のようにカウントを変換させるように、論理５５２を選択的にイネーブルする。
図６は、本開示の１つ以上の実施形態に従って動作される電子メモリシステム６０２のブロック図である。電子メモリシステム６０２は、メモリデバイス６０６を有する。メモリシステム６０２は、ホスト６０４（例えば、プロセッサ）と、１つ以上のプロセッサを含むコンピューティングデバイスと、メモリデバイス６０６に接続された特定用途向け集積回路（ＡＳＩＣ）などを含む。メモリデバイス６０６は、メモリアレイ６００を含む。メモリアレイ６００は、図１に関連して既述したメモリアレイ１００に類似し得る。図６中においてメモリアレイ６００を１つ図示しているが、本開示の実施形態はこれに限定されず、例えば、メモリデバイス６０６は、１つよりも多くのメモリアレイ６００を含み得る。
メモリデバイス６０６は、メモリセルのアレイ６００を含む。アレイ６００は、本明細書中に既述したように、ＮＡＮＤアーキテクチャを備えた浮遊ゲートフラッシュメモリセルであり得る。制御回路６７０は、アドレス回路６４０を含む。アドレス回路６４０は、Ｉ／Ｏ接続６６２を介して提供されたアドレス信号をＩ／Ｏ回路６６０を通じてラッチする。アドレス信号は、メモリアレイ６００へのアクセスのために、行デコーダ６４４およびカラムデコーダ６４６によって受信および復号化される。本開示を鑑みれば、当業者であれば、アドレス入力接続の数は、メモリアレイ６００の密度およびアーキテクチャに依存し、アドレス数は、メモリセル数の増加およびメモリブロック数およびアレイ数の増加と共に増加することを理解する。
メモリデバイス６０６は、メモリアレイ６００に接続された制御回路６７０を含む。制御回路６７０は、メモリアレイ６００から選択されたメモリセルの制御ゲートへランピング検出信号を付加し、選択されたメモリセルの制御ゲートへランピング検出信号が付加されている間、カウントを提供するように構成され得る。制御回路６７０は、カウントから特定のデータ量子化（例えば、ｍ単位のソフトハードデータ）が得られるように、上記カウントを特定のデータ量子化（例えば、ｍ単位のハードデータ）へ変換しかつ／または上記カウントを制御するように構成され得る。制御回路６７０は、上記特定のデータ量子化を例えばＩ／Ｏ回路６６０を通じて出力するように構成され得る。
制御回路６７０は、上記メモリアレイカラム中の電圧変化および／または電流変化を検出回路を用いて検出することによってメモリアレイ６００中のデータを感知することができる。上記検出回路は、本実施形態において、読み出し／ラッチ回路６５０であり得る。読み出し／ラッチ回路６５０は、ページ（例えば、１行）分のデータをメモリアレイ６００から読み出しおよびラッチすることができる。Ｉ／Ｏ回路６６０は、Ｉ／Ｏ接続６６２を介したホスト６０４との双方向データ通信のために設けられる。書き込み回路６５５は、メモリアレイ６００にデータを書き込むために設けられる。
制御回路６７０は、ホスト６０４からの制御接続６６４によって提供された信号を復号化する。これらの信号は、メモリアレイ６００の動作（例えば、本明細書中に記載のようなデータ検出、データ書き込みおよびデータ消去動作）を制御するために用いられるチップ信号、書き込みイネーブル信号およびアドレスラッチ信号を含み得る。１つ以上の実施形態において、制御回路６７０は、本開示の実施形態に従って動作を行うためのホスト６０４からの命令を実行する機能を有する。制御回路６７０は、状態機械、シーケンサーまたはいくつかの他の種類のコントローラであり得る。当業者であれば、さらなる回路および制御信号を提供することができ、記載を簡潔にするために図６のメモリデバイスの詳細を省略していることを理解する。
結論
本開示は、データ特定のデータ量子化をメモリデバイスおよびシステムから出力するための方法、デバイスおよびシステムを含む。データ特定のデータ量子化を出力することは、複数の異なるデータ量子化のうち特定の１つをイネーブルすることを含む。その後、上記複数のデータ量子化のうち特定の１つを出力することができる。
本明細書中、特定の実施形態を例示および記載してきたが、当業者であれば、同じ結果を達成するように計算された配置構成を図示の特定の実施形態において代替することが可能であることを理解する。本開示は、本開示の複数の実施形態の適合例または変更例を取り上げることを意図する。上記の記載は例示目的のためのものであり、限定的なものではないことが理解される。当業者であれば、上記記載を鑑みれば、上記実施形態と、本明細書中に具体的に記載されていない他の実施形態との組み合わせを想起する。本開示の複数の実施形態の範囲は、上記構造および方法を用いる他の用途を含む。よって、本開示の複数の実施形態の範囲は、添付の特許請求の範囲およびその均等物の全体的範囲に基づいて決定されるべきものである。
上記の詳細な説明において、本開示を簡潔に示すために、いくつかの特徴を単一の実施形態においてグループ分けしている。本開示のこの方法は、本開示の開示の実施形態は、各請求項中に明記されている特徴以外の特徴を用いる必要があるという意図を反映したものとして解釈されるべきではない。よって、以下の特許請求の範囲に反映されるように、単一の開示の実施形態の全特徴よりも少ない本発明の内容が含まれる。よって、以下の特許請求の範囲を上記詳細な説明に採用し、各請求項は、別個の実施形態として独立する。
プログラムリスティング
以下、第１のデータ量子化と第２のデータ量子化との間の変換を３ビットメモリセル設計に合わせて８ビットカウントを用いて調節するためのレジスタ転送言語（ＲＴＬ）におけるプログラムリスティングの一例を示す（第１の量子化は８ビットカウントであり、第２の量子化は３ビット量子化である）。
Figure 2014503104
Figure 2014503104
Figure 2014503104

Claims (56)

  1. 特定のデータ量子化をメモリから出力する方法であって、
    複数の異なるデータ量子化のうち特定の１つをイネーブルすることと、
    前記特定のデータ量子化を出力することと、
    を含む、方法。
  2. 前記複数の異なる量子化は、ｎ単位の量子化およびｍ単位の量子化を含み、ｎはｍよりも大きい、請求項１の方法。
  3. 前記方法は、前記ｍ単位の量子化を出力することを含み、前記ｍ単位の量子化はハードデータを含む、請求項２の方法。
  4. メモリセルのアレイと、
    前記アレイに接続された制御回路と、
    を含み、
    前記制御回路は、
    選択されたメモリセルに検出信号を付加することと、
    前記検出信号が前記選択されたメモリセルへ付加されている間、カウントを提供することと、
    前記カウントを特定のデータ量子化に変換するか、または、前記カウントが前記特定のデータ量子化に対応するように前記カウントを制御することと、
    前記特定のデータ量子化を出力することと、
    を行うように構成される、
    メモリデバイス。
  5. 前記制御回路は、少なくとも部分的に前記検出信号に応答して前記特定のデータ量子化を出力するように構成され、これにより、前記選択されたメモリセルを導電させる、請求項４のメモリデバイス。
  6. 前記カウントはｎ単位値を含み、前記制御回路は、前記カウントを選択的に制御して、前記特定の量子化にｍ単位のデータが含まれるように構成され、ｎはｍよりも大きい、請求項４のメモリデバイス。
  7. 前記ｍ単位値は、前記選択されたメモリセルのハードデータ状態を示す、請求項６のメモリデバイス。
  8. ｍ単位値に対するｎ単位値の範囲は、非対称である、請求項６のメモリデバイス。
  9. 前記制御回路は、
    前記カウントを前記特定のデータ量子化へと選択的に変換することと、
    前記特定のデータ量子化を出力するかまたは前記カウントを出力することと、
    を行うように構成される、
    請求項４のメモリデバイス。
  10. 前記制御回路は、前記カウントと前記特定の量子化との間の変換を調節するようにさらに構成される、請求項４のメモリデバイス。
  11. 前記制御回路は、ランピング検出信号生成器へ接続された二進カウンタを含み、前記二進カウンタは、固定クロックサイクルにおいて増分的にカウントするように構成され、前記固定クロックサイクルは、前記ランピング検出信号の大きさの増加に対応する、請求項４〜１０のうちいずれか１つのメモリデバイス。
  12. メモリセルのアレイと、
    検出信号生成器と、
    前記検出信号が前記メモリセルのアレイ内の選択されたメモリセルへ出力されている間にカウントを提供するように構成されたカウンタと、
    前記カウントを特定のデータ量子化へ変換するように構成された論理と、
    少なくとも部分的に前記検出信号に応答して前記特定のデータ量子化を出力して、前記選択されたメモリセルを導電させるように構成された検出回路と、
    を含む、メモリデバイス。
  13. 前記検出信号生成器は、前記カウンタに前記カウントを開始させるための出力を提供し、前記検出信号生成器は、電圧ランプ生成器を含む、請求項１２のメモリデバイス。
  14. 前記論理は、前記論理を選択的にイネーブルするための入力を含む、請求項１２のメモリデバイス。
  15. 前記カウントはｎ単位値を含み、前記論理は、カウントを前記ｎ単位値からハードデータを含むｍ単位値へと変換するように構成され、ｍはｎよりも小さい、請求項１２〜１４のうちいずれか１つのメモリデバイス。
  16. 前記検出回路は、少なくともｎ個のラッチおよびを含み、前記検出回路は、前記検出信号に応答して前記ｍ単位値を出力するように構成され、これにより前記選択されたメモリセルを導電させる、請求項１５のメモリデバイス。
  17. 前記論理は、前記カウントと前記ハードデータとの間の変換を調節するように構成されたトリムを含む、請求項１６のメモリデバイス。
  18. 前記論理は、組み合わせ論理を含む、請求項１５のメモリデバイス。
  19. メモリセルのアレイと、
    検出信号生成器と、
    前記検出信号が前記メモリセルのアレイ内の選択されたメモリセルへ出力されている間、カウントを提供するように構成されたカウンタと、
    前記カウントから特定のデータ量子化が得られるように前記カウントを制御するように構成された論理と、
    少なくとも部分的に前記検出信号に応答して前記カウントを出力して、前記選択されたメモリセルを導電させるように構成された検出回路と、
    を含む、メモリデバイス。
  20. 前記カウンタは二進カウンタを含み、前記二進カウンタは、前記カウントを二進インクリメントでインクリメントするように構成される、請求項１９のメモリデバイス。
  21. 前記検出回路は少なくともｎ個のラッチを含み、前記論理は、前記カウントからｍビットのデータ量子化またはｎビットのデータ量子化が得られるように、前記カウントを制御するように構成され、ｍはｎよりも小さく、
    前記検出回路は、少なくとも部分的に前記検出信号に応答してｎビットまたはｍビットを出力するように構成され、これにより、前記選択されたメモリセルを導電させる、
    請求項２０のメモリデバイス。
  22. 前記論理は、前記カウントのインクリメント設定を調節するように構成されたトリムを含む、請求項１９のメモリデバイス。
  23. 前記論理は、前記カウントのデクリメント設定を調節するように構成されたトリムを含む、請求項１９のメモリデバイス。
  24. 前記論理は状態機械を含む、請求項１９のメモリデバイス。
  25. 前記論理は、前記論理を選択的にイネーブルするための入力を含む、請求項１９のメモリデバイス。
  26. 二進減算カウンタをさらに含み、前記二進減算カウンタは、前記カウントを二進インクリメントでデクリメントするように構成される、請求項１９〜２５のうちいずれか１つのメモリデバイス。
  27. 前記カウンタは二進減算カウンタを含み、前記二進減算カウンタは、前記カウントを二進インクリメントでデクリメントするように構成される、請求項１９のメモリデバイス。
  28. メモリセルのアレイと、
    検出信号生成器と、
    前記メモリセルのアレイ内の選択されたメモリセルへランピング検出信号が出力されている間、カウントを提供するように構成されたカウンタと、
    前記カウント少なくとも部分的に前記検出信号に応答して前記カウントを出力し、これにより前記選択されたメモリセルを導電させるように構成された検出回路と、
    前記カウントを特定のデータ量子化へ変換し、前記特定のデータ量子化を出力するように構成された論理と、
    を含む、メモリデバイス。
  29. 前記カウントは、ｐ単位のソフトデータを含むｎ単位値を含み、
    前記論理は、前記ｎ単位値を、ハードデータを含むｍ単位値へ変換するように構成され、
    ｍおよびｐはそれぞれ、ｎよりも小さい、
    請求項２８のメモリデバイス。
  30. 前記検出回路は、前記ｎ単位値を保存するように構成された少なくともｎ個のラッチを含み、
    前記論理は、前記カウントと前記ハードデータとの間の変換を調節するように構成されたトリムを含む、
    請求項２９のメモリデバイス。
  31. 前記論理は、
    前記カウントと前記ハードデータとの間の変換を前記少なくともｎ個のラッチ中に保存された前記ｐ単位のソフトデータに従って前記トリムを用いて調節することと、
    前記選択されたメモリセルへ前記検出信号を出力することなく、前記カウントを前記調節された変換に対応するハードデータへと再度変換することと、
    を行うように構成される、
    請求項３０のメモリデバイス。
  32. 前記論理は組み合わせ論理を含み、前記組み合わせ論理は、前記組み合わせ論理を選択的にイネーブルするための入力を含む、請求項２８〜３１のうちいずれか１つのメモリデバイス。
  33. 特定のデータ量子化を出力する方法であって、
    検出信号を選択されたメモリセルへと付加することと、
    前記検出信号が前記選択されたメモリセルへと付加されている間、カウントを提供することと、
    前記カウントを前記特定のデータ量子化へと変換することと、
    少なくとも部分的にランピング信号に応答して前記特定のデータ量子化を出力して、前記選択されたメモリセルを導電させることすることと、
    を含む、方法。
  34. 前記方法は、前記カウントを前記特定のデータ量子化へと変換するトリムを設定することにより、前記カウントと前記特定のデータ量子化との間の変換を調節することを含む、請求項３３の方法。
  35. 前記トリムを設定することは、複数のトリムを設定することを含む、請求項３４の方法。
  36. 前記トリムを設定することは、ユーザが前記トリムを設定することを含む、請求項３４の方法。
  37. 前記トリムを設定することは、前記トリムを設定する制御回路を含む、請求項３４の方法。
  38. 前記カウントを変換することは、前記カウントの変換がイネーブルされたのに少なくとも部分的に応答して、前記カウントを選択的に変換することを含む、請求項３３の方法。
  39. 前記カウントを提供することは、ｎ単位カウントを提供することを含み、
    前記カウントを変換することは、前記ｎ単位カウントをｍ単位値へと変換することを含み、ｍはｎよりも小さく、前記ｍ単位値はハードデータを含む、
    請求項３３〜３８のうちいずれか１つの方法。
  40. 前記方法は、少なくとも部分的に前記検出信号に応答して前記ｍ単位値をラッチして、前記選択されたメモリセルを導電させた後、前記ハードデータを出力させることを含む、請求項３９の方法。
  41. 前記ｎ単位カウントは、ｐ単位のソフトデータを含み、前記方法は、前記カウントと前記ハードデータとの間の変換を前記ｐ単位のソフトデータに従って調節することを含む、請求項３９の方法。
  42. 特定のデータ量子化を出力する方法であって、
    検出信号を選択されたメモリセルへと付加することと、
    前記検出信号が前記選択されたメモリセルへと付加されている間、カウントを提供することと、
    前記カウントから前記特定のデータ量子化が得られるように前記カウントを制御することと、
    少なくとも部分的に前記検出信号に応答して前記特定のデータ量子化を出力して、前記選択されたメモリセルを導電させることと、
    を含む、方法。
  43. 前記カウントを提供することは、二進カウントを提供することを含み、
    前記カウントを制御することは、前記選択されたメモリセル中においてプログラム可能なハードデータ状態に対応する二進値で前記カウントをインクリメントすることを含む、
    請求項４２の方法。
  44. 前記カウントをインクリメントすることは、前記カウントを非対称にインクリメントすることを含む、請求項４３の方法。
  45. 前記カウントを制御することは、前記非対称にインクリメントすることを調節することを含む、請求項４４の方法。
  46. 前記方法は、前記カウントの制御を選択的にイネーブルすることを含む、請求項４２〜４６のうちいずれか１つの方法。
  47. 特定のデータ量子化を出力する方法であって、
    検出信号を選択されたメモリセルへと付加することと、
    前記検出信号が前記選択されたメモリセルへと付加されている間、カウントを提供することと、
    少なくとも部分的に前記検出信号に応答して前記カウントをラッチして、前記選択されたメモリセルを導電させることとと、
    前記カウントを前記特定のデータ量子化へと変換することと、
    前記特定のデータ量子化を出力することと、
    を含む、方法。
  48. 前記カウントを提供することは、ｎ単位カウントを提供することを含み、
    前記カウントを変換することは、前記ｎ単位カウントをハードデータを含むｍ単位値へと変換することを含み、ｍはｎよりも小さい、
    請求項４７の方法。
  49. 前記ｎ単位カウントは、ｐ単位のソフトデータを含み、前記方法は、前記カウントと前記ハードデータとの間の変換を調節することを含む、請求項４８の方法。
  50. 前記方法は、前記カウントの変換を選択的にイネーブルすることを含む、請求項４７〜４９のうちいずれか１つの方法。
  51. 特定のデータ量子化を出力する方法であって、
    検出信号を選択されたメモリセルへと付加することと、
    前記検出信号が前記選択されたメモリセルへと付加されている間、カウントを提供することと、
    複数のデータ量子化レベルのうち１つを選択することと、
    前記カウントを前記複数のデータ量子化レベルのうち前記１つへと変換するか、または、前記カウントから前記複数のデータ量子化レベルのうち前記１つが得られるように、前記カウントを制御することと、
    前記複数のデータ量子化レベルのうち前記１つを出力することと、
    を含む、方法。
  52. 前記カウントを提供することは、ｎ単位カウントを提供することを含み、ｍ単位値は、前記選択されたメモリセル中に保存されたハードデータを含み、ｍはｎよりも小さく、前記複数のデータ量子化レベルは、ｍ〜ｎのデータ量子化レベルを含む、請求項５１の方法。
  53. 前記複数のデータ量子化レベルのうち前記１つを選択することは、ユーザによって行われる、請求項５１の方法。
  54. 前記複数のデータ量子化レベルのうち前記１つを選択することは、制御回路によって行われる、請求項５１の方法。
  55. 前記複数のデータ量子化レベルのうち前記１つを選択することは、前記選択されたメモリセルを含むメモリデバイスの年齢に基づいて、制御回路によって行われる、請求項５１〜５４のうちいずれか１つの方法。
  56. 前記方法は、前記メモリデバイスの複数のプログラム消去サイクルに基づいて前記メモリデバイスの年齢を決定することを含む、請求項５５の方法。
JP2013550560A 2011-01-20 2012-01-18 特定のデータ量子化のメモリからの出力 Pending JP2014503104A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/010,589 US8446786B2 (en) 2011-01-20 2011-01-20 Outputting a particular data quantization from memory
US13/010,589 2011-01-20
PCT/US2012/021701 WO2012099948A1 (en) 2011-01-20 2012-01-18 Outputting a particular data quantization from memory

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015094720A Division JP6012811B2 (ja) 2011-01-20 2015-05-07 特定のデータ量子化のメモリからの出力

Publications (1)

Publication Number Publication Date
JP2014503104A true JP2014503104A (ja) 2014-02-06

Family

ID=46516053

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2013550560A Pending JP2014503104A (ja) 2011-01-20 2012-01-18 特定のデータ量子化のメモリからの出力
JP2015094720A Active JP6012811B2 (ja) 2011-01-20 2015-05-07 特定のデータ量子化のメモリからの出力

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2015094720A Active JP6012811B2 (ja) 2011-01-20 2015-05-07 特定のデータ量子化のメモリからの出力

Country Status (7)

Country Link
US (3) US8446786B2 (ja)
EP (1) EP2666163B1 (ja)
JP (2) JP2014503104A (ja)
KR (1) KR101485727B1 (ja)
CN (1) CN103339677B (ja)
TW (1) TWI494941B (ja)
WO (1) WO2012099948A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015531140A (ja) * 2012-08-03 2015-10-29 マイクロン テクノロジー， インク． 隣接するデータ状態間の谷内のメモリセル状態
KR20190135100A (ko) * 2018-05-28 2019-12-06 한국과학기술연구원 사용자 인증 시스템에 사용되는 puf 장치 및 그것의 동작 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101293223B1 (ko) * 2011-04-01 2013-08-05 (주)아토솔루션 비휘발성 메모리 소자, 전자제어 시스템, 및 비휘발성 메모리 소자의 동작방법
US9171626B2 (en) * 2012-07-30 2015-10-27 Micron Technology, Inc.. Memory devices and programming memory arrays thereof
US9460783B2 (en) 2014-06-03 2016-10-04 Micron Technology, Inc. Determining soft data
CN104362847A (zh) * 2014-11-10 2015-02-18 无锡普雅半导体有限公司 一种数字控制上升时间和斜率的电荷泵电路
KR20170075886A (ko) * 2015-12-23 2017-07-04 에스케이하이닉스 주식회사 센싱 제어 신호 생성 장치 및 그를 포함하는 반도체 메모리 장치
KR102557324B1 (ko) * 2016-02-15 2023-07-20 에스케이하이닉스 주식회사 메모리 장치
JP2021047966A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 半導体メモリ装置及び方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10507026A (ja) * 1994-09-29 1998-07-07 インテル・コーポレーション 可変ゲート電圧によるメモリの状態センス
JPH10513295A (ja) * 1994-11-02 1998-12-15 インボイス・テクノロジー・インコーポレイテッド 高分解能アナログ記憶ｅｐｒｏｍ及びフラッシュｅｐｒｏｍ
JP2002510119A (ja) * 1998-04-01 2002-04-02 インボックス・テクノロジー 高分解能多ビットパーセルメモリ
US20090244973A1 (en) * 2008-03-31 2009-10-01 Michael Scheppler Memory Read-Out

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4309772A (en) * 1980-01-24 1982-01-05 Motorola, Inc. Soft quantizer for FM radio binary digital signaling
US6441843B1 (en) * 1998-08-24 2002-08-27 Samsung Electronics Co., Ltd. Suppression of effects of co-channel NTSC interference artifacts upon digital TV receiver adaptive equalizer
US6154157A (en) * 1998-11-25 2000-11-28 Sandisk Corporation Non-linear mapping of threshold voltages for analog/multi-level memory
US7664264B2 (en) 1999-03-24 2010-02-16 Blue Spike, Inc. Utilizing data reduction in steganographic and cryptographic systems
JP3797159B2 (ja) * 2001-08-28 2006-07-12 ソニー株式会社 撮像装置
EP1381057B1 (en) * 2002-07-10 2008-12-03 STMicroelectronics S.r.l. Line selector for a matrix of memory elements
US7260139B2 (en) 2002-10-22 2007-08-21 Intel Corporation Method to reduce the number of bits per soft bit
US7336547B2 (en) 2004-02-27 2008-02-26 Micron Technology, Inc. Memory device having conditioning output data
JP4622654B2 (ja) * 2005-04-25 2011-02-02 ソニー株式会社 復号装置および復号方法
US7639542B2 (en) * 2006-05-15 2009-12-29 Apple Inc. Maintenance operations for multi-level data storage cells
US7904783B2 (en) * 2006-09-28 2011-03-08 Sandisk Corporation Soft-input soft-output decoder for nonvolatile memory
WO2008057822A2 (en) 2006-11-03 2008-05-15 Sandisk Corporation Nonvolatile memory with variable read threshold
US8429493B2 (en) * 2007-05-12 2013-04-23 Apple Inc. Memory device with internal signap processing unit
US7733262B2 (en) 2007-06-15 2010-06-08 Micron Technology, Inc. Quantizing circuits with variable reference signals
US7538702B2 (en) 2007-06-15 2009-05-26 Micron Technology, Inc. Quantizing circuits with variable parameters
US7584308B2 (en) 2007-08-31 2009-09-01 International Business Machines Corporation System for supporting partial cache line write operations to a memory module to reduce write data traffic on a memory channel
JP5347341B2 (ja) * 2008-06-06 2013-11-20 ソニー株式会社 固体撮像装置、撮像装置、電子機器、ａｄ変換装置、ａｄ変換方法
US8433980B2 (en) 2008-06-23 2013-04-30 Sandisk Il Ltd. Fast, low-power reading of data in a flash memory
ATE539403T1 (de) 2008-06-24 2012-01-15 Sandisk Il Ltd Verfahren und vorrichtung zur fehlerkorrektur nach der löschanzahl eines festkörperspeichers
US7821839B2 (en) * 2008-06-27 2010-10-26 Sandisk Il Ltd. Gain control for read operations in flash memory
US8406048B2 (en) 2008-08-08 2013-03-26 Marvell World Trade Ltd. Accessing memory using fractional reference voltages
US20100251076A1 (en) * 2009-03-27 2010-09-30 Chao-Yi Wu Storage controller having soft decoder included therein, related storage control method thereof and system using the same
US8386890B2 (en) * 2009-09-11 2013-02-26 Arm Limited Error correction for multilevel flash memory

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10507026A (ja) * 1994-09-29 1998-07-07 インテル・コーポレーション 可変ゲート電圧によるメモリの状態センス
JPH10513295A (ja) * 1994-11-02 1998-12-15 インボイス・テクノロジー・インコーポレイテッド 高分解能アナログ記憶ｅｐｒｏｍ及びフラッシュｅｐｒｏｍ
JP2002510119A (ja) * 1998-04-01 2002-04-02 インボックス・テクノロジー 高分解能多ビットパーセルメモリ
US20090244973A1 (en) * 2008-03-31 2009-10-01 Michael Scheppler Memory Read-Out

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015531140A (ja) * 2012-08-03 2015-10-29 マイクロン テクノロジー， インク． 隣接するデータ状態間の谷内のメモリセル状態
US9990988B2 (en) 2012-08-03 2018-06-05 Micron Technology, Inc. Determining whether a memory cell state is in a valley between adjacent data states
US10811090B2 (en) 2012-08-03 2020-10-20 Micron Technology, Inc. Memory cell state in a valley between adjacent data states
US11450382B2 (en) 2012-08-03 2022-09-20 Micron Technology, Inc. Memory cell state in a valley between adjacent data states
KR20190135100A (ko) * 2018-05-28 2019-12-06 한국과학기술연구원 사용자 인증 시스템에 사용되는 puf 장치 및 그것의 동작 방법
KR102113633B1 (ko) 2018-05-28 2020-05-20 한국과학기술연구원 사용자 인증 시스템에 사용되는 puf 장치 및 그것의 동작 방법
US10992483B2 (en) 2018-05-28 2021-04-27 Korea Institute Of Science And Technology Physically unclonable function device for use in user authentication system and operation method thereof

Also Published As

Publication number Publication date
KR20130116932A (ko) 2013-10-24
US20150081957A1 (en) 2015-03-19
JP2015172992A (ja) 2015-10-01
US8891321B2 (en) 2014-11-18
EP2666163A1 (en) 2013-11-27
WO2012099948A1 (en) 2012-07-26
US20120191923A1 (en) 2012-07-26
CN103339677A (zh) 2013-10-02
US8446786B2 (en) 2013-05-21
US20130297893A1 (en) 2013-11-07
EP2666163B1 (en) 2019-11-20
TWI494941B (zh) 2015-08-01
US9395927B2 (en) 2016-07-19
EP2666163A4 (en) 2017-12-13
CN103339677B (zh) 2016-05-11
JP6012811B2 (ja) 2016-10-25
TW201243858A (en) 2012-11-01
KR101485727B1 (ko) 2015-01-22

Similar Documents

Publication Publication Date Title
JP6012811B2 (ja) 特定のデータ量子化のメモリからの出力
US8773917B2 (en) Word line kicking when sensing non-volatile storage
KR101775660B1 (ko) 워드 라인 전압의 변화없이 상이한 문턱 전압들을 갖는 메모리 셀들을 읽는 방법 및 그것을 이용한 불 휘발성 메모리 장치
JP5413697B2 (ja) メモリ装置におけるしきい値電圧の変化に対応するための方法、装置、およびシステム
TWI537968B (zh) 基於錯誤校正而設定預設讀取信號
KR101414839B1 (ko) 메모리 디바이스에서의 센싱 동작
CN109841237B (zh) 用于非易失性存储器的利用负阈值感测的感测放大器
US9245646B2 (en) Program verify operation in a memory device
US8750045B2 (en) Experience count dependent program algorithm for flash memory
CN111951873A (zh) 用于校准存储器单元数据状态的感测的设备及方法
US8780626B2 (en) Sense operation in a memory device
ITRM20070621A1 (it) Compensazione dell'effetto della configurazione a ritroso in un dispositivo di memorizzazione.
TWI415138B (zh) 決定記憶體頁之狀態
US9449692B2 (en) Functional data programming and reading in a memory
CN115731977A (zh) 使用动态锁存器提供多个偏置电压的存储器装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130815

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130815

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130717

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130815

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140430

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140722

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140722

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150106