ITRM20070621A1 - Compensazione dell'effetto della configurazione a ritroso in un dispositivo di memorizzazione. - Google Patents

Description

DESCRIZIONE

CAMPO TECNICO

La presente descrizione fa riferimento genericamente a memorie a semiconduttori e, più in particolare, in una o più forme di realizzazione, a dispositivi di memorizzazione non volatile.

FONDAMENTO

Dispositivi di memorizzazione flash sono stati sviluppati in una fonte popolare di memorie non volatili per un'ampia gamma di applicazioni elettroniche. I dispositivi di memorizzazione flash utilizzano di norma una cella di memoria ad un transistore che consente elevata densità di memoria, elevata affidabilità e basso consumo di energia elettrica. Modifiche nella tensione di soglia delle celle, attraverso la programmazione di strati di immagazzinamento o di intrappolamento di carica o altri fenomeni fisici, determinano il valore dei dati di ciascuna cella. Utilizzazioni comuni per memorie flash ed altre memorie non volatili includono personal computer, assistenti digitali personali (PDA), videocamere digitali, riproduttori di supporti digitali, registratori digitali, giochi, applicazioni, veicoli, dispositivi senza fili, telefoni mobili, e moduli amovibili di memoria, e le utilizzazioni per memorie non volatili continuano ad espandersi.

La figura 1 illustra uno schema di massima di una parte di una tipica schiera di memoria ad architettura NAND di tecnica antecedente, comprendente stringhe serie di celle di memoria non volatile. La schiera è formata da una schiera di celle di memoria non volatile 101 (ad esempio, porta flottante) disposte in colonne o stringhe in serie 104, 105. Ciascuna delle celle 101 è accoppiata da pozzo a sorgente in ciascuna stringa serie 104, 105. Una linea di parole WL0 - WL31, che si estende attraverso più stringhe serie 104, 105, è accoppiata alle porte di controllo di ciascuna cella di memoria, in una riga, per controllare il loro funzionamento in risposta alla polarizzazione delle linee di bit. Le linee di bit BL1, BL2 sono infine accoppiate ad amplificatori di rilevazione (non mostrati) che rivelano lo stato di ciascuna cella rilevando corrente su una particolare linea di bit.

Le linee di selezione, quali le linee di parola WL0 - WL31, selezionano le singole celle di memoria nelle stringhe serie 104, 105 su cui scrivere o da cui leggere e fanno funzionare le rimanenti celle di memoria in ciascuna stringa serie 104, 105 in una modalità passante. Ciascuna stringa serie 104, 105 di celle di memoria è accoppiata ad una linea di sorgenti 106 mediante una porta 116, 117 di selezione di sorgente, e ad una singola linea di bit BL1, BL2, mediante una porta 112, 113 di selezione di pozzo. Le porte 116, 117 di selezione di sorgente sono controllate da una linea di controllo 118 delle porte di selezione di sorgente SG(S) accoppiata alle loro porte di controllo. Le porte 112, 113 di selezione di pozzo sono controllate da una linea di controllo 114 delle porte di selezione di pozzo SG(D).

Ciascuna cella di memoria può essere programmata come una cella a livello singolo (SLC) o cella a livello multiplo (MLC). La tensione di soglia di ciascuna cella (Vt) è indicativa dei dati che sono memorizzati nella cella. Ad esempio, in una SLC, una Vtdi 0,5 V potrebbe indicare una cella programmata, mentre una Vtdi -0,5 V potrebbe indicare una cella cancellata. La MLC può avere più finestre Vtche indicano ciascuna uno stato differente. Celle a livello multiplo assumono il vantaggio della natura analogica di una cella flash tradizionale assegnando una configurazione di bit ad una gamma specifica di tensione memorizzata nella cella. Questa tecnologia consente la memorizzazione di due o più bit per cella, a seconda della quantità delle gamme di tensione assegnate alla cella.

La resistenza di una stringa serie di celle di memoria varia in risposta alla configurazione programmata delle celle di memoria su una cella bersaglio nella stringa serie. Una modifica nella resistenza determina la variazione del tasso di scarica della linea di bit, dando come risultato la sembianza di una tensione di soglia maggiore per una cella di lettura.

La figura 2 illustra uno schema di massima di un circuito equivalente che rappresenta una delle stringhe serie delle celle di memoria NAND secondo la figura 1. Il circuito equivalente è formato dalla linea di bit 201 che è accoppiata alla stringa serie equivalente 200 delle celle di memoria. La stringa equivalente 200 è formata da un transistore 204 di selezione di porta pozzo che accoppia la stringa alla linea di bit 201. Un transistore 205 di selezione di porta pozzo accoppia la stringa 200 alla linea di sorgenti 202. Una cella di memoria bersaglio 209 è la cella di memoria della stringa che è selezionata per essere programmata o letta. Nella forma di realizzazione illustrata, il transistore bersaglio 209 si trova nella parte inferiore della stringa 200, la più vicina alla linea di sorgenti 202.

Una resistenza 207 rappresenta la somma, Rs, di tutte le resistenze delle celle di memoria nella stringa NAND 200 tra la cella di memoria bersaglio 209 e il transistore 204 di selezione di pozzo sorgente (cioè, sopra la cella selezionata). La capacità 208 rappresenta la capacità totale delle celle di memoria della stringa NAND 200 sopra la cella di memoria selezionata 209.

In una tipica operazione di rilevazione di tecnica antecedente, la stringa serie di celle di memoria è all'inizio precaricata dalla linea di bit 201 a cui è accoppiata. Si esegue quindi un tentativo per scaricare la corrente della stringa serie attraverso la cella bersaglio da leggere/verificare. Se la cella bersaglio è cancellata, la stringa si scarica. Se la cella è programmata, la stringa non si scarica. Questo schema è utilizzato per determinare lo stato di una cella bersaglio.

Quando si scrive nella cella bersaglio 209, tutte le celle di memoria nella stringa sopra questa sono normalmente cancellate, dal momento che la programmazione di una stringa di memoria inizia di norma nella cella più bassa. In questo caso, Rsè piccola, avendo come conseguenza una maggiore corrente della linea di bit durante le operazioni di verifica.

Nello scenario del caso peggiore, tutte le celle nella stringa 200 sopra la cella bersaglio 209 sono allora programmate, aumentando così Rs. Con un Rsaumentato, la corrente della linea di bit diminuisce e un'operazione di lettura della cella bersaglio 209 potrebbe sembrare avere una tensione di soglia che è all'esterno dello stato programmato. In ogni caso, l'aumento della resistenza della stringa serie delle celle di memoria, quando programmate, aggiungerà un preciso livello di millivolt che apre la finestra di distribuzione di Vte fa sembrare che la cella di lettura abbia una tensione di soglia superiore rispetto a ciò che era stato programmato. Dal momento che la resistenza serie varia per effetto di differenti stati programmativi sconosciuti delle celle sopra la cella selezionata, la quantità di carica Vtnon può essere predetta.

Per i motivi sopra asseriti, e per altri motivi che diventeranno evidenti a coloro che sono esperti nella tecnica dopo aver letto e compreso la presente descrizione, c'è la necessità, nella tecnica, di compensazione di questo effetto di configurazione a ritroso in un dispositivo di memorizzazione .

BREVE DESCRIZIONE DEI DISEGNI

La figura 1 mostra una tipica stringa serie di tecnica antecedente di celle di memoria di una schiera di memoria organizzata in un'architettura NAND.

La figura 2 mostra uno schema di massima di una forma di realizzazione di una rappresentazione di tecnica antecedente della stringa serie NAND di figura 1.

La figura 3 mostra uno schema a blocchi di una forma di realizzazione di un circuito per compensare l'effetto della configurazione a ritroso di una stringa serie NAND di celle di memoria.

La figura 4 mostra un diagramma di flusso di una forma di realizzazione di un metodo per far funzionare un dispositivo di memorizzazione per ridurre l'effetto della configurazione a ritroso.

La figura 5 mostra una tabella di programmazione di registri latch secondo lo schema a blocchi di figura 3.

La figura 6 mostra un diagramma di temporizzazione di una forma di realizzazione di segnali di temporizzazione per il funzionamento del circuito di figura 3.

La figura 7 mostra un grafico dei tempi per lo sviluppo della configurazione a ritroso contro un livello misurato dell'effetto della configurazione a ritroso.

La figura 8 mostra uno schema a blocchi di una forma di realizzazione di un sistema di memorizzazione della presente descrizione.

DESCRIZIONE DETTAGLIATA

Nella seguente descrizione dettagliata delle forma di realizzazione presenti, si fa riferimento ai disegni annessi che ne formano parte, ed in cui sono mostrate, a titolo di esempio, forme di realizzazione specifiche in cui possono essere realizzate le forme di realizzazione. Queste forme di realizzazione sono descritte in dettaglio sufficiente a consentire a coloro che sono esperti nella tecnica di realizzare l'invenzione, e si deve comprendere che possono essere utilizzate altre forme di realizzazione e che modifiche di procedimenti elettrici o meccanici possono essere effettuate senza allontanarsi dall'ambito della presente descrizione. La seguente descrizione dettagliata perciò, non deve essere assunta in senso limitativo.

La figura 3 illustra uno schema a blocchi di una forma di realizzazione di un circuito per compensare l'effetto della configurazione a ritroso in una stringa serie di celle di memoria. Benché la presente descrizione si focalizzi su dispositivi di memorizzazione non volatile di architettura NAND, forme di realizzazione alternative possono utilizzare altri tipi di memoria ed altre strutture di memoria. Al fine di chiarezza, la figura 3 illustra soltanto tre stringhe serie 301-303 di una schiera di memoria che potrebbe contenere migliaia di stringhe serie, ciascuna accoppiata alla sua rispettiva linea di bit BLO, BL1, BL2.

Ciascuna stringa serie delle celle di memoria 301-303 è formata da un transistore 322-324 di selezione di pozzo porta e da un transistore 325-327 di selezione di porta sorgente. I transistori 322-324 di selezione di porta pozzo controllano l'accesso di ciascuna stringa serie di celle di memoria alla sua rispettiva linea di bit BL0-BL2, mentre i transistori 325-327 di selezione di porta sorgente controllano l'accesso di ciascuna stringa serie di celle di memoria alla linea di sorgenti 350.

Nella forma di realizzazione illustrata, ciascuna stringa serie delle celle di memoria 301-303 è formata da 32 celle di memoria. Ciascuna cella di memoria è accoppiata ad una linea di parole WL0-WL31. Ciascuna linea di parola WL0-WL31 è accoppiata ad una pagina di dati in un blocco di memoria, in cui ciascuna linea di parole è accoppiata ad un numero di stringhe serie separate di celle di memoria. Forme di realizzazione alternative possono utilizzare altre quantità di linee di bit e di celle di memoria.

Ciascuna linea di bit è accoppiata ad N registri latch 310-321 per ciascun buffer di pagina. La quantità di registri latch utilizzati su ciascuna linea di bit dipende dal livello di riduzione della configurazione a ritroso da ottenere. Maggiore la riduzione della configurazione a ritroso necessaria, più sono i registri latch richiesti. Perciò, N è il valore discreto dei passi differenti della configurazione a ritroso da misurare. Al fine di illustrazione, la figura 3 e la discussione che segue delle forme di realizzazione presenti ipotizza N = 4.

Ciascun registro latch è accoppiato ad una linea di abilitazione EN (t1)-EN (t4). I registri latch sono isolati dalle loro rispettive linee di bit da un transistore di controllo 340-342, che sono tutti controllati dal segnale BLCLAMP. Gli N registri latch 310-321 di ciascuna linea di bit di figura 3, a seconda di come questi sono programmati, rivelano quantità variabili di tempo di scarica di linea di bit durante un'operazione di lettura, come indicato dai segnali OUTx, (cioè, OUT1, OUT2, OUT3).

Dopo ciascun impulso di strobe BLCLAMP sul suo rispettivo transistore di controllo 340-341, il segnale OUTx va ad essere "0" se la linea di bit è scarica. Se il segnale OUTx è "1" dopo l'impulso di strobe BCLAMP, la rispettiva linea di bit non è scarica. Il segnale OUTx è agganciato nei rispettivi registri latch della linea di bit dopo ciascun impulso di strobe, come mostrato nel diagramma di temporizzazione di figura 6 e descritto in seguito.

La figura 4 illustra un diagramma di flusso di una forma di realizzazione di un metodo per far funzionare un dispositivo di memorizzazione non volatile per ridurre gli effetti della configurazione a ritroso. All'inizio, viene letta 401 la pagina di dati sulla linea di memoria selezionata (i). L'operazione di lettura 401 è eseguita con una ulteriore operazione per misurare l'effetto della configurazione a ritroso. L'intera operazione è formata dalla lettura di linee di parole iniziando alla linea di parole selezionata e fino alla linea di parole successiva al transistore di selezione di porta pozzo. Questo è indicato come linee di parole (i)-31. Queste linee di parole (i)-31 sono polarizzate come una tensione Vpass read(ad esempio, approssimativamente 5,5 V). Le rimanenti linee di parole da (i-1) e al di sotto, fino al transistore di selezione di porta sorgente sono polarizzate con una tensione Vpass read+Δν(ad esempio, approssimativamente 6,0 V) . Questa operazione assicura che tutte le linee di bit sotto la linea di parole selezionata (i) siano programmate e completamente portate in conduzione attiva.

Gli N registri latch su ciascuna linea di bit, come illustrato nella figura 3, si ipotizza che si trovino nello stato "do not care" che è di norma indicato da "X" 403. Durante la fase di misura della configurazione a ritroso, sono generati N impulsi di strobe sulla linea BLCLAMP 405. Questi impulsi di strobe sono indicati come BLCLAMP(1), BLCLAMP (2), BLCLAMP(3) e BLCLAMP(4), nel diagramma di temporizzazione di figura 6. Ciascun impulso di strobe BLCLAMP (i) porta in conduzione attiva i transistori di controllo 407 (340-342 di figura 3) in modo tale che, dopo ciascuna operazione di rilevazione, il valore OUTx sarà presentato all'ingresso dei rispettivi registri latch della linea di bit per essere sottoposto a clock con l'opportuno segnale EN(i) come mostrato nel diagramma di temporizzazione di figura 6. Il valore finale degli N registri latch per ciascuna linea di bit è quindi utilizzato per compensare l'operazione di rilevazione 409, come discusso in seguito.

La figura 5 illustra una tabella di una forma di realizzazione di programmazione per gli N registri latch. Ciascuna riga è il valore LATCH (i) che è stato agganciato negli istanti dei segnali di abilitazione EN(i) nelle colonne. Il contenuto di questa tabella sarà descritto in seguito in unione con il diagramma di temporizzazione di figura 6.

La figura 6 illustra il diagramma di temporizzazione del circuito di figura 3 e la tabella di figura 5. L'impulso di abilitazione iniziale EN(tl), nell'istante ti, si verifica dopo che il transistore di controllo 340 è portato in conduzione attiva dall'impulso di strobe BLCLAMP (1). Questo aggancia lo stato del segnale OUT1, all'istante ti, in LATCH(tl), come mostrato nella prima colonna di figura 5. Se la linea di bit, con l'istante ti, è stata scaricata, OUT1 è uno "0" logico. Se la linea di bit, con l'istante ti, non è stata ancora scaricata, OUT1 è un "1" logico. Il diagramma di temporizzazione mostra che l'aggancio si verifica sul fronte di discesa di EN(i). Forme di realizzazione alternative possono agganciare il valore OUTx in istanti differenti.

L'impulso EN(t2) si verifica nell'istante t2 dopo che il transistore di controllo 341 è stato abilitato dall'impulso di strobe BLCLAMP(2). L'impulso EN(t2) riaggancia lo stato del segnale OUT2, all'istante t2, in LATCH(t2), come mostrato nella seconda colonna di figura 5. Se la linea di bit è stata scaricata con l'istante t2, OUT2 è uno "0" logico. Se, con l'istante t2, la linea di bit non sarà ancora scaricata, OUT2 è un "1" logico.

L'impulso EN(t3) si verifica nell'istante t3 dopo che il transistore di controllo 342 è stato abilitato dall'impulso di strobe BLCLAMP(3). L'impulso EN(t3) aggancia lo stato del segnale 0UT3, nell'istante t3, in LATCH(t3) come mostrato nella seconda colonna di figura 5. Se, con l'istante t3, la linea di bit è stata scaricata, 0UT3 è uno "0" logico. Se, con l'istante t3, la linea di bit non è stata ancora scaricata, OUT3 è un "1" logico.

Sebbene, per motivi di chiarezza, in figura 3 non sia stata mostrata una quarta stringa serie di celle di memoria, se si ipotizza che N = 4, allora l'impulso EN(t4) si verifica nell'istante t4, dopo che il transistore di controllo è stato abilitato dall'impulso di strobe BLCLAMP(4). L'impulso EN(t4) aggancia a LATCH(t4) lo stato di un segnale OUT4, nell'istante t4, come mostrato nella seconda colonna di figura 5. Se, con l'istante t4, la linea di bit è stata scaricata, OUT4 è uno "0" logico. Se, con l'istante t4, la linea di bit non è stata ancora scaricata, OUT4 è un "1" logico.

Con la fine dei quattro impulsi EN(i), la fase di misura della configurazione a ritroso è completa, e ciascun insieme degli N registri latch per ciascuna linea di bit contiene ora l'indicazione dell'effetto della configurazione a ritroso sperimentato su ciascuna rispettiva linea di bit. Nella presente forma di realizzazione, questa indicazione può variare da "0000" a "Olii" (ipotizzando N = 4) come mostrato in figura 6. Il valore 601 memorizzato in ciascun registro latch è mostrato in figura 6 al termine della fase di misura della configurazione a ritroso.

Il minimo livello di configurazione a ritroso è rappresentato dal valore "0000", dal momento che questo indica che la linea di bit è stata scaricata dall'istante tl (cioè, scaricata più rapidamente di altre linee di bit). In altri termini, la minore resistenza della stringa serie di celle di memoria fornisce un tasso di scarica più rapido durante l'operazione di rilevazione.

Il massimo livello di configurazione a ritroso è rappresentato dal valore "Olii", dal momento che ciò indica che la linea di bit ha richiesto fino all'istante t4 per scaricarsi completamente. In altri termini, la maggiore resistenza della stringa serie di celle di memoria fornisce un tasso di scarica più lento durante l'operazione di rilevazione .

La figura 7 illustra un grafico del tempo per lo sviluppo della configurazione a ritroso (tbidevelopment) contro 1'indicazione nel livello della configurazione a ritroso che è stato appena misurato. Questo grafico fornisce la quantità di compensazione richiesta per differenti livelli di configurazioni a ritroso misurate. Il grafico mostra che il livello massimo di configurazione a ritroso, maxBP, (cioè "1111") si trova sul lato di sinistra, mentre il livello minimo di configurazione a ritroso, minBP, (cioè "0000") si trova sul lato destro del grafico.

La compensazione è formata utilizzando gli N bit memorizzati negli N registri latch per regolare il tempo tbidevelopmentutilizzato durante le operazioni di lettura. Il tempo tbidevelopmentè quando viene sviluppato il tempo delle configurazioni a ritroso della linea di bit. Viene scelto un punto casuale sulla curva che indica la quantità di compensazione della configurazione a ritroso (tbideveiopment_BPc) richiesta ad un certo livello dell'effetto di configurazione a ritroso W, X, Y, Z. Maggiormente una stringa serie di celle di memoria è influenzata da configurazione a ritroso, maggiore il tempo di compensazione, tbidevelopment BPC, necessario durante un'operazione di lettura per regolare la sua Vtapparente.

La Vtapparente è il risultato della Vtche appare essere maggiore di quanto in effetti non lo sia per effetto del tempo aumentato richiesto durante un'operazione di rilevazione, come conseguenza della resistenza aumentata nella stringa serie. Durante l'operazione di rilevazione, il dispositivo di memorizzazione determina il tempo di lettura (cioè, il tempo reale richiesto per la scarica della linea di bit) e lo diminuisce di tbideveiopment BPCprima di determinare lo stato corrente della cella di memoria che sta venendo letta.

La figura 8 illustra uno schema a blocchi funzionale di un dispositivo di memorizzazione 800 che può incorporare le celle di memoria non volatile delle presenti forme di realizzazione. Il dispositivo di memorizzazione 800 è accoppiato ad un elaboratore 810. L'elaboratore 810 può essere un microprocessore o qualsiasi altro tipo di circuiteria di controllo. Il dispositivo di memorizzazione 800 e l'elaboratore 810 formano parte di un sistema di memorizzazione 820. Il dispositivo di memorizzazione 800 è stato semplificato per focalizzarsi su caratteristiche della memoria che sono utili nel comprendere le forme di realizzazione presenti.

Il dispositivo di memorizzazione include una schiera di celle di memoria flash 830 o qualche altro tipo di celle di memoria non volatile. La schiera di memoria 830 è disposta in banchi di righe e colonne. Le porte di controllo di ciascuna riga di celle di memoria sono accoppiate ad una linea di parole, mentre i collegamenti dei pozzi e delle sorgenti delle celle di memoria sono accoppiati a linee di bit. Come è ben noto nella tecnica, il collegamento delle celle alle linee di bit dipende dal fatto se la schiera è un'architettura NAND, un'architettura NOR, un'architettura AND, oppure qualche altra architettura a schiera.

E' fornito un circuito 840 di buffer di indirizzi per agganciare segnali di indirizzo forniti sui collegamenti di ingresso di indirizzi A0-Ax842. Segnali di indirizzo sono ricevuti e decodificati da un decodificatore di riga 844 e da un decodificatore di colonna 846 per accedere alla scheda di memoria 830. Verrà compreso da coloro che sono esperti nella tecnica, con l'aiuto della presente descrizione, che il numero dei collegamenti di ingresso di indirizzi dipende dalla densità e dall'architettura della schiera di memoria 830. Cioè, il numero di indirizzi aumenta con sia i conteggi di memoria aumentati sia i conteggi di banchi e blocchi aumentati.

Il dispositivo di memorizzazione 800 legge dati nella schiera di memoria 830 rilevando variazioni di tensione o di corrente nelle colonne della schiera di memoria utilizzando un amplificatore di rilevazione/circuiteria buffer 850. L'amplificatore di rilevazione/circuiteria buffer, in una forma di realizzazione, è accoppiato per leggere ed agganciare una riga di dati dalla schiera di memoria 830. E' inclusa una circuiteria buffer 860 di ingresso e di uscita di dati per comunicazioni bidirezionali di dati su una molteplicità di collegamenti di dati 862 con l'unità di controllo 810. E' fornita una circuiteria di scrittura 855 per scrivere dati nella schiera di memoria.

Una circuiteria di controllo 870 decodifica segnali forniti su collegamenti di controllo 872 dall'elaboratore 810. Questi segnali sono utilizzati per controllare le operazioni sulla schiera di memoria 830, comprese operazioni di lettura di dati, scrittura di dati e di cancellazione. La circuiteria di controllo 870 può essere una macchina a stati finiti, un sequenziatore, oppure qualche altro tipo di dispositivo di controllo. La circuiteria di controllo 870 è atta ad esequire le forme di realizzazione del metodo di compensazione dell'effetto di confiqurazione a ritroso.

Il dispositivo di memorizzazione non volatile illustrato in fiqura 8 è stato semplificato per facilitare una comprensione di base delle caratteristiche della memoria, ed è soltanto per fini di illustrazione. Una comprensione più dettaqliata della circuiteria interna e delle funzioni delle memorie non volatili sono note a coloro che sono esperti nella tecnica.

CONCLUSIONE

Le forme di realizzazione della presente descrizione forniscono un fattore di compensazione di tempo, utilizzato durante un'operazione di rilevazione, in risposta ad un livello di coniiqurazione a ritroso misurato. Il livello di coniiqurazione a ritroso è misurato durante un'operazione di lettura nell'ordine, e viene qenerata una parola più bit che indica la quantità di coniiqurazione a ritroso che influenza una stringa serie di celle di memoria. Maggiore è il livello misurato della configurazione a ritroso, più lungo è il tempo perchè si scarichi la linea di bit, indicando così una maggiore resistenza nella stringa serie di celle di memoria. Più lungo è il tempo di scarica, maggiore è l'effetto sulla Vtapparente della cella di memoria da rilevare e, così, maggiore è la necessità di compensazione sul tempo di rilevazione.

Benché siano state illustrate e descritte in questa sede forme di realizzazione specifiche, sarà compreso da coloro di ordinaria capacità nella tecnica che qualsiasi disposizione che è calcolata per ottenere lo stesso scopo può essere sostituita per le forme di realizzazione specifiche mostrate. Molti adattamenti della descrizione saranno evidenti a coloro di capacità ordinaria nella tecnica. Di conseguenza, questa domanda è intesa per coprire qualsiasi adattamento o variazione della descrizione.

Claims (20)

1. RIVENDICAZIONI 1. Metodo per generare, in un dispositivo di memorizzazione, una compensazione dell'effetto della configurazione a ritroso, il metodo comprendendo : misurare un livello dell'effetto di configurazione a ritroso in una stringa serie di celle di memoria; generare un'indicazione del livello dell'effetto della configurazione a ritroso; e compensare un'operazione di lettura della stringa serie di celle di memoria in risposta alla indicazione .
2. 2. Metodo della rivendicazione 1, in cui l'indicazione è una serie di bit in modo tale che ciascun bit indichi un istante differente di scarica di una linea di bit accoppiata ad una stringa serie di celle di memoria.
3. 3. Metodo della rivendicazione 1, in cui il generare l'indicazione comprende il generare una molteplicità di bit, in cui ciascun bit indica uno stato di scarica di una linea di bit accoppiata alla stringa serie di celle di memoria.
4. 4. Metodo della rivendicazione 1, in cui il misurare il livello dell'effetto della configurazione a ritroso comprende il generare corrente di linea di bit con un'operazione di lettura.
5. 5. Metodo della rivendicazione 1, in cui il dispositivo di memorizzazione è un dispositivo di memorizzazione flash NAND.
6. 6. Metodo della rivendicazione 1 ed includente inoltre: eseguire un'operazione di lettura che comprende il polarizzare tutte le linee di parole nella stringa serie di celle di memoria, da una linea di parole selezionata ad una linea di parole la più vicina ad una linea di selezione di porta pozzo, con una prima tensione di polarizzazione; e polarizzare tutte le linee sotto la linea di parole selezionata con una seconda tensione di polarizzazione che è maggiore della prima tensione di polarizzazione.
7. 7. Metodo per generare compensazione dell'effetto della configurazione a ritroso in un dispositivo di memorizzazione non volatile, il metodo comprendendo : eseguire un'operazione di rilevazione su una stringa serie di celle di memoria che è accoppiata ad una linea di bit, in modo tale che sia generata corrente di linea di bit; generare una parola a più bit, in cui ciascun bit indica uno stato di scarica della linea di bit durante un periodo di tempo differente, in modo tale che ciascun bit sia generato indipendentemente dopo ciascun periodo di tempo; leggere una cella di memoria selezionata dalla stringa serie di celle di memoria; e compensare la lettura in risposta alla parola a più bit, in cui una quantità crescente dell'effetto della configurazione a ritroso ha come conseguenza una riduzione del tempo per la rilevazione della lettura.
8. 8. Metodo della rivendicazione 7, in cui il generare la parola di più bit comprende il generare un segnale di strobe che controlla l'uscita di ciascun bit della parola a più bit dalla stringa serie di celle di memoria.
9. 9. Metodo della rivendicazione 8, che include ulteriormente l'agganciare ciascun bit della parola a più bit in un registro latch dopo ciascun periodo di tempo.
10. 10. Metodo della rivendicazione 9 e comprendente ulteriormente il generare un segnale di abilitazione dopo ciascun segnale di strobe, in cui il segnale di abilitazione avvia l'aggancio di ciascun bit.
11. 11. Metodo della rivendicazione 8, in cui ciascuna stringa serie di celle di memoria è formata da N registri latch, ed il generare la parola più bit comprende inoltre il generare N segnali strobe.
12. 12. Metodo per compensare un'operazione di lettura per gli effetti della configurazione a ritroso in un dispositivo di memorizzazione flash NAND avente una molteplicità di stringhe serie di celle di memoria, ciascuna accoppiata ad una linea di bit, ciascuna stringa serie accoppiata ad N registri latch, il metodo comprendendo: eseguire un'operazione di lettura su una prima stringa serie di celle di memoria per generare una corrente di linea di bit, l'operazione di lettura comprendendo : polarizzare ciascuna linea di parole da una linea di parole selezionata ad una linea di parole la più vicina ad una linea di selezione di porta pozzo con una prima tensione; e polarizzare ciascuna linea di parole sotto la linea di parole selezionata fino alla linea di parole la più vicina ad una linea di selezione di porta sorgente con una seconda tensione che è maggiore della prima tensione; e generare N segnali di strobe per abilitare un transistore di controllo tra gli N registri latch e la stringa serie di celle di memoria, in modo tale che siano prodotti N segnali di uscita dello stato di scarica della linea di bit; generare N segnali di abilitazione per agganciare ciascuno degli N segnali di uscita dello stato di scarica della linea di bit negli N registri latch per produrre un'indicazione del livello dell'effetto della configurazione a ritroso; e regolare il tempo di lettura durante una successiva operazione di lettura in risposta all'indicazione del livello dell'effetto della configurazione a ritroso.
13. 13. Metodo della rivendicazione 12, in cui il regolare il tempo di lettura comprende il diminuire il tempo di lettura in risposta a livelli superiori degli effetti della configurazione a ritroso.
14. 14. Metodo della rivendicazione 12, in cui N rappresenta un valore discreto di passi differenti dell'effetto della configurazione a ritroso.
15. 15. Dispositivo di memorizzazione a stato solido comprendente : una schiera di celle di memoria organizzata in righe di celle di memoria accoppiate a linee di parole e stringhe serie di celle di memoria accoppiate a linee di bit; e un insieme di N registri latch accoppiati a ciascuna stringa serie di celle di memoria, in cui ciascun insieme di registri latch è atto a memorizzare un'indicazione di un effetto della configurazione a ritroso sperimentato dalla sua rispettiva stringa serie di celle di memoria.
16. 16. Dispositivo di memorizzazione della rivendicazione 15 e comprendente inoltre un transistore di controllo che accoppia ciascun insieme degli N registri latch a ciascuna stringa serie di celle di memoria.
17. 17. Dispositivo di memorizzazione della rivendicazione 15 e comprendente ulteriormente una circuiteria di controllo di memoria accoppiata alla schiera di celle di memoria per generare una serie di N segnali di abilitazione che agganciano ciascuno degli N bit al suo rispettivo registro latch.
18. 18. Dispositivo di memorizzazione della rivendicazione 15, comprendente ulteriormente un elaboratore esterno al dispositivo di memorizzazione ed accoppiato al dispositivo di memorizzazione per controllare l'operazione di un sistema di memorizzazione risultante.
19. 19. Dispositivo di memorizzazione della rivendicazione 17, in cui la circuiteria di controllo di memoria è atta a generare N segnali di strobe, ciascun segnale di strobe abilitando un transistore di controllo che accoppia un insieme di N registri latch alla sua rispettiva stringa serie di celle di memoria.
20. 20. Dispositivo di memorizzazione della rivendicazione 15, in cui l'indicazione dell'effetto della configurazione a ritroso comprende una parola a più bit, in cui ciascun bit comprende una indicazione dello stato di scarica di linea di bit della sua rispettiva linea di bit.