KR101154648B1 - 시스템 영향을 제거하기 위한 메모리 제어기 자체 교정 - Google Patents

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Abstract

메모리 제어기를 위한 자체 교정은 선택 셀에 전압을 기입함으로써 수행된다. 선택된 셀 주위의 인접한 셀이 프로그래밍된다. 각 인접한 프로그래밍 동작 후에, 선택된 셀 상의 전압은 예를 들면 플로팅 게이트-플로팅 게이트 결합과 같은 시스템 오프셋에 의해 발생되는 전압에서 임의 변동을 결정하기 위하여 판독된다. 이들 변동은 오프셋에 의해 표현되는 특정 메모리 영역에서 판독 전압 또는 프로그래밍 전압을 조정시에 이용하기 위한 오프셋으로서 평균화되어 테이블에 저장된다. 온도를 위한 자체 교정 방법은 기입 경로 및 판독 경로를 위한 온도 오프셋 테이블을 생성하기 위하여 상이한 온도에서 셀을 기입하고 상이한 온도에서 판독함으로써 결정된다. 이들 오프셋 테이블은 프로그래밍 동안 및 판독 동안에 시스템 온도 관련 오프셋에 대해 조정하는데 이용된다.

Description

시스템 영향을 제거하기 위한 메모리 제어기 자체 교정{MEMORY CONTROLLER SELF-CALIBRATION FOR REMOVING SYSTEMIC INFLUENCE}
본 발명은 일반적으로 반도체 메모리에 관한 것으로, 특히 하나 이상의 실시예에서 고체 상태 비휘발성 메모리 장치에 관한 것이다.
전자 장치는 보통 그들에 이용가능한 소정 유형의 벌크 저장 장치를 가진다. 일반적인 예는 하드 디스크 드라이브(HDD : hard disk drive)이다. HDD는 비교적 저 비용으로 대량 저장을 할 수 있는데, 현 소비자 HDD는 1 테라바이트(terabyte) 이상의 용량으로 이용가능하다.
HDD는 일반적으로 회전 자기 매체 플래터 상에 데이터를 저장한다. 데이터는 통상적으로 플래터 상에 자속 반전의 패턴으로 저장된다. 통상적인 HDD에 데이터를 기입하기 위하여, 플래터가 고속으로 회전하는 동안에 플래터 위에 떠 있는 기입 헤드는 일련의 자기 펄스를 생성하여 플래터 상에 자기 입자를 정렬시켜 데이터를 나타낸다. 통상적인 HDD로부터 데이터를 판독하기 위하여, 자기저항 판독 헤드가 고속으로 회전하는 플래터 위에 떠 있을 때 자기저항 판독 헤드에 저항 변동이 유도된다. 실제로, 결과적인 데이터 신호는 데이터 패턴의 자속 반전 결과인 피크(peaks) 및 밸리(valleys)를 가진 아날로그 신호이다. 그 후, PRML(partial response maximum likelihood)로 불리는 디지털 신호 처리 기술을 이용하여 아날로그 데이터 신호를 샘플링하여 데이터 신호 생성을 책임지는 가능한 데이터 패턴을 결정한다.
HDD는 그들의 기계적 성질로 인한 소정 결점을 갖는다. HDD는 충격, 진동 또는 강한 자기장으로 인하여 손상 또는 과도한 판독/기입 오류를 받기 쉽다. 더욱이, 그들은 휴대용 전자 장치에서 비교적 큰 전력 사용자이다.
벌크 저장 장치의 또 다른 예는 고체 상태 드라이드(SSD : solid state drive)이다. 회전 매체에 데이터를 저장하는 대신에, SSD는 반도체 메모리 장치를 이용하여 그들의 데이터를 저장하지만, 통상적인 HDD인 것처럼 그들의 호스트 시스템에 나타나게 하는 인터페이스 및 폼 팩터(form factor)를 포함한다. SSD의 메모리 장치는 통상적으로 비휘발성 플래시 메모리 장치이다.
플래시 메모리 장치는 광범위한 전자 응용들을 위한 인기 있는 비휘발성 메모리의 소스로 발전하였다. 플래시 메모리 장치는 통상적으로 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비를 허용하는 1-트랜지스터 메모리 셀을 이용한다. 전하 저장이나 트랩(trapping) 층들의 프로그래밍 또는 다른 물리적 현상을 통한, 셀들의 임계 전압의 변화들은, 각 셀의 데이터 값을 결정한다. 플래시 메모리 및 다른 비휘발성 메모리의 일반적인 용도들은 퍼스널 컴퓨터, PDA(personal digital assistant), 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 게임, 어플라이언스(appliance), 자동차, 무선 장치, 셀룰러 폰, 및 탈착식 메모리 모듈을 포함하고, 비휘발성 메모리의 용도는 계속 확장된다.
HDD와 달리, SSD의 동작은 일반적으로 그들의 고체 상태 성질로 인하여 진동, 충격 또는 자기장의 영향에 취약하지 않다. 마찬가지로, 움직이는 부분들이 없어서, SSD는 HDD보다 더 낮은 전력 요건들을 갖는다. 그러나, SSD는 일반적으로 동일한 폼 팩터의 HDD에 비하여 훨씬 더 작은 저장 용량을 갖고 비트당 비용이 현저히 더 높다.
전술한 이유들 때문에, 및 당해 기술 분야의 숙련자들이 본 명세서를 읽고 이해하면 알게 될 다른 이유들 때문에, 당해 기술 분야에서는 대안적인 벌크 저장 옵션이 요구되고 있다.
도 1은 개시물의 실시예에 따른 메모리 장치의 간단한 블록도.
도 2는 도 1의 메모리 장치에서 발견될 수 있는 일례의 NAND 메모리 어레이의 부분 개략도.
도 3은 본 개시물의 일 실시예에 따른 고체 상태 벌크 저장 시스템의 개략적인 블록도.
도 4는 개시물의 실시예에 따라서 판독/기입 채널에 의해 메모리 장치로부터 수신될 수 있는 데이터 신호를 개념적으로 보여주는 파형을 도시하는 도면.
도 5는 개시물의 실시예에 따른 전자 시스템의 개략적인 블록도.
도 6은 제어기 회로를 특정 메모리 장치의 신뢰성 특성으로 교정하기 위한 방법의 일 실시예를 도시하는 흐름도.
도 7은 도 6의 방법에 따라서 메모리 어레이의 하위 부분의 일 실시예를 도시하는 블록도.
도 8은 도 6 및 도 7의 실시예에 의해 생성되는 자체 교정 오프셋 테이블로 프로그래밍하기 위한 방법의 일 실시예를 도시하는 흐름도.
도 9는 메모리 장치의 판독 및 기입 경로에서 온도에 의해 유도된 시스템 오프셋에 대해 메모리 제어 회로를 교정하기 위한 방법의 일 실시예를 도시하는 흐름도.
도 10은 도 8의 교정 방법에 따라서 메모리 장치에서 기입 경로 조정을 수행하기 위한 방법의 일 실시예를 도시하는 흐름도.
도 11은 도 8의 교정 방법에 따라서 메모리 장치에서 판독 경로 조정을 수행하기 위한 방법의 일 실시예를 도시하는 흐름도.
본 실시예의 다음의 상세한 설명에서, 부분을 형성하며 실시예가 실시될 수 있는 실례인 특정 실시예로써 도시되는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 기술되며, 다른 실시예가 이용될 수 있고, 본 개시물의 범주를 벗어나지 않고서도 처리, 전기 또는 기계적 변경을 행할 수 있다는 것을 알아야 한다. 따라서 다음의 상세한 설명은 제한하려는 것이 아니며, 본 발명의 범주는 첨부된 청구범위 및 그의 등가물에 의해서만 정의된다.
종래의 고체 상태 메모리 장치는 이진 신호의 형태로 데이터를 전달한다. 통상적으로, 접지 전위는 데이터 비트의 제1 논리 레벨(즉 제1 비트 레벨), 예를 들면 '0' 데이터 값을 나타내는 반면에, 공급 전위는 데이터 비트의 제2 논리 레벨(즉 제2 비트 레벨), 예를 들면 '1' 데이터 값을 나타낸다. MLC(multi-level cell)는 예를 들면 각 범위마다 200 mV의 상이한 4개의 임계 전압(Vt) 범위를 할당받을 수 있고, 각 범위는 개별 비트 패턴에 대응함으로써, 4개의 상이한 비트 레벨을 나타낸다. 통상적으로, Vt 분포가 오버랩하지 않도록 하기 위하여 각 범위 사이에 0.2V 내지 0.4V의 데드 스페이스(dead space) 또는 마진(margin)을 둔다. 셀의 Vt가 제1 범위 내에 있다면, 셀은 논리 11 상태를 저장하는 것으로 간주될 수 있으며, 통상적으로 셀의 삭제 상태로 간주된다. Vt가 제2 범위 내에 있다면, 셀은 논리 10 상태를 저장하는 것으로 간주될 수 있다. Vt가 제3 범위 내에 있다면, 셀은 논리 00 상태를 저장하는 것으로 간주될 수 있다. Vt가 제4 범위 내에 있다면, 셀은 논리 01 상태를 저장하는 것으로 간주될 수 있다.
전술한 바와 같이 종래의 MLC 장치를 프로그래밍할 때, 우선은 일반적으로 삭제 상태에 대응하도록 블록으로서 셀을 삭제한다. 셀 블록의 삭제에 이어서, 필요하다면 각 셀의 LSB(least-significant bit)를 먼저 프로그래밍한다. 예를 들면 LSB가 1이라면, 프로그래밍은 필요없지만, LSB가 0이라면, 목표 메모리 셀의 Vt를 11 논리 상태에 대응하는 Vt 범위로부터 10 논리 상태에 대응하는 Vt 범위로 이동시킨다. LSB의 프로그래밍에 이어서, 각 셀의 MSB(most-significant bit)를 유사한 방식으로 프로그래밍하고, 필요하다면 Vt를 시프트한다. 종래 메모리 장치의 MLC를 판독할 때, 하나 이상의 판독 동작이 일반적으로 셀 전압의 Vt가 어떤 범위에 속하는지를 결정한다. 예를 들면 제1 판독 동작은 목표 메모리 셀의 Vt가 1 또는 0이 되는 MSB를 나타내는지를 결정할 수 있는 반면에, 제2 판독 동작은 목표 메모리 셀의 Vt가 1 또는 0이 되는 LSB를 나타내는지를 결정할 수 있다. 그러나, 각 경우에, 각 셀에 얼마나 많은 비트가 저장되는지에 관계없이, 목표 메모리 셀의 판독 동작으로부터 단일 비트가 반환된다. 다수의 프로그램 및 판독 동작의 이 문제는 각 MLC 에 저장되는 비트가 많을수록 점점 더 문제가 된다.
예시적인 실시예의 메모리 장치는 메모리 셀에 Vt 범위로서 데이터를 저장한다. 그러나 종래의 메모리 장치와 달리, 셀 당 둘 이상의 비트의 비트 패턴을 프로그래밍하고, 그리고/또는 개별 비트가 아닌 완전한 비트 패턴으로 판독한다. 예를 들면 2 비트 MLC 장치에서, 셀의 LSB를 프로그래밍하고 후속하여 셀의 MSB를 프로그래밍하는 대신에, 이들 두 비트의 비트 패턴을 나타내는 목표 임계 전압을 프로그래밍할 수 있다. 유사하게, 셀에 저장되는 각 비트를 결정하기 위하여 다수 판독 동작을 이용하는 대신에, 셀의 임계 전압을 결정하여 셀의 비트 패턴을 나타내는 단일 신호로서 전달할 수 있다. 이 방법의 이점은 셀 카운트 당 비트가 증가함에 따라 더욱 중요해진다.
도 1은 개시물의 실시예에 따른 메모리 장치(101)의 개략적 블록도이다. 메모리 장치(101)는 로우(rows) 및 컬럼(columns)으로 배열된 메모리 셀 어레이(104)를 포함한다. 주로 NAND 메모리 어레이와 관련하여 다양한 실시예를 기술할 것이지만, 다양한 실시예는 메모리 어레이(104)의 특정 구조로 제한되지 않는다. 본 실시예에 적당한 다른 어레이 구조의 소정 예는 NOR 어레이, AND 어레이 및 가상 접지 어레이를 포함한다.
메모리 장치(101)에 제공되는 어드레스 신호를 디코딩하는 로우 디코드 회로(108)와 컬럼 디코드 회로(110)를 구비한다. 메모리 어레이(104)를 액세스하기 위하여 어드레스 신호를 수신하여 디코딩한다. 또한 메모리 장치(101)는 메모리 장치(101)로의 커맨드, 어드레스 및 데이터의 입력뿐만 아니라 메모리 장치(101)로부터의 데이터 및 상태 정보의 출력을 관리하는 입력/출력(I/O) 제어 회로(112)를 포함한다. 어드레스 레지스터(114)가 I/O 제어 회로(112)와 로우 디코드 회로(108) 및 컬럼 디코드 회로(110) 사이에 연결되어 디코딩 전에 어드레스 신호를 래치한다. 커맨드 레지스터(124)는 I/O 제어 회로(112)와 제어 로직(116) 사이에 연결되어 입력되는 커맨드를 래치한다. 제어 로직(116)은 커맨드에 응답하여 메모리 어레이(104)에 대한 액세스를 제어하고, 외부 프로세서(130)에 대한 상태 정보를 생성한다. 제어 로직(116)은 로우 디코드 회로(108) 및 컬럼 디코드 회로(110) 에 연결되고 어드레스에 응답하여 로우 디코드 회로(108) 및 컬럼 디코드 회로(110)를 제어한다.
또한 제어 로직(116)은 샘플 앤 홀드 회로(sample and hold circuitry)(118)에 연결된다. 샘플 앤 홀드 회로(118)는 아날로그 전압 레벨 형태의 입력 또는 출력 데이터를 래치한다. 예를 들면 샘플 앤 홀드 회로는 메모리 셀에 기입되는 데이터를 나타내는 입력 전압 신호와, 메모리 셀로부터 감지되는 임계 전압을 나타내는 출력 전압 신호 중 어느 하나를 샘플링하기 위하여 커패시터들 또는 다른 아날로그 저장 장치들을 포함할 수 있다. 샘플 앤 홀드 회로(118)는 외부 장치에 보다 강한 데이터 신호를 제공하도록 샘플링 전압의 증폭 및/또는 버퍼링을 더 제공할 수 있다.
기입 동작 동안에, 메모리 어레이(104)의 목표 메모리 셀은 그들의 Vt 레벨을 나타내는 전압이 샘플 앤 홀드 회로(118)에 홀딩되는 레벨과 매칭할 때까지 프로그래밍된다. 이것은 일례로서 차동 감지 장치를 이용하여 홀딩된 전압 레벨을 목표 메모리 셀의 임계 전압과 비교하여 성취될 수 있다. 프로그래밍 펄스는 원하는 값에 도달하거나 또는 이를 초과할 때까지 그의 임계 전압을 증가시키기 위하여 목표 메모리 셀에 인가될 수 있다. 판독 동작시, 목표 메모리 셀의 Vt 레벨은 (도 1에 도시되지 않은) 외부 프로세서로 전송하기 위하여 샘플 앤 홀드 회로(118)로 전달된다.
다양한 방식으로 셀의 임계 전압을 결정할 수 있다. 예를 들면 목표 메모리 셀이 활성화될 때의 시점에서 워드선 전압을 샘플링할 수 있다. 이 대신에, 승압(boosted) 전압을 목표 메모리 셀의 제1 소스/드레인 측에 인가할 수 있고, 임계 전압은 그의 다른 소스/드레인 측에서의 전압과 그의 제어 게이트 전압 사이의 차이로 간주될 수 있다. 전압을 커패시터에 연결함으로써, 전하는 샘플링 전압을 저장하는 커패시터와 공유될 수 있다. 샘플링 전압은 임계 전압과 동일할 필요는 없고 단지 그 전압을 나타낸다. 예를 들면 승압 전압을 메모리 셀의 제1 소스/드레인 측에 인가하고 기지의 전압을 그의 제어 게이트에 인가하는 경우에, 메모리 셀의 제2 소스/드레인 측에 발생되는 전압은 데이터 신호로 취해질 수 있는데, 이 발생 전압이 메모리 셀의 임계 전압을 나타내기 때문이다.
샘플 앤 홀드 회로(118)는 캐싱, 즉 각 데이터 값을 위한 다중 저장 위치를 포함할 수 있어, 메모리 장치(101)는 외부 프로세서로 제1 데이터 값을 전달하는 동안에 다음 데이터 값을 판독하거나, 또는 제1 데이터 값을 메모리 어레이(104)에 기입하는 동안에 다음 데이터 값을 수신할 수 있다. 상태 레지스터(122)는 I/O 제어 회로(112)와 제어 로직(116) 사이에 연결되어, 외부 프로세서에의 출력을 위한 상태 정보를 래치한다.
메모리 장치(101)는 제어 링크(132)를 통해 제어 로직(116)에서 제어 신호를 수신한다. 제어 신호는 칩 인에이블 CE#, 커맨드 래치 인에이블 CLE, 어드레스 래치 인에이블 ALE 및 기입 인에이블 WE#를 포함할 수 있다. 메모리 장치(101)는 다중화된 입력/출력(I/O) 버스(134)를 통해 외부 프로세서로부터 (커맨드 신호 형태의) 커맨드, (어드레스 신호 형태의) 어드레스, 그리고 (데이터 신호 형태의) 데이터를 수신할 수 있고, I/O 버스(134)를 통해 외부 프로세서에 데이터를 출력할 수 있다.
특정 예에서, 커맨드는 I/O 제어 회로(112)에서 I/O 버스(134)의 I/O 핀[0:7]를 통해 수신되어 커맨드 레지스터(124)에 기입된다. 어드레스는 I/O 제어 회로(112)에서 버스(134)의 I/O 핀[0:7]을 통해 수신되어 어드레스 레지스터(114)에 기입된다. 데이터는 I/O 제어 회로(112)에서 8개의 병렬 신호를 수신할 수 있는 장치를 위한 I/O 핀[0:7]을 통해, 또는 16개의 병렬 신호를 수신할 수 있는 장치를 위한 I/O 핀[0:15]를 통해 수신될 수 있고, 샘플 앤 홀드 회로(118)로 전송된다. 또한 데이터는 8개의 병렬 신호를 송신할 수 있는 장치를 위한 I/O 핀[0:7]을 통해, 또는 16개의 병렬 신호를 송신할 수 있는 장치를 위한 I/O 핀[0:15]을 통해 출력될 수 있다. 당업자는 추가의 회로 및 신호를 제공할 수 있고, 도 1의 메모리 장치는 개시물의 실시예에 집중하도록 돕기 위하여 단순화되었다는 것을 알 것이다. 더욱이, 도 1의 메모리 장치는 다양한 신호의 수신 및 출력에 대해 대중적 조약에 따라서 기술되었지만, 여기서 명확히 주목하지 않는 한 기술된 특정 신호 및 I/O 구성에 의해 제한되지 않는다는 것에 주목한다. 예를 들면 커맨드 및 어드레스 신호는 데이터 신호를 수신하는 것과는 분리된 입력에서 수신될 수 있거나, 또는 데이터 신호는 I/O 버스(134)의 단일 I/O 라인을 통해 직렬로 송신될 수 있다. 데이터 신호는 개별 비트 대신에 비트 패턴을 나타내므로, 8 비트 데이터 신호의 직렬 통신은 개별 비트를 나타내는 8개의 신호의 병렬 통신만큼 효과적일 수 있다.
도 2는 도 1의 메모리 어레이(104)에 발견될 수 있는 예인 NAND 메모리 어레이(200)의 부분 개략도이다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 워드선(2021 내지 202N), 그리고 교차 비트선(2041 내지 204M)을 포함한다. 디지털 환경에서의 어드레싱을 쉽게 하기 위하여, 워드선(202)의 수와 비트선(204)의 수는 일반적으로 각각 2의 소정 제곱이다.
메모리 어레이(200)는 NAND 스트링(2061 내지 206M)을 포함한다. 각 NAND 스트링은 트랜지스터(2081 내지 208N)를 포함하고, 각각은 워드선(202)과 비트선(204)의 교차부에 위치한다. 도 2에 플로팅 게이트 트랜지스터로서 도시된 트랜지스터(208)는 데이터 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각 NAND 스트링(206)의 플로팅 게이트 트랜지스터(208)는 하나 이상의 소스 선택 게이트(210), 예를 들면 FET(field-effect transistor)와 하나 이상의 드레인 선택 게이트(212), 예를 들면 FET 사이에 소스 대 드레인이 직렬로 연결된다. 각 소스 선택 게이트(210)는 로컬 비트선(204)과 소스 선택선(214)의 교차부에 위치하는 반면에, 각 드레인 선택 게이트(212)는 로컬 비트선(204)과 드레인 선택선(215)의 교차부에 위치한다.
각 소스 선택 게이트(210)의 소스는 공통 소스선(216)에 연결된다. 각 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)의 소스에 연결된다. 예를 들면 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(2081)의 소스에 연결된다. 각 소스 선택 게이트(210)의 제어 게이트(220)는 소스 선택선(214)에 연결된다. 다수의 소스 선택 게이트(210)가 소정의 NAND 스트링(206)에 이용된다면, 공통 소스선(216)과 그 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208) 사이에 직렬로 연결된다.
각 드레인 선택 게이트(212)의 드레인은 드레인 접촉부(228)에서 대응하는 NAND 스트링을 위한 로컬 비트선(204)에 연결된다. 예를 들면 드레인 선택 게이트(2121)의 드레인은 드레인 접촉부(2281)에서 대응하는 NAND 스트링(2061)을 위한 로컬 비트선(2041)에 연결된다. 각 드레인 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 플로팅 게이트 트랜지스터(208)의 드레인에 연결된다. 예를 들면 드레인 선택 게이트(2121)의 소스는 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(208N)의 드레인에 연결된다. 다수의 드레인 선택 게이트(212)가 소정의 NAND 스트링(206)에 이용된다면, 이들은 대응하는 비트선(204)과 그 NAND 스트링(206)의 마지막 플로팅 게이트 트랜지스터(208N) 사이에 직렬로 연결된다.
플로팅 게이트 트랜지스터(208)의 통상적인 구조는 도 2에 도시된 바와 같이 소스(230)와 드레인(232), 플로팅 게이트(234), 그리고 제어 게이트(236)를 포함한다. 플로팅 게이트 트랜지스터(208)는 워드선(202)에 연결된 그들의 제어 게이트(236)를 가진다. 플로팅 게이트 트랜지스터(208)의 컬럼은 소정의 로컬 비트선(204)에 연결된 이들 NAND 스트링(206)이다. 플로팅 게이트 트랜지스터(208)의 로우는 소정의 워드선(202)에 공통으로 연결된 이들 트랜지스터이다. 또한 둘 이상의 임계 전압 범위 중 하나를 맡도록 프로그래밍될 수 있는, NROM, 자기 또는 강유전성 트랜지스터 및 다른 트랜지스터와 같은 다른 형태의 트랜지스터(208)가 이 개시물의 실시예와 이용될 수 있다.
다양한 실시예의 메모리 장치가 벌크 저장 시스템에 유리하게 이용될 수 있다. 다양한 실시예의 경우, 이들 벌크 저장 시스템은 종래 HDD의 동일 폼 팩터 및 통신 버스 인터페이스를 취할 수 있으므로, 그들이 다양한 애플리케이션에서 이러한 구동을 대신할 수 있게 한다. HDD를 위한 소정의 공통 폼 팩터는 현 퍼스널 컴퓨터 및 보다 큰 디지털 미디어 레코더와 공통적으로 이용되는 3.5", 2.5" 및 PCMCIA(Personal Computer Memory Card International Association) 폼 팩터뿐만 아니라, 셀룰러 전화, PDA(personal digital assistants) 및 디지털 미디어 플레이어와 같은 보다 작은 퍼스널 기기에 공통적으로 이용되는 1.8" 및 1" 폼 팩터를 포함한다. 일부 공통 버스 인터페이스는 USB(universal serial bus), ATA(AT attachment) 인터페이스[IDE(integrated drive electronics)로도 알려짐], SATA(serial ATA), SCSI(small computer systems interface), 그리고 IEEE(Institute of Electrical and Electronics Engineers) 1394 표준을 포함한다. 다양한 폼 팩터 및 통신 인터페이스가 리스트되었지만, 실시예는 특정 폼 팩터 및 통신 표준으로 제한되지 않는다. 또한 실시예는 HDD 폼 팩터 또는 통신 인터페이스를 따를 필요가 없다. 도 3은 본 개시물의 일 실시예에 따른 고체 상태 벌크 저장 시스템(300)의 개략적인 블록도이다.
벌크 저장 시스템(300)은 개시물의 실시예에 따른 메모리 장치(301), 판독/기입 채널(305) 및 제어기(310)를 포함한다. 판독/기입 채널(305)은 메모리 장치(301)로부터 수신한 데이터 신호의 아날로그-디지털 변환을 제공할 뿐만 아니라 제어기(310)로부터 수신한 데이터 신호의 디지털-아날로그 변환을 제공한다. 제어기(310)는 버스 인터페이스(315)를 통해 벌크 저장 시스템(300)과 (도 3에 도시되지 않은) 외부 프로세서 사이에 통신을 제공한다. 대시 선의 메모리 장치(301')에 의해 도시되는 바와 같이, 판독/기입 채널(305)은 하나 이상의 추가의 메모리 장치를 서비스할 수 있다는 점에 주목한다. 통신을 위한 단일 메모리 장치(301)의 선택은 멀티-비트 칩 인에이블 신호 또는 다른 멀티플렉싱 방식을 통해 처리될 수 있다.
메모리 장치(301)는 아날로그 인터페이스(320)와 디지털 인터페이스(325)를 통해 판독/기입 채널(305)에 연결된다. 아날로그 인터페이스(310)는 메모리 장치(301)와 판독/기입 채널(305) 사이에 아날로그 데이터 신호의 통로를 제공하는 반면에, 디지털 인터페이스(325)는 판독/기입 채널(305)로부터 메모리 장치(301)로의 제어 신호, 커맨드 신호 및 어드레스 신호의 통로를 제공한다. 디지털 인터페이스(325)는 메모리 장치(301)로부터 판독/기입 채널(305)로 상태 신호의 통로를 더 제공할 수 있다. 아날로그 인터페이스(320)와 디지털 인터페이스(325)는 도 1의 메모리 장치(101)에 관하여 주목한 바와 같이 신호선을 공유할 수 있다.
판독/기입 채널(305)은 데이터 인터페이스(330), 제어 인터페이스(335)와 같은 하나 이상의 인터페이스를 통해 제어기(310)에 연결된다. 데이터 인터페이스(330)는 판독/기입 채널(305)과 제어기(310) 사이에 디지털 데이터 신호의 통로를 제공한다. 제어 인터페이스(335)는 제어기(310)로부터 판독/기입 채널(305)로의 제어 신호, 커맨드 신호 및 어드레스 신호의 통로를 제공한다. 제어 인터페이스(335)는 판독/기입 채널(305)로부터 제어기(310)로의 상태 신호의 통로를 더 제공할 수 있다. 또한 제어 인터페이스(335)를 디지털 인터페이스(325)에 연결하는 대시선에 의해 도시된 바와 같이, 상태 및 커맨드/제어 신호는 제어기(310)와 메모리 장치(301) 사이에서 직접 전달될 수 있다.
두 개별 장치로서 도시되었지만, 판독/기입 채널(305)과 제어기(310)의 기능성은 이 대신에 단일 집적 회로 장치에 의해 수행될 수 있다. 개별 장치로서 메모리 장치(301)를 유지하면 실시예를 상이한 폼 팩터 및 통신 인터페이스에 적응시킬 시에 더 많은 유연성을 제공하지만, 이것은 또한 집적 회로 장치이므로, 전체 벌크 저장 시스템(300)은 단일 집적 회로 장치로서 제조될 수 있다.
판독/기입 채널(305)은 디지털 데이터 스트림을 아날로그 데이터 스트림으로 변환, 또는 그 역으로의 변환을 적어도 제공하는데 적합한 신호 프로세서이다.
실제로, 제어 및 커맨드 신호는 제어기(310)를 통한 메모리 장치(301)의 액세스를 위해 버스 인터페이스(315)에서 수신된다. 또한 어드레스 및 데이터 값은 원하는 액세스 유형이 무엇인지, 예를 들면 기입, 판독, 포맷 등에 따라 버스 인터페이스(315)에서 수신될 수 있다. 공유 버스 시스템에서, 버스 인터페이스(315)는 다양한 다른 장치와 함께 버스에 연결된다. 특정 장치로 직접 통신을 위하여, 버스 상의 어떤 장치가 후속 커맨드에 따라 동작하는 것을 표시하는 식별 값이 버스 상에 배치될 수 있다. 식별 값이 벌크 저장 시스템(300)에 의해 취한 값과 매칭한다면, 제어기(310)는 버스 인터페이스(315)에서 후속 커맨드를 받아들인다. 식별 값이 매칭하지 않는다면, 제어기(310)는 후속 통신을 무시한다. 유사하게, 공유 버스 상의 다양한 장치는 버스 상의 충돌을 피하기 위하여 개별적으로 버스를 제어하면서 다른 장치에게 아웃바운드(outbound) 통신을 중지하도록 지시할 수 있다. 버스 공유 및 충돌 회피를 위한 프로토콜은 잘 알려져 있으며, 여기서 상세히 기술하지 않을 것이다. 그 후, 제어기(310)는 처리를 위하여 판독/기입 채널(305)로 커맨드, 어드레스 및 데이터 신호를 전달한다. 제어기(310)로부터 판독/기입 채널(305)로 전달된 커맨드, 어드레스 및 데이터 신호는 버스 인터페이스(315)에 수신된 동일 신호일 필요는 없다. 예를 들면 버스 인터페이스(315)를 위한 통신 표준은 판독/기입 채널(305) 또는 메모리 장치(301)의 통신 표준과 상이할 수 있다. 이 상황에서, 제어기(310)는 메모리 장치(301)를 액세스하기 전에 커맨드 및/또는 어드레싱 방식을 변환할 수 있다. 또한 제어기(310)는 하나 이상의 메모리 장치(301) 내에서 부하 레벨링(load leveling)을 제공할 수 있고, 이로써 메모리 장치(301)의 물리적 어드레스는 소정의 논리적 어드레스에 대해 시간에 걸쳐 변경될 수 있다. 따라서 제어기(310)는 외부 장치로부터의 논리적 어드레스를 목표 메모리 장치(301)의 물리적 어드레스에 매핑한다.
기입 요청의 경우, 커맨드 및 어드레스 신호 이외에도, 제어기(310)는 디지털 데이터 신호를 판독/기입 채널(305)로 전달한다. 예를 들면 16 비트 데이터 워드의 경우, 제어기(310)는 제1 또는 제2 이진 논리 레벨을 가진 16개의 개별 신호를 전달한다. 그러면, 판독/기입 채널(305)은 디지털 데이터 신호를, 이 디지털 데이터 신호의 비트 패턴을 나타내는 아날로그 데이터 신호로 변환한다. 앞의 예를 계속 참조하면, 판독/기입 채널(305)은 디지털-아날로그 변환을 이용하여 16개의 개별 디지털 데이터 신호를, 원하는 16 비트 데이터 패턴을 나타내는 전위 레벨을 가진 단일 아날로그 신호로 변환한다. 일 실시예에서, 디지털 데이터 신호의 비트 패턴을 나타내는 아날로그 데이터 신호는 목표 메모리 셀의 원하는 임계 전압을 나타낸다. 그러나 1 트랜지스터 메모리 셀의 프로그래밍시, 이웃 메모리 셀의 프로그래밍이 이전 프로그래밍된 메모리 셀의 임계 전압을 증가시키는 경우가 종종 있다. 따라서 다른 실시예에서, 판독/기입 채널(305)은 임계 전압에서 이들 유형의 예상 변동을 고려할 수 있고, 최종 원하는 임계 전압보다 낮은 임계 전압을 나타내도록 아날로그 데이터 신호를 조정할 수 있다. 제어기(310)로부터 디지털 데이터 신호의 변환 후에, 판독/기입 채널(305)은 개별 메모리 셀을 프로그래밍시에 이용하기 위하여 아날로그 데이터 신호와 함께 메모리 장치(301)로 기입 커맨드 및 어드레스 신호를 전달한다. 프로그래밍은 셀 단위로 일어날 수 있지만, 일반적으로 동작 당 데이터 페이지에 대해 수행된다. 통상적인 메모리 어레이 구조의 경우, 데이터 페이지는 워드선에 연결된 다른 모든 메모리 셀을 포함한다.
판독 요청의 경우, 제어기는 판독/기입 채널(305)로 커맨드 및 어드레스 신호를 전달한다. 판독/기입 채널(305)은 판독 커맨드 및 어드레스 신호를 메모리 장치(301)로 전달한다. 응답시, 판독 동작을 수행한 후에, 메모리 장치(301)는 어드레스 신호 및 판독 커맨드에 의해 정의된 메모리 셀의 임계 전압을 나타내는 아날로그 데이터 신호를 반환한다. 메모리 장치(301)는 병렬 또는 직렬 방식으로 그의 아날로그 데이터 신호를 전송할 수 있다.
또한 아날로그 데이터 신호는 이산 전압 펄스로서가 아니라 사실상 연속된 아날로그 신호 스트림으로 전송될 수 있다. 이 상황에서, 판독/기입 채널(305)은 PRML(partial response, maximum likelihood)로 불리는 HDD 액세싱에 이용되는 것과 유사한 신호 처리를 이용할 수 있다. 종래 HDD의 PRML 처리에서, HDD의 판독 헤드는 HDD 플래터의 판독 동작 동안에 만나게 되는 자속 반전을 표현하는 아날로그 신호 스트림을 출력한다. 판독 헤드에 의해 만나게 되는 자속 반전에 응답하여 생성되는 이 아날로그 신호의 트루 피크 및 밸리(true peaks and valleys)를 포착하려고 하기보다는 오히려 신호 패턴의 디지털 표현을 생성하기 위하여 신호를 주기적으로 샘플링한다. 그 후, 이 디지털 표현은 아날로그 신호 패턴의 생성을 책임지는 자속 반전의 가능한 패턴을 결정하기 위하여 분석될 수 있다. 이 동일 유형의 처리는 본 개시물의 실시예와 이용될 수 있다. 메모리 장치(301)로부터 아날로그 신호를 샘플링함으로써, PRML 처리는 아날로그 신호의 생성을 책임지는 임계 전압의 가능한 패턴을 결정하기 위하여 이용될 수 있다.
도 4는 개시물의 실시예에 따라서 판독/기입 채널(305)에 의해 메모리 장치(301)로부터 수신될 수 있는 데이터 신호(450)를 개념적으로 보여주기 위한 파형을 도시한다. 데이터 신호(450)는 시간 t1, t2, t3, t4에서 대시선에 의해 표시되는 바와 같이 주기적으로 샘플링될 수 있고, 데이터 신호(450)의 디지털 표현은 샘플링된 전압 레벨의 진폭으로부터 생성될 수 있다. 샘플링 레이트와 표현 정확성 사이에 트레이드-오프(trade-off)가 행해진다. 그 후, 디지털 표현은 아날로그 신호 패턴 생성의 책임이 있을 것 같은 입력 전압 레벨을 예측하는데 이용될 수 있다. 그 후, 판독되는 개별 메모리 셀의 가능한 데이터 값은 입력 전압 레벨의 이 예상 패턴으로부터 예측될 수 있다.
메모리 장치(301)로부터 데이터 값을 판독시에 오류가 발생될 것이라는 것을 인지하여, 판독/기입 채널(305)은 오류 정정을 포함할 수 있다. 오류 정정은 예상 오류로부터 복구하기 위하여 HDD뿐만 아니라 메모리 장치에도 공통적으로 이용된다. 통상적으로, 메모리 장치는 제1 위치 세트에 사용자 데이터를, 제2 위치 세트에 ECC(error correction code)를 저장할 것이다. 판독 동작 동안에, 사용자 데이터와 ECC의 모두는 사용자 데이터의 판독 요청에 응답하여 판독된다. 알려진 알고리즘을 이용하여, 판독 동작으로부터 반환된 사용자 데이터를 ECC와 비교한다. 오류가 ECC의 범위 내에 있다면, 오류는 정정될 것이다.
도 5는 개시물의 실시예에 따른 전자 시스템의 개략적인 블록도이다. 예시적인 전자 시스템은 퍼스널 컴퓨터, PDA, 디지털 카메라, 디지털 미디어 플레이어, 디지털 레코더, 전자 게임, 기기, 차량, 무선 장치, 셀룰러 전화 등을 포함할 수 있다.
전자 시스템은 프로세서(500)의 효율성을 증가시키기 위하여 캐시 메모리(502)를 포함할 수 있는 호스트 프로세서(500)를 구비한다. 프로세서(500)는 통신 버스(504)에 연결된다. 다양한 다른 장치가 프로세서(500)의 제어하에 통신 버스(504)에 연결될 수 있다. 예를 들면 전자 시스템은 RAM(random access memory)(506), 키보드, 터치 패드, 포인팅 장치 등의 하나 이상의 입력 장치(508), 오디오 제어기(510), 비디오 제어기(512), 그리고 하나 이상의 벌크 저장 시스템(514)을 포함할 수 있다. 적어도 하나의 벌크 저장 시스템(514)은 버스(504)와 통신하기 위한 디지털 버스 인터페이스(515), 둘 이상의 데이터 비트의 데이터 패턴을 나타내는 데이터 신호의 전송을 위한 아날로그 인터페이스를 가진 본 개시물의 실시예에 따른 하나 이상의 메모리 장치, 그리고 버스 인터페이스(515)로부터 수신한 디지털 데이터 신호의 디지털-아날로그 변환 및 그의 메모리 장치(들)로부터 수신한 아날로그 데이터 신호의 아날로그-디지털 변환을 수행하는데 적합한 신호 처리기를 포함한다.
당업자는 디지털 데이터 비트 패턴을 그들의 등가 아날로그 전압으로 변환하지 않고서도 디지털 영역에서 모든 데이터 조작, 프로그래밍 및 판독을 행할 수 있다는 것을 알아야 한다.
시스템 영향을 보상하기 위한 자체 교정( self - calibration )
제조 공정 및 제조 처리 그 자체 동안에 각 셀의 구성의 미소한 차이로 인하여, 셀간 결합 영향은 메모리 어레이에 걸쳐 블록에서 블록으로 변할 수 있다. 결합 영향은 두 메모리 장치가 동일 특성을 공유할 수 없도록 상이한 집적 회로 다이들 간에 다를 수 있다. 또한 온도 변화는 메모리 장치의 판독 및 기입 경로에서 전압 오프셋을 일으킬 수 있다.
도 6은 메모리 제어기와 같은 것에 의해 메모리 어레이의 상이한 영역의 결합 영향에 대한 자체 교정을 위한 방법의 일 실시예의 흐름도이다. 이 방법은 제어기로 하여금 메모리 어레이의 상이한 영역에서 셀간 결합 영향을 결정하고, 각 메모리 영역에 대한 결과적인 프로그래밍 오프셋을 저장하고, 그리고 각 메모리 영역에서의 장래 프로그래밍시에 그 오프셋을 이용할 수 있도록 해준다.
자체 교정을 수행하기 위한 메모리 제어기 또는 제어 회로는 메모리 장치의 일부일 수 있거나(즉 메모리 어레이와 동일 다이 상에 존재), 또는 메모리 장치와 별개일 수 있다. 벌크 저장 메모리 제어기(310)의 일 예는 도 3에 도시된다. 메모리 시스템에 대한 후속 참조는 어떠한 구성에서 메모리를 참조한다. 도 7의 부분 메모리 셀 어레이의 블록도를 참조하면서 도 6의 방법을 거론한다.
교정 방법은 중앙 메모리 셀(701)에 전압을 기입한다(601). 전압은 단일 비트 상태 또는 다중 비트 상태와 같은 프로그래밍된 상태를 나타내는 임계 전압이다. 전술한 바와 같이, 임계 전압은 원하는 임계 전압을 나타내는 디지털 신호로서, 메모리 장치에 연결되어 이를 제어하는 제어 회로에 의해 생성될 수 있다. 그 후, 판독/기입 채널 회로 및/또는 제어기 회로는 원하는 임계 전압의 아날로그 표현을 생성하기 위하여 디지털 신호에 대한 디지털-아날로그 변환을 수행한다.
또 다른 아날로그 전압에 의해 표현되는 비트 패턴을 하나 이상의 주위 메모리 셀(703, 705)에 기입한다(603). 각 인접 메모리 셀(703, 705)은 동일한 아날로그 전압 또는 상이한 아날로그 전압으로 프로그래밍될 수 있다. 워드선 방향에서 중앙 셀(701)에 인접한 셀(703, 705)은 용량성 결합 및 프로그래밍 혼란(program disturb)의 모두에 의해 중앙 셀에 영향을 준다. 비트선 방향을 따른 셀(710, 711)의 프로그래밍은 용량성 결합에 의해 중앙 셀(701)의 임계 전압에 영향을 준다. 이들 영향은 중앙 셀(701)의 임계 전압을 상승시키는 경향이 있다.
주위 셀의 프로그래밍이 중앙 셀의 저장 전압에 영향을 미치는 범위와 같은 영향을 결정하기 위하여 각 기입 동작 후에 중앙 셀(701)을 판독한다(604). 그 후 이들 셀(703, 705)의 전압을 변경시키고(605), 통상적으로 증가시키며, 중앙 셀(701)에 대한 영향을 결정하기 위하여 각 변동 후에 중앙 셀을 판독한다(606). 중앙 셀(701)에 대한 영향 표시를 장래 참조를 위해 메모리의 테이블에 저장한다(607). 일 실시예에서, 이 표시는 주위 셀의 임계 전압의 변동에 응답하여 중앙 셀(701)의 평균 임계 전압 변동을 표시하는 오프셋이다. 예를 들면 오프셋은 주위 셀을 프로그래밍시에 이용되는 5V 당 5mV 변동일 수 있다. 그 후, 저장된 오프셋은 그 메모리의 영역의 셀을 프로그래밍시에 차후에 이용될 수 있다. 또 다른 실시예에서, 중앙 셀에 대한 영향 표시는 하나 이상의 인접 셀을 프로그래밍하는 것에 응답하여 중앙 셀 상에 발생되는 최대 전압 변동이다.
중앙 셀(701)을 둘러싸는 프로그래밍된 셀의 양 및 방위는 상이한 실시예에서 변할 수 있다. 예를 들면 중앙 셀(701)과 동일 비트선을 따른 수직 셀(710, 711), 및 또한 대각선 셀을 프로그래밍할 수 있고, 중앙 셀(701)에 대한 그들의 영향을 전술한 바와 같이 측정할 수 있다. 이들 영향은 중앙 셀(701)의 임계 전압을 상승시키는 경향이 있다.
도 6 및 도 7에 도시된 교정 방법은 메모리 어레이의 상이한 영역의 대표 셀 상에서 수행된다. 방법은 전체 메모리 어레이의 임의 셀 상에서, 또는 어레이의 특정 영역에서 수행될 수 있다. 예를 들면 방법은 어레이의 코너 셀 및 중앙에서 수행될 수 있다. 또 다른 실시예에서, 각 메모리 블록의 소정 영역을 검사할 수 있다. 또 다른 실시예에서, 방법은 메모리 어레이의 주기적 간격으로 위치한 셀 상에서 수행될 수 있다.
자체 교정은 제조 공정 동안에 한번 수행될 수 있고, 프로그래밍 오프셋 표시는 비휘발성 메모리에 저장된다. 또 다른 실시예에서, 교정은 메모리 장치의 파워업시 마다 수행된다.
또 다른 실시예에서, 제조 공정 동안에 자체 교정을 수행하고, 그 후에 메모리 장치의 각 파워업시에 저장된 오프셋 테이블을 갱신한다. 예를 들면 장치의 제조 동안에 저장된 오프셋 테이블은 제조 조건 하에서 생성된 일반 오프셋 테이블이다. 이들 오프셋은 일부분의 실제 이용 동안에 변경된 환경적 조건으로 인하여 갱신된다.
또 다른 실시예에서, 저장된 자체 교정 오프셋은 판독 및 기입 회로의 결과들 간의 전압차이다. 예를 들면 기입 회로는 2.3V의 아날로그 전압을 메모리 셀에 기입할 수 있다. 판독 회로는 이 전압을 2.35V로 판독할 수 있다. 따라서 기입된 전압과 판독된 전압 간에 0.05V의 오프셋이 있다.
이러한 일 실시예에서 오프셋 테이블은 셀에 기지의 전압을 기입하고 그 후에 그 전압을 판독함으로써 생성된다. 차이는 메모리의 특정 영역에 대한 오프셋으로서 저장된다. 이 자체 교정 실시예는 이전에 기술한 바와 같은 소정 패턴에서 또는 메모리의 임의 영역에 기입후 판독(write-then-read) 방법을 수행할 수 있다.
도 8은 전술한 실시예에 의해 생성되는 자체 교정 오프셋 테이블로 프로그래밍하기 위한 방법의 일 실시예를 도시한다. 선택된 메모리 셀에 프로그래밍되는 아날로그 전압을 결정한다(801). 일 실시예에서, 전압은 디지털 데이터 비트 패턴을 그의 등가 아날로그 전압으로 변환하는 디지털-아날로그 변환 처리의 결과이다.
그 특정 영역에 대한 저장된 오프셋을 판독함으로써 선택된 메모리 셀이 위치한 메모리 영역에 대한 오프셋을 결정한다(803). 그 후, 오프셋을 프로그래밍되는 아날로그 전압에 적용한다(805). 예를 들면 프로그래밍되는 전압이 1.7V이고 오프셋이 0.03V라면, 프로그래밍되는 결과적인 전압은 1.73V이다. 그 후, 결과적인 전압을 선택 메모리 셀에 프로그래밍한다(807).
도 9는 메모리 장치의 판독 및 기입 경로에서 생성된 온도에 의해 유도된 시스템 오프셋을 보상하기 위하여 메모리 제어기를 교정하는 방법의 일 실시예를 도시한다. 이 방법은 기입 경로 교정 테이블과 판독 경로 교정 테이블의 모두를 생성한다. 이들 테이블에 포함되지 않은 중간 온도를 위한 조정이 테이블로부터 보간될 수 있다.
방법은 비교적 높은 온도에서 메모리 셀에 전압을 기입함으로써 시작된다(901). 예를 들면 비교적 높은 온도는 메모리 장치의 동작 온도 범위의 상한 온도일 수 있다(예를 들면 75°- 85℃). 그 후, 이 온도에서 메모리 셀을 판독한다(903). 이 판독은 고온에서 기입된 전압과 판독된 전압 사이에 겪게 되는 전압 오프셋을 알려준다.
그 후, 메모리 장치의 온도를 감소시키고, 고온에서 프로그래밍된 메모리 셀을 저온에서 판독한다(905). 일 실시예에서, 저온은 메모리 장치의 동작 온도 범위의 보다 낮은 범위이다(예를 들면 -20°- 0℃). 이 동작은 고온에서 기입된 전압과 저온에서 판독된 전압 사이에 겪게 되는 전압 오프셋을 알려준다.
그 후, 저온 범위에서 (삭제된 후에) 동일 메모리 셀에 동일 전압 레벨을 기입한다(907). 그 후, 저온 범위에서 이 메모리 셀을 판독한다(909). 이 판독은 저온에서 기입된 전압과 저온에서 판독된 전압 사이에 겪게 되는 전압 오프셋을 알려준다.
그 후, 메모리 장치를 고온으로 데우고 메모리 셀을 다시 판독한다(911). 이 판독은 저온에서 기입된 전압과 고온에서 판독되는 전압 사이에서 겪게 되는 전압 오프셋을 알려준다.
이제 고온 및 저온 범위에서 위의 오프셋으로부터 교정 테이블을 생성할 수 있다(913). 또한 테이블은 두 온도 양극단 사이의 상이한 온도에서 전압 오프셋의 보간으로써 채워질 수 있다. 다른 실시예에서, 이들 보간은 판독 및 기입 경로 조정 방법 동안에 후에 수행된다.
도 9의 교정 방법은 메모리 어레이의 상이한 영역의 대표 셀 상에서 수행된다. 방법은 어레이의 특정 영역에서 또는 전체 메모리 어레이의 임의 셀 상에서 수행될 수 있다. 예를 들면 방법은 어레이의 코너 셀 상에서 및 중앙에서 수행될 수 있다. 다른 실시예에서, 각 메모리 블록의 소정 영역을 검사할 수 있다. 또 다른 실시예에서, 방법은 메모리 어레이의 주기적 간격으로 위치된 셀 상에서 수행될 수 있다.
도 10은 도 9의 실시예로부터 생성되는 교정 테이블에 따라서 메모리 장치에서 기입 경로 조정을 수행하기 위한 방법의 일 실시예의 흐름도를 도시한다. 먼저, 임의 온도 측정 방법을 이용하여 메모리 장치의 온도를 결정한다(1001). 이러한 측정 방법은 온칩 온도 센서 또는 소정의 다른 측정 기법을 포함할 수 있다.
그 후, 그 온도 및 그 온도에 대한 관련 전압 오프셋을 알아내기 위하여 교정 테이블을 액세스한다(1003). 그 온도가 테이블에 없다면, 그 특정 온도에 대한 적절한 전압 오프셋을 결정하기 위하여 테이블에서 두 온도와 관련 오프셋 간의 보간을 수행할 수 있다. 목표 기입 전압 레벨에/로부터 전압 오프셋을 가산 또는 감산한다(1005). 전술한 바와 같이, 이 전압 레벨은 선택된 메모리 셀에 프로그래밍되는 비트 패턴을 나타낸다. 그 후, 이 조정된 전압 레벨을 셀에 프로그래밍한다(1007).
도 11은 도 9의 실시예로부터 생성된 교정 테이블에 따라서 메모리 장치에서 판독 경로 조정을 수행하기 위한 방법의 일 실시예의 흐름도를 도시한다. 먼저, 임의 온도 측정 방법을 이용하여 메모리 장치의 온도를 결정한다(1102). 이러한 측정 방법은 온칩 온도 센서 또는 소정의 다른 측정 기법을 포함할 수 있다.
그 후, 그 온도 및 그 온도를 대한 관련 전압 오프셋을 알아내기 위하여 교정 테이블을 액세스한다(1104). 온도가 테이블에 없다면, 그 특정 온도에 대한 적절한 전압 오프셋을 결정하기 위하여 테이블에서 두 온도와 관련 오프셋 간의 보간을 수행할 수 있다.
메모리 셀로부터 판독되는 전압에/으로부터 전압 오프셋을 가산 또는 감산한다(1106). 메모리 셀에 저장된 아날로그 전압에 의해 표현되는 비트 패턴을 결정시에 전술한 아날로그-디지털 변환 처리에 이 조정된 전압 레벨을 이용한다(1108).
당업자는 디지털 데이터 비트 패턴을 그들의 등가 아날로그 전압으로 변환하지 않고서도 디지털 영역에서 모든 데이터 조작, 프로그래밍 및 판독을 행할 수 있다는 것을 알아야 한다.
결론
하나 이상의 개시된 실시예는 선택된 메모리 셀을 프로그래밍하기 전에 프로그래밍되는 전압에 부가되는 오프셋을 메모리에 저장한다. 예를 들면 일 실시예에서, 자체 교정은 기입과 판독 회로 사이의 차이 또는 주위 셀을 프로그래밍시의 영향으로 인한 결과인 오프셋을 결정한다. 다른 실시예에서, 자체 교정은 메모리 장치의 판독 및 기입 경로에서 생성되는 온도에 의해 유도된 시스템 오프셋으로 인한 결과인 오프셋을 결정한다. 이들 오프셋은 프로그래밍되고 있는 메모리의 소정 영역(예를 들면 각 블록, 어레이의 코너 및 중앙)에 프로그래밍되는 전압에 적용된다.
여기에 특정 실시예를 도시 및 기술하였지만, 당업자는 동일 목적을 성취하기 위하여 계산된 임의 배치가 도시된 특정 실시예를 대신할 수 있다는 것을 알 것이다. 개시물의 다수 적응화는 당업자에게 명백할 것이다. 따라서 이 애플리케이션은 개시물의 임의 적응화 또는 변동을 포함하려 한다. 또한 교정 방법이 비휘발성 셀에서 아날로그 전압 저장소로서 제시되었지만, 이것은 아날로그 전압과 등가인 디지털 데이터 패턴에 적용될 수 있다는 것을 또한 알아야 한다.

Claims (24)

  1. 메모리 제어기 자체 교정(self-calibration)을 위한, 메모리 장치에 의해 수행되는 방법으로서,
    메모리 어레이의 선택된 메모리 셀에 제1 전압을 기입하는 단계와,
    상기 선택된 메모리 셀에 인접한 제1 메모리 셀에 제2 전압을 기입하는 단계와,
    상기 제2 전압의 기입에 응답하여 상기 제1 전압에서의 제1 변동을 결정하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 변동을 결정하는 단계는,
    상기 선택된 메모리 셀을 판독하여 상기 선택된 메모리 셀에 저장되는 제3 전압을 결정하는 단계와,
    상기 제3 전압으로부터 상기 제1 전압을 감산하는 단계와,
    상기 제1 변동에 의해 결정되는 제1 오프셋 전압을 생성하는 단계
    를 포함하는 방법.
  3. 제2항에 있어서,
    상기 선택된 메모리 셀에 인접한 제2 메모리 셀에 제4 전압을 기입하는 단계와,
    상기 선택된 메모리 셀을 판독하여 제5 전압을 결정하는 단계와,
    상기 제5 전압으로부터 상기 제3 전압을 감산하여 제2 변동을 결정하는 단계와,
    상기 제2 변동에 의해 결정되는 제2 오프셋 전압을 생성하는 단계
    를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 메모리 어레이의 테이블에 상기 제1 및 제2 오프셋 전압들을 저장하는 단계를 더 포함하고, 상기 테이블은 상기 메모리 어레이의 다른 선택된 메모리 셀들로부터의 복수의 오프셋 전압을 포함하는 방법.
  5. 제4항에 있어서,
    상기 자체 교정은 상기 메모리 제어기의 파워업(power-up)시에 상기 복수의 오프셋 전압의 테이블을 갱신하는 방법.
  6. 제1항에 있어서,
    상기 제1 및 제2 전압들은 제1 및 제2 아날로그 전압들과 등가인 디지털 데이터 패턴들인 방법.
  7. 제1항에 있어서,
    선택된 메모리 셀을 제1 전압으로 프로그래밍하는 단계와,
    상기 선택된 메모리 셀에 인접한 복수의 메모리 셀의 각각을 전압들로 프로그래밍하는 단계와,
    인접한 메모리 셀의 각 프로그래밍 후에 상기 선택된 메모리 셀을 판독하여 상기 제1 전압에서의 복수의 변동을 생성하는 단계와,
    상기 복수의 변동으로부터 프로그래밍 오프셋 테이블을 생성하는 단계
    를 더 포함하는 방법.
  8. 제7항에 있어서,
    인접한 상기 복수의 메모리 셀은, 상기 선택된 메모리 셀과의 워드선 방향, 상기 선택된 메모리 셀과의 비트선 방향, 상기 선택된 메모리 셀과의 워드선 방향 및 비트선 방향 양쪽, 상기 선택된 메모리 셀과의 대각선 방향, 또는 상기 선택된 메모리 셀과의 워드선 방향, 비트선 방향 및 대각선 방향 중 하나에 있는 방법.
  9. 제7항에 있어서,
    인접한 상기 복수의 메모리 셀의 각각을 전압들로 프로그래밍하는 단계는 인접한 상기 복수의 메모리 셀의 각각을 동일한 전압으로 프로그래밍하는 단계를 포함하는 방법.
  10. 제7항에 있어서,
    상기 인접한 메모리 셀들 상의 전압들의 각각을 증가시키고 각각의 전압 증가 후에 상기 선택된 메모리 셀을 판독하여 상기 제1 전압에서의 상기 복수의 변동을 생성하는 단계를 더 포함하는 방법.
  11. 제7항에 있어서,
    상기 메모리 어레이의 상이한 영역들에 대한 프로그래밍 오프셋을 생성하는 단계와,
    상기 메모리 어레이의 테이블에 상기 프로그래밍 오프셋들을 저장하는 단계
    를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 메모리 어레이의 제1 영역에서 어드레싱된 메모리 셀에 프로그래밍되는 비트 패턴을 위한 대표 전압을 생성하는 단계와,
    상기 제1 영역을 나타내는 프로그래밍 오프셋을 상기 테이블로부터 판독하는 단계와,
    상기 프로그래밍 오프셋에 응답하여 상기 대표 전압을 조정하여 조정된 전압을 생성하는 단계와,
    상기 조정된 전압을 상기 어드레싱된 메모리 셀에 프로그래밍하는 단계
    를 더 포함하는 방법.
  13. 제7항에 있어서,
    상기 메모리 어레이에 저장되는 아날로그 전압들을 나타내는 데에 디지털 비트 패턴들을 이용하도록 디지털 영역에서 상기 메모리 제어기의 자체 교정이 수행되는 방법.
  14. 비휘발성 메모리 셀 어레이와,
    상기 비휘발성 메모리 셀 어레이를 위한 제어 회로 - 상기 제어 회로는 선택된 메모리 셀에 제1 전압을 프로그래밍하고, 상기 선택된 메모리 셀에 인접한 메모리 셀에 적어도 하나의 전압을 프로그래밍하고, 상기 인접한 메모리 셀의 프로그래밍시마다 상기 제1 전압의 변동들에 응답하여 평균 오프셋 전압을 결정하도록 구성됨 -
    를 포함하는 고체 상태 메모리 시스템.
  15. 제14항에 있어서,
    상기 제어 회로와 상기 비휘발성 메모리 셀 어레이 사이에 연결되는 판독/기입 채널을 더 포함하고, 상기 판독/기입 채널은 디지털-아날로그 변환 회로와 아날로그-디지털 변환 회로를 갖는 고체 상태 메모리 시스템.
  16. 제14항에 있어서,
    상기 비휘발성 메모리 셀 어레이는 NAND 구조로 구성되는 고체 상태 메모리 시스템.
  17. 제15항에 있어서,
    상기 제어 회로 및 상기 판독/기입 채널은, 프로그래밍되는 메모리 셀들로부터 아날로그 데이터 신호들을 판독하고, 각각의 판독 아날로그 데이터 신호를 나타내는 디지털 비트 패턴을 생성하도록 더 구성되는 고체 상태 메모리 시스템.
  18. 메모리 제어기 자체 교정을 위한, 메모리 장치에 의해 수행되는 방법으로서,
    제1 온도에서 메모리 어레이의 선택된 메모리 셀에 제1 전압을 기입하는 단계와,
    상기 제1 온도에서 상기 선택된 메모리 셀로부터 제2 전압을 판독하는 단계와,
    상기 제1 온도에서 상기 제1 전압과 상기 제2 전압 간의 제1 전압 오프셋을 결정하는 단계와,
    제2 온도에서 상기 선택된 메모리 셀로부터 제3 전압을 판독하는 단계와,
    상기 제2 온도에서 상기 제1 전압과 상기 제3 전압 간의 제2 전압 오프셋을 결정하는 단계와,
    상기 제2 온도에서 상기 선택된 메모리 셀에 상기 제1 전압을 기입하는 단계와,
    상기 제2 온도에서 상기 선택된 메모리 셀로부터 제4 전압을 판독하는 단계와,
    상기 제2 온도에서 상기 제1 전압과 상기 제4 전압 간의 제3 전압 오프셋을 결정하는 단계와,
    상기 제1 온도에서 상기 선택된 메모리 셀로부터 제5 전압을 판독하는 단계와,
    상기 제2 온도에서 상기 제1 전압과 상기 제5 전압 간의 제3 전압 오프셋을 결정하는 단계
    를 포함하는 방법.
  19. 메모리 장치에서 시스템 오프셋들을 제거하기 위한, 메모리 장치에 의해 수행되는 방법으로서,
    메모리 셀에 기입되는 목표 전압을 결정하는 단계와,
    상기 메모리 장치에서의 시스템 영향에 응답하여 오프셋 전압을 결정하는 단계와,
    상기 오프셋 전압으로 상기 목표 전압을 조정하여 조정된 전압을 생성하는 단계와,
    상기 조정된 전압을 상기 메모리 셀에 기입하는 단계
    를 포함하는 방법.
  20. 제19항에 있어서,
    상기 시스템 영향은 용량성 결합, 판독 경로와 기입 경로 간의 오프셋, 또는 온도 중 하나로 구성되는 방법.
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  22. 삭제
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