KR20100091414A - 불휘발성 메모리 소자 및 이의 동작 방법 - Google Patents

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Abstract

본 발명은 불휘발성 메모리 소자 및 이의 동작 방법에 관한 것으로, 다수의 메인 셀 및 다수의 리텐션 체크 셀을 포함하는 불휘발성 메모리 소자가 제공되는 단계와, 상기 다수의 메인 셀 및 다수의 리텐션 체크 셀을 프로그램하는 단계와, 상기 다수의 리텐션 체크 셀을 독출하여 페일 비트수를 카운팅하는 단계와, 카운팅된 상기 페일 비트수와 설정 페일 비트수를 비교하는 단계와, 상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 작을 경우 제1 독출 전압을 설정하고, 상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 클 경우 제2 독출 전압을 설정하는 단계, 및 상기 제1 또는 제2 독출 전압을 이용하여 상기 다수의 메인 셀을 독출하는 단계를 포함하는 불휘발성 메모리 소자 및 이의 동작 방법을 개시한다.
리텐션, 독출, 체크 셀, 페일 비트

Description

불휘발성 메모리 소자 및 이의 동작 방법{Nonvolatile memory device and Application method of the same}
본 발명은 불휘발성 메모리 소자 및 이의 동작 방법에 관한 것으로, 특히 소자의 리텐션 특성에 의한 독출 동작의 오류를 개선할 수 있는 불휘발성 메모리 소자 및 이의 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 반도체 메모리 소자의 수요가 증가하고 있다. 그리고 더 많은 용량의 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화에 대한 기술이 연구되고 있다. 이에 따라 불휘발성 메모리에 관한 연구가 활발히 진행되고 있다.
불휘발성 메모리 중 플래시 메모리 소자는 일반적으로 NAND형 플래시 메모리와 NOR형 플래시 메모리로 구분된다. NOR형 플래시 메모리는 메모리 셀들이 각각 독립적으로 비트라인과 워드라인에 연결되는 구조를 가지므로 랜덤 억세스 시간 특 성이 우수하다. 반면, NAND형 플래시 메모리는 복수 개의 메모리 셀들이 직렬로 연결되어 셀 스트링(string) 당 한 개의 컨택(contact)만이 필요하므로 집적도면에서 우수한 특성을 갖는다. 따라서, 고집적 플래시 메모리에는 주로 NAND형 구조가 사용된다.
최근에는, 이러한 플래시 메모리의 집적도를 더욱 향상시키기 위해 한개의 메모리 셀에 복수 개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 진행되고 있다. 이러한 방식의 메모리 셀을 통상 멀티 레벨 셀(Multi-Level Cell; MLC)이라고 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; SLC)이라 한다.
상술한 플래시 메모리 소자는 프로그램 동작시 플로팅 게이트에 차지를 트랩시켜 데이터를 저장한다. 그러나 데이터의 프로그램 동작 후, 오랜 시간이 지나게 되면 셀의 플로팅 게이트에 트랩된 차지들이 유출되어 메모리 셀의 문턱 전압이 변화하게 되어 셀에 저장된 데이터의 신뢰성이 감소하게 된다. 이렇듯 셀에 프로그램된 데이터의 신뢰성이 보장되는 특성을 리텐션(retention) 특성이라 하며, 리텐션 특성이 개선될수록 소자의 신뢰성이 개선된다.
본 발명이 이루고자 하는 기술적 과제는 소자의 프로그램 동작시 리텐션 체크 셀을 가장 상위 문턱 전압 분포를 갖는 스테이트(state)로 프로그램한 후, 소자의 독출 동작 전에 리텐션 체크 셀의 문턱 전압 변화를 측정한 후, 측정 데이터를 이용하여 독출 동작의 독출 전압을 설정하여 문턱 전압의 변화에 의한 독출 동작의 오류를 방지하여 소자의 리텐션 특성을 개선할 수 있는 불휘발성 메모리 소자 및 이의 동작 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자는 다수의 메모리 셀을 포함하는 다수의 메인 셀 그룹, 및 다수의 리텐션 체크 셀을 포함하는 리텐션 체크 셀 그룹을 포함하며, 상기 리텐션 체크 셀은 상위 스테이트로 프로그램되어 문턱 전압의 변화를 체크한다.
상기 리텐션 체크 셀은 체크 입출력 단자와 연결되어 프로그램 상태를 검증한다.
상기 다수의 메인 셀 그룹 각각은 메인 셀과 스페어 셀을 포함한다.
본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 동작 방법은 다수의 메인 셀 및 다수의 리텐션 체크 셀을 포함하는 불휘발성 메모리 소자가 제공되는 단 계와, 상기 다수의 메인 셀 및 다수의 리텐션 체크 셀을 프로그램하는 단계와, 상기 다수의 리텐션 체크 셀을 독출하여 페일 비트수를 카운팅하는 단계와, 카운팅된 상기 페일 비트수와 설정 페일 비트수를 비교하는 단계와, 상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 작을 경우 제1 독출 전압을 설정하고, 상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 클 경우 제2 독출 전압을 설정하는 단계, 및 상기 제1 또는 제2 독출 전압을 이용하여 상기 다수의 메인 셀을 독출하는 단계를 포함한다.
상기 다수의 리텐션 체크 셀을 프로그램하는 단계는 상기 다수의 리텐션 체크 셀이 상위 문턱 전압 분포를 갖도록 상위 스테이트로 프로그램한다.
상기 페일 비트수를 카운팅하는 단계는 상기 다수의 리텐션 체크 셀을 독출하는 단계와, 상기 다수의 리텐션 체크 셀의 독출 데이터가 상기 상위 스테이트가 아닐 경우 페일 비트로 판별하는 단계, 및 상기 페일 비트를 카운팅 하는 단계를 포함한다.
상기 제2 독출 전압은 상기 제1 독출 전압보다 낮다.
본 발명의 일실시 예에 따르면, 소자의 프로그램 동작시 리텐션 체크 셀을 가장 상위 문턱 전압 분포를 갖는 스테이트(state)로 프로그램한 후, 소자의 독출 동작 전에 리텐션 체크 셀의 문턱 전압 변화를 측정한 후, 측정 데이터를 이용하여 독출 동작의 독출 전압을 설정하여 문턱 전압의 변화에 의한 독출 동작의 오류를 방지하여 소자의 리텐션 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 셀 어레이 구성도이다.
도 1을 참조하면, 셀 어레이(100)는 메인 셀(Main)과 스페어 셀(Spare)로 구성된 다수의 셀 그룹(CG1 내지 CGn) 및 리텐션 체크 셀 그룹(RC)을 포함한다.
다수의 셀 그룹(CG1 내지 CGn) 각각은 데이터를 저장할 수 있는 다수의 메모리 셀들로 구성되며, 프로그램 및 독출 동작시 입출력 라인(IO)을 통해 데이터를 입력 받거나 외부로 전송한다.
리텐션 체크 셀 그룹(RC)은 다수의 리텐션 체크 셀들로 구성되며, 프로그램 동작시 가장 문턱 전압이 높은 스테이트(state)로 프로그램된 후, 독출 동작 전에 페일 비트를 카운트하기 위하여 체크 입출력 라인(Check IO)을 통해 검증된다.
도 2는 본 발명의 일실시 예에 따른 메인셀과 리텐션 체크 셀의 문턱 전압 분포도이다.
도 3은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 동작 순서도이다.
도 1 내지 도 3을 참조하여 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 동작 방법을 설명하면 다음과 같다.
1) 메인 셀 프로그램(310)
셀 어레이(100)의 다수의 셀 그룹(CG1 내지 CGn) 각각은 입출력 라인(IO)을 통해 프로그램 데이터를 전송받고, 메모리 셀에 프로그램 전압을 인가하여 데이터를 프로그램한다.
2) 리텐션 체크 셀 프로그램(320)
상기 메인 셀 프로그램(310) 동작을 진행하는 동안, 리텐션 체크 셀 그룹(RC)의 리텐션 체크 셀은 문턱 전압 분포 중 가장 상위 문턱 전압을 갖는 상위 스테이트(state4)로 프로그램된다.
이는 가장 상위 문턱 전압을 갖는 상위 스테이트(state4)가 리텐션 특성이 저하되어 문턱 전압이 변화하는 현상이 가장 많이 나타나기 때문이다.
3) 리텐션 체크 셀 페일 비트 카운트(330)
불휘발성 메모리 소자의 독출 동작을 진행하기 전에, 리텐션 체크 셀 그룹(RC)의 페일 비트를 카운트한다.
이를 좀더 상세하게 설명하면 다음과 같다.
리텐션 체크 셀 그룹(RC)과 연결된 체크 입출력 라인(Check IO)을 통해 리텐션 체크 셀의 프로그램 데이터를 독출한다. 이때 독출 동작은 체크 입출력 라인(Check IO)과 연결된 페이지 버퍼(Page buffer; 미도시)를 이용하여 실시할 수 있다. 리텐션 체크 셀 프로그램(320) 동작시 모든 리텐션 체크 셀은 상위 스테이트(state4) 상태로 프로그램하였으므로, 독출한 리텐션 체크 셀이 문턱 전압 분포가 변화하여 상위 스테이트(state4) 상태가 아닌 다른 스테이트(예를 들어 state3) 상태로 독출될 경우 페일 비트로 판별한다. 모든 리텐션 체크 셀을 독출하고 이를 판별하여 페일 비트를 카운팅한다.
4) 페일 비트수 판별(340)
카운팅된 리텐션 체크 셀 그룹(RC)의 페일 비트 수와 설정 비트 수(N)를 비교한다.
5) 제1 독출 전압 설정(350)
페일 비트수 판별(340) 단계에서 체크 셀 그룹(RC)의 페일 비트 수가 설정 비트 수(N) 보다 작을 경우, 제1 독출 전압(R3)을 설정한다. 제1 독출 전압(R3)은 리텐션 특성이 유지되어 다수의 셀 그룹(CG1 내지 CGn)의 메모리 셀들의 문턱 전압이 일정 범위 안으로 변화하였을 경우 설정된다.
6) 제2 독출 전압 설정(360)
페일 비트수 판별(340) 단계에서 체크 셀 그룹(RC)의 페일 비트 수가 설정 비트 수(N) 보다 클 경우, 제2 독출 전압(R3')을 설정한다. 제2 독출 전압(R3')은 제1 독출 전압(R3) 보다 작은 것이 바람직하다.
7) 메인 셀 독출(370)
제1 또는 제2 독출 전압(R3 또는 R3')을 이용하여 다수의 셀 그룹(CG1 내지 CGn)의 메모리 셀들을 독출한다. 이때 다수의 셀 그룹(CG1 내지 CGn)의 메모리 셀들의 리텐션 특성이 저하되어 메모리 셀들의 문턱 전압 분포가 하향하더라도 제1 독출 전압(R3) 보다 낮은 제2 독출 전압(R3')을 사용하여 독출 동작을 진행함으로써, 하향한 문턱 전압 분포를 보상하여 독출 동작을 진행할 수 있다. 이로써 독출 동작시 문턱 전압 분포의 변화에 따른 데이터 오류를 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 셀 어레이 구성도이다.
도 2는 본 발명의 일실시 예에 따른 메인셀과 리텐션 체크 셀의 문턱 전압 분포도이다.
도 3은 본 발명의 일실시 예에 따른 불휘발성 메모리 소자의 동작 순서도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 셀 어레이 CG1 내지 CGn : 셀 그룹
RC : 리텐션 체크 셀 그룹

Claims (11)

  1. 다수의 메모리 셀을 포함하는 다수의 메인 셀 그룹; 및
    다수의 리텐션 체크 셀을 포함하는 리텐션 체크 셀 그룹을 포함하며,
    상기 리텐션 체크 셀은 상위 스테이트로 프로그램되어 문턱 전압의 변화를 체크하는 불휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 리텐션 체크 셀은 체크 입출력 단자와 연결되어 프로그램 상태를 검증되는 불휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 다수의 메인 셀 그룹 각각은 메인 셀과 스페어 셀을 포함하는 불휘발성 메모리 소자.
  4. 다수의 메인 셀 및 다수의 리텐션 체크 셀을 포함하는 불휘발성 메모리 소자가 제공되는 단계;
    상기 다수의 메인 셀 및 다수의 리텐션 체크 셀을 프로그램하는 단계;
    상기 다수의 리텐션 체크 셀을 독출하여 페일 비트수를 카운팅하는 단계;
    카운팅된 상기 페일 비트수와 설정 페일 비트수를 비교하는 단계;
    상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 작을 경우 제1 독출 전압을 설정하고, 상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 클 경우 제2 독출 전압을 설정하는 단계; 및
    상기 제1 또는 제2 독출 전압을 이용하여 상기 다수의 메인 셀을 독출하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  5. 제 4 항에 있어서,
    상기 다수의 리텐션 체크 셀을 프로그램하는 단계는
    상기 다수의 리텐션 체크 셀이 상위 문턱 전압 분포를 갖도록 상위 스테이트로 프로그램하는 불휘발성 메모리 소자의 동작 방법.
  6. 제 5 항에 있어서,
    상기 페일 비트수를 카운팅하는 단계는
    상기 다수의 리텐션 체크 셀을 독출하는 단계;
    상기 다수의 리텐션 체크 셀의 독출 데이터가 상기 상위 스테이트가 아닐 경 우 페일 비트로 판별하는 단계;
    상기 페일 비트를 카운팅 하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 4 항에 있어서,
    상기 제2 독출 전압은 상기 제1 독출 전압보다 낮은 불휘발성 메모리 소자의 동작 방법.
  8. 다수의 리텐션 체크 셀을 포함하는 불휘발성 메모리 소자가 제공되는 단계;
    상기 다수의 리텐션 체크 셀을 프로그램하는 단계;
    상기 다수의 리텐션 체크 셀을 독출하여 페일 비트수를 카운팅하는 단계;
    카운팅된 상기 페일 비트수와 설정 페일 비트수를 비교하는 단계; 및
    상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 작을 경우 제1 독출 전압을 설정하고, 상기 카운팅된 페일 비트수가 상기 설정 페일 비트수보다 클 경우 제2 독출 전압을 설정하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  9. 제 8 항에 있어서,
    상기 다수의 리텐션 체크 셀을 프로그램하는 단계는
    상기 다수의 리텐션 체크 셀이 상위 문턱 전압 분포를 갖도록 상위 스테이트로 프로그램하는 불휘발성 메모리 소자의 동작 방법.
  10. 제 8 항에 있어서,
    상기 페일 비트수를 카운팅하는 단계는
    상기 다수의 리텐션 체크 셀을 독출하는 단계;
    상기 다수의 리텐션 체크 셀의 독출 데이터가 상기 상위 스테이트가 아닐 경우 페일 비트로 판별하는 단계;
    상기 페일 비트를 카운팅 하는 단계를 포함하는 불휘발성 메모리 소자의 동작 방법.
  11. 제 8 항에 있어서,
    상기 제2 독출 전압은 상기 제1 독출 전압보다 낮은 불휘발성 메모리 소자의 동작 방법.
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