TWI415138B

TWI415138B - 決定記憶體頁之狀態

Info

Publication number: TWI415138B
Application number: TW97137518A
Authority: TW
Inventors: Frank Chen; Zhao Wei; Yuan Rong
Original assignee: Micron Technology Inc
Priority date: 2008-09-26
Filing date: 2008-09-30
Publication date: 2013-11-11
Also published as: CN101685676A; TW201013696A; CN101685676B

Description

決定記憶體頁之狀態

本揭示案大體而言係關於半導體記憶體裝置、方法及系統，且更特定言之係關於操作半導體記憶體。

記憶體裝置通常被提供作為電腦或其他電子裝置中之內部半導體積體電路。存在數種不同類型之記憶體，其中包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。

可將快閃記憶體裝置用作用於廣泛範圍之電子應用的揮發性及非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低電力消耗之單電晶體記憶體單元。

快閃記憶體之使用包括用於固態驅動器(SSD)、個人電腦、個人數位助理(PDA)、數位相機、蜂巢式電話、攜帶型音樂播放器(例如，MP3播放器)及電影播放器之記憶體。通常將程式碼及系統資料(諸如基本輸入/輸出系統(BIOS))儲存於快閃記憶體裝置中。其中可將此資訊用於個人電腦系統中。快閃記憶體之一些使用可包括多次讀取被程式化至一快閃記憶體裝置之資料而不抹除該資料。

兩種普通類型之快閃記憶體陣列架構為"NAND"架構及"NOR"架構(針對配置每一者之基本記憶體單元組態的邏輯形式而如此稱呼)。一NAND陣列架構以一矩陣來配置其浮動閘極記憶體單元陣列，使得在該陣列之一"列"中的每一浮動閘極記憶體單元之閘極耦接至一存取線(其在此項技術中通常被稱作"字線")。然而，每一記憶體單元並未藉由其汲極而直接耦接至一資料線(其在此項技術中通常被稱作一數位線(例如，一位元線))。替代地，該陣列之記憶體單元被一同串聯(源極至汲極)耦接於一源極線與一感測線之間，其中將被共同耦接至一特定感測線之記憶體單元稱作一"行"。

可將一NAND陣列架構中之記憶體單元程式化至一所要狀態。亦即，可將電荷置於一記憶體單元之浮動閘極上或可自一記憶體單元之浮動閘極移除電荷以使該單元進入數種程式化狀態。舉例而言，一單位階單元(SLC)可表示兩種狀態，例如，1或0。快閃記憶體單元亦可儲存兩種以上狀態，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。可將此等單元稱作多狀態記憶體單元、多數位單元或多位階單元(MLC)。MLC可允許在不增加記憶體單元之數目的情況下製造較高密度之記憶體，因為每一單元可表示一個以上之數位，例如，一個以上之位元。MLC可具有兩個以上之程式化狀態，例如，一能夠表示四個數位之單元可具有十六個程式化狀態。對於一些MLC而言，十六個程式化狀態中之一者可為抹除狀態。對於此等MLC而言，不將最低程式狀態程式化超出抹除狀態，亦即，若該單元被程式化至最低狀態，則其在程式化操作期間保持處於抹除狀態而非具有施加至該單元之電荷。可將其他十五個程式化狀態稱作"非抹除"狀態。

一記憶體單元頁可具有一與之相關聯之狀態，例如，抹除及/或非抹除。一記憶體單元頁之狀態可基於(例如，取決於)該頁中之記憶體單元的狀態。決定一記憶體單元頁之狀態的一操作可包括將該頁中之記憶體單元的所感測狀態自一耦接至該頁之暫存器輸出至輸入/輸出(I/O)電路。

本揭示案包括一種用於操作半導體記憶體之方法、裝置、模組及系統。一方法實施例包括：在不使用輸入/輸出(I/O)電路的情況下決定一記憶體單元頁之狀態；及經由該I/O電路輸出該狀態。

在本揭示案之以下詳細描述中，參考形成本揭示案之一部分且之中經由說明而展示可如何實踐本揭示案之一或多項實施例的隨附圖式。充分詳細地描述了此等實施例以使得一般熟習此項技術者能夠實踐本揭示案之實施例，且將理解，可利用其他實施例且可在不背離本揭示案之範疇的情況下作出過程、電及/或結構改變。如本文中所使用，特別關於圖式中之參考數字的指定符"N"及"M"指示對於本揭示案之一或多項實施例可包括數項如此指定之特定特徵。

本文中之諸圖遵循一編號慣例，其中第一數位對應於圖號且剩餘數位識別圖式中之元件或組件。可藉由使用類似之數位來識別不同圖之間的類似元件或組件。舉例而言，110可參考圖1中之元件"10"，且一類似元件可在圖2中被參考為210。如將瞭解，可添加、交換及/或消除在本文中之各種實施例中所示之元件以便提供本揭示案之數項額外實施例。另外，如將瞭解，諸圖中所提供之元件的比例及相對規模意欲說明本發明之實施例，且不應以一限制意義來理解。

圖1係根據本揭示案之一或多項實施例之非揮發性記憶體陣列100之一部分的示意圖。圖1之實施例說明了一NAND架構之非揮發性記憶體。然而，本文中所描述之實施例並不限於此實例。如圖1中所示，記憶體陣列100包括存取線(例如，字線105-1、…、105-N及交叉的資料線(例如，局域位元線107-1、107-2、107-3、…、107-M)。出於在數位環境中定址之簡單性起見，字線105-1、…、105-N之數目及局域位元線107-1、107-2、107-3、…、107-M之數目可為2之某一冪(例如，256條字線×4,096條位元線)。

記憶體陣列100包括NAND串109-1、109-2、109-3、…、109-M。每一NAND串包括非揮發性記憶體單元111-1、…、111-N，每一非揮發性記憶體單元111-1、…、111-N與一字線105-1、…、105-N及一局域位元線107-1、107-2、107-3、…、107-M之交叉點相關聯。每一NAND串109-1、109-2、109-3、…、109-M之非揮發性記憶體單元111-1、…、111-N以源極至汲極之方式串聯連接於一源極選擇閘極場效電晶體(SGS)(例如，場效電晶體(FET)113) 與一汲極選擇閘極場效電晶體(SGD)(例如，FET 119)之間。源極選擇閘極FET113位於一局域位元線107-1與一源極選擇線117之交叉點處，而汲極選擇閘極FET119位於一局域位元線107-1與一汲極選擇線115之交叉點處。

如圖1中所說明之實施例中所示，源極選擇閘極FET113之源極連接至一共同源極線123。源極選擇閘極FET113之汲極連接至相應NAND串109-1之記憶體單元111-1的源極。汲極選擇閘極FET119之汲極在汲極接觸點121-1處連接至相應NAND串109-1之局域位元線107-1。汲極選擇閘極FET119之源極連接至相應NAND串109-1之最後記憶體單元111-N(例如，浮動閘極電晶體)的汲極。

在一或多項實施例中，非揮發性記憶體單元111-1、…、111-N之構造包括源極、汲極、浮動閘極或其他電荷儲存節點，以及控制閘極。非揮發性記憶體單元111-1、…、111-N使其控制閘極分別耦接至字線105-1、…、105-N。一"行"非揮發性記憶體單元111-1、…、111-N構成NAND串(例如，109-1、109-2、109-3、…、109-M)，且分別耦接至一給定局域位元線(例如，107-1、107-2、107-3、…、107-M)。一"列"非揮發性記憶體單元為共同耦接至一給定字線(例如，105-1、…、105-N)之彼等記憶體單元。術語"行"與"列"之使用並不意欲暗示非揮發性記憶體單元之一特定線性(例如，垂直及/或水平)定向。除記憶體單元串將被並聯地耦接於選擇閘極之間之外，將類似地布置NOR陣列架構。

如一般熟習此項技術者將瞭解的，耦接至一所選字線(例如，105-1、…、105-N)之單元的子集可作為一群組而被一同程式化及/或感測(例如，讀取)。例如寫入操作之程式化操作可包括將數個程式脈衝(例如，16V-20V)施加至一所選字線以便將所選單元之臨限電壓(Vt)增加至一對應於所要程式狀態之所要程式電壓位準。

諸如讀取或程式驗證操作之感測操作可包括感測耦接至所選單元之位元線的電壓及/或電流變化以便決定該所選單元之狀態。感測操作可涉及將與一所選記憶體單元相關聯之一位元線(例如，位元線107-1)偏壓於一電壓下，該電壓高於一用於與該所選記憶體單元相關聯之一源極線(例如，源極線123)的偏壓。感測操作可替代地包括對位元線107-1預充電，接著在所選單元開始傳導時放電，及感測該放電。

感測一所選單元之狀態可包括將一或多個感測電壓(例如，讀取電壓"Vread")施加至一所選字線，同時將該串之未選定單元偏壓於一或多個電壓(例如，通過電壓"Vpass")下，該一或多個電壓足以使該等未選定單元處於一獨立於該等未選定單元之臨限電壓的傳導狀態。可感測對應於被讀取及/或驗證之所選單元的位元線以決定所選單元是否回應於施加至所選字線之特定感測電壓而傳導。舉例而言，可藉由字線電壓來決定一所選單元之狀態，位元線電流在該字線電壓下達到與特定狀態相關聯之特定參考電流。

如一般熟習此項技術者將瞭解的，在對一NAND串中之一所選記憶體單元執行之感測操作中，該串之未選定記憶體單元被偏壓以便處於一傳導狀態。在此感測操作中，儲存於所選單元中之資料可基於在對應於該串之位元線上所感測之電流及/或電壓。舉例而言，儲存於所選單元中之資料可基於在一給定之時間週期中位元線電流是否改變一特定量或達到一特定位準。

當所選單元處於一傳導狀態時，電流在位於串之一端處的源極線接觸點與位於串之另一端處的位元線接觸點之間流動。因而，與感測所選單元相關聯之電流被載運通過串中之其他單元中之每一者、位於單元堆疊之間的擴散區域及選擇電晶體。

圖2A說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。圖2A中所示之記憶體架構包括數個頁225-0、225-1、…、225-N，該等頁225-0、225-1、…、225-N一同被包括於區塊0(203-0)中。圖2A中所示之記憶體架構包括數個區塊203-0、203-1、…、203-M，該等區塊203-0、203-1、…、203-M一同被包括於平面201中。

每一記憶體單元頁225-0、225-1、…、225-N可包括數個記憶體單元(例如，圖1中所示之非揮發性記憶體單元111-1、…、111-N)。如本文中所使用，一記憶體單元頁意謂可儲存同時可程式化之一量之資料的數個記憶體單元。作為一實例，可將同時可程式化之該量之資料稱作一資料頁，且可將儲存該資料頁之記憶體單元稱作一記憶體單元頁。在一或多項實施例中，一記憶體單元頁可包括耦接至一特定字線(例如，諸如圖1中所示之105-1、…、105-N的字線)的記憶體單元。在一或多項實施例中，可將耦接至一特定字線之記憶體單元劃分為一個以上之頁(例如，劃分為"偶數"資料頁及"奇數"資料頁)。在一或多項實施例中，一記憶體單元頁可包括耦接至一條以上之存取線的記憶體單元。

在一或多項實施例中，一記憶體單元頁可具有與之相關聯之狀態。一記憶體單元頁之狀態可基於(例如，取決於)該頁中之記憶體單元的狀態。舉例而言，在一或多項實施例中，若一頁中之所有記憶體單元皆處於抹除狀態，則該頁具有一抹除狀態。在一或多項實施例中，若記憶體單元中之至少一者被程式化至非抹除狀態，則該頁具有一非抹除狀態。

在一或多項實施例中，若一頁中之實質多數以上的記憶體單元處於一抹除狀態，則該頁具有一抹除狀態。在一或多項實施例中，若實質少數以上的記憶體單元被程式化至一或多個非抹除狀態，則該頁具有一非抹除狀態。如本文中所使用，術語"實質多數"意謂在滿足的情況下將導致熟習此項技術者認為該頁之狀態係抹除的一數目。如本文中所使用，術語"實質少數"意謂在滿足的情況下將導致熟習此項技術者認為該頁之狀態係非抹除的一數目。舉例而言，在一頁之抹除操作期間，一小數目之記憶體單元可歸因於(例如)該等記憶體單元中之錯誤而並未被完全抹除(例如，可保持為非抹除)。然而，即使可能並非該頁中之所有記憶體單元均處於抹除狀態(例如，即使可能該頁中之記憶體單元中的至少一者處於一非抹除狀態)，熟習此項技術者仍將認為該頁具有一抹除狀態。

每一記憶體單元區塊203-0、203-1、…、203-M可包括數個記憶體單元頁，該等記憶體單元頁可形成一記憶體單元區塊。舉例而言，如圖2A中所示，區塊203-0包括頁225-0、225-1、…、225-N。如本文中所使用，一記憶體單元區塊意謂可儲存可同時抹除之一量之資料的數個記憶體單元。舉例而言，可將同時可抹除之該量之資料稱作一資料區塊，且可將儲存該資料區塊之記憶體單元稱作一記憶體單元區塊。

平面201可包括一給定晶粒上之數個區塊(例如，203-0、203-1、…、203-M)。在一或多項實施例中，一記憶體裝置可包括對於每一晶粒之多個平面。舉例而言，在一或多項實施例中，一晶粒可包括一具有偶數個區塊之平面及一具有奇數個區塊之平面。

作為一實例，一2GB之記憶體裝置可包括每頁2112位元組之資料、每區塊64個頁及每平面2048個區塊。SLC裝置每單元儲存一個位元。MLC裝置可每單元儲存多個位元，例如，每單元儲存2個位元。在二進位系統中，"位元"表示一個單位的資料。由於實施例並不限於二進位系統，故最小資料元素可在本文中被稱作"單位"。

圖2A中所說明之記憶體架構亦包括暫存器230。如圖2A中所示，平面201與暫存器230雙向通信。暫存器230亦可自輸入/輸出(I/O)電路(例如，圖7中所示之I/O電路760)接收資料，且可將資料傳達至I/O電路。

如一般熟習此項技術者將瞭解的，在一程式化操作期間，可將資料自I/O電路載入至暫存器230中，且接著可將資料自暫存器230傳送至記憶體平面201。可重複此過程直至完成程式化操作。在一感測操作期間，可將資料自記憶體平面201傳送至暫存器230。

暫存器230可經由數個資料循環而與I/O電路傳達資料。借助於實例，可經由數個1位元組資料循環而將一資料頁(例如，2千位元組(kB)之資料)載入至暫存器230中。實施例並不限於包括2kB頁大小之記憶體裝置。可配合本揭示案之實施例使用其他頁大小，例如，4kB、8kB等。如閱讀者將瞭解的，可將部分資料頁傳達至暫存器230及/或自暫存器230傳達部分資料頁。

在一或多項實施例中，暫存器230可包括經組態以決定一記憶體單元頁(例如，頁225-0、225-1、…、225-N)之狀態(例如，抹除及/或非抹除)的電路。在一或多項實施例中，可感測一記憶體單元頁中之該等記憶體單元中之一或多者的狀態(例如，抹除及/或非抹除)，可將所感測狀態輸入至電路中，且該電路可基於所輸入之所感測狀態來決定該頁之狀態。舉例而言，該電路可基於所輸入之所感測狀態來決定該頁之狀態是否為一特定狀態，例如，抹除及/或非抹除。在一或多項實施例中，該電路可包括邏輯電路，如本文中將進一步描述。在一或多項實施例中，該電路可經組態以決定感測到一特定狀態(例如，抹除及/或非抹除)之次數，且藉由決定感測到該特定狀態之次數是否滿足一臨限設定(例如，該頁中之記憶體單元之數目的實質多數及/或實質少數)來決定該頁之狀態。舉例而言，該電路可包括一計數器，該計數器經組態以對感測到一特定狀態之次數進行計數，且藉由決定感測到該特定狀態之次數是否滿足一臨限設定來決定該頁之狀態。

根據本揭示案之一或多項實施例使用位於暫存器230中之電路來決定一或多個記憶體單元頁之狀態可用於決定該一或多個頁先前是否已被程式化(例如，該一或多個頁是否需要程式化)。舉例而言，當開始一程式化操作時，根據本揭示案之一或多項實施例決定一或多個記憶體單元頁之狀態可指示該一或多個頁是否將在程式化操作期間被程式化，例如，該一或多個頁先前是否已被程式化。此外，若一程式化操作被中斷(例如，若記憶體裝置在一程式化操作期間突然斷電)，則根據本揭示案之一或多項實施例決定記憶體裝置中之一或多個頁的狀態可指示將在哪一頁上重新開始程式化操作，例如，哪些頁在中斷之前被程式化及哪些頁未在中斷之前被程式化。

在一或多項實施例中，在位於暫存器230中之電路決定一記憶體單元頁之狀態之後，可自該暫存器輸出該狀態。在一或多項實施例中，可經由I/O電路來輸出該狀態。舉例而言，在一或多項實施例中，可將該狀態自暫存器230輸出至例如圖7中所示之I/O電路760的I/O電路。

在一或多項實施例中，可排他地由位於暫存器230中之電路來決定一記憶體單元頁之狀態。舉例而言，在此等實施例中，I/O電路並不決定狀態，相反，I/O電路僅自暫存器230接收所決定之狀態。另外，在一或多項實施例中，並不自暫存器輸出該頁中之記憶體單元的所感測狀態。舉例而言，在此等實施例中，並不將所感測狀態輸出至I/O電路。

根據本揭示案之一或多項實施例使用位於暫存器230中之電路來決定一記憶體單元頁之狀態可減少用以決定頁狀態之時間量，因為使用位於(例如)暫存器230中之電路來決定狀態可消除根據一些先前方法，自暫存器230輸出(例如，自暫存器230輸出至I/O電路)該頁中之記憶體單元之所感測狀態的操作。舉例而言，在一或多項實施例中，根據本揭示案之一或多項實施例用以藉由使用位於暫存器230中之電路來決定一記憶體單元頁之狀態的時間量可大約等於用以感測該頁中之記憶體單元之狀態的時間量。相反，用以藉由將所感測狀態自暫存器230輸出至I/O電路來決定狀態的時間量係用以感測該頁中之記憶體單元之狀態的時間與用以將所感測狀態自暫存器230輸出至I/O電路的時間之總和。舉例而言，對於4096位元組之頁大小而言，一感測操作可花費大約20微秒，且使用額外的大約25奈秒來輸出每一傳送循環(例如，資料自資料暫存器230至I/O電路之每一次輸出)之每一所感測狀態。因此，對於4096位元組之頁大小而言，根據本揭示案之一或多項實施例用以藉由使用位於暫存器230中之電路來決定頁狀態的時間量可為大約20微秒，而用以藉由將所感測狀態自暫存器230輸出至I/O電路來決定頁狀態的時間量為大約122微秒。

此外，根據本揭示案之一或多項實施例使用位於暫存器230中之電路來決定一記憶體單元頁之狀態可允許實施涉及對由該頁儲存之資料進行擾碼的錯誤校正碼(ECC)及/或加密演算法。舉例而言，若根據一些先前方法使用I/O電路來決定頁狀態，則應用於記憶體單元頁之涉及資料擾碼的一ECC及/或加密演算法將在頁狀態為抹除或頁狀態為非抹除且含有錯誤資料的情況下皆傳回一錯誤訊息。因為在兩種情況下皆傳回一錯誤狀態，所以不可能決定是否頁狀態為抹除或是否頁狀態為非抹除且該頁含有錯誤資料。相反，若根據本揭示案之一或多項實施例使用位於暫存器230中之電路來決定頁狀態，則可在將ECC及/或加密演算法應用於一具有錯誤資料之非抹除頁的情況下傳回一錯誤。然而，若頁狀態為抹除，則可不傳回一錯誤。

圖2A中所說明之記憶體架構亦包括設定/重設鎖存器235。如圖2A中所示，暫存器230耦接至設定/重設鎖存器235。在一或多項實施例中，設定/重設鎖存器235可包括數個已知值，諸如對應於一抹除狀態(例如，1)及/或程式化狀態(例如，0)之已知電流及/或已知電壓值。

在一或多項實施例中，位於暫存器230中之電路可經組態以藉由比較暫存器中之與一記憶體單元頁(例如，頁225-0、225-1、…、225-N)中之數個記憶體單元相關聯的資料(例如，對應於記憶體單元之狀態的電流及/或電壓值)與設定/重設鎖存器235中之數個已知值，來決定該等記憶體單元之狀態(例如，抹除及/或非抹除)。在一或多項實施例中，可如本文中所描述決定與記憶體單元相關聯之資料及/或該數個記憶體單元的狀態作為一感測操作之部分。在一或多項實施例中，可如本文中所描述使用所感測狀態來決定該頁之狀態。

圖2B說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。與圖2A類似，圖2B中所示之記憶體架構包括數個頁(例如，225-0、225-1、…、225-N)及區塊(例如，平面201中之203-0、203-1、…、203-M)。然而，不同於圖2A，圖2B中所示之記憶體架構包括兩個暫存器：資料暫存器231及快取暫存器233。資料暫存器231可以在其可將資料傳送至記憶體平面201及自記憶體平面201接收資料之點上與圖2A中之暫存器230類似之方式來操作。快取暫存器233可以在其可經由數個資料循環而自I/O電路接收資料及將資料傳達至I/O電路之點上與圖2A中之暫存器230類似之方式來操作。

在非快取操作期間，資料暫存器231及快取暫存器233可作為單一暫存器(例如，作為圖2A中之暫存器230)而一同操作。在快取操作期間，資料暫存器231及快取暫存器233可在一管線式處理程序中獨立操作。舉例而言，在一程式操作期間，可將來自I/O電路(例如，來自一主機(例如，來自一與主機相關聯之處理器))之資料載入至快取暫存器中(例如，經由數個串列計時之資料循環)，且接著將資料自快取暫存器傳送至資料暫存器。在將資料傳送至資料暫存器之後，可將資料暫存器之內容程式化至記憶體平面201中。在一實例感測操作中，可自記憶體平面201感測資料且將該資料載入至資料暫存器231中。在將資料載入至資料暫存器231中之後，可將其傳送至快取暫存器233。在已將資料載入至快取暫存器233中之後，可將其傳送出而至I/O電路。

將一快取暫存器用於感測操作可允許在輸出先前存取之資料的同時對自陣列之下一連續存取進行管線操作。此雙緩衝技術可允許"隱藏"讀取存取時間(例如，圖6中所示之t_R )。可首先將資料自一記憶體陣列傳送至資料暫存器。若快取暫存器可用(例如，不繁忙)，則可將資料自資料暫存器移至快取暫存器。一旦將資料傳送至快取暫存器，該資料暫存器便可用且可開始自記憶體陣列載入下一連續頁。

將一快取暫存器用於程式化操作對比非快取程式化操作可提供一效能改良。此雙緩衝技術可允許一控制器直接將資料輸入至快取暫存器並將資料暫存器用作一保持暫存器以供應資料用於程式化至陣列。此方法可釋放快取暫存器使得可並行載入下一頁操作。在一些應用中，程式化時間可完全被"隱藏"。資料暫存器可貫穿程式化循環保持資料。此方法可釋放快取暫存器使得其可開始自控制器接收下一資料頁。

在一或多項實施例中，資料暫存器231及/或快取暫存器233可包括與可被包括於圖2A中之暫存器230中的電路類似的電路，例如，如本文中所描述經組態以決定一記憶體單元頁之狀態的電路。在一或多項實施例中，快取暫存器233可輸出所決定之狀態，例如，將所決定之狀態輸出至I/O電路(例如，圖7中所示之I/O電路760)。在一或多項實施例中，可排他地由資料暫存器231及/或快取暫存器233中之電路來決定狀態，此可減少用以決定頁狀態之時間量且/或可允許實施涉及資料擾碼之錯誤校正碼及/或加密演算法，如本文中所描述。

圖2B中所示之記憶體架構包括設定/重設鎖存器235，其與圖2A中所示之設定/重設鎖存器235類似。如圖2B中所示，設定/重設鎖存器235耦接至快取暫存器233。如本文中所描述，在一或多項實施例中，位於資料暫存器231及/或快取暫存器233中之電路可經組態以藉由比較暫存器中之與一記憶體單元頁中之數個記憶體單元相關聯的資料與設定/重設鎖存器235中之已知值，來決定該等記憶體單元的狀態。

圖3說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。圖3中所示之記憶體架構包括各自具有兩個平面301-1、301-2、301-3及301-4之兩個記憶體晶粒327-1及327-2。每一平面分別與一資料暫存器331-1、331-2、331-3及331-4雙向通信。每一資料暫存器分別與一快取暫存器333-1、333-2、333-3及333-4雙向通信。每一快取暫存器分別耦接至一設定/重設鎖存器335-1、335-2、335-3及335-4。每一暫存器及設定/重設鎖存器可大體上如本文中所描述來起作用。

在圖3中所說明之實施例中，平面301-1可表示晶粒327-1上之一半區塊，而平面301-2可表示另一半區塊。平面301-3可表示晶粒327-2上之一半區塊，而平面301-4可表示另一半區塊。在一或多項實施例中，可在奇數區塊與偶數區塊之間劃分平面。在一或多項實施例中，一"奇數"或"偶數"資料區塊可為資料之一邏輯表示，其中來自耦接至與該區塊相關聯之存取線之一半("奇數")記憶體單元的資料單位被儲存於一"奇數"區塊中且來自耦接至與該區塊相關聯之存取線之另一半("偶數")記憶體單元的資料單位被儲存於一"偶數"區塊中。實施例並不限於一表示位於一具有一個以上平面之給定晶粒上之一半區塊的特定平面；平面之間的其他區塊分布為可能的。實施例亦不限於具有一特定數目之區塊、平面或晶粒的記憶體裝置。

圖4說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。圖4中所示之記憶體架構包括暫存器430及設定/重設鎖存器435。在一或多項實施例中，暫存器430及/或設定/重設鎖存器435可與(例如)圖2A中所示之暫存器230及/或設定/重設鎖存器235類似。

如圖4中所示，暫存器430可包括數個個別暫存器430-1、430-2、430-3、…、430-N，且設定/重設鎖存器435可包括數個個別設定/重設鎖存器435-1、435-2、435-3、…、435-N。在一或多項實施例中，每一個別暫存器可耦接至一不同鎖存器。舉例而言，如圖4中所示，個別暫存器430-1耦接至個別設定/重設鎖存器435-1，個別暫存器430-2耦接至個別設定/重設鎖存器435-2，個別暫存器430-3耦接至個別設定/重設鎖存器435-3，且個別暫存器430-N耦接至個別設定/重設鎖存器435-N。

在一或多項實施例中，每一個別暫存器430-1、430-2、430-3、…、430-N可包括與一記憶體單元頁(例如，圖2A中所示之頁225-0、225-1、…、225-N)中之一記憶體單元相關聯的資料，例如，對應於一記憶體單元之狀態的電流及/或電壓值。如本文中所描述，可藉由一感測操作而獲得每一個別暫存器中之資料。在一或多項實施例中，每一個別鎖存器435-1、435-2、435-3、…、435-N可包括一已知值，例如，一對應於一抹除(例如，1)及/或程式化(例如，0)狀態之已知電壓及/或電流值。

在一或多項實施例中，暫存器430可經組態以藉由比較每一個別暫存器430-1、430-2、430-3、…、430-N中之資料與每一個別暫存器被耦接至之個別鎖存器435-1、435-2、435-3、…、435-N中的已知值，來決定一記憶體單元頁(例如，頁225-0、225-1、…、225-N)中之每一記憶體單元的狀態(例如，抹除及/或非抹除)。舉例而言，暫存器430可經組態以藉由比較個別暫存器430-1中之資料與個別鎖存器435-1中之已知值、比較個別暫存器430-2中之資料與個別鎖存器435-2中之已知值、比較個別暫存器430-3中之資料與個別鎖存器435-3中之已知值及比較個別暫存器430-N中之資料與個別鎖存器435-N中之已知值，來決定一記憶體單元頁中之每一記憶體單元的狀態。

在一或多項實施例中，可如本文中所描述而使用每一記憶體單元之所決定的狀態來決定該頁之狀態。舉例而言，若每一記憶體單元被決定為處於一抹除狀態，則可決定該頁具有一抹除狀態。在一或多項實施例中，若該等記憶體單元中之至少一者被決定為處於一非抹除狀態，則可決定該頁具有一非抹除狀態。在一或多項實施例中，若實質多數以上之記憶體單元被決定為處於一抹除狀態，則可決定該頁具有一抹除狀態。在一或多項實施例中，若實質少數以上之記憶體單元被決定為處於一或多個非抹除狀態，則可決定該頁具有一非抹除狀態。

圖5A說明根據本揭示案之一或多項實施例之邏輯電路500，該邏輯電路500係用於決定一記憶體單元頁(例如，圖2A中所示之頁225-0、225-1、…、225-N)之狀態。在一或多項實施例中，電路500可與圖2A中所示之暫存器230相關聯，如本文中所描述。

如圖5A中所示，邏輯電路500包括AND邏輯閘550。AND邏輯閘550包括輸入552-1、552-2、552-3、…、552-N及輸出554。在一或多項實施例中，輸入552-1、552-2、552-3、…、552-N可表示與一記憶體單元頁(例如，頁225-0、225-1、…、225-N)中之一記憶體單元之狀態相關聯的資料。舉例而言，輸入552-1可表示與該頁中之第一記憶體單元之狀態相關聯的資料，輸入552-2可表示與該頁中之第二記憶體單元之狀態相關聯的資料，輸入552-3可表示與該頁中之第三記憶體單元之狀態相關聯的資料，且輸入552-N可表示與該頁中之第N個記憶體單元之狀態相關聯的資料。

在一或多項實施例中，AND邏輯閘550可藉由對輸入552-1、552-2、552-3、…、552-N執行一AND邏輯操作來決定狀態由該等輸入表示之記憶體單元之頁的狀態。舉例而言，AND邏輯閘550可藉由對該等輸入執行AND邏輯操作來決定該頁之狀態是抹除還是非抹除。AND邏輯操作可藉由決定該頁中數個記憶體單元之狀態是否為一特定狀態來決定該頁之狀態。舉例而言，AND邏輯操作可藉由決定該頁中之該數個記憶體單元的狀態是否為一抹除狀態來決定該頁之狀態。若AND邏輯閘550決定該數個記憶體單元中之每一者的狀態係抹除，則AND邏輯閘550可決定該頁之狀態係抹除。或者，若AND邏輯閘550決定該數個記憶體單元中之每一者的狀態並非為抹除，則AND邏輯閘550可決定該頁之狀態係非抹除。

在一或多項實施例中，AND邏輯閘550可藉由對輸入552-1、552-2、552-3、…、552-N執行一AND邏輯操作來決定狀態由該等輸入表示之記憶體單元之頁的狀態是否為一特定狀態。舉例而言，AND邏輯閘550可藉由對該等輸入執行AND邏輯操作來決定該記憶體單元頁之狀態是否為一抹除狀態。若該數個輸入中之每一者表示一抹除狀態，則AND邏輯閘550可藉由對該等輸入執行AND邏輯操作來決定該頁之狀態係抹除。或者，若該數個輸入中之一或多者表示一非抹除狀態，則AND邏輯閘550可藉由對該等輸入執行AND邏輯操作來決定該頁之狀態並非為一抹除狀態。

在一或多項實施例中，輸出554可表示由AND邏輯閘550所決定之狀態(例如，抹除或非抹除)。在一或多項實施例中，輸出554可表示由AND邏輯閘550對狀態是否為一特定狀態所作出之決定。舉例而言，輸出554可表示由AND邏輯閘550對該狀態是否為一抹除狀態所作出的決定。如本文中所描述，在一或多項實施例中，輸出554可為自暫存器230(例如，至I/O電路)之輸出。

圖5B說明根據本揭示案之一或多項實施例之邏輯電路501，該邏輯電路501係用於決定一記憶體單元頁(例如，圖2A中所示之頁225-0、225-1、…、225-N)之狀態。在一或多項實施例中，電路501可與圖2A中所示之暫存器230相關聯，如本文中所描述。

如圖5B中所示，邏輯電路501包括OR邏輯閘555。OR邏輯閘555包括輸入557-1、557-2、557-3、…、557-N及輸出559。在一或多項實施例中，輸入557-1、557-2、557-3、…、557-N可與圖5A中所示之輸入552-1、552-2、552-3、…、552-N類似。

在一或多項實施例中，OR邏輯閘555可藉由對輸入557-1、557-2、557-3、…、557-N執行一OR邏輯操作來決定狀態由該等輸入表示之記憶體單元之頁的狀態。舉例而言，OR邏輯閘555可藉由對該等輸入執行OR邏輯操作來決定該頁之狀態為抹除還是非抹除。OR邏輯操作可藉由決定該頁中之該一或多個記憶體單元中之至少一者的狀態是否為一特定狀態來決定該頁之狀態。舉例而言，OR邏輯操作可藉由決定該頁中之該一或多個記憶體單元中之至少一者的狀態是否為一非抹除狀態來決定該頁之狀態。若OR邏輯閘555決定該一或多個記憶體單元中之至少一者的狀態係非抹除，則OR邏輯閘555可決定該頁之狀態係非抹除。或者，若OR邏輯閘555決定該一或多個記憶體單元中無一者的狀態係非抹除，則OR邏輯閘555可決定該頁之狀態係抹除。

在一或多項實施例中，OR邏輯閘555可藉由對輸入557-1、557-2、557-3、…、557-N執行一OR邏輯操作來決定狀態由該等輸入表示之記憶體單元之頁的狀態是否為一特定狀態。舉例而言，OR邏輯閘555可藉由對該等輸入執行OR邏輯操作來決定該記憶體單元頁之狀態是否為一非抹除狀態。若該數個輸入中之至少一者表示一非抹除狀態，則OR邏輯閘555可藉由對該等輸入執行OR邏輯操作來決定該頁之狀態係非抹除。或者，若該數個輸入中無一者表示一非抹除狀態，則OR邏輯閘可藉由對該等輸入執行OR邏輯操作來決定該頁之狀態並非為一非抹除狀態。

在一或多項實施例中，輸出559可表示由OR邏輯閘555所決定之狀態(例如，抹除或非抹除)。在一或多項實施例中，輸出559可表示由OR邏輯閘555對狀態是否為一特定狀態所作出的決定。舉例而言，輸出559可表示由OR邏輯閘555對該狀態是否為一非抹除狀態所作出的決定。如本文中所描述，在一或多項實施例中，輸出559可為自暫存器230(例如，至I/O電路)之輸出。

圖6說明根據本揭示案之一或多項實施例之在一記憶體裝置之操作期間各種信號的時序圖600。時序圖600包括命令鎖存啟用(CLE)信號661、晶片啟用(CE#)信號662、寫入啟用(WE#)信號663、位址鎖存啟用(ALE)信號664、就緒/繁忙(R/B#)信號665、讀取啟用(RE#)信號666及輸入/輸出(I/Ox)信號667。在信號之後的"#"符號指示該信號被確定為低。

WE#信號663負責將資料、位址及/或命令計時至記憶體裝置中。RE#信號666啟用輸出資料緩衝器，且負責輸出資料。當CLE信號661為高時，在WE#信號663之上升邊緣將命令鎖存至一命令暫存器中。當ALE信號664為高時，在WE#信號663之上升邊緣將位址鎖存至一位址暫存器中。若CE#信號662未被確定，則記憶體裝置保持處於待用模式且並不回應於任何控制信號。若記憶體裝置忙於一抹除、程式化及/或感測操作，則R/B#信號665被確定為低。舉例而言，在一感測操作期間，R/B#信號665自678至679(例如，在時間t_R 中)為低，如圖6中所示。

控制電路(例如，圖7中所示之控制電路770)可藉由發出諸如CMD 671之一命令循環而起始記憶體裝置操作(例如，抹除、程式化及/或感測操作)。如圖6中所示，藉由將命令置於I/Ox信號667上、將CLE信號661驅動為高及將CE#信號662驅動為低且發出一WE# 663信號時脈而發出CMD 671。可在WE#信號663之上升邊緣將命令、位址及/或資料計時至記憶體裝置中。舉例而言，在一程式操作中，可在WE#信號663之上升邊緣將待程式化之資料計時至一暫存器(例如，圖2A中所示之暫存器230)中。如圖6中所示，一命令可包括數個位址循環(例如，位址循環672)及/或一第二命令循環(例如，CMD 673)。

如圖6中所示，可在I/Ox信號667上發出一狀態命令(例如，狀態命令674)。狀態命令674可根據本文中所描述之一或多項實施例而一序列以決定一記憶體單元頁之狀態。舉例而言，狀態命令可起始一序列，該序列包括回應於狀態命令在不將一記憶體單元頁中之記憶體單元的所感測狀態輸出至輸入/輸出(I/O)電路的情況下決定該頁之狀態。根據本文中所描述之一或多項實施例，狀態命令674亦可起始一序列以決定一記憶體單元頁之狀態是否為一特定狀態。舉例而言，根據本揭示案之一或多項實施例，狀態命令674可起始一序列，該序列包括程式化一臨限設定、感測一記憶體單元頁中之數個記憶體單元的狀態、決定感測到一特定狀態之次數及在不自一耦接至該頁並與I/O電路通信之暫存器輸出該數個記憶體單元之所感測狀態的情況下藉由決定感測到該特定狀態之次數是否滿足臨限設定來決定該頁之狀態是否為一特定狀態。如圖6中所示，可在一感測操作之後(例如，在t_R 之後)發出狀態命令674。然而，本揭示案之實施例並非如此受限。

圖7係一電子記憶體系統700之功能性方塊圖，該電子記憶體系統700具有至少一根據本揭示案之一或多項實施例而操作的記憶體裝置720。記憶體系統700包括一耦接至一非揮發性記憶體裝置720之處理器710，該非揮發性記憶體裝置720包括非揮發性單元之一記憶體陣列730，例如，圖1中所示之非揮發性單元111-1、…、111-N的記憶體陣列100。記憶體系統700可包括單獨之積體電路，或者處理器710與記憶體裝置720兩者可位於同一積體電路上。處理器710可為微處理器或某其他類型之控制電路，諸如特殊應用積體電路(ASIC)。

記憶體裝置720包括非揮發性記憶體單元之陣列730，該等非揮發性記憶體單元可為具有NAND架構之浮動閘極快閃記憶體單元，如本文中所描述。一"列"之記憶體單元的控制閘極與一字線耦接，而一"行"之記憶體單元的汲極區域耦接至位元線，如本文中所描述。該等記憶體單元之源極區域耦接至源極線，如本文中所描述。如由一般熟習此項技術者將瞭解，記憶體單元與位元線及源極線之連接方式取決於陣列是否為一NAND架構、一NOR架構、一AND架構或某其他記憶體陣列架構。

圖7之實施例包括位址電路740以鎖存經由I/O電路760而經由I/O連接762所提供之位址信號。位址信號由一列解碼器744及一行解碼器746來接收及解碼以存取記憶體陣列730。根據本揭示案，熟習此項技術者將瞭解，位址輸入連接之數目取決於記憶體陣列730之密度及架構，且位址之數目隨記憶體單元之增加之數目與記憶體區塊及陣列的增加之數目兩者而增加。

記憶體裝置720藉由使用感測/緩衝電路(在此實施例中可為讀取/鎖存電路750)來感測記憶體陣列730行中之電壓及/或電流變化而感測該記憶體陣列730中之資料。讀取/鎖存電路750可自記憶體陣列730讀取並鎖存一資料頁(例如，一列)。包括I/O電路760以用於經由I/O連接762而與處理器710進行雙向資料通信。包括寫入電路755以將資料寫入至記憶體陣列730。

控制電路770解碼由控制連接772自處理器710提供的信號。此等信號可包括用以控制記憶體陣列730上之操作(包括資料感測、資料寫入及資料抹除操作)的晶片信號、寫入啟用信號及位址鎖存信號，如本文中所描述。在一或多項實施例中，控制電路770負責執行來自處理器710之指令以執行根據本揭示案之實施例的操作。控制電路770可為狀態機、序列器或某其他類型之控制器。熟習此項技術者將瞭解，可提供額外電路及控制信號，且已減少了圖7之記憶體裝置細節以促進說明之簡易性。

圖8為一記憶體模組800之功能性方塊圖，該記憶體模組800具有至少一根據本揭示案之一或多項實施例而操作的記憶體裝置。記憶體模組800被說明為記憶體卡，但關於記憶體模組800所論述之概念適用於其他類型之抽取式或攜帶型記憶體(例如，USB快閃記憶體驅動器及/或固態驅動器)且意欲在如本文中所使用之"記憶體模組"的範疇內。另外，儘管圖8中描繪了一實例形狀因數，但此等概念亦適用於其他形狀因數。

在一或多項實施例中，記憶體模組800將包括一外殼805(如所描繪)以封閉一或多個記憶體裝置810，但此外殼並非對於所有裝置或裝置應用均為必需的。至少一記憶體裝置810包括非揮發性多位階記憶體單元之一陣列，例如，圖1中所示之非揮發性記憶體單元111-1、…、111-N的陣列100。在存在的情況下，外殼805包括一或多個接觸點815以用於與一主機裝置通信。主機裝置之實例包括數位相機、數位記錄及播放裝置、PDA、個人電腦、記憶體卡讀取器、介面集線器及其類似物。對於一或多項實施例而言，接觸點815呈一標準化介面之形式。舉例而言，對於一USB快閃記憶體驅動器之情況，接觸點815可呈一USBA型公連接器之形式。對於一或多項實施例而言，接觸點815呈半專屬介面之形式，諸如可在由SanDisk公司授權之CompactFlash^TM 記憶體卡、由Sony公司授權之Memory Stick^TM 記憶體卡、由Toshiba公司授權之SD SecureDigital^TM 記憶體卡及其類似物上所找到的。然而，通常，接觸點815提供一用於在記憶體模組800與一具有用於接觸點815之相容接收器之主機之間傳遞控制、位址及/或資料信號的介面。

記憶體模組800可視情況包括額外電路820，該額外電路820可為一或多個積體電路及/或離散組件。對於一或多項實施例而言，額外電路820可包括控制電路(諸如記憶體控制器)以用於控制跨越多個記憶體裝置810之存取及/或用於提供一外部主機與一記憶體裝置810之間的轉譯層。舉例而言，在接觸點815之數目與至該一或多個記憶體裝置810之連接的數目之間可能不存在一對一對應性。因此，一記憶體控制器可選擇性地耦接一記憶體裝置810之I/O連接(圖8中未展示)以在適當時間在適當之I/O連接處接收適當信號或在適當時間在適當接觸點815處提供適當信號。類似地，一主機與記憶體模組800之間的通信協定可不同於用於存取記憶體裝置810之通信協定。一記憶體控制器可接著將自一主機接收之命令序列轉譯為適當之命令序列以達成對記憶體裝置810之所要存取。除命令序列之外，此轉譯可進一步包括信號電壓位準之變化。

額外電路820可進一步包括與記憶體裝置810之控制無關的功能性，諸如如可由ASIC執行之邏輯功能。又，額外電路820可包括用以限制對記憶體模組800之讀取或寫入存取(諸如密碼保護、生物測定學或其類似物)的電路。額外電路820可包括用以指示記憶體模組800之狀態的電路。舉例而言，額外電路820可包括用以決定電力是否被供應至記憶體模組800及記憶體模組800當前是否被存取且用以顯示其狀態之一指示(諸如在通電時之穩定光及在被存取時之閃光)的功能性。額外電路820可進一步包括被動式裝置，諸如用以幫助調節記憶體模組800內之電力要求的去耦電容器。

結論

本揭示案包括一種用於操作半導體記憶體之方法、裝置、模組及系統。一方法實施例包括：在不使用輸入/輸出(I/O)電路的情況下決定一記憶體單元頁之狀態；及經由該I/O電路而輸出該狀態。

儘管本文中已說明及描述了特定實施例，但一般熟習此項技術者將瞭解，可以一經計算達成相同結果之配置來代替所展示之特定實施例。本揭示案意欲涵蓋本揭示案之一或多項實施例之調適或變化。將理解，已以一說明之方式而非一限制之方式作出了以上描述。在審閱上述描述後，上述實施例及本文中未特別描述之其他實施例的組合即會為熟習此項技術者所顯而易見。本揭示案之該一或多項實施例的範疇包括使用上述結構及方法之其他應用。因此，應參看隨附申請專利範圍連同享有對此等申請專利範圍之權利之等效物的完整範圍來決定本揭示案之一或多項實施例的範疇。

在上述[實施方式]中，出於簡化本揭示案之目的而將一些特徵集合於單一實施例中。本揭示案之此方法不應被解釋為反映本揭示案之所揭示實施例必須使用比每一請求項中所明確敍述之特徵多的特徵之意圖。相反，如以下申請專利範圍所反映，本發明之標的物存在於單一所揭示實施例之並非所有特徵中。因此，以下申請專利範圍藉此被併入[實施方式]中，其中每一請求項獨立地為一單獨實施例。

100．．．非揮發性記憶體陣列

105-1．．．字線

105-N．．．字線

107-1．．．局域位元線

107-2．．．局域位元線

107-3．．．局域位元線

107-M．．．局域位元線

109-1．．．NAND串

109-2．．．NAND串

109-3．．．NAND串

109-M．．．NAND串

111-1．．．非揮發性記憶體單元

111-N．．．非揮發性記憶體單元

113．．．場效電晶體(FET)/源極選擇閘極

115．．．汲極選擇線

117．．．源極選擇線

119．．．FET/汲極選擇閘極

121-1．．．汲極接觸點

123．．．源極線

201．．．平面

203-0．．．記憶體單元區塊

203-1．．．記憶體單元區塊

203-M．．．記憶體單元區塊

225-0．．．頁

225-1．．．頁

225-N．．．頁

230．．．暫存器

231．．．資料暫存器

233．．．快取暫存器

235．．．設定/重設鎖存器

301-1．．．平面

301-2．．．平面

301-3．．．平面

301-4．．．平面

327-1．．．晶粒

327-2．．．晶粒

331-1．．．資料暫存器

331-2．．．資料暫存器

331-3．．．資料暫存器

331-4．．．資料暫存器

333-1．．．快取暫存器

333-2．．．快取暫存器

333-3．．．快取暫存器

333-4．．．快取暫存器

335-1．．．設定/重設鎖存器

335-2．．．設定/重設鎖存器

335-3．．．設定/重設鎖存器

335-4．．．設定/重設鎖存器

430．．．暫存器

430-1．．．個別暫存器

430-2．．．個別暫存器

430-3．．．個別暫存器

430-N．．．個別暫存器

435．．．設定/重設鎖存器

435-1．．．個別設定/重設鎖存器

435-2．．．個別設定/重設鎖存器

435-3．．．個別設定/重設鎖存器

435-N．．．個別設定/重設鎖存器

500．．．邏輯電路

501．．．邏輯電路

550．．．AND邏輯閘

552-1．．．輸入

552-2．．．輸入

552-3．．．輸入

552-N．．．輸入

554．．．輸出

555．．．OR邏輯閘

557-1．．．輸入

557-2．．．輸入

557-3．．．輸入

557-N．．．輸入

559．．．輸出

600．．．時序圖

661．．．命令鎖存啟用(CLE)信號

662．．．晶片啟用(CE#)信號

663．．．寫入啟用(WE#)信號

664．．．位址鎖存啟用(ALE)信號

665．．．就緒/繁忙(R/B#)信號

666．．．讀取啟用(RE#)信號

667．．．輸入/輸出(I/Ox)信號

671．．．CMD

672．．．位址循環

673．．．CMD

674．．．狀態命令

700．．．電子記憶體系統

710．．．處理器

720．．．非揮發性記憶體裝置

730．．．記憶體陣列

740．．．位址電路

744．．．列解碼器

746．．．行解碼器

750．．．讀取/鎖存電路

755．．．寫入電路

760．．．I/O電路

762．．．I/O連接

770．．．控制電路

772．．．控制連接

800．．．記憶體模組

805．．．外殼

810．．．記憶體裝置

815．．．接觸點

820．．．額外電路

t_R ．．．時間

圖1為根據本揭示案之一或多項實施例之非揮發性記憶體陣列之一部分的示意圖。

圖2A說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。

圖2B說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。

圖3說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。

圖4說明根據本揭示案之一或多項實施例之記憶體架構的方塊圖。

圖5A說明根據本揭示案之一或多項實施例之邏輯電路，其係用於決定一記憶體單元頁之狀態。

圖5B說明根據本揭示案之一或多項實施例之邏輯電路，其係用於決定一記憶體單元頁之狀態。

圖6說明根據本揭示案之一或多項實施例之在一記憶體裝置之操作期間各種信號的時序圖。

圖7為一電子記憶體系統之功能性方塊圖，該電子記憶體系統具有至少一根據本揭示案之一或多項實施例而操作的記憶體裝置。

圖8為一記憶體模組之功能性方塊圖，該記憶體模組具有至少一根據本揭示案之一或多項實施例而操作的記憶體裝置。