TWI543184B - 增強型區塊複製 - Google Patents

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Description

增強型區塊複製
通常提供記憶體器件作為電腦或其他電子器件中之內部半導體積體電路。存在諸多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體以及其他記憶體。
可將快閃記憶體器件，包括浮動閘極快閃器件及使用以氮化物層中之電荷捕獲來儲存資訊之半導體-氧化物-氮化物-氧化物-半導體及金屬-氧化物-氮化物-氧化物-半導體電容器之電荷捕獲快閃(CTF)器件，用作一寬範圍之電子應用之非揮發性記憶體。快閃記憶體器件通常使用允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。
快閃記憶體之用途包括用於個人電腦、個人數字助理(PDA)、數位相機及蜂窩式電話之記憶體。通常，諸如程式碼、使用者資料及/或系統資料(諸如一基本輸入/輸出系統(BIOS))等資料係儲存於快閃記憶體器件中。此資料可在個人電腦系統以及其他系統中使用。
兩種常見類型之快閃記憶體陣列架構係「NAND」及「NOR」架構，如此稱謂是因為各自的基本記憶體單元組態配置所按的邏輯形式。
一NAND陣列架構按一矩陣配置其記憶體單元陣列，以使得該陣列之一「列」中之每一記憶體單元之控制閘極係耦合至(且在某些情況中形成)一存取線，存取線在此項技術中通常稱作「字線」。然而，每一記憶體單元並不直接藉由其汲極耦合至一資料線，資料線在此項技術中通常稱作數位線(例如，位元線)。而是，該陣列之該等記憶體單元係自源極至汲極一起串聯耦合於一共同源極線與一資料線之間，其中共同耦合至一特定資料線之記憶體單元稱作一「行」。
可將NAND陣列架構中的記憶體單元程式化為一所需狀態。舉例而言，可將電荷置於一電荷儲存節點(例如，一浮動閘極)上或自一電荷儲存節點移除電荷來將該單元置於若干個程式化狀態中之一者中。舉例而言，一單位階單元(SLC)可表示兩個狀態(例如1或0)。快閃記憶體單元亦可儲存多於兩個狀態(例如1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110)。此等單元可稱作多位階單元(MLC)。MLC可允許製造更高密度之記憶體而不增加記憶體單元之數目，此乃因每一單元可表示多於一個數位(例如，多於一個位元)。舉例而言，能夠表示四個數位之一單元可具有16個程式化狀態。對於某些MLC，該16個程式化狀態中之一者可係一擦除狀態。對於此等MLC，最低程式化狀態不經程式化而超越擦除狀態，亦即，若將該單元程式化至最低狀態，則其保持處於該擦除狀態中而非(舉例而言)在一程式化操作期間將一電荷施加至該單元。其他15個狀態可稱作「非擦除」狀態。
可以各種資料量一次程式化快閃記憶體器件。可一次程式化之資料量可稱作一資料頁(其中儲存該資料頁之記憶體單元可稱作一記憶體單元頁)。在某些記憶體器件中，一個資料頁包括儲存於耦合至一給定存取線之記憶體單元上之資料(存取線可係一個導體且與形成該單元之控制閘極之導體相同)。在其他記憶體器件中，可將儲存於耦合至一存取線之記憶體單元中之資料劃分成多於一個頁(例如，劃分成一「偶數」資料頁及一「奇數」資料頁)。在某些例項中，一資料頁可包括儲存於耦合至多於一個存取線之記憶體單元中之資料。亦可同時自一快閃器件擦除各種量之資料。可一次擦除之資料量可稱作一資料區塊(其中對應於該資料區塊之記憶體單元可稱作一記憶體單元區塊)。一資料區塊可包括若干個資料頁。一記憶體平面可包括位於一給定晶粒上之若干個資料區塊(因此，其中一平面亦可指對應於該等資料區塊之記憶體單元)。某些記憶體器件每一晶粒具有多個平面。舉例而言，一晶粒可包括以「偶數」編號區塊之一平面及以「奇數」編號區塊之一平面。
區塊複製係經執行用以將儲存於記憶體中之資料自一個區塊位置移動至另一區塊位置之一操作。舉例而言，區塊複製可作為記憶體損耗平均操作之部分進行。執行一區塊複製之時間(例如，區塊複製時間)通常係藉由一快閃記憶體規格來界定，快閃記憶體規程闡述了將整個資料內容自一個區塊傳送至另一區塊所用的時間量。區塊複製時間亦可指SD卡規格中之區塊寫入存取時間。
區塊複製時間在根本上係區塊中頁之數量、頁程式化時間及向頁中輸入資料及自頁中輸出資料所用時間的一函數。
本發明包括用於一增強型區塊複製之方法及裝置。一個實施例包括自位於該記憶體器件之一第一部分中之一源區塊讀取資料，且將該資料程式化至位於該記憶體器件之一第二部分中之一目標區塊。該第一部分與第二部分藉由延伸跨越該等部分之資料線(例如，位元線)在通信上耦合。該等資料線針對該等讀取動作及程式化動作中之至少一者在該第一部分與第二部分之間在通信上解耦合。
於本發明之以下詳細說明中，參照形成本發明之一部分之隨附圖式，且圖式中以圖解說明之方式顯示可如何實踐本發明之一個或多個實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例，且應理解，可利用其他實施例且可做出製程、電及/或結構改變而不背離本發明之範疇。本文中所用之標識符「M」、「N」、「X」及「Y」(尤其係關於圖式中之參考編號)指示如此標識之特定特徵之一編號可包括於本發明之一個或多個實施例中。
區塊複製時間在根本上係區塊中頁之數量、頁程式化時間及向頁中輸入資料及自頁中輸出資料所用時間的函數。在先前方法中，最近開發之利用所有位元線(ABL)架構的NAND快閃記憶體已具有顯著優於利用一屏蔽位元線(SBL)架構之先前NAND快閃記憶體的區塊複製時間，此乃因：對於ABL架構，係同時存取所有位元線(偶數位元線及奇數位元線兩者)，而對於SBL架構，則一次僅存取間隔之(例如，偶數或奇數)位元線。因此，與利用一SBL架構之NAND快閃器件相比，利用一ABL架構之NAND快閃器件在頁程式化及頁讀取效能上可達成約兩倍的效能。
用於操作具有一SBL架構之一NAND快閃記憶體之一個或多個實施例包括提供多於一個邊緣頁緩衝器(例如，數組動態資料快取(DDC))。一般而言，一組DDC用於輸入及輸出資料(例如，I/O DDC)，且另一組DDC用於進行程式化(例如，寫入DDC)。由此，可藉由與經由I/O DDC輸出及輸入資料大致同時地寫入DDC程式化資料來改良總區塊複製時間而優於先前操作方法。
根據本發明之一個或多個實施例，可藉由將記憶體陣列組態成多個記憶體部分且將位元線架構組態為在該多個記憶體部分之間具有一切換器件(例如，一開關)來實現進一步之區塊複製效能優點。配置多個DDC以使得一第一DDC與一第一記憶體部分相關聯，且一第二DDC與一第二記憶體部分相關聯容許該等記憶體部分獨立地操作。可藉由斷開位元線開關一步改良頁程式化及頁讀取時間，舉例而言，藉斷開位元線開關來針對每一各別記憶體部分之某些操作縮短位元線長度，此減小RC時間常數及相關聯的充電時間及功率。
圖1係根據本發明之一個或多個實施例之一非揮發性記憶體陣列之一部分之一示意圖。圖1之實施例圖解說明一NAND架構式非揮發性記憶體；然而，本文中所闡述之實施例並不限於此實例。如在圖1中所示，記憶體陣列100包括一頂部部分101T及一底部部分101B以及位於每一各別位元線中在該頂部記憶體部分與底部記憶體部分之間的一切換器件(例如，開關、電晶體、1:1多工器、通過閘)104-1、104-2、104-3、104-M。
頂部101T記憶體部分包括存取線105-1T、...、105-NT及一頂部資料線107-1T、...、107-MT部分(例如，一頂部位元線部分)。底部101B記憶體部分包括存取線105-1B、...、105-NB及一底部資料線107-1B、...、107-MB部分(例如，一底部位元線部分)。讀者應瞭解，在圖1中以一額外參考字元來標注特定特徵(例如，「T」用以指示與該頂部記憶體部分101T相關聯，或「B」用以指示與底部記憶體部分101B相關聯)；然而，為簡化本文中之論述，將僅使用共同之參考字元來指示應用於每一各別記憶體部分之一特定特徵。為易於在數位環境中定址，存取線之數目及資料線之數目可各自係2之某個冪(例如，256個存取線乘4096個資料線)。
記憶體陣列100包括NAND串109-1、...、109-M。每一NAND串包括非揮發性記憶體單元111-1、...、111-N，每一非揮發性記憶體單元在通信上耦合至一各別存取線105-1、...、105-N及一局部資料線107-1、...、107-M。每一NAND串109-1、...、109-M之非揮發性記憶體單元111-1、...、111-N自源極至汲極串聯連接於一源極選擇閘極(SGS)(例如，一場效應電晶體(FET)113)與一汲極選擇閘極(SGD)(例如，FET 119)之間。每一源極選擇閘極113經組態以回應於源極選擇線117上之一信號而選擇性地將一各別NAND串109耦合至一共同源極123，而每一汲極選擇閘極119經組態以回應於汲極選擇線115上之一信號而選擇性地將一各別NAND串耦合至一各別資料線(例如，107-1)。
如在圖1中所圖解說明之實施例中所示，源極選擇閘極113之一源極係連接至一共同源極線123。源極選擇閘極113之汲極係連接至對應NAND串109-1之記憶體單元111-1之源極。汲極選擇閘極119之汲極在汲極觸點121-1處連接至對應NAND串109-1之資料線(例如，107-1)。汲極選擇閘極119之源極係連接至對應NAND串109-1之最後記憶體單元111-N之(例如，浮動閘極電晶體)之汲極。
在一個或多個實施例中，非揮發性記憶體單元111-1、...、111-N之構造包括(舉例而言)一源極、一汲極、一浮動閘極或其他電荷儲存節點及一控制閘極。非揮發性記憶體單元111-1、...、111-N分別將其控制閘極耦合至一存取線105-1、...、105-N。一行非揮發性記憶體單元111-1、...、111-N構成NAND串(例如，109-1、...、109-M)且分別耦合至一給定資料線(例如107-1、...、107-M)。一列非揮發性記憶體單元係共同耦合至一給定存取線(例如105-1、...、105-N))之彼等記憶體單元。一NOR陣列架構係以類似方式佈局，除記憶體單元串將並行地耦合於選擇閘極之間之外。
熟習此項技術者應瞭解，耦合至一選定存取線(例如105-1、...、105-N)之記憶體單元子集可作為一群組一起進行程式化及/或感測。一程式化操作(例如，一寫入操作)可包括將若干個程式化脈衝(例如16V至20V)施加至一選定存取線，以將耦合至彼選定存取線之選定單元之臨限電壓(Vt)增加至對應於一合意程式化狀態之一合意程式化電壓位準。
一感測操作(諸如一讀取或程式化驗證操作)可包括感測耦合至一選定單元之一資料線之一電壓及/或電流改變以確定該選定單元之狀態。感測操作可涉及以高於用於與一選定記憶體單元相關聯之一源極線(例如，源極線123)的一偏壓電壓之一電壓對與該選定記憶體單元相關聯之一資料線(例如，資料線107-1)加偏壓。另一選擇係，一感測操作可包括對資料線107-1進行充電，當一選定單元開始導電時繼而將其放電，且感測該放電，以及其他感測操作。
感測一選定單元之狀態可包括將一感測電壓施加至一選定存取線，同時以不相依於該串之未選定單元之臨限電壓而足以將該等未選定單元置於一導電狀態中之一電壓對耦合至該等未選定單元之存取線加偏壓。可感測對應於正被讀取及/或驗證之選定單元之資料線以確定該選定單元是否回應於施加至該選定存取線之特定感測電壓而導電。舉例而言，可藉由一存取線電壓確定一選定單元之狀態，在該存取線電壓下資料線電流達到與一特定狀態相關聯之一特定參考電流。
熟習此項技術者應瞭解，在對一NAND串中之一選定記憶體單元所執行之一感測操作中，對該串之該等未選定記憶體單元加偏壓以使其處於一導電狀態中。在此一感測操作中，該選定單元中所儲存之資料可係基於在對應於該串之資料線上所感測到之電流及/或電壓。舉例而言，在該選定單元中所儲存之資料可係基於該資料線電流是否在一給定時間週期內改變一特定量或達到一特定位準。
當該選定單元處於一導電狀態中時，電流在位於該串之一端處之源極線觸點與位於該串之另一端處之一資料線觸點之間流動。因此，載送與感測該選定單元相關聯之電流經由該串中之每一其他單元、單元堆疊之間的擴散區域及選定電晶體。
圖2A圖解說明根據本發明之一個或多個實施例之一記憶體器件之一方塊圖。圖2A之實施例圖解說明具有包括於區塊0，224-0中之若干個頁225-0、225-1、...、225-Y之記憶體平面200。圖2A亦圖解說明若干個其他區塊224-1、...、224-X。根據圖2A中所圖解說明之實施例，區塊224-0、224-1、...、224-X係包括於記憶體平面200中。
作為一實例，一2GB之記憶體器件每一頁可包括2112個資料位元組，每一區塊可包括64個頁，且每一平面可包括2048個區塊。SLC器件每一單元儲存一個位元。MLC器件每一單元可儲存多個位元(例如，每一單元2個位元)。在一二進位系統中，一「位元」表示一個資料單元。由於實施例並不限於一二進位系統，因而在本文中可以一「數位」指代最小資料元件。
圖2顯示記憶體平面200在236及238處與暫存器230進行雙向通信。熟習此項技術者應瞭解，在程式化操作期間，資料可在236處自暫存器230傳送至記憶體平面200。在感測操作期間，資料可在238處自記憶體平面200傳送至暫存器230。暫存器230可在234處將資料傳輸至輸入/輸出(I/O)電路(例如，圖6中之695)且可在232處自I/O電路接收資料。暫存器230可歷經若干個資料循環與I/O電路傳輸資料。舉例而言，可歷經若干個1個位元組之資料循環將一資料頁(例如，2千位元組(kB)之資料)載入至暫存器230中。實施例並不限於包括一2kB頁大小之記憶體器件。亦可將其他頁大小用於本發明之實施例(例如4kB、8kB等)。讀者應瞭解，可傳輸一部分資料頁往來於暫存器230。
圖2B圖解說明根據本發明之一個或多個實施例之一記憶體器件之一方塊圖。與圖2A類似，圖2B之實施例圖解說明記憶體平面200中之若干個頁(例如，頁0)225-0及區塊(例如，區塊0)224-0。然而，與圖2A不同的是，圖2B中之記憶體平面200係與兩個暫存器相關聯，資料暫存器231及快取暫存器233。資料暫存器231可在如下方面以與圖2A中之暫存器230類似之方式操作：其可將資料傳送236至記憶體平面200且自記憶體平面200接收238資料。快取暫存器233可在如下方面以與圖2A中之暫存器230類似之方式操作：其可經歷若干個資料循環(例如資料輸入循環232或資料輸出循環234)傳送來往於I/O電路之資料。
在非快取操作期間，資料暫存器231及快取暫存器233可作為一單個暫存器(例如圖2A中之暫存器230)一起操作。在快取操作期間，資料暫存器231及快取暫存器233可一流水線式過程中單獨操作。舉例而言，在一程式化操作期間，可將來自I/O電路(例如來自一主機、來自與該主機相關聯之一處理器)之資料載入232至該快取暫存器中(例如歷經若干個連續計時之資料循環)，且然後自該快取暫存器傳送237至該資料暫存器。在將資料傳送至該資料暫存器之後，可如在236處所圖解說明地將該資料暫存器中之內容程式化至記憶體平面200中。在一實例性讀取操作中，可如在238處所圖解說明地將資料自記憶體平面200讀取至資料暫存器231中，在將資料載入至資料暫存器231中之後，可將其傳送239至快取暫存器233。在將資料載入至快取暫存器233中之後，可將其向外傳送234至I/O電路。
圖3圖解說明根據本發明之一個或多個實施例之一記憶體器件之一方塊圖。圖3中所示之記憶體器件包括各自具有兩個平面之兩個記憶體晶粒327-1及327-2，其中每一平面具有一第一(例如，頂部)部分301-1T、301-2T、301-3T及301-4T及一第二(例如，底部)部分301-1B、301-2B、301-3B及301-4B。與圖1中所圖解說明之細節類似，可經由各別切換器件(例如，位元線通過閘)304-1、304-2、304-3及304-4耦合延伸跨越每一記憶體平面之頂部部分及底部部分之各別位元線部分。雖然為簡明起見在該等圖中顯示一特定類型之切換器件(例如，一單個電晶體)來表示位元線通過閘，但熟習此項技術者應瞭解，每一位元線可具有經組態用以中斷一各別位元線之其他類型之一切換器件。
由於每一晶粒具有兩個平面，且每一平面組態為具有兩個部分，因而讀者應瞭解該晶粒因此而在該等位元線通過閘斷開(例如未導電)時具有一四平面模式，且在該等位元線通過閘閉合(例如導電)時具有一雙平面模式。因此，該等位元線通過閘亦可等效地稱作四平面開關。
一平面之每一部分如圖3中分別藉由箭頭336-1T、336-1B、338-1T、338-1B、336-2T、336-2B、338-2T、338-2B、336-3T、336-3B、338-3T、338-3B、336-4T、336-4B、338-4T及338-4B所指示地分別與330-1T、330-1B、330-2T、330-2B 330-3T、330-3B、330-4T及330-4B之一暫存器(諸如一邊緣頁緩衝器(DDC))進行雙向通信。雖然簡明起見在圖3中將每一DDC顯示為一「暫存器」，但可(舉例而言)如在圖2A中藉由230所示地或藉由如在圖2B中藉由資料暫存器231及快取暫存器233所示之多個暫存器來實施該暫存器。每一暫存器可大致如上文關於圖2A及/或2B所闡述地作用。
在圖3中所圖解說明之實施例中，平面301-1包括部分301-1T及301-1B，且可表示晶粒327-1上之區塊之一半，而平面301-2包括部分301-2T及301-2B，且可表示另一半。平面301-3包括部分301-3T及301-3B，且可表示晶粒327-2上之區塊之一半，而平面301-4包括部分301-4T及301-4B，且可表示另一半。
當四平面開關304-1、304-2、304-3及304-4斷開時，頂部暫存器(例如，DDC)330-1T、330-2T、330-3T及330-4T與每一各別平面之對應頂部部分301-1T、301-2T、301-3T及301-4T進行通信且為其服務。底部暫存器(例如，DDC)330-1B、330-2B、330-3B及330-4B與每一各別平面之對應底部部分301-1B、301-2B、301-3B及301-4B進行通信且為其服務。當四平面開關304-1、304-2、304-3及304-4閉合時，頂部及底部暫存器(例如，DDC)330-1T、330-1B、330-2T、330-2B、330-3T、330-3B、330-4T及330-4B與整個對應平面301-1、301-2、301-3及301-4(例如，頂部部分及底部部分兩者)進行通信且為其服務。
在一個或多個實施例中，平面301-1及301-3可稱作每一各別晶粒之平面0，且平面301-2及301-4可稱作每一各別晶粒之平面1。在一個或多個實施例中，可在奇數編號之區塊與偶數編號之區塊之間劃分平面。在一個或多個實施例中，「奇數」或「偶數」資料區塊可係資料之一邏輯表示，其中來自耦合至與該區塊相關聯之存取線之記憶體單元中之一半(以「奇數」編號)之資料單元係儲存於一「奇數」區塊中且來自耦合至與該區塊相關聯之存取線之記憶體單元中之另一半(以「偶數」編號)之資料單元係儲存於一「偶數」區塊中。實施例並不限於表示具有多於一個平面之一給定晶粒上之區塊之一半之一特定平面；平面之間亦可具有其他區塊分佈。實施例亦不限於具有特定數目之區塊、平面或晶粒之記憶體器件。
圖4圖解說明根據本發明之一個或多個實施例之一增強型雙平面記憶體器件之一方塊圖。圖4中所圖解說明之記憶體器件427包括兩個平面，其顯示為平面0及平面1。平面0具有一第一(例如，頂部)部分401-0T及一底部部分401-0B。平面1亦具有一第一(例如，頂部)部分401-1T及一底部部分401-1B。該等部分中之每一者皆具有接近於其定位且與其相關聯之一動態資料快取(DDC)。為便於在該等圖中進行圖解說明，將該等部分指示為一頂部部分及底部部分，且將相關聯之DDC分別指示為一頂部DDC及底部DDC。然而，本發明之實施例並不受到如此限制。亦即，DDC無需相對於記憶體單元或其他DDC以某一特定地理方向定位，且可不同於該等圖中所示地定位(例如，不毗鄰)。在本發明中術語「頂部」及「底部」係用於方便提及特定特徵，以將其與其他特定特徵區別開。
舉例而言，頂部DDC 402-0T係與平面0之頂部部分401-0T相關聯；底部DDC 402-0B係與平面0之底部部分401-0B相關聯；頂部DDC 402-1T係與平面1之頂部部分401-1T相關聯；且底部DDC 402-1B係與平面1之底部部分401-1B相關聯。與圖1中所圖解說明之細節類似，位元線延伸跨越每一平面之頂部部分及底部部分。每一位元線部分係經由一位元線通過閘(例如，圖1中所示之104-1、104-2、104-3及104-4)耦合在一起。
雖然在該等圖中顯示一單電晶體符號來表示位元線通過閘，但位元線通過閘並不受到如此限制且可藉由任一適合之切換器件(例如電路)來實施，包括但不限於一電晶體、一多工器或其他可控切換器件。每一位元線於其中具有一個、或多個位元線通過閘。若干個位元線(BL)通過閘(例如，404-0、404-1)中之每一者經組態以中斷延伸跨越該等各別部分(例如，頂部及底部)之一對應位元線。本發明之實施例並不限於一特定位元線中之一單個位元線通過閘，舉例而言，一個或多個位元線可於其中具有多個位元線通過閘，從而將該各別位元線分割成多於兩個部分。此外，位元線通過閘並不限定於將各別位元線分割成相等部分。
圖5A至圖5D圖解說明根據本發明之一個或多個實施例之自一記憶體平面之一個位置至該記憶體平面之另一位置之一增強型區塊複製。圖5A至圖5D中所示之平面0包括一頂部部分501-0T、一底部部分501-0B及耦合延伸跨越該等部分之位元線之各別部分之位元線(BL)通過閘504-0。平面0進一步包括一頂部DDC 502-0T及一底部DDC 502-0B，其各自在通信上耦合至其對應部分(例如，頂部DDC 502-0T係在通信上耦合至平面0之頂部部分501-0T，且底部DDC 502-0B係在通信上耦合至平面0之底部部分501-0B)。平面0，包括其組件部分及特徵，可大致如上文關於圖4所闡述地作用。
圖5A圖解說明根據本發明之一個或多個實施例自一平面之一頂部部分至該平面之該頂部部分之一增強型方塊複製之一方塊圖。圖5A圖解說明源區塊541及目標區塊540兩者皆位於平面0之頂部部分501-0T中。將一資料區塊自一第一(源)區塊複製至另一(目標)區塊通常涉及移動(例如，讀取及程式化)數量上少於一整個區塊之所有資料之資料(例如，一次一個頁)。出於此論述之目的，將以一次一個頁操作資料，然而，本發明之實施例並不受到如此限制，且可涉及對由更多或更少之資料量組成之資料數量之操作。
首先(例如，步驟1)，如在542處所指示，將頁0資料自源區塊541讀取至底部DDC 502-0B。該資料頁係經由該等位元線傳輸，且因此位元線通過閘504-0係接通以啟用上述操作。然後(例如，步驟2)，如在543處所指示，將頁0資料自底部DDC 502-0B輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如在544處所指示輸入回至底部DDC 502-0B。然後(例如，步驟3)，如在545處所指示，將頁0資料自底部DDC 502-0B傳送至頂部DDC 502-0T。同樣，位元線通過閘504-0係接通以啟用該傳送操作。
在步驟4處，如針對步驟4之542處所指示，將頁1之資料自源區塊541讀取至底部DDC 502-0B。與頁0資料之情況相同，頁1之資料亦係經由該等位元線傳輸，因此，位元線通過閘504-0係接通以啟用上述自平面0之頂部部分501-0T至底部DDC 502-0B之讀取操作。此時，頁0資料係位於頂部DDC 502-0T中，且頁1之資料係位於底部DDC 502-0B中。
在步驟5處，將頁0資料自頂部DDC 502-0T程式化(例如寫入)至目標區塊540(例如，目標區塊之頁0)。與上述程式化操作大致同時地，如針對步驟5之543處所指示將頁1之資料自底部DDC 502-0B輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如針對步驟5之544處所指示輸入回至底部DDC 502-0B。由於在步驟5之任一操作期間資料皆不經由位元線通過閘504-0傳輸，因而該等位元線通過閘經控制以中斷各別位元線，同時將頁0資料程式化至目標區塊540。斷開位元線通過閘504-0縮短位元線長度(例如減小約一半)，藉此減小其RC特性，且縮短對應之位元線充電時間。亦即，因此可使改變某些位元線之狀態更快地完成，從而亦更快地將頁0程式化至目標區塊540。
此後該等位元線通過閘閉合，且在步驟6處，將頁1之資料自底部DDC 502-0B傳送至頂部DDC 502-0T，如針對步驟6之545處所指示。在步驟7處，如針對步驟7之542處所指示，將頁2之資料自源區塊541讀取至底部DDC 502-0B。與頁0及頁1之資料的情況相同，頁2之資料亦經由該等位元線傳輸，因此，位元線通過閘504-0係接通，以啟用上述自平面0之頂部部分501-0T中的源區塊541至底部DDC 502-0B的讀取操作。此時，頁1之資料係位於頂部DDC 502-0T中，且頁2之資料係位於底部DDC 502-0B中。
讀者應瞭解，上文所闡述之循環過程繼續，直至將所有頁自源區塊541移動至目標區塊540。本發明之一個或多個上文所闡述之方法實施例係與ABL架構之先前區塊複製方法相當或比ABL架構之先前區塊複製方法快。儘管熟習此項技術者應認識到除第一傳送(例如，步驟2)之外，亦包括一額外傳送步驟(例如，將資料自一個DDC傳送至另一個DDC之步驟5)，此步驟係與一程式化步驟(例如，在如上文所闡述之步驟5處)大致同時執行。一總操作時間改良可歸因於在某些讀取及程式化操作期間斷開位元線通過閘504-0(如本文中對圖5B至5D之論述將顯而易見，此取決於源區塊與目標區塊之位置)所達成之較短之位元線長度所致之較快的讀取及程式化時間。
圖5B圖解說明根據本發明之一個或多個實施例自一平面之一底部部分至該平面之一頂部部分之一增強型區塊複製之一方塊圖，其中該源區塊551係位於平面0之底部部分501-0B中，且目標區塊550係位於平面0之頂部部分501-0T中。以與關於圖5A所闡述類似之一循環資料移動操作序列，如在552處所指示，首先(例如，步驟1)將頁0資料自源區塊551讀取至底部DDC 502-0B。然而，頁0資料不必穿過正藉由位元線自平面0之底部部分501-0B傳輸的位元線通過閘504-0，因而，位元線通過閘504-0係斷開，以在此讀取操作期間縮短位元線長度。
然後(例如，步驟2)，如在553處所指示，將頁0資料自底部DDC 502-0B輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如在554處所指示輸入回至底部DDC 502-0B。然後(例如，步驟3)，如在555處所指示，將頁0資料自底部DDC 502-0B傳送至頂部DDC 502-0T。此外，位元線通過閘504-0經控制以啟用頂部DDC與底部DDC之間的傳送操作。
在步驟4處，如針對步驟4之552處所指示，將頁1資料自源區塊551讀取至底部DDC 502-0B。與頁0資料之情況相同，頁1資料亦係經由位元線而不經由位元線通過閘504-0傳輸，在上述自源區塊551至底部DDC 502-0B之讀取操作期間位元線通過閘504-0不連接(以縮短位元線長度及RC充電時間)。此時，頁0資料係位於頂部DDC 502-0T中且頁1資料係位於底部DDC 502-0B中。
在步驟5處，將頁0資料自頂部DDC 502-0T程式化(例如，寫入)至目標區塊550(例如，目標區塊之頁0)。與此程式化操作大致同時地，如針對步驟5之553處所指示將頁1資料自底部DDC 502-0B輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如針對步驟5之554處所指示輸入回至底部DDC 502-0B。由於在步驟5之上述操作中之任一者期間資料不經由位元線通過閘504-0傳輸，因而位元線通過閘504-0經控制以中斷各別位元線，同時將頁0資料程式化至目標區塊540，以獲得與縮短位元線之長度相關聯之效能改良，藉此減小對應之RC特性以縮短位元線充電時間。
然後，該等位元線通過閘閉合，且在步驟6處，如在針對步驟6之555處所指示，將頁1資料自底部DDC 502-0B傳送至頂部DDC 502-0T。在步驟7處，如在針對步驟7之552處所指示，將頁2資料自源區塊551讀取至底部DDC 502-0B。與針對頁0及頁1資料所闡述地相同，頁2資料係經由位元線通過閘504-0一側上之位元線部分傳輸，因此位元線通過閘504-0可不連接以獲得先前所闡述之較短位元線之有益效能。此時，頁1資料係位於頂部DDC 502-0T中且頁2資料係位於底部DDC 502-0B中。同樣，上文所闡述之移動資料頁之循環過程繼續，直至將所有頁自源區塊551移動至目標區塊550。
圖5C圖解說明根據本發明之一個或多個實施例自一平面之一頂部部分至該平面之一底部部分之一增強型區塊複製之一方塊圖，其中源區塊560係位於平面0之頂部部分501-0T中且目標區塊561係位於平面0之底部部分501-0B中。讀者由對圖5A及圖5B之論述應瞭解，最初(例如，在步驟1處)將來自源區塊之資料移動至底部DDC 502-0B。且由於針對關於圖5A及5B所闡述之區塊複製操作中，目標區塊係位於平面1之頂部部分501-0T中，因而隨後將每一資料頁自底部DDC 502-0B傳送至頂部DDC 502-0T，然後將其程式化至該目標區塊(位於毗鄰該頂部DDC之記憶體部分(例如平面0之頂部部分501-0T)中)。
在圖5C中所示之情形中，源區塊560係位於平面0之頂部部分501-0T中，且目標區塊561係位於平面0之底部部分501-0B中。根據本發明之一個或多個實施例，熟習此項技術者在閱讀關於圖5B之本發明之後將理解可實施與關於圖5B所闡述的類似但沿一相反方式(例如，自源區塊560讀取至頂部DDC 502-0T、隨後傳送至底部DDC 502-0B，且然後程式化至目標區塊561)之資料流。接下來之論述闡述最初將資料自該源區塊讀取至底部DDC，而無論該源區塊係位於平面0之底部501-0B或頂部501-0T中。
根據本發明之一個或多個實施例，如針對步驟1之562處所指示首先(例如，步驟1)將頁0資料自源區塊560讀取至底部DDC 502-0B。與針對圖5A所闡述的類似，由於頁0資料係經由位元線上之位元線通過閘504-0傳輸，因而位元線通過閘504-0係閉合以在此讀取操作期間啟用此通信。最初總是將第一資料頁(例如，頁0)讀取至相同DDC(例如，底部DDC 502-0B)之優點係其避免了為決定將其首先發送至哪一個DDC而只好延遲該最初讀取操作。熟習此項技術者應瞭解，將第一資料頁讀取至與平衡頁將被讀取至之DDC不同之一DDC不形成任何相反之資料流衝突，如藉由關於圖5C剩餘之論述所顯而易見。
然後(例如，步驟2)，如在563處所指示，將頁0資料自底部DDC 502-0B輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如在564處所指示輸入回至底部DDC 502-0B。由於頁0資料現在已位於與目標區塊561所位於之平面0之部分(例如，在此例項中係底部部分501-0B)相關聯之DDC中，因此不再利用將頁0資料傳送至底部DDC 502-0B之一步驟(例如，步驟3)(注意，569處所指示之傳送操作不包括一步驟3)。
在步驟4處，如針對步驟4之565處所指示，這次將頁1資料自源區塊560讀取至頂部DDC 502-0T。由於頁1資料不經由位元線通過閘504-0傳輸，因而該等位元線閘不連接(例如斷開)以縮短位元線長度及RC充電時間。此時，頁0資料仍位於底部DDC 502-0B中且頁1資料係位於頂部DDC 502-0T中。
在步驟5處，將頁0資料自底部DDC 502-0B程式化(例如，寫入)至目標區塊561(例如，目標區塊之頁0)。與此程式化操作大致同時地，如針對步驟5之567處所指示將頁1資料自頂部DDC 502-0T輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如針對步驟5之568處所指示輸入回至頂部DDC 502-0T。由於在步驟5之上述操作中之任一者期間資料皆不經由位元線通過閘504-0傳輸，因而位元線通過閘504-0經控制以中斷(例如，斷開、不連接)各別位元線，同時將頁0資料程式化至目標區塊561以獲得與經縮短之位元線長度相關聯之效能改良。
然後，該等位元線通過閘閉合，且在步驟6處，如在針對步驟6之569處所指示，將頁1資料自頂部DDC 502-0T傳送至底部DDC 502-0B。在步驟7處，如在針對步驟7之565處所指示，將頁2資料自源區塊560讀取至頂部DDC 502-0T。與針對頁0及頁1資料所闡述地相同，頁2資料係經由位元線通過閘504-0一側上之位元線部分傳輸，因此如本文中所闡述該等位元線通過閘可不連接以獲得較短位元線之有益效能。此時，頁1資料係位於底部DDC 502-0B中，且頁2資料係位於頂部DDC 502-0T中。上文所闡述之移動資料頁之循環過程繼續，直至將所有頁自源區塊560移動至目標區塊561。
圖5D圖解說明根據本發明之一個或多個實施例之一增強型區塊複製之一方塊圖，其中源區塊570及目標區塊571皆位於平面0之底部部分501-0B中。讀者由對圖5A至圖5C之論述應瞭解，最初(例如，在步驟1處)可將來自源區塊之資料移動至底部DDC 502-0B。熟習此項技術者在閱讀關於圖5A之本發明之後應理解，根據本發明之一個或多個實施例，可實施與關於圖5A所闡述的類似但沿一相反方向(例如，自源區塊570讀取至頂部DDC 502-0T，隨後傳送至底部DDC 502-0B，且然後程式化至目標區塊571)之一資料流。然而，隨後的論述闡述最初將資料自源區塊570讀取至底部DDC 502-0B之一操作，而無論源區塊及/或目標區塊之位置。
根據本發明之一個或多個實施例，如針對步驟1之572處所指示首先(例如，步驟1)將頁0資料自源區塊570讀取至底部DDC 502-0B。由於頁0資料無需經由位元線上之位元線通過閘504-0傳輸，因而位元線通過閘504-0係斷開以縮短位元線長度且獲得與其相關聯之利益。如關於圖5C所論述，最初將第一資料頁(例如頁0)讀取至相同DDC(例如，底部DDC 502-0B)具有某一優點，此適合關於圖5D來論述。
然後(例如，步驟2)，如在573處所指示，將頁0資料自底部DDC 502-0B輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如在574處所指示輸入回至底部DDC 502-0B。由於頁0資料現在已位於與目標區塊561所位於之平面0之部分(例如，在此例項中係底部部分501-0B)相關聯之DDC(例如，502-0B)中，因此不再利用將頁0資料傳送至底部DDC 502-0B之一步驟(例如，步驟3)(注意，579處所指示之傳送操作不包括一步驟3)。
在步驟4處，如針對步驟4之575處所指示，這次將頁1資料自源區塊570讀取至頂部DDC 502-0T。由於頁1資料係經由位元線通過閘504-0傳輸，因而該等位元線通過閘經控制(例如，接通，導電)以促成此傳輸。此時，頁0資料仍位於底部DDC 502-0B中，且頁1資料係位於頂部DDC 502-0T中。
在步驟5處，將頁0資料自底部DDC 502-0B程式化(例如，寫入)至目標區塊571(例如，目標區塊之頁0)。與此程式化操作大致同時地，如針對步驟5之577處所指示將頁1資料自頂部DDC 502-0T輸出(例如，用以執行任一錯誤檢查及資料擦洗技術)，且如針對步驟5之578處所指示輸入回至頂部DDC 502-0T。由於在步驟5之上述操作中之任一者期間資料皆不經由位元線通過閘504-0傳輸，因而位元線通過閘504-0經控制以中斷各別位元線，同時將頁0資料程式化至目標區塊571，以獲得與縮短之位元線長度相關聯之效能改良。
然後，該等位元線通過閘閉合，且在步驟6處，如在針對步驟6之579處所指示，將頁1資料自頂部DDC 502-0T傳送至底部DDC 502-0B。在步驟7處，如在針對步驟7之575處所指示，將頁2資料自源區塊570讀取至頂部DDC 502-0T。與針對頁0及頁1資料所闡述地相同，頁2資料在步驟7期間係經由接通之位元線通過閘504-0藉由位元線傳輸。此時，頁1資料係位於底部DDC 502-0B中，且頁2資料係位於頂部DDC 502-0T中。上文所闡述之移動資料頁之循環過程繼續，直至將所有頁自源區塊570移動至目標區塊571。
圖6係具有根據本發明之一個或多個實施例操作之至少一個記憶體器件689之一電子記憶體系統687之一功能性方塊圖。記憶體系統687包括耦合至一非揮發性記憶體器件689之一處理器688，非揮發性記憶體器件689包括一非揮發性單元之記憶體陣列600。記憶體系統687可包括分開之積體電路，或處理器688與記憶體器件689兩者可位於同一積體電路上。處理器688可係一微處理器或某一其他類型之控制電路，諸如一專用積體電路(ASIC)。
記憶體器件689包括一非揮發性記憶體單元陣列600，該等非揮發性記憶體單元可係具有一NAND架構之浮動閘極快閃記憶體單元，諸如在圖1中所繪示。圖6之實施例包括位址電路690，用以鎖存經I/O連接件696經由I/O電路695提供之位址信號。藉由一列解碼器691及一行解碼器692接收並解碼位址信號以存取記憶體陣列600。根據本發明，熟習此項技術者應瞭解，位址輸入連接件之數目相依於記憶體陣列600之密度及架構且位址之數目隨增加之記憶體單元之數目及增加之記憶體區塊及陣列之數目兩者而增加。
記憶體器件689藉由使用感測/緩衝電路感測記憶體陣列列中之電壓及/或電流改變來感測記憶體陣列600中之資料，在此實施例中，該感測/緩衝電路可係讀取/鎖存電路693。讀取/鎖存電路693可讀取及鎖存來自記憶體陣列600之一資料頁(例如，一列資料)。還包括I/O電路695以用於經I/O連接696與處理器688進行雙向資料通信。還包括寫入電路694以將資料寫入至記憶體陣列600。
控制電路697解碼藉由控制連接件698從處理器688提供之信號。此等信號可包括用來控制對記憶體陣列600之操作(包括資料感測、資料寫入及資料擦除操作)之晶片信號、寫入啟用信號及位址鎖存信號。根據本發明之一個或多個實施例控制電路697可選擇性地重設特定暫存器及/或暫存器之區段。在一個或多個實施例中，控制電路697負責執行來自處理器688之指令以執行根據本發明之實施例之操作。控制電路697可係一狀態機、一定序器或某一其他類型之控制器。熟習此項技術者應瞭解，可提供額外電路及控制信號，且已簡化圖6之記憶體器件細節以促成容易地圖解說明。
結論
本發明包括用於一增強型區塊複製之方法及裝置。一個實施例包括自位於該記憶體器件之一第一部分中之一源區塊讀取資料，且將該資料程式化至位於該記憶體器件之一第二部分中之一目標區塊。該第一部分與第二部分藉由延伸跨越該等部分之資料線在通信上耦合。該等資料線針對該等讀取動作及程式化動作中之至少一者在該第一部分與第二部分之間在通信上解耦合。
雖然本文中已圖解說明及闡述了具體實施例，但熟習此項技術者應瞭解，經計算以達成相同結果之一配置可替代所顯示之具體實施例。本發明意欲涵蓋本發明之一個或多個實施例之修改或變化形式。應理解，上文說明係以一說明性方式而非一限定性方式作出。熟習此項技術者在審閱上文說明後將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一個或多個實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之一個或多個實施例之範疇應參考隨附申請專利範圍連同授權此等申請專利範圍之等效物之全部範圍來確定。
在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之一意圖。而係，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，將以下申請專利範圍併入實施方式中，其中每一請求項獨立地作為一單獨實施例。
100．．．記憶體陣列
101B．．．底部部分
101T．．．頂部部分
104-1-104-M．．．切換器件
105-1T-105-NT．．．存取線
105-1B-105-NB．．．存取線
107-1T-107-MT．．．頂部資料線
107-1B-107-MB．．．底部資料線
109-1T-109-MT．．．NAND串
109-1B-109-MB．．．NAND串
111-1T-111-NT．．．非揮發性記憶體單元
111-1B-111-NB．．．非揮發性記憶體單元
113B．．．場效應電晶體
113T．．．場效應電晶體
115B．．．汲極選擇線
115T．．．汲極選擇線
117B．．．源極選擇線
117T．．．源極選擇線
119B．．．汲極選擇閘極
119T．．．汲極選擇閘極
123B．．．共同源極線
123T．．．共同源極線
200．．．記憶體平面
224-0-224-X．．．區塊
225-0-225-Y．．．頁
230．．．暫存器
231．．．資料暫存器
233．．．快取暫存器
301-1B-301-4B．．．第二(例如，底部)部分
301-1T-301-4T．．．第一(例如，頂部)部分
304．．．切換器件
327．．．晶粒
330．．．暫存器
401-1B．．．底部部分
401-1T．．．第一(例如，頂部)部分
402-1B．．．底部DDC
402-1T．．．頂部DDC
401-0B．．．底部部分
401-0T．．．第一(例如，頂部)部分
402-0B．．．底部DDC
402-0T．．．頂部DDC
404．．．位元線通過閘
427．．．記憶體器件
502-0B．．．底部DDC
502-0T．．．頂部DDC
504．．．位元線通過閘
540．．．目標區塊
541．．．源區塊
550．．．目標區塊
551．．．源區塊
560．．．目標區塊
561．．．源區塊
570．．．目標區塊
571．．．源區塊
600．．．記憶體陣列
687．．．記憶體系統
688．．．處理器
689．．．記憶體器件
690．．．位址電路
691．．．列解碼器
692．．．行解碼器
693．．．讀取/快取電路
694．．．寫入電路
695．．．I/O電路
696．．．I/O連接
697．．．控制電路
698．．．連接件
圖1係根據本發明之一個或多個實施例之一非揮發性記憶體陣列之一部分之一示意圖；
圖2A圖解說明根據本發明之一個或多個實施例之一記憶體器件之一方塊圖；
圖2B圖解說明根據本發明之一個或多個實施例之一記憶體器件之一方塊圖；
圖3圖解說明根據本發明之一個或多個實施例之一記憶體器件之一方塊圖；
圖4圖解說明根據本發明之一個或多個實施例之一增強型雙平面記憶體器件之一方塊圖；
圖5A圖解說明根據本發明之一個或多個實施例自一平面之一頂部部分至該平面之該頂部部分之一增強型方塊複製之一方塊圖；
圖5B圖解說明根據本發明之一個或多個實施例自一平面之一底部部分至該平面之一頂部部分之一增強型方塊複製之一方塊圖；
圖5C圖解說明根據本發明之一個或多個實施例自一平面之一頂部部分至該平面之一底部部分之一增強型方塊複製之一方塊圖；
圖5D圖解說明根據本發明之一個或多個實施例自一平面之一底部部分至該平面之該底部部分之一增強型方塊複製之一方塊圖；及
圖6係具有根據本發明之一個或多個實施例操作之至少一個記憶體器件之一電子記憶體系統之一功能性方塊圖。
501-0B．．．底部部份
501-0T．．．頂部部份
502-0B．．．底部DDC
502-0T．．．頂部DDC
504-0．．．位元線通過閘
540．．．目標區塊
541．．．源區塊
542．．．讀取
543．．．資料輸出
544．．．資料輸入
545．．．傳送
546．．．程式化

Claims (47)

  1. 一種用於操作一記憶體器件之方法，其包含：自位於該記憶體器件之一平面之一第一部分中之一源區塊讀取資料；及將該資料程式化至位於該記憶體器件之該平面之一第二部分中之一目標區塊，其中該第一部分與第二部分藉由延伸跨越該等部分之局部資料線於通信上耦合，該等局部資料線針對該讀取及程式化動作中之至少一者在該第一部分與第二部分之間於通信上解耦合。
  2. 如請求項1之方法，其中該等局部資料線針對程式化該資料而在該第一部分與第二部分之間於通信上解耦合。
  3. 如請求項1之方法，其中該等局部資料線針對讀取該資料而在該第一部分與第二部分之間於通信上解耦合。
  4. 如請求項1之方法，其中讀取該資料及程式化該資料包含將一資料區塊自該源區塊複製至該目標區塊，其中藉由與該第一部分相關聯之一第一邊緣頁緩衝器讀取，且藉由與該第二部分相關聯之一第二邊緣頁緩衝器程式化個別資料頁。
  5. 如請求項4之方法，其中複製進一步包括使用延伸跨越該等部分之該等局部資料線，在該等各別邊緣頁緩衝器之間傳送個別資料頁。
  6. 如請求項1之方法，其中使用一切換器件在通信上解耦合該等局部資料線。
  7. 如請求項1之方法，其中該記憶體器件以在讀取及程式化時於該第一部分與第二部分之間在通信上解耦合之該等局部資料線操作。
  8. 一種用於操作一記憶體器件之方法，其包含：將第一資料自一源區塊讀取至僅與該記憶體器件之一平面之一第一部分相關聯之一第一暫存器；將該第一資料自該第一暫存器傳送至僅與該記憶體器件之該平面之一第二部分相關聯之一第二暫存器；將第二資料自該源區塊讀取至該第一暫存器；及在將該第二資料讀取至該第一暫存器之後，將該第一資料自該第二暫存器程式化至一目標區塊。
  9. 如請求項8之方法，進一步包含在該程式化期間中斷該源區塊與該目標區塊之間的局部資料線。
  10. 如請求項9之方法，進一步包含在每一讀取動作期間中斷該源區塊與該目標區塊之間的該等局部資料線。
  11. 如請求項8之方法，其中該第一暫存器及第二暫存器係動態資料快取(DDC)。
  12. 如請求項8之方法，進一步包含與將該第一資料自該第二暫存器程式化至該目標區塊大致同時，檢查來自該第一暫存器之該第二資料中有無一錯誤。
  13. 如請求項8之方法，進一步包含：將該第二資料自該第一暫存器傳送至該第二暫存器；將第三資料自該源區塊讀取至該第一暫存器；及大致同時地檢查來自該第一暫存器之該第三資料中有 無一錯誤與將該第二資料自該第二暫存器程式化至該目標區塊。
  14. 如請求項13之方法，進一步包含在每一程式化動作期間中斷該源區塊與該目標區塊之間的該等局部資料線。
  15. 如請求項8之方法，進一步包含與將該第一資料自該第二暫存器程式化至該目標區塊大致同時，自該第一暫存器擦除該第二資料。
  16. 如請求項8之方法，進一步包含與將該第一資料自該第二暫存器程式化至該目標區塊大致同時，自該第一暫存器輸出該第二資料且將該第二資料輸入回至該第一暫存器。
  17. 如請求項8之方法，其中該源區塊係在該記憶體器件之該平面之該第二部分中，且該目標區塊係在該記憶體器件之該平面之該第二部分中。
  18. 如請求項8之方法，其中該源區塊係在該記憶體器件之該平面之該第一部分中，且該目標區塊係在該記憶體器件之該平面之該第二部分中。
  19. 一種用於操作一記憶體器件之方法，其包含：將第一資料自一源區塊讀取至與該記憶體器件之之一平面一第一部分相關聯之一第一暫存器；將第二資料自該源區塊讀取至與該記憶體器件之該平面之一第二部分相關聯之一第二暫存器；及將該第一資料自該第一暫存器程式化至一目標區塊。
  20. 如請求項19之方法，進一步包含在該程式化動作期間中 斷該源區塊與該目標區塊之間的局部資料線。
  21. 如請求項20之方法，進一步包含在自該源區塊讀取該第二資料時，中斷該源區塊與該目標區塊之間的該等局部資料線。
  22. 如請求項20之方法，進一步包含在自該源區塊讀取該第一資料時，中斷該源區塊與該目標區塊之間的該等局部資料線。
  23. 如請求項19之方法，其中該第一暫存器及第二暫存器係動態資料快取(DDC)。
  24. 如請求項19之方法，進一步包含與將該第一資料自該第一暫存器程式化至該目標區塊大致同時，檢查來自該第二暫存器之該第二資料中有無一錯誤。
  25. 如請求項19之方法，進一步包含：將該第二資料自該第二暫存器傳送至該第一暫存器；將第三資料自該源區塊讀取至該第二暫存器；及大致同時地檢查來自該第二暫存器之該第三資料中有無一錯誤與將該第二資料自該第一暫存器程式化至該目標區塊。
  26. 如請求項25之方法，進一步包含在每一程式化動作期間，中斷該源區塊與該目標區塊之間的該等局部資料線。
  27. 如請求項26之方法，進一步包含在自該源區塊讀取該第一資料之後的每一讀取動作期間，中斷該源區塊與該目標區塊之間的該等局部資料線。
  28. 如請求項19之方法，進一步包含與將該第一資料自該第一暫存器程式化至該目標區塊大致同時，自該第二暫存器擦除該第二資料。
  29. 如請求項19之方法，進一步包含與將該第一資料自該第一暫存器程式化至該目標區塊大致同時，自該第二暫存器輸出該第二資料及將該第二資料輸入回至該第二暫存器。
  30. 如請求項19之方法，其中該源區塊係在該記憶體器件之該平面之該第二部分中，且該目標區塊係在該記憶體器件之該平面之該第一部分中。
  31. 如請求項19之方法，其中該源區塊係在該記憶體器件之該平面之該第一部分中，且該目標區塊係在該記憶體器件之該平面之該第一部分中。
  32. 如請求項19之方法，其中將第一資料自該源區塊讀取至與該記憶體器件之該第一部分相關聯之該第一暫存器係獨立於與該記憶體器件之該平面之該第一部分相關聯或與該記憶體器件之該平面之該第二部分相關聯之該源區塊而發生。
  33. 一種記憶體器件，其包含：一第一記憶體單元平面，其具有複數個部分，每一部分具有與其相關聯之一暫存器；及若干個切換器件，其等每一者經組態以中斷延伸跨越該複數個部分中之至少兩者之一對應局部資料線。
  34. 如請求項33之記憶體器件，其中該等暫存器中之每一者 係一動態資料快取(DDC)。
  35. 如請求項33之記憶體器件，其中該第一平面具有兩個部分。
  36. 如請求項35之記憶體器件，進一步包含控制電路，該控制電路在通信上耦合至該若干個切換器件，且經組態以操作該若干個切換器件，以在一區塊複製操作期間，於自一暫存器至一目標區塊之程式化操作期間，中斷該等對應局部資料線。
  37. 如請求項36之記憶體器件，其中該控制電路進一步經組態以在一源區塊與目標區塊位於不同部分中時操作該若干個切換器件，以在一區塊複製的讀取操作期間，中斷該等對應局部資料線。
  38. 如請求項36之記憶體器件，其中該控制電路進一步經組態以操作該若干個切換器件，以在於與不同部分相關聯之暫存器之間傳送資料的操作期間，不中斷該等對應局部資料線。
  39. 如請求項35之記憶體器件，進一步包含一第二記憶體單元平面，其具有一第二複數個部分，每一部分具有與其相關聯之一暫存器；第二若干個切換器件，其經組態以各自中斷延伸跨越該第二複數個部分中之至少兩者之一局部資料線。
  40. 如請求項36之記憶體器件，進一步包含：一第二記憶體單元平面，其具有一第二複數個部分，每一部分具有與其相關聯之一暫存器； 第二若干個切換器件，其經組態以各自中斷延伸跨越該第二複數個部分中之至少兩者之一局部資料線，其中該控制電路進一步經組態以操作該第二若干個切換器件以中斷對應局部資料線，使得該記憶體器件可作為一四平面記憶體器件操作。
  41. 如請求項33之記憶體器件，其中該等暫存器中之每一者位於接近於其各別相關聯部分處。
  42. 一種記憶體器件，其包含：一記憶體單元平面之一第一部分，其具有與其相關聯之一第一暫存器；該記憶體單元平面之一第二部分部分，其具有與其相關聯之一第二暫存器；及若干個局部資料線，其經由若干個切換器件在通信上耦合該第一部分與第二部分，該等切換器件中之每一者經組態以選擇性地中斷該第一部分與該第二部分之間之該若干個局部資料線中之一對應局部資料線。
  43. 如請求項42之記憶體器件，進一步包含控制電路，該控制電路經組態以在於該等部分中之一特定部分與與其相關聯之該暫存器之間移動資料時，使該若干個切換器件中斷該第一部分與第二部分之間之該若干個局部資料線中之一各別對應局部資料線。
  44. 如請求項42之記憶體器件，進一步包含控制電路，該控制電路經組態以在於該等部分中之一特定部分與不與其相關聯之暫存器之間移動資料時，使該若干個切換器件 在通信上耦合該第一部分與第二部分之間之該若干個局部資料線中之一各別對應局部資料線。
  45. 如請求項42之記憶體器件，進一步包含控制電路，該控制電路經組態以在於該第一暫存器與該第二暫存器之間移動資料時，致使該若干個切換器件在通信上耦合該第一部分與第二部分之間之該若干個局部資料線中之一各別對應局部資料線。
  46. 如請求項42之記憶體器件，進一步包含控制電路，該控制電路經組態以使該若干個切換器件選擇性地中斷該第一部分與第二部分之間之該若干個局部資料線，以彼此獨立地操作該第一部分與該第二部分。
  47. 如請求項46之記憶體器件，其中該控制電路進一步經組態以使該若干個切換器件選擇性地在通信上耦合該第一部分與第二部分之間之該若干個局部資料線，以將該第一部分與該第二部分作為一個部分操作。
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