CN111354403B - 读取存储器的存储器单元 - Google Patents

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Abstract

本申请涉及读取存储器的存储器单元。用于读取存储器单元阵列的方法包含使电流能够流过所述存储器单元阵列的偶数数据线。所述方法包含阻止电流流过所述存储器单元阵列的奇数数据线。所述方法包含感测存储于耦合到所述偶数数据线的存储器单元中的数据。

Description

读取存储器的存储器单元
技术领域
本公开大体上涉及存储器，且具体来说，在一或多个实施例中，本公开涉及用于读取存储器装置的存储器单元的设备及方法。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路装置。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及闪存存储器。
闪存存储器装置已发展成用于各种电子应用的受欢迎的非易失性存储器来源。闪存存储器装置通常使用允许高存储器密度、高可靠性及低功耗的单晶体管存储器单元。通过对电荷存储结构(例如，浮动栅极或电荷阱)的编程(通常称为编写)或其它物理现象(例如，相变或极化)引起的存储器单元的阈值电压变化确定每一单元的数据值。闪存存储器的常见用途包含个人计算机、平板计算机、数码相机、数字媒体播放器、蜂窝电话、固态驱动器及可拆卸存储器模块，并且所述用途不断增长。
全位线(ABL)感测可通过同时感测连接到页面缓冲器的所有位线来增强闪存阵列性能。然而，ABL感测可能受位线与位线相互作用的限制。屏蔽位线(SBL)感测将位线划分成偶数位线及奇数位线并感测偶数位线或奇数位线，同时偶数位线及奇数位线中的另一者偏置到预定义电压(例如，接地)。然而，SBL感测可导致较慢性能。
出于上述原因及出于本领域技术人员在阅读并且理解本说明书之后明白的下述其它原因，在本领域中需要用于实施感测操作的替代方法及用于执行此类方法的系统及设备。
发明内容
根据本申请的方面，提供一种用于读取存储器单元阵列的方法。所述方法包括：使电流能够流过所述存储器单元阵列的偶数数据线；阻止电流流过所述存储器单元阵列的奇数数据线；及感测存储于耦合到所述偶数数据线的存储器单元中的数据。
根据本申请的另一方面，提供一种存储器。所述存储器包括：多个数据线，其包含偶数数据线及奇数数据线；多个存储器单元串，其包含偶数存储器单元串及奇数存储器单元串；多个第一选择晶体管，每个第一选择晶体管具有耦合到偶数存储器单元串的源极-漏极路径；多个第二选择晶体管，每个第二选择晶体管具有耦合到奇数存储器单元串的源极-漏极路径；及控制逻辑，用于激活所述第一选择晶体管及停用所述第二选择晶体管，以读取耦合到所述偶数数据线的存储器单元，及激活所述第二选择晶体管及停用所述第一选择晶体管，以读取耦合到所述奇数数据线的存储器单元。
根据本申请的又另一方面，提供一种用于读取存储器单元阵列的方法。所述方法包括：将共同源极连接到所述存储器单元阵列的偶数数据线；将所述共同源极从所述存储器单元阵列的奇数数据线断开；及感测存储于耦合到所述偶数数据线的存储器单元中的数据，其中所述共同源极连接到所述偶数数据线及从所述奇数数据线断开。
根据本申请的又另一方面，提供一种存储器。所述存储器包括：多个数据线，其包含偶数数据线及奇数数据线；多个存储器单元串，其包含偶数存储器单元串及奇数存储器单元串；第一选择存取线，其耦合到每个偶数存储器单元串的经擦除存储器单元及每个奇数存储器单元串的经编程存储器单元；第二选择存取线，其耦合到每个偶数存储器单元串的经编程存储器单元及每个奇数存储器单元串的经擦除存储器单元；及控制逻辑，用于激活所述第二选择存取线及停用所述第一选择存取线，以读取耦合到所述偶数数据线的存储器单元，及停用所述第二选择存取线及激活所述第一选择存取线，以读取耦合到所述奇数数据线的存储器单元。
根据本申请的另一方面，提供一种用于读取存储器单元阵列的方法。所述方法包括：停用第一选择存取线，所述第一选择存取线耦合到所述存储器单元阵列的每个偶数存储器单元串的经擦除存储器单元及所述存储器单元阵列的每个奇数存储器单元串的经编程存储器单元；激活第二选择存取线，所述第二选择存取线耦合到每个偶数存储器单元串的经编程存储器单元及每个奇数存储器单元串的经擦除存储器单元；及感测存储于存储器单元中的数据，所述存储器单元耦合到所述存储器单元阵列的偶数数据线，其中所述第一选择存取线停用及所述第二选择存取线激活。
附图说明
图1是作为电子系统的一部分与处理器通信的存储器装置的一个实施例的简化框图。
图2A至2C是可在参考图1描述的类型的存储器装置中使用的存储器单元阵列的部分的示意图。
图3是包含位线及位线之间的虚拟电容的存储器单元阵列的部分的示意图。
图4是描绘感测操作的一个实例的图表。
图5是可用于实施参考图3及4描述的感测操作的实例存储器单元阵列的部分的示意图。
图6是可用于实施参考图3及4描述的感测操作的存储器单元阵列的另一实例的部分的示意图。
图7A至7B是说明用于读取存储器单元阵列的方法的一个实施例的流程图。
图8A至8B是说明用于读取存储器单元阵列的方法的另一实施例的流程图。
图9A至9C是说明用于读取存储器单元阵列的方法的另一实施例的流程图。
具体实施方式
在以下详细描述中，参考形成本发明的一部分的附图，且其中借助于说明示出具体实施例。在图式中，在若干视图中相同的附图标记始终描述基本上相似的组件。在不脱离本公开的范围的情况下，可利用其它实施例并且可做出结构、逻辑及电气改变。因此，以下详细描述不应被视为具有限制性意义。
本文公开用于通过在浮置取消选择位线时与奇数位线分开感测偶数位线来读取存储器单元的设备及方法。通过在感测操作期间浮置取消选择位线，可大幅减小由于位线之间的位线电容产生的影响。以此方式，使用本文所公开的设备及方法感测操作可比屏蔽位线(SBL)感测快多达两倍，其中取消选择位线偏置到预定义电压。
图1是根据实施例的呈存储器装置100形式的第一设备的简化框图，所述第一设备作为呈电子系统形式的第三设备的一部分与呈处理器130形式的第二设备通信。电子系统的一些实例包含个人计算机、平板计算机、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、蜂窝电话等。例如存储器装置100外部的控制器的处理器130可为存储器控制器或其它外部主机装置。
存储器装置100包含以行及列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常耦合到同一存取线(通常被称为字线)，而逻辑列中的存储器单元通常选择性地耦合到同一数据线(通常被称为位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，并且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)能够被编程成至少两个数据状态中的一者。
提供行解码电路108及列解码电路110以对地址信号进行解码。接收地址信号并对地址信号进行解码，以存取存储器单元阵列104。存储器装置100还包含I/O控制电路112，用于管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出。地址寄存器114与I/O控制电路系统112及行解码电路108及列解码电路110通信，以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。
内部控制器(例如，控制逻辑116)响应于命令而控制对存储器单元阵列104的存取，并且生成外部处理器130的状态信息，即，控制逻辑116经配置以根据本文所描述的实施例执行存取操作。控制逻辑116与行解码电路108及列解码电路110通信，以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲寄存器118通信。高速缓冲寄存器118锁存如由控制逻辑116引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，数据从感测装置106传送到高速缓冲寄存器118。数据随后从高速缓冲寄存器118传送到数据寄存器120以传递到存储器单元阵列104；随后将来自感测装置106的新数据锁存于高速缓冲寄存器118中，所述感测装置106从I/O控制电路112接收新数据。在读取操作期间，数据从高速缓冲寄存器118传送到感测装置106，所述感测装置106将数据传送到I/O控制电路112以用于输出到外部处理器130；随后将新数据从数据寄存器120传送到高速缓冲寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信，以锁存状态信息以供输出到处理器130。
存储器装置100通过控制链路132从处理器130接收控制逻辑116处的控制信号。控制信号可包含至少芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE、写入启用WE#及读取启用RE#。取决于存储器装置100的本质，可通过控制链路132进一步接收额外控制信号(未展示)。存储器装置100通过复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)并且通过I/O总线134将数据输出到处理器130。
举例来说，在I/O控制电路112处通过I/O总线134的输入/输出(I/O)引脚[7:0]接收命令，并且将命令写入到命令寄存器124中。在I/O控制电路112处通过总线134的输入/输出(I/O)引脚[7:0]接收地址，并且将地址写入到地址寄存器114中。在I/O控制电路112处通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，并且通过感测装置106将数据写入到高速缓冲寄存器118中。随后将数据写入到数据寄存器120中以编程存储器单元阵列104。对于另一实施例，可省略高速缓冲寄存器118，并且通过感测装置106将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。
本领域的技术人员应了解，可提供额外的电路及信号并且已简化图1的存储器装置。应认识到，参考图1描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1的多于一个块组件的功能性。或者，可组合集成电路装置的一或多个组件或组件部分，以执行图1的单个块组件的功能性。
另外，尽管根据各种信号的接收及输出的一般惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚的其它组合或其它数目个I/O引脚。
图2A是例如作为存储器单元阵列104的一部分的NAND存储器阵列200A的示意图。存储器阵列200A包含例如字线2020到202N的存取线及例如位线2040到204M的数据线。字线202可以多对一关系耦合到图2A中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性的导电类型例如以形成p阱，或n型导电性例如以形成n阱。
存储器阵列200A可以行(每行对应于字线202)及列(每列对应于位线204)布置。每列可包含串联耦合的存储器单元串，例如NAND串2060到206M中的一者。每个NAND串206可耦合到共同源极216并且可包含存储器单元2080到208N。存储器单元208表示用于存储数据的非易失性存储器单元。每个NAND串206中的存储器单元208可串联连接在选择晶体管210(例如，场效应晶体管)与选择晶体管212(例如，场效应晶体管)之间，所述选择晶体管210例如是选择晶体管2100到210M中的一者(例如，可为源极选择晶体管，通常被称为选择栅极源极)，所述选择晶体管212例如是选择晶体管2120到212M中的一者(例如，可为漏极选择晶体管，通常被称为选择栅极漏极)。选择晶体管2100到210M可共同耦合到选择线214，例如源极选择线，且选择晶体管2120到212M可共同耦合到选择线215，例如漏极选择线。
每个选择晶体管210的源极可连接到共同源极216。每个选择晶体管210的漏极可连接到对应NAND串206中的存储器单元2080的源极。举例来说，选择晶体管2100的漏极可连接到对应NAND串2060的存储器单元2080的源极。因此，每个选择晶体管210可经配置以将对应NAND串206选择性地耦合到共同源极216。每个选择晶体管210的控制栅极可连接到选择线214。
每个选择晶体管212的漏极可连接到对应NAND串206的位线204。举例来说，选择晶体管2120的漏极可连接到对应NAND串2060的位线2040。每个选择晶体管212的源极可连接到对应NAND串206的存储器单元208N的漏极。举例来说，选择晶体管2120的源极可连接到对应NAND串2060的存储器单元208N的漏极。因此，每个选择晶体管212可经配置以将对应NAND串206选择性地耦合到对应位线204。每个选择晶体管212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为准二维存储器阵列，并且可具有大体上平面结构，例如，其中共同源极216、串206及位线204在基本上平行的平面中延伸。或者，图2A中的存储器阵列可为三维存储器阵列，例如，其中串206可基本上垂直于含有共同源极216的平面及含有位线204的平面延伸，所述含有位线204的平面可基本上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定单元的数据值(例如，通过阈值电压的变化)的数据存储结构234(例如，浮动栅极、电荷阱等)，及控制栅极236，如图2A中所示。存储器单元208可进一步具有定义源极230及定义漏极232。存储器单元208具有其耦合到(及在一些情况下，形成)字线202的控制栅极236。
存储器单元208的列是NAND串206或耦合到给定位线204的多个NAND串206。存储器单元208的行是共同耦合到给定子线202的存储器单元208。存储器单元208的行可，但不必包含共同耦合到给定字线202的所有存储器单元208。存储器单元208的行通常可划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同耦合到给定字线202的每一其它存储器单元208。举例来说，共同耦合到字线202N且选择性地耦合到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208的一个物理页(例如，偶数存储器单元)，而共同耦合到字线202N且选择性地耦合到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。虽然图2A中未明确描绘位线2043、2045，但从图中显而易见的是，存储器单元阵列200A的位线204可从位线2040到位线204M连续编号。共同耦合到给定字线202的存储器单元208的其它分组还可限定存储器单元208的物理页。对于某些存储器装置，共同耦合到给定字线的所有存储器单元可被视为物理页。在单个读取操作期间读取或在编程操作期间编程的物理页(其在一些实施例中可仍为整个行)的部分(例如，上部或下部页存储器单元)可被视为逻辑页。
图2B是存储器单元阵列200B的一部分的另一示意图，所述存储器单元阵列可例如作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中。图2B中的相同编号的元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，可为漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040到204M，且通过选择晶体管210(例如，可为源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过偏置选择线2150至215L连接到其相应位线204，以选择性地激活各自在NAND串206与位线204之间的特定选择晶体管212。可通过偏置选择线214激活选择晶体管210。每个字线202可连接到存储器阵列200B中的多行存储器单元。通过特定子线202共同彼此连接的存储器单元的行可共同地称为层。
图2C是存储器单元阵列200C的一部分的另一示意图，所述存储器单元阵列可例如作为存储器单元阵列104的一部分用于参考图1描述的类型的存储器中。图2C中的相同编号的元件对应于关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216。举例来说，存储器单元阵列200A的一部分可为存储器单元阵列200C的一部分。图2C描绘NAND串206到存储器单元块250的分组。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时被称为擦除块。每个存储器单元块250可表示通常与例如选择线2150的单个选择线215相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。举例来说，每个存储器单元块2500至250L可选择性地共同连接到源极216。一个存储器单元块250的存取线202及选择线214及215分别与任何其它存储器单元块250的存取线202及选择线214及215可不具有直接连接。
数据线2040到204M可连接(例如，选择性地连接)到缓冲器部分240，所述缓冲器部分240可为存储器的页缓冲器的一部分。缓冲器部分240可对应于存储器平面(例如，存储器单元块2500到250L的集合)。缓冲器部分240可包含用于感测相应数据线204上指示的数据值的感测装置(未展示)，及用于从其对应的存储器平面存储感测到的数据值的对应寄存器(未展示)。
虽然结合NAND闪存论述图2A至2C的实例，但本文中所描述的实施例不限于特定阵列架构或结构，并且可包含其它结构(例如，交叉点存储器、DRAM等)及其它架构(例如，AND阵列、NOR阵列等)。
图3是说明包含位线2040至2044及位线2040至2044之间的虚拟电容3020至3023的存储器单元阵列300的部分的示意图。位线2040、2042及2044是偶数位线，并且位线2041及2043是奇数位线。虚拟电容3020在偶数位线2040与奇数位线2041之间。虚拟电容3021在奇数位线2041与偶数位线2042之间。虚拟电容3022在偶数位线2042与奇数位线2043之间。虚拟电容3023在奇数位线2043与偶数位线2044之间。虚拟电容3020至3023可限制SBL感测的性能，其中将取消选择位线偏置到预定义电压。这种情况是可能的，因为当将取消选择位线偏置到预定义电压时，由于选择位线与取消选择位线之间的虚拟电容的充电，在感测操作期间选择位线的建立时间可能更长。
图4是描绘感测(例如，读取或验证)操作的一个实例的图表320。图表320说明字线电压328、选择位线(例如，偶数位线2040、2042等)电压330，及取消选择位线(例如，奇数位线2041、2043等)电压332与时间的关系。感测操作开始于在第一周期322期间将字线电压328上升到第一预定义电压。在字线电压328处于第一预定义电压时，在取消选择位线浮置的情况下，在第二周期324期间选择位线电压330上升(例如，预充电)到第二预定义电压。在取消选择位线浮置的情况下，由于选择位线与取消选择位线之间的电容耦合，取消选择位线电压332与选择位线电压330一起上升。由于字线与取消选择位线之间的电容耦合，取消选择位线电压332可略高于选择位线电压330。由于取消选择位线的浮置，选择位线的建立时间可比取消选择位线连接到预定义电压时的建立时间快。在第三周期326期间，可施加读选通脉冲以读取选定的存储器单元。
可在如下文参考图5所描述不对图2A至2C的存储器阵列200A、200B或200C进行硬件改变的情况下，或在如下文参考图6所描述进行硬件改变的情况下实施图4的感测操作。
图5是可用于实施参考图3及4描述的感测操作的实例存储器单元阵列340的部分的示意图。存储器单元阵列340的部分包含多个位线2041至2046、选择线215、多个存储器单元串2061至2066、第一选择字线202N、第二选择字线202N-1、选择字线202x，及图5中未展示的控制逻辑(例如，图1的控制逻辑116)。多个位线2041至2046包含偶数位线2042、2044及2046，及奇数位线2041、2043及2045。多个存储器单元串2061至2066包含偶数存储器单元串2062、2064及2066，及奇数存储器单元串2061、2063及2065。第一选择字线202N耦合到每个偶数存储器单元串2062、2064及2066的经擦除存储器单元(由“E”指示)，及每个奇数存储器单元串2061、2063及2065的经编程存储器单元(由“P”指示)。第二选择字线202N-1耦合到每个偶数存储器单元串2062、2064及2066的经编程存储器单元，及每个奇数存储器单元串2061、2063及2065的经擦除存储器单元。在此实例中，耦合到第一选择字线202N及第二选择字线202N-1的存储器单元不用于存储数据，而是在感测操作期间浮置取消选择位线。尽管第一选择字线202N及第二选择字线202N-1说明为彼此相邻，但第一选择字线及第二选择字线不必彼此相邻。
控制逻辑激活第二选择字线202N-1及停用第一选择字线202N，以读取耦合到偶数位线2042、2044及2046的存储器单元。以此方式，电流流过偶数位线2042、2044及2046，而奇数位线2041、2043及2045浮置。同样，控制逻辑停用第二选择字线202N-1及激活第一选择字线202N，以读取耦合到奇数位线2041、2043及2045的存储器单元。以此方式，电流流过奇数位线2041、2043及2045，而偶数位线2042、2044及2046浮置。在一个实例中，通过擦除每个偶数存储器单元串2062、2064及2066中的存储器单元及编程耦合到第一选择字线202N的每个奇数存储器单元串2061、2063及2065中的存储器单元，及通过编程每个偶数存储器单元串2062、2064及2066中的存储器单元及擦除耦合到第二选择字线202N-1的每个奇数存储器单元串2061、2063及2065的存储器单元，控制逻辑将存储器初始化。
结合图5返回参考图2A至2C，存储器单元阵列340的部分可包含多个第一选择晶体管212及多个第二选择晶体管210。每个第一选择晶体管212可具有耦合在位线2041至2046与存储器单元串2061至2066之间的源极-漏极路径。每个第二选择晶体管210可具有耦合到存储器单元串2061至2066的源极-漏极路径。在一个实例中，每个第二选择晶体管210的源极-漏极路径可耦合在存储器单元串2061至2066与共同源极216之间。多个第一选择晶体管212中的每一者可直接耦合到存储器单元208，所述存储器单元208耦合到第一选择字线202N。耦合到第一选择字线202N的每个存储器单元208可直接耦合到存储器单元208，所述存储器单元208耦合到第二选择字线202N-1。
图6是可用于实施参考图3及4描述的感测操作的存储器单元阵列360的另一实例的部分的示意图。存储器单元阵列360包含存储器单元块2500至250L。存储器单元阵列360类似于图2C的存储器单元阵列200C，不同之处在于，代替选择线2140至214L，存储器单元阵列360包含偶数选择线3660至366L及奇数选择线3680至368L。
存储器360包含多个位线2040至2043、多个存储器单元串2060至2063、多个字线2020至202N、多个第一选择晶体管370、多个第二选择晶体管372、多个第三选择晶体管212、共同源极216，及图6中未展示的控制逻辑(例如，图1的控制逻辑116)。多个位线2040至2043包含偶数位线2040及2042，及奇数位线2041及2043。多个存储器单元串2060至2063包含偶数存储器单元串2060及2062，及奇数存储器单元串2061及2063。每个第一选择晶体管370具有耦合在偶数存储器单元串2060及2062与共同源极216之间的源极-漏极路径。可通过偏置对应选择线3660至366L来激活用于选定存储器单元块2500至250L的第一选择晶体管370。每个第二选择晶体管372具有耦合在奇数存储器单元串2061及2063与共同源极216之间的源极-漏极路径。可通过偏置对应选择线3680至368L来激活用于选定存储器单元块2500至250L的第二选择晶体管372。如先前所描述，每个第三选择晶体管212具有耦合在位线2040至2043与存储器单元串2060至2063之间的源极-漏极路径。如先前所描述，每个字线2020至202N耦合到每个存储器单元串2060至2063中的存储器单元。
控制逻辑激活第一选择晶体管370及停用第二选择晶体管372，以读取耦合到偶数位线2040及2042的存储器单元。以此方式，电流流过偶数位线2040及2042，而奇数位线2041及2043浮置。同样，控制逻辑激活第二选择晶体管372及停用第一选择晶体管370，以读取耦合到奇数位线2041及2043的存储器单元。以此方式，电流流过奇数位线2041及2043，而偶数位线2040及2042浮置。
图7A至7B是说明用于读取存储器单元阵列的方法400的一个实施例的流程图。在一个实例中，可通过先前描述及分别参考图5及6说明的存储器单元阵列340或360实施方法400。如图7A中所说明，在402处，方法400包含使电流能够流过存储器单元阵列的偶数数据线，例如偶数位线。在404处，方法400包含阻止电流流过存储器单元阵列的奇数数据线，例如奇数位线。在一个实例中，阻止电流流过奇数数据线可包含将奇数数据线浮置。在406处，方法400包含感测存储于耦合到偶数数据线的存储器单元中的数据。
在一个实例中，使电流能够流过偶数数据线可包含将偶数数据线连接到共同源极，并且阻止电流流过奇数数据线可包含将奇数数据线从共同源极断开。在另一实例中，使电流能够流过偶数数据线可包含停用第一选择存取线，例如第一选择字线，并且阻止电流流过奇数数据线可包含激活第二选择存取线，例如第二选择字线。
如图7B中所说明，在408处，方法400可进一步包含使电流能够流过存储器单元阵列的奇数数据线。在410处，方法400可进一步包含阻止电流流过存储器单元阵列的偶数数据线。在一个实例中，阻止电流流过偶数数据线可包含将偶数数据线浮置。在412处，方法400可进一步包含感测存储于耦合到奇数数据线的存储器单元中的数据。在一个实例中，使电流能够流过奇数数据线可包含将奇数数据线连接到共同源极，并且阻止电流流过偶数数据线可包含将偶数数据线从共同源极断开。在另一实例中，使电流能够流过奇数数据线可包含停用第二选择存取线，并且阻止电流流过偶数数据线可包含激活第一选择存取线。
图8A至8B是说明用于读取存储器单元阵列的方法500的另一实施例的流程图。在一个实例中，可通过先前描述及参考图6所说明的存储器单元阵列360实施方法500。如图8A中所说明，在502处，方法500包含将共同源极连接到存储器单元阵列的偶数数据线。在一个实例中，将共同源极连接到偶数数据线可包含激活多个第一选择晶体管，每个第一选择晶体管具有耦合在偶数数据线与共同源极之间的源极-漏极路径。在504处，方法500包含将共同源极从存储器单元阵列的奇数数据线断开。在一个实例中，将共同源极从奇数数据线断开可包含停用多个第二选择晶体管，每个第二选择晶体管具有耦合在奇数数据线与共同源极之间的源极-漏极路径。在506处，方法500包含感测存储于耦合到偶数数据线的存储器单元中的数据，其中共同源极连接到偶数数据线及从奇数数据线断开。
在一个实例中，感测存储于耦合到偶数数据线的存储器单元中的数据可包含：对于每个偶数数据线及每个奇数数据线，使耦合到存储器单元的选择存取线上升；激活偶数数据线；及对于选择存取线，感测存储于每个偶数数据线的存储器单元中的数据。在此实例中，激活偶数数据线可包含激活多个选择晶体管，每个选择晶体管具有耦合在数据线与存储器单元串之间的源极-漏极路径。
如图8B中所说明，在508处，方法500可进一步包含将共同源极连接到奇数数据线。在510处，方法500可进一步包含将共同源极从偶数数据线断开。在512处，方法500可进一步包含感测存储于耦合到奇数数据线的存储器单元中的数据，其中共同源极连接到奇数数据线及从偶数数据线断开。
图9A至9C是说明用于读取存储器单元阵列的方法600的另一实施例的流程图。在一个实例中，可通过先前描述及参考图5所说明的存储器单元阵列340实施方法600。如图9A中所说明，在602处，方法600包含停用第一选择存取线，所述第一选择存取线耦合到存储器单元阵列的每个偶数存储器单元串中的经擦除存储器单元及存储器单元阵列的每个奇数存储器单元串中的经编程存储器单元。在604处，方法600包含激活第二选择存取线，所述第二选择存取线耦合到每个偶数存储器单元串中的经编程存储器单元及每个奇数存储器单元串中的经擦除存储器单元。在606处，方法600包含感测存储于存储器单元中的数据，所述存储器单元耦合到存储器单元阵列的偶数数据线，其中第一选择存取线停用及第二选择存取线激活。在一个实例中，感测存储于耦合到偶数数据线的存储器单元中的数据可包含：使耦合到用于每个偶数数据线及每个奇数数据线的存储器单元的选择存取线上升；激活偶数数据线；及对于选择存取线，感测存储于每个偶数数据线的存储器单元中的数据。
如图9B中所说明，在608处，方法600可进一步包括通过擦除每个偶数存储器单元串的存储器单元及编程耦合到第一选择存取线的每个奇数存储器单元串的存储器单元，及编程每个偶数存储器单元串的存储器单元及擦除耦合到第二选择存取线的每个奇数存储器单元串的存储器单元，将存储器单元阵列初始化。如图9C中所说明，在610处，方法600可进一步包含激活第一选择存取线。在612处，方法600可进一步包含停用第二选择存取线。在614处，方法600可进一步包含感测存储于存储器单元中的数据，所述存储器单元耦合到存储器单元阵列的奇数数据线，其中第一选择存取线激活及第二选择存取线停用。在一个实例中，激活偶数数据线可包含激活多个选择晶体管，每个选择晶体管具有耦合在数据线与存储器单元串之间的源极-漏极路径。
结论
尽管本文中已说明且描述具体实施例，但本领域普通技术人员将了解，计算出实现相同目的的任何布置可取代所示的具体实施例。本领域普通技术人员将明白实施例的许多修改。因此，本申请预期涵盖实施例的任何修改或变化。

Claims (14)

1.一种存储器，其包括：
多个数据线，其包含偶数数据线及奇数数据线；
多个NAND存储器单元串，其包含偶数存储器单元串及奇数存储器单元串，所述多个存储器单元串中的每个偶数存储器单元串对应于所述多个数据线中的偶数数据线，且所述多个存储器单元串中的每个奇数存储器单元串对应于所述多个数据线中的奇数数据线，且所述多个存储器单元串被分组为存储器单元块；
第一选择存取线，其耦合到每个偶数存储器单元串的经擦除存储器单元且耦合到每个奇数存储器单元串的经编程存储器单元；
第二选择存取线，其耦合到每个偶数存储器单元串的经编程存储器单元且耦合到每个奇数存储器单元串的经擦除存储器单元；及
控制逻辑，用于激活所述第二选择存取线及停用所述第一选择存取线以读取耦合到所述偶数数据线的存储器单元，及停用所述第二选择存取线及激活所述第一选择存取线以读取耦合到所述奇数数据线的存储器单元，
其中所述控制逻辑将通过擦除每个偶数存储器单元串的所述存储器单元及编程耦合到所述第一选择存取线的每个奇数存储器单元串的所述存储器单元、及通过编程每个偶数存储器单元串的所述存储器单元及擦除耦合到所述第二选择存取线的每个奇数存储器单元串的所述存储器单元来将所述存储器初始化，并且
其中，在所述存储器单元块内，所述多个数据线中的每个数据线对应于所述多个存储器单元串中的相应单个存储器单元串。
2.根据权利要求1所述的存储器，进一步包括：
多个第一选择晶体管，每个第一选择晶体管具有源极-漏极路径；
多个第二选择晶体管，每个第二选择晶体管具有源极-漏极路径；及
共同源极，
其中每个第一选择晶体管的所述源极-漏极路径耦合在所述多个数据线中的数据线与所述多个NAND存储器单元串中的NAND存储器单元串之间，并且
其中每个第二选择晶体管的所述源极-漏极路径耦合在所述多个NAND存储器单元串中的NAND存储器单元串与所述共同源极之间。
3.根据权利要求1所述的存储器，其中所述存储器单元包括非易失性存储器单元。
4.一种存储器，其包括：
多个数据线，其包含偶数数据线及奇数数据线；
多个存储器单元串，其包含偶数存储器单元串及奇数存储器单元串，所述多个存储器单元串中的每个偶数存储器单元串对应于所述多个数据线中的偶数数据线，且所述多个存储器单元串中的每个奇数存储器单元串对应于所述多个数据线中的奇数数据线，且所述多个存储器单元串被分组为存储器单元块；
第一选择存取线，其耦合到每个偶数存储器单元串的经擦除存储器单元及每个奇数存储器单元串的经编程存储器单元；
第二选择存取线，其耦合到每个偶数存储器单元串的经编程存储器单元及每个奇数存储器单元串的经擦除存储器单元；及
控制逻辑，用于激活所述第二选择存取线及停用所述第一选择存取线以读取耦合到所述偶数数据线的存储器单元，及停用所述第二选择存取线及激活所述第一选择存取线以读取耦合到所述奇数数据线的存储器单元，
其中，在所述存储器单元块内，所述多个数据线中的每个数据线对应于所述多个存储器单元串中的相应单个存储器单元串。
5.根据权利要求4所述的存储器，其进一步包括：
多个第一选择晶体管，每个第一选择晶体管具有耦合在所述多个数据线中的数据线与所述多个存储器单元串中的存储器单元串之间的源极-漏极路径；及
多个第二选择晶体管，每个第二选择晶体管具有耦合到所述多个存储器单元串中的存储器单元串的源极-漏极路径。
6.根据权利要求5所述的存储器，其中所述多个第一选择晶体管中的每一者直接耦合到存储器单元，所述存储器单元耦合到所述第一选择存取线，并且
其中耦合到所述第一选择存取线的每个存储器单元直接耦合到存储器单元，所述存储器单元耦合到所述第二选择存取线。
7.根据权利要求5所述的存储器，其进一步包括：
共同源极，
其中每个第二选择晶体管的所述源极-漏极路径耦合在所述多个存储器单元串中的存储器单元串与所述共同源极之间。
8.根据权利要求4所述的存储器，其中所述控制逻辑将通过擦除每个偶数存储器单元串的所述存储器单元及编程耦合到所述第一选择存取线的每个奇数存储器单元串的所述存储器单元，及通过编程每个偶数存储器单元串的所述存储器单元及擦除耦合到所述第二选择存取线的每个奇数存储器单元串的所述存储器单元来将所述存储器初始化。
9.根据权利要求4所述的存储器，其中所述存储器单元包括非易失性存储器单元。
10.一种用于读取存储器单元阵列的方法，所述方法包括：
停用第一选择存取线，所述第一选择存取线耦合到所述存储器单元阵列的多个存储器单元串中的每个偶数存储器单元串的经擦除存储器单元且耦合到所述多个存储器单元串中的每个奇数存储器单元串的经编程存储器单元，每个偶数存储器单元串对应于所述存储器单元阵列的偶数数据线，且每个奇数存储器单元串对应于所述存储器单元阵列的奇数数据线，所述多个存储器单元串被分组为存储器单元块，且在所述存储器单元块内，每个偶数数据线和每个奇数数据线对应于所述多个存储器单元串中的相应单个存储器单元串；
激活第二选择存取线，所述第二选择存取线耦合到每个偶数存储器单元串的经编程存储器单元及每个奇数存储器单元串的经擦除存储器单元；及
感测存储于存储器单元中的数据，所述存储器单元耦合到所述存储器单元阵列的所述偶数数据线，其中所述第一选择存取线停用及所述第二选择存取线激活。
11.根据权利要求10所述的方法，其进一步包括：
通过擦除每个偶数存储器单元串的所述存储器单元及编程耦合到所述第一选择存取线的每个奇数存储器单元串的所述存储器单元，及编程每个偶数存储器单元串的所述存储器单元及擦除耦合到所述第二选择存取线的每个奇数存储器单元串的所述存储器单元来将所述存储器单元阵列初始化。
12.根据权利要求10所述的方法，其进一步包括：
激活所述第一选择存取线；
停用所述第二选择存取线；及
感测存储于存储器单元中的数据，所述存储器单元耦合到所述存储器单元阵列的所述奇数数据线，其中所述第一选择存取线激活及所述第二选择存取线停用。
13.根据权利要求10所述的方法，其中感测存储于耦合到所述偶数数据线的所述存储器单元中的所述数据包括：
使耦合到用于每个偶数数据线及每个奇数数据线的存储器单元的选择存取线上升；
激活所述偶数数据线；及
对于所述选择存取线，感测存储于每个偶数数据线的所述存储器单元中的所述数据。
14.根据权利要求13所述的方法，其中激活所述偶数数据线包括激活多个选择晶体管，每个选择晶体管具有耦合在偶数或奇数数据线与相对应的偶数或奇数存储器单元串之间的源极-漏极路径。
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GR01 Patent grant
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