JP2003077282A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 読み出し動作において、記憶セル情報の読み
出し経路における寄生素子成分の影響を排除した新規な
メモリコア部の構成と、この構成に伴う新規なセンス手
段を備えて高速センスが可能な不揮発性半導体記憶装置
を提供すること 【解決手段】 メモリコア部Ａでは、選択された記憶セ
ルがローカルビット線を介してグローバルビット線に選
択され、隣接するグローバルビット線が非選択セクタ内
のローカルビット線に接続される。コラム選択部Ｂで
は、１対のグローバルビット線を１対のデータバス線に
接続する。１対のデータバス線には、記憶セルからの経
路上の寄生容量と同等の負荷を備えリファレンス側にリ
ファレンス電流を流すロード部Ｃが接続され、記憶セル
情報の電流とリファレンス電流とが電流比較部Ｄで比較
されて差電流を出力する。隣接する１対の電流経路によ
り経路負荷が同等になりノイズの影響も相殺されて、高
速読み出しが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の記憶セル情報の読み出し動作に関するものであ
り、特に、読み出し動作における高速センス技術に関す
るものである。

【０００２】

【従来の技術】フラッシュメモリ等の不揮発性半導体記
憶装置においては、記憶セル情報の格納は、不揮発性記
憶セルにおける不揮発性トランジスタの電流駆動能力に
より行われる。即ち、“１”／“０”の記憶セル情報に
対して、不揮発性トランジスタが、電流を流す／流さな
い、又はより多くの電流を流す／より少ない電流を流
す、等の違いにより記憶セル情報の格納を行っている。

【０００３】そして、不揮発性半導体記憶装置に格納さ
れている記憶セル情報のセンスは、選択された記憶セル
に接続されたディジット線を介して流れる電流の有無、
あるいは流れる電流とリファレンスセルに流れる基準電
流との大小関係により行われる。

【０００４】図２２に、従来技術における不揮発性半導
体記憶装置の全体構成図を示す。記憶セルＭＣは、マト
リクス状に配置されメモリコア部Ａ１００を構成してい
る。記憶セルＭＣは所定数毎に基本単位として纏めら
れ、セクタＳＥＣ１００ｍ、ＳＥＣ１００ｎを構成して
いる。記憶セル情報の読み出し時には、デコーダ１０１
によりアドレス信号Ａｄｄをデコードすることにより、
選択されたセクタに属するワード線ＷＬが活性化され
て、記憶セルＭＣがグローバルビット線ＧＢＬに接続さ
れ、グローバルビット線ＧＢＬに記憶セル情報が現れ
る。

【０００５】ここで、メモリコア部Ａ１００（図２３）
は、セクタＳＥＣ１００、ＳＥＣ１０１毎の分割動作の
必要から、各セクタのビット線ＬＢＬ００乃至ＬＢＬ０
３、ＬＢＬ１０乃至ＬＢＬ１３は独立して配置されてい
る。即ち、セクタ間を貫くグローバルビット線ＧＢＬ
０、ＧＢＬ１と、グローバルビット線からセクタスイッ
チを介して接続される２本のローカルビット線ＬＢＬ０
０乃至ＬＢＬ０３、ＬＢＬ１０乃至ＬＢＬ１３との階層
構造を有している。各ローカルビット線には、セクタ内
に配置されている記憶セルＭＣが複数接続されている。
図２３では、セクタＳＥＣ１００についてワード線ＷＬ
０により選択される記憶セル群ＭＣ００乃至ＭＣ０３
と、セクタＳＥＣ１０１についてワード線ＷＬ１により
選択される記憶セル群ＭＣ１０乃至ＭＣ１３とが例示さ
れている。

【０００６】記憶セル情報の読み出し時には、何れか１
つのセクタが選択され、該当するワード線（ＷＬ０ある
いはＷＬ１）が活性化される。これにより、セクタ内の
全てのローカルビット線ＬＢＬ００乃至ＬＢＬ０３、あ
るいはＬＢＬ１０乃至ＬＢＬ１３は、各記憶セルＭＣ０
０乃至ＭＣ０３、あるいはＭＣ１０乃至ＭＣ１３に接続
され記憶セル情報が現れる。そして、各グローバルビッ
ト線ＧＢＬ０、ＧＢＬ１に接続されている２つのセクタ
スイッチのうち何れか一方が選択され、各グローバルビ
ット線ＧＢＬ０、ＧＢＬ１は、セクタスイッチを介して
記憶セルＭＣ００乃至ＭＣ０３、ＭＣ１０乃至ＭＣ１３
に接続される。こうして記憶セル情報の読み出し時に
は、全てのグローバルビット線ＧＢＬ（図２２）は、選
択された記憶セル情報を有することとなる。尚、メモリ
コア部Ａ１００の冗長構成ＳＰ１００、ＳＰ１０１は、
グローバルビット線ＳＧＢＬを基本単位として構成され
ている。

【０００７】図２２に戻り、記憶セルＭＣに接続された
各グローバルビット線ＧＢＬは、所定本数毎にコラム選
択部Ｂ１００に入力されて、その中から１本が選択され
てデータバスＬＤＢに接続される。図２４では、３２本
のグローバルビット線ＧＢＬ０乃至ＧＢＬ３１のうちか
ら１本を選択してデータバス線ＬＤＢに接続する場合の
回路例を示している。アドレスＡｄｄ信号により、デコ
ード信号ＹＤ００乃至ＹＤ１Ｆのうち１つの信号が活性
化される。これにより、活性化されたデコード信号に接
続されているパスゲートトランジスタのみが導通して、
該当するグローバルビット線がデータバス線ＬＤＢｎ接
続されて記憶セル情報がデータバスＬＤＢに現れる。

【０００８】データバス線ＬＤＢに現れる記憶セル情報
の検出は、上述したように、記憶セルＭＣの電流駆動能
力に応じてデータバス線ＬＤＢから記憶セルＭＣに至る
経路を流れる電流と、基準電流とを比較して行われる。
具体的には電流を電圧に変換した上で差動アンプ１０６
により行われる。電流電圧変換を行う回路が、カスコー
ド部１０４、１０５である。図２５に具体的な回路例を
示す。データバス線ＬＤＢに流れる電流と基準電流と
が、ＮＭＯＳトランジスタＱＮ１０２、ＱＮ２０２を介
して流れることにより、差動アンプ１０６への入力電圧
が、電流に応じて調整される。

【０００９】ここで、データバス線ＬＤＢは、８ビッ
ト、１６ビット等の多ビット構成となっており、データ
バス線ＬＤＢ毎に上記の読み出し構成が備えられてい
る。即ち、カスコード回路１０４と差動アンプ１０６
は、８ビット構成であれば８組、１６ビット構成であれ
ば１６組が、備えられることとなり、構成される多ビッ
ト構成に応じたビット幅分の回路が必要となる。これに
対して、リファレンスセルＲＣ１００は１つであり、こ
れに対する基準電流側のカスコード部１０５も１つであ
る。この出力が各差動アンプ１０６に共通に接続されて
いる。従って、各差動アンプ１０６における記憶セル情
報側とリファレンス側との入力信号線間の寄生容量はア
ンバランスとなっており、これを調整するため記憶セル
情報側の入力信号線に容量負荷ＣＬＤ２を付加すること
が一般的である。

【００１０】更に、リファレンスセルＲＣ１００は、記
憶セルＭＣへのプログラム動作やイレーズ動作による電
圧ストレスの影響を避けるため、メモリコア部Ａ１００
において、セクタ領域とは異なる専用領域に備えられて
いる。このため、専用領域にあるリファレンスセルＲＣ
１００が接続されているリファレンスバス線ＲＢは、経
路上に他の記憶セルは接続されずにカスコード部１０５
と直結されているのに対して、記憶セルＭＣが接続され
ているローカルビット線には、非選択の記憶セルＭＣが
多数接続されており、セクタスイッチを介してグローバ
ルビット線ＧＢＬに接続される階層的な構造となってい
る。従って、記憶セルＭＣからカスコード部１０４に至
る経路には、非選択な記億セルＭＣによるトランジスタ
の接合容量や、ローカルビット線及びグローバルビット
線と隣接、あるいはその上／下層に配置されている他の
ビット線やワード線、あるいはその他の信号線等との間
に存在する線間容量等の寄生容量、及びセクタスイッチ
等による寄生抵抗が存在する。この寄生素子のアンバラ
ンスを調整するためリファレンスセルＲＣ１００からカ
スコード部１０５に至る経路に容量負荷ＣＬＤ１を付加
することが一般的である。尚、図２２では、リファレン
スセルＲＣ１００が、メモリコア部Ａ１００内に配置さ
れている場合を示したが、これに限定されるものではな
く、メモリコア部Ａ１００の外部に配置されていても良
い。

【００１１】寄生素子成分の調整を容量負荷ＣＬＤ１、
ＣＬＤ２で行うことにより、記憶セル情報側とリファレ
ンス側との過渡応答特性を同等にして、寄生素子による
信号伝播遅延を待つことなく過渡状態でのセンスを可能
として、センス時間の短縮を図っている。

【００１２】尚、データバス線ＬＤＢは、記憶セル情報
の書き込み（以下、プログラムと記す。）用にも使用さ
れている。即ち、ライトアンプ１０３により増幅された
入力データＩＤＡＴは、データバス線ＬＤＢに出力され
る。そして、コラム選択手段Ｂ１００により適宜なグロ
ーバルビット線ＧＢＬが選択されることにより、グロー
バルビット線ＧＢＬからローカルビット線を介して、記
憶セルＭＣにプログラム動作が行われることとなる。

【００１３】

【発明が解決しようとする課題】従来技術における不揮
発性半導体記憶装置においては、記憶セルＭＣからカス
コード部１０４に至る記憶セル情報側の電流経路におけ
る寄生容量を、リファレンスセル側の電流経路に容量負
荷ＣＬＤ１を付加することにより擬似的に合せこんでい
た。

【００１４】しかしながら、記憶セル情報側の寄生容量
は、製造上の許容されたバラツキによりある幅を有する
分布を持ってばらついてしまう。即ち、各種配線のエッ
チング加工のバラツキにより、隣接配線との間隔がばら
つき、隣接配線との線間容量はある幅にばらついてしま
う。また、層間絶縁膜の膜厚のバラツキにより、上／下
層の配線との間隔がばらつき、隣接配線との線間容量は
ある幅にばらついてしまう。更に、ゲート酸化膜や、拡
散層の濃度、深さ等のトランジスタの各種パラメータの
バラツキにより、接合容量やオン抵抗もある幅にばらつ
いてしまう。

【００１５】また、不揮発性半導体記憶装置の大容量化
が進展することに伴い、チップのダイサイズが大きくな
るに従い、同一チップ内においても、寄生容量のチップ
面内の差異が大きくなる傾向にある。同時にウェハの大
口径化も進展しており、ウェハ面内における差異も大き
くなる虞がある。

【００１６】即ち、セクタ内に配置される記憶セルＭＣ
から階層構造を有するビット線を介して形成される電流
経路と、専用領域に配置されるリファレンスセルから直
結される基準電流経路とは、ビット線が配置されている
周囲環境や形成される経路の物理的なパラメータが異な
っている。このため、設計段階において、両者の寄生素
子成分による特性を合せこむ容量負荷ＣＬＤ１、ＣＬＤ
２を負荷したとしても、製造上のバラツキや、チップあ
るいはウェハの面内分布による差異の傾向は各々に異な
っているため、これらの変動要因を含めて、リファレン
ス側の特性を寄生素子成分による特性と一致させること
は困難であるという問題がある。

【００１７】従って、読み出し動作中の過渡状態におい
ては、寄生素子成分による信号の伝播遅延に伴い、記憶
セル情報側とリファレンス側との電流経路における電位
変化は一致しないこととなる。従って、記憶セル情報の
検出には電位変化が所定範囲内に収束するまで待つ必要
があり、読み出し動作における更なる高速化を妨げてお
り問題である。

【００１８】本発明は前記従来技術の問題点を解消する
ためになされたものであり、読み出し動作における高速
センスを可能とするために、記憶セル情報の読み出し経
路における寄生素子成分の影響を排除した新規なメモリ
コア部の構成と、この構成に伴う新規なセンス手段を備
えた不揮発性半導体記憶装置を提供することを目的とす
る。

【００１９】

【課題を解決するための手段】前記目的を達成するため
に、請求項１に係る不揮発性半導体記憶装置は、複数の
不揮発性記憶セルが接続されている、複数のローカルデ
ィジット線と、所定数のローカルディジット線毎に備え
られ、ローカルディジット線が択一的に接続されるグロ
ーバルディジット線とを備える不揮発性半導体記憶装置
において、記憶セル情報の読み出しの際、グローバルデ
ィジット線は、選択される不揮発性記憶セルが接続され
ている第１ローカルディジット線に接続される第１グロ
ーバルディジット線と、選択される不揮発性記憶セルが
接続されず、非選択の不揮発性記憶セルのみが接続され
ている、第１グローバルディジット線と隣接する第２グ
ローバルディジット線とを含み、第１及び第２グローバ
ルディジット線を１対として、記憶セル情報の読み出し
を行うことを特徴とする。

【００２０】請求項１の不揮発性半導体記憶装置では、
記憶セル情報を読み出す際、第１ローカルディジット線
を介して、選択される不揮発性記憶セルが接続される第
１グローバルディジット線と、非選択の不揮発性記憶セ
ルのみが接続されている第２ローカルディジット線に接
続される第２グローバルディジット線とを１対として、
記憶セル情報の読み出しを行う。この場合、互いに隣接
した第１及び第２グローバルディジット線が１対とな
る。

【００２１】これにより、記憶セル情報が伝播する第１
グローバルディジット線をセル情報側とし、第２グロー
バルディジット線をリファレンス側として、第１及び第
２グローバルディジット線を１対として記憶セル情報を
読み出すので、読み出し経路である第１ローカルディジ
ット線から第１グローバルディジット線に至る経路と同
等な経路構成を有する第２ローカルディジット線から第
２グローバルディジット線までの経路をリファレンス側
の負荷とすることができる。経路上に存在する寄生容量
による負荷をセル情報側とリファレンス側とで理想的に
同等とすることができる。

【００２２】また、第１グローバルディジット線と第２
グローバルディジット線とは隣接して配置されているの
で、一方のグローバルディジット線に印加されたノイズ
は、他方のグローバルディジット線にも伝播され、第１
及び第２グローバルディジット線間で、同等のノイズが
乗る。即ち、第１及び第２グローバルディジット線間
で、同相のノイズが印加されることとなる。第１及び第
２グローバルディジット線を隣接することにより、両グ
ローバルディジット線を１対とする読み出し動作におい
て、ノイズの影響を相殺することができる。

【００２３】セル情報側のセル情報伝播経路と同等な経
路構成を有してリファレンス側とし、更に両経路を隣接
配置しているため、製造バラツキや、チップあるいはウ
ェハ面内におけるバラツキに関わらず、セル情報側とリ
ファレンス側の経路とは、常に同等の寄生容量による負
荷を有することとなり、読み出し時において同等な過渡
応答特性が安定して得られる。従って、セル情報側及び
リファレンス側の経路電位の平衡状態を待たず過渡応答
時にセンスして、記憶セル情報を安定して高速に読み出
すことができる。また、両経路には同相のノイズが乗る
ので、ノイズは相殺され記憶セル情報の読み出し信頼性
が向上する。

【００２４】また、請求項２に係る不揮発性半導体記憶
装置は、請求項１に記載の不揮発性半導体記憶装置にお
いて、所定数のローカルディジット線毎に纏められ、不
揮発性記憶セルへのアクセスの基本単位として構成され
る、複数のセクタを備え、第１ローカルディジット線
は、第１セクタに配置され、第２ローカルディジット線
は、第２セクタに配置されることを特徴とする。更に、
請求項３に係る不揮発性半導体記憶装置は、請求項２に
記載の不揮発性半導体記憶装置において、第１セクタと
第２セクタとは、隣接して配置されることを特徴とす
る。

【００２５】請求項２の不揮発性半導体記憶装置では、
所定数のローカルディジット線毎に纏められて不揮発性
記憶セルへのアクセスの基本単位としてセクタが構成さ
れており、第１ローカルディジット線は第１セクタに、
第２ローカルディジット線は第２セクタに配置されてい
る。また、請求項３の不揮発性半導体記憶装置では、第
１セクタと第２セクタとは隣接して配置されている。

【００２６】これにより、アクセス選択されて不揮発性
記憶セルが接続される、第１セクタ内の第１ローカルデ
ィジット線に対して、アクセス選択されていない第２セ
クタ内の第２ローカルディジット線を、リファレンス側
の負荷として選択することができる。セクタは不揮発性
記憶セルへのアクセスの基本単位として構成されている
ので、非選択の第２セクタにおいて、第２ローカルディ
ジット線に接続されている不揮発性記憶セルは選択され
ておらず、第２ローカルディジット線はリファレンス側
の負荷として使用することができる。また、選択されて
いる第１セクタに隣接する非選択セクタを第２セクタと
することにより、セル情報側に隣接してリファレンス側
の経路を選択することができ、両経路間の寄生容量によ
る負荷、及びノイズによる影響を同等にすることができ
る。

【００２７】また、請求項４に係る不揮発性半導体記憶
装置は、請求項２又は３に記載の不揮発性半導体記憶装
置において、第１グローバルディジット線と、第２グロ
ーバルディジット線とは、セクタ毎に配置関係が反転し
て構成されることを特徴とする。

【００２８】請求項４の不揮発性半導体記憶装置では、
第１グローバルディジット線と、第２グローバルディジ
ット線とは、セクタ毎に交差して配置されている。

【００２９】これにより、第１グローバルディジット線
に接続される第１セクタ内の第１ローカルディジット線
と、第２グローバルディジット線に接続される第２セク
タ内の第２ローカルディジット線とは、セクタ内におい
て同様の配置位置とすることができる。従って、第１及
び第２ローカルディジット線の各々は、他のローカル／
グローバルビット線、ワード線、その他の配線、及び構
成素子等の周辺構造との間で、同等の位置関係を有する
こととなる。また、第１及び第２グローバルディジット
線も、セクタ毎に交差するので、第１及び第２グローバ
ルディジット線と、周辺構造との位置関係も同等とな
る。従って、これらの周辺構造との間で形成される寄生
容量は、両経路間で同等とすることができる。

【００３０】また、第１ローカルディジット線と、第２
ローカルディジット線とは隣接させてもよい。これによ
り、一方のローカルディジット線に印加されたノイズ
は、他方のローカルディジット線にも伝播され、第１及
び第２ローカルディジット線間で、同等のノイズが乗
る。即ち、第１及び第２ローカルディジット線間で、同
相のノイズが印加されることとなる。第１及び第２ロー
カルディジット線を隣接することにより、ノイズの影響
を相殺することができる。従って、記憶セル情報の読み
出し信頼性が向上する。

【００３１】また、第１ローカルディジット線と第２ロ
ーカルディジット線とは、第１及び第２ローカルディジ
ット線を囲む物理パラメータが同等であることが好まし
い。これにより、他のローカル／グローバルビット線、
ワード線、その他の配線、及び構成素子等の周辺構造と
の間で、同等の位置関係を有することとなり、これらの
周辺構造との間で形成される寄生容量は、両経路間で同
等とすることができる。

【００３２】また、所定数の不揮発性記憶セル毎に纏め
られ、不揮発性記憶セルへのアクセスの基本単位として
構成される、複数のセクタを備え、第１ローカルディジ
ット線と、第２ローカルディジット線とは、セクタ毎に
配置関係が反転して構成されることが好ましい。これに
より、ローカルディジット線が、セクタを越えて形成さ
れている場合に、セクタ毎に配置関係を反転するので、
周辺構造との間で形成される寄生容量は、第１及び第２
ローカルディジット線間で同等とすることができる。

【００３３】また、欠陥救済のための冗長構成の最小単
位は、第１及び第２グローバルディジット線を１対とし
て構成されることが好ましい。これにより、欠陥を救済
して冗長構成から読み出しを行う場合にも、隣接する第
１及び第２グローバルディジット線を１対とした読み出
し構成を維持することができ、冗長構成に移行しない場
合と同等な読み出し性能を維持することができる。

【００３４】また、複数の不揮発性記憶セルが接続され
ている、複数のディジット線を備える不揮発性半導体記
憶装置において、記憶セル情報の読み出しの際、ディジ
ット線は、選択される不揮発性記憶セルが接続されてい
る第１ディジット線と、非選択の不揮発性記憶セルのみ
が接続されている第２ディジット線とを含み、第１及び
第２ディジット線を１対として、記憶セル情報の読み出
しを行ってもよい。この場合、第１ディジット線と、第
２ディジット線とは隣接することが好ましい。また、第
１ディジット線と第２ディジット線とは、第１及び第２
ディジット線を囲む物理パラメータが同等であることが
好ましい。これにより、ローカルビット線とグローバル
ビット線とのビット線の階層構造を有さない不揮発性半
導体記憶装置においても、選択される不揮発性記憶セル
が接続されている第１ディジット線と、非選択の不揮発
性記憶セルのみが接続されている第２ディジット線とを
１対として読み出し動作を行えば、製造バラツキや、チ
ップあるいはウェハ面内におけるバラツキに関わらず、
セル情報側とリファレンス側の経路における寄生容量に
よる負荷を同等とすることができる。従って、読み出し
時における過渡応答特性が安定して得られ、安定した高
速読み出しを実現することができる。また、両経路には
同相のノイズが印加されるためノイズは互いに相殺さ
れ、記憶セル情報の読み出し信頼性が向上する。また、
両ディジット線を隣接配置、あるいは周囲環境による物
理パラメータを同等にしてやれば、両経路における寄生
容量のバランスを更によくすることができる。

【００３５】また、請求項５に係る不揮発性半導体記憶
装置は、複数の不揮発性記憶セルが接続されている、複
数のディジット線を備える不揮発性半導体記憶装置にお
いて、ディジット線は、選択される不揮発性記憶セルが
接続されている第１ディジット線と、非選択の不揮発性
記憶セルのみが接続されている第２ディジット線とを含
み、所定数のディジット線毎に設けられ、記憶セル情報
の読み出しの際、第１及び第２ディジット線を共に選択
し、記憶セル情報の書き込みの際、第１ディジット線の
みを選択する選択部を備えることを特徴とする。

【００３６】請求項５の不揮発性半導体記憶装置では、
選択部は、所定数のディジット線から、記憶セル情報の
読み出しの際には、選択される不揮発性記憶セルが接続
されている第１ディジット線と、非選択の不揮発性記憶
セルのみが接続されている第２ディジット線とを共に選
択し、記憶セル情報の書き込みの際には、第１ディジッ
ト線のみを選択する。

【００３７】これにより、所定数のディジット線から、
該当する第１及び第２ディジット線を選択する際、選択
部は、アドレス信号等をデコードする必要がある。読み
出し時には、第１及び第２ディジット線を共に選択する
ので、デコード階層を、書き込みに比して浅く設定する
ことができ、読み出し用の選択部をコンパクトにするこ
とができる。

【００３８】また、ディジット線に選択的に接続される
データ線を備え、選択部は、記憶セル情報の読み出しの
際に、第１電流駆動能力でディジット線とデータ線とを
接続し、記憶セル情報の書き込みの際に、第１電流駆動
能力より大きな第２電流駆動能力でディジット線とデー
タ線とを接続するスイッチ部を備えることが好ましい。
これにより、スイッチ部は、電流容量の小さな読み出し
時には、第１電流駆動能力でディジット線とデータ線と
を接続し、大きな電流容量を必要とする書き込み時に
は、第１電流駆動能力より大きな駆動能力である第２電
流駆動能力でディジット線とデータ線とを接続すること
ができる。読み出し時及び書き込み時において、最適な
電流駆動能力でディジット線とデータ線とを接続するこ
とができる。

【００３９】また、ディジット線に選択的に接続される
データ線を備え、選択部は、記憶セル情報の読み出し時
に、ディジット線からデータ線に至る第１経路と、記憶
セル情報の書き込み時に、データ線からディジット線に
至る第２経路とを備えることが好ましい。更に、第２経
路は、第１経路を含んで構成してもよい。これにより、
第１経路を読み出し経路としながら、書き込み経路を、
第２経路、あるいは第１及び第２経路とすることがで
き、各々に異なる経路とすることができる。従って、読
み出し経路である第１経路の接続を、第１電流駆動能力
を確保することができるスイッチ部として、スイッチ部
による寄生容量成分を最小限に低減して高速な読み出し
速度を確保しながら、書き込み経路である第２経路、あ
るいは第１及び第２経路の接続を、第２電流駆動能力を
有する充分に大きなスイッチ部として、書き込みに必要
な電流容量を確保することができる。

【００４０】また、読み出し経路を第１経路とし、書き
込み経路を第２経路として、両経路を並列に設ける場合
には、第１経路を構成するスイッチ部を開閉制御する第
１制御部を低耐圧素子で構成し、第２経路を構成するス
イッチ部を開閉制御する第２制御部を高耐圧素子で構成
することができる。これにより、読み出し時に、低耐圧
素子で構成される第１経路により、高速動作が可能とな
り、書き込み時に、高耐圧素子で構成される第２経路に
より、書き込み動作を確実に行うことができる。

【００４１】また、記憶セル情報の読み出しの際に、第
１及び第２ディジット線を各々別のデータ線に接続する
第１及び第２スイッチ部と、記憶セル情報の書き込みの
際、第１ディジット線を第３データ線に接続する第３ス
イッチ部とを備えることが好ましい。これにより、第１
乃至第３スイッチ部の開閉制御により、読み出し時に
は、第１及び第２ディジット線を１対とした読み出し動
作を行い、書き込み時には、第１ディジット線への書き
込み動作を行うことができる。

【００４２】尚、複数の不揮発性記憶セルが接続されて
いる、複数のローカルディジット線と、所定数の前記ロ
ーカルディジット線毎に備えられ、ローカルディジット
線が択一的に接続されるグローバルディジット線とを備
えた階層的なビット線構造を有する不揮発性半導体記憶
装置においても、ディジット線に代えてグローバルディ
ジット線に上記の手段を適用すれば、同様な構成及び作
用を有し、同様な効果を奏することができる。

【００４３】また、請求項６に係る不揮発性半導体記憶
装置は、複数の不揮発性記憶セルが接続されているディ
ジット線と、ディジット線に選択的に接続されるデータ
線とを備える不揮発性半導体記憶装置において、第１デ
ィジット線を介して、選択される不揮発性記憶セルが接
続される第１データ線と、第２ディジット線を介して、
非選択の不揮発性記憶セルのみが接続される第２データ
線と、第１データ線に接続される第１ロード部と、第１
ロード部と同様な構成を有し、第２データ線に接続され
ると共に、記憶セル情報に基づき第１データ線を流れる
電流に対して基準となる電流を流す第２ロード部とを備
え、第１ロード部は、不揮発性記憶セルから第２ロード
部に至る経路にある負荷と同等な負荷を有し、第２ロー
ド部は、不揮発性記憶セルから第１ロード部に至る経路
にある負荷と同等な負荷を有して、第１及び第２データ
線を１対として、記憶セル情報の読み出しを行うことを
特徴とする。

【００４４】請求項６の不揮発性半導体記憶装置では、
選択される不揮発性記憶セルが、第１ディジット線を介
して第１データ線に接続され、非選択の不揮発性記憶セ
ルのみが接続される第２ディジット線は、第２データ線
に接続され、両データ線を１対として、記憶セル情報の
読み出しが行われる。第１及び第２データ線には、各
々、第１及び第２ロード部が接続されている。そして、
第２ロード部には、不揮発性記憶セルから第１ロード部
に至る経路にある負荷と同等な負荷が備えられ、第１ロ
ード部には、不揮発性記憶セルから第２ロード部に至る
経路にある負荷と同等な負荷が備えられている。更に、
記憶セル情報の読み出しの際、第２ロード部には、記憶
セル情報に基づき第１データ線を流れる電流に対して基
準となる電流が流れる。

【００４５】これにより、選択される不揮発性記憶セル
の記憶セル情報に基づいて、第１ディジット線を介して
第１データ線に流れる電流に対して、第２ロード部に
は、基準電流が流れる。また、第１及び第２ロード部に
備えられる負荷は、不揮発性記憶セルから第２及び第１
ロード部に至る経路にある負荷と同等な負荷である。第
１及び第２ロード部を含む第１及び第２データ線は、記
憶セル情報に基づく電流と基準電流との電流経路として
同等な構成を有することとなり、製造バラツキや、チッ
プあるいはウェハ面内バラツキ等に関わらず、第１及び
第２データ線を１対とする読み出し動作を確実に行うこ
とができる。

【００４６】また、請求項７に係る不揮発性半導体記憶
装置は、請求項６に記載の不揮発性半導体記憶装置にお
いて、第１及び第２ロード部は、不揮発性記憶セルと同
等な第１及び第２リファレンスセルを備えることを特徴
とする。また、請求項８に係る不揮発性半導体記憶装置
は、請求項６に記載の不揮発性半導体記憶装置におい
て、記憶セル情報に基づく電流に対する基準電流を生成
する、不揮発性記憶セルと同等な第３リファレンスセル
を含み、基準電流に応じたレギュレート電圧を出力する
レギュレータ部を更に備え、第１及び第２ロード部は、
レギュレート電圧により電流値が制御される第１及び第
２負荷部を備えることを特徴とする。

【００４７】請求項７の不揮発性半導体記憶装置では、
第１及び第２ロード部に備えられる不揮発性記憶セルと
同等な第１及び第２リファレンスセルにより、基準電流
が生成される。また、請求項８の不揮発性半導体記憶装
置では、不揮発性記憶セルと同等な第３リファレンスセ
ルにより、基準電流が生成される。この基準電流は、レ
ギュレータ部によりレギュレート電圧に変換されて、第
１及び第２ロード部に備えられる第１及び第２負荷部を
制御して第１及び第２ロード部に基準電流が流れる。

【００４８】これにより、不揮発性記憶セルと同等な第
１及び第２リファレンスセルにより基準電流を生成する
ので、製造バラツキや、チップあるいはウェハ面内バラ
ツキ等に関わらず、不揮発性記憶セルの記憶セル情報に
基づく電流との整合性が良好な基準電流を生成すること
ができ、第１及び第２データ線を１対とする読み出し動
作を確実に行うことができる。また、請求項８の不揮発
性半導体記憶装置においては、不揮発性記憶セルと同等
な第３リファレンスセルにより生成した基準電流が、レ
ギュレート電圧に変換され第１及び第２負荷部を制御す
ることにより、第１及び第２ロード部に基準電流が生成
される。第３リファレンスセルは、ロード部毎に備える
必要がなく１つあれば足りる。特に、不揮発性半導体記
憶装置が多ビット出力構成である場合、ビット幅分の第
１及び第２データ線の対が必要となり、この各々に第１
及び第２ロード部が接続されることとなる。この場合に
も、第３リファレンスセルは１つ備えていれば良く、ロ
ード部と同数のリファレンスセルを備える場合に比し
て、ダイサイズの縮小に寄与することができる。また、
リファレンスセル間の特性バラツキを調整する必要もな
く好都合である。

【００４９】また、第１及び第２レファレンスセル、あ
るいは第３リファレンスセルは、記憶セル情報が格納さ
れる不揮発性記憶セルの配置領域とは異なる配置領域に
配置されることが好ましい。これにより、リファレンス
セルには、書き込み時等に不揮発性記憶セルに印加され
る電圧ストレスは印加されず、リファレンスセルの特性
変動は招来されないため、安定した基準電流を生成する
ことができる。

【００５０】また、第１及び第２リファレンスセルある
いは第１及び第２負荷部と、基準電位とを接続する第１
及び第２選択スイッチとを備え、第２選択スイッチが選
択的に導通することが好ましい。これにより、第２選択
スイッチは、不揮発性記憶セルのソース側に接続される
負荷と同等な負荷に設定することができ、記憶セル情報
に基づく電流の電流経路と基準電流の電流経路との経路
上の負荷を更に精度良く合せこむことができる。

【００５１】また、レギュレータ部は、第３リファレン
スセルを含む基準電流生成部と、第１及び第２負荷部と
同等な第３負荷部を含むレギュレート電圧生成部とを備
えることが好ましい。また、基準電流生成部で生成され
る基準電流を、レギュレート電圧生成部にミラーする電
流ミラー部と、レギュレート電圧生成部において、ミラ
ーされた基準電流を流すように第３負荷部を制御するフ
ィードバック部とを備えることもできる。更に、フィー
ドバック部は、レギュレート電圧を出力するように設定
することが好ましい。これにより、第３リファレンスセ
ルを含む基準電流生成部により生成される基準電流を、
レギュレート電圧生成部においてレギュレート電圧に変
換することができる。その際、電流ミラー部により、基
準電流生成部により生成される基準電流をレギュレート
電圧生成部に渡ミラーし、レギュレート電圧生成部の第
３負荷部に、ミラーされた基準電流が流れるようにフィ
ードバック部を構成すれば、第３負荷部と同様な第１及
び第２負荷部には、基準電流を流すことができる。

【００５２】尚、複数の不揮発性記憶セルが接続されて
いる、複数のローカルディジット線と、所定数の前記ロ
ーカルディジット線毎に備えられ、ローカルディジット
線が択一的に接続されるグローバルディジット線とを備
えた階層的なビット線構造を有する不揮発性半導体記憶
装置においても、ディジット線に代えてグローバルディ
ジット線に上記の手段を適用すれば、同様な構成及び作
用を有し、同様な効果を奏することができる。

【００５３】また、請求項９に係る不揮発性半導体記憶
装置は、複数の不揮発性記憶セルが接続されている、複
数のディジット線と、ディジット線に選択的に接続され
るデータ線とを備える不揮発性半導体記憶装置におい
て、ディジット線を介して、選択される不揮発性記憶セ
ルが接続され、記憶セル情報に基づく電流が流れる第１
データ線と、基準電流が流れる第２データ線と、第１及
び第２データ線が接続され、記憶セル情報に基づく電流
と基準電流とを比較する電流比較部とを備え、電流比較
部は、電流ミラー構成を有する電流負荷部と、第１及び
第２データ線と電流負荷部との接続を切り替える接続切
り換え部とを備えることを特徴とする。また、請求項１
０に係る不揮発性半導体記憶装置は、第１及び第２デー
タ線が電流比較部に接続され、電流比較部は、第１及び
第２データ線に対して基準電流に相当する電流を流す電
流負荷部を備えることを特徴とする。

【００５４】請求項９の不揮発性半導体記憶装置では、
記憶セル情報に基づく電流が流れる第１データ線と、基
準電流が流れる第２データ線とを、電流比較部の電流負
荷部における電流ミラー構成に接続する際、適宜に接続
を切り替える接続切り換え部を介して行う。また、請求
項１０の不揮発性半導体記憶装置では、電流比較部に接
続される第１及び第２データ線に、電流負荷部から基準
電流に相当する電流が流される。

【００５５】これにより、記憶セル情報に基づく電流
と、電流負荷部により供給される基準電流との差電流に
基づき、記憶セル情報を読み出すことができる。

【００５６】この時、接続切り換え部は、第２データ線
が、電流負荷部の電流ミラー構成における基準側に接続
されるように制御される。これにより、第２データ線を
流れる基準電流が、電流ミラー構成を介して第１データ
線に供給されるので、差電流を得ることができる。

【００５７】また、接続切り換え部は、第１及び第２デ
ータ線の電圧に関わらず、電流負荷部側に印加される電
圧を制限する分圧部を含むことが好ましい。また、請求
項１０の不揮発性半導体記憶装置においては、第１及び
第２データ線と電流負荷部との間に、第１及び第２デー
タ線の電圧に関わらず、電流負荷部側に印加される電圧
を制限する分圧部を備えることが好ましい。これによ
り、第１及び第２データ線に書き込み時等の高電圧が印
加される場合にも、電流負荷部の構成素子を低耐圧素子
にすることができる。

【００５８】また、電流負荷部から出力される電圧に関
わらず、第１及び第２データ線側に印加される電圧を制
限するバイアス部を備えることが好ましい。これによ
り、電流負荷部において、記憶セル情報に基づく電流と
基準電流との差電流に基づいて発生する電圧値を次段回
路に最適な電圧値としながら、第１及び第２データ線に
印加される電圧値を制限して、第１及び第２データ線か
ら第１及び第２ディジット線を介して不揮発性記憶セル
に印加される電圧を制限することができ、記憶セルのデ
ィスターブ現象を回避することができる。

【００５９】尚、複数の不揮発性記憶セルが接続されて
いる、複数のローカルディジット線と、所定数の前記ロ
ーカルディジット線毎に備えられ、ローカルディジット
線が択一的に接続されるグローバルディジット線とを備
えた階層的なビット線構造を有する不揮発性半導体記憶
装置においても、ディジット線に代えてグローバルディ
ジット線に上記の手段を適用すれば、同様な構成及び作
用を有し、同様な効果を奏することができる。

【００６０】

【発明の実施の形態】以下、本発明の不揮発性半導体記
憶装置について具体化した第１乃至第４実施形態を図１
乃至図２１に基づき図面を参照しつつ詳細に説明する。
図１は、本発明の第１実施形態における不揮発性半導体
記憶装置の全体構成図を示すブロック図である。図２
は、第１実施形態におけるメモリコア部の原理構成図を
示す回路図である。図３は、メモリコア部の第１具体例
を示す回路図である。図４は、メモリコア部の第２具体
例を示す回路図である。図５は、メモリコア部の第１及
び第２具体例における冗長構成を示す回路図である。図
６は、第１実施形態におけるコラム選択部の第１原理構
成図を示す回路図である。図７は、コラム選択部の第１
具体例を示す回路図である。図８は、実施形態における
コラム選択部の第２原理構成図を示す回路図である。図
９は、コラム選択部の第２具体例を示す回路図である。
図１０は、第１実施形態におけるロード部の第１原理構
成図を示す回路図である。図１１は、ロード部の第１具
体例を示す回路図である。図１２は、第１実施形態にお
けるロード部の第２原理構成図を示す回路図である。図
１３は、ロード部の第２具体例を示す回路図である。図
１４は、ロード部の第３具体例を示す回路図である。図
１５は、第１実施形態における電流比較部の原理構成図
を示す回路図である。図１６は、電流比較部の第１具体
例を示す回路図である。図１７は、電流比較部の第２具
体例を示す回路図である。図１８は、第１実施形態の読
み出し動作を示す動作波形図である。図１９は、第２実
施形態のメモリコア部を示す回路図である。図２０は、
第３実施形態のメモリコア部を示す回路図である。図２
１は、第４実施形態のメモリコア部を示す回路図であ
る。

【００６１】先ず、第１実施形態の不揮発性半導体記憶
装置の全体構成を示す。図１の全体構成図では、図２２
に示す従来技術の不揮発性半導体記憶装置におけるメモ
リコア部Ａ１００、コラム選択部Ｂ１００に代えて、メ
モリコア部Ａ、コラム選択部Ｂを備えている。ここで、
メモリコア部Ａ内のグローバルビット線ＧＢＬの選択方
法が、メモリコア部Ａ１００とは異なるため、ワード線
ＷＬ選択用のデコーダは、デコーダ１０１に代えて、デ
コーダ１、２が備えられている。また、リファレンス専
用のリファレンスバス線ＲＢ及び読み出し／プログラム
共用のデータバス線ＬＤＢに代えて、読み出し用のデー
タバス線としてデータバス線ＬＤＢ（１）、ＬＤＢ
（２）が１対で備えられると共に、プログラム用データ
バス線ＷＤＢが別途備えられている。そして、読み出し
時のデータバス線構造の変更に伴い、カスコード部１０
４、１０５、及び寄生容量の調整のための容量負荷ＣＬ
Ｄ１、ＣＬＤ２に代えて、ロード部Ｃ、及び電流比較部
Ｄが備えられている。ここで、データバスＬＤＢ
（０）、ＬＤＢ（１）は、８ビット、１６ビット等の多
ビット構成であるため、ロード部Ｃ、及び電流比較部Ｄ
は、ビット幅分が備えられている。

【００６２】図１において、メモリコア部Ａは、ワード
線ＷＬにより選択される記憶セルＭＣが、グローバルビ
ット線ＧＢＬに接続されている様子を模式的に示してい
る。記憶セルＭＣは、所定数毎にセクタＳＥＣｍ、ＳＥ
Ｃｎに分割配置されており、デコーダ１、２により、セ
クタ内の所定グループ毎に選択されてグローバルビット
線ＧＢＬに接続されている。即ち、デコーダ１は、所定
制御信号Ｓにより、各セクタＳＥＣｍ、ＳＥＣｎにおい
て、グローバルビット線ＧＢＬのうち、グローバルビッ
ト線ＧＢＬ（０）に接続される記憶セルＭＣ群を選択す
るようにワード線ＷＬを活性化する。また、デコーダ２
は、所定制御信号Ｓにより、グローバルビット線ＧＢＬ
（１）に接続される記憶セルＭＣ群を選択するようにワ
ード線ＷＬを活性化する。ここで、グローバルビット線
ＧＢＬ（０）、ＧＢＬ（１）は、グローバルビット線Ｇ
ＢＬを所定数毎に分割してグループ化したグローバルビ
ット線群である。また、所定制御信号Ｓは、記憶セルＭ
Ｃが接続されるグローバルビット線ＧＢＬ（０）、ＧＢ
Ｌ（１）のグループを選択する制御信号であり、専用の
制御信号、あるいはアドレス信号の一部や、アドレス信
号に基づき生成される信号である。デコーダ１、２は、
アドレス信号Ａｄｄをデコードして何れか１つのワード
線ＷＬを選択し、グローバルビット線ＧＢＬ（０）、Ｇ
ＢＬ（１）のうちの何れか一つのグループに記憶セルＭ
Ｃを接続する。

【００６３】コラム選択部Ｂは、グローバルビット線Ｇ
ＢＬ（０）、ＧＢＬ（１）を、読み出し時にデータバス
線ＬＤＢ（０）、ＬＤＢ（１）に接続する部分である。
選択された記憶セルＭＣが接続されているグローバルビ
ット線（ＧＢＬ（０）、あるいはＧＢＬ（１））のうち
から、読み出すべき記憶セルＭＣが接続されているグロ
ーバルビット線を選択してデータバス線（ＬＤＢ
（０）、あるいはＬＤＢ（１））に接続する。他方のデ
ータバス線（ＬＤＢ（１）、あるいはＬＤＢ（０））
は、選択された記憶セルＭＣが接続されていないグロー
バルビット線（ＧＢＬ（１）、あるいはＧＢＬ（０））
が接続される。こうして選択されたデータバス線ＬＤＢ
（０）、ＬＤＢ（１）を１対として読み出しを行う。接
続は、アドレス信号Ａｄｄから生成したデコード信号に
より、グローバルビット線ＧＢＬ（０）、ＧＢＬ（１）
と、データバス線ＬＤＢ（０）、ＬＤＢ（１）との間の
スイッチ部を開閉制御することにより行う。

【００６４】一方、プログラム時には、グローバルビッ
ト線ＧＢＬ（０）、ＧＢＬ（１）は、プログラム用デー
タバス線ＷＤＢに接続される。選択された記憶セルＭＣ
が接続されているグローバルビット線（ＧＢＬ（０）、
あるいはＧＢＬ（１））のうちから、プログラムすべき
記憶セルＭＣが接続されているグローバルビット線を選
択してデータバス線（ＬＤＢ（０）、あるいはＬＤＢ
（１））に接続する。

【００６５】ロード部Ｃは、データバス線ＬＤＢ
（０）、ＬＤＢ（１）に負荷ＬＤを接続すると共に、読
み出し時、所定制御信号／Ｓにより、選択された記憶セ
ルＭＣに接続されないデータバス線（ＬＤＢ（１）、あ
るいはＬＤＢ（０））に、リファレンス電流源ＩＲＦを
接続する。ここで、負荷ＬＤは、記憶セルＭＣが接続さ
れているローカルビット線からグローバルビット線ＧＢ
Ｌ（０）、ＧＢＬ（１）を介してデータバス線ＬＤＢ
（０）、ＬＤＢ（１）に至る経路上の負荷と同等の負荷
である。また、所定制御信号／Ｓは、専用の制御信号、
あるいはアドレス信号の一部や、アドレス信号に基づき
生成される信号である。

【００６６】電流比較部Ｄは、データバス線（ＬＤＢ
（０）、あるいはＬＤＢ（１））に流れる記憶セル情報
に基づく電流を、データバス線（ＬＤＢ（１）、あるい
はＬＤＢ（０））に流れるリファレンス電流ＩＲＦを基
準電流と比較して検出する。電流比較部Ｄにおいて、デ
ータバス線ＬＤＢ（０）、ＬＤＢ（１）は、インターフ
ェース部ＩＦを介して電流負荷部ＬＩに接続されてい
る。電流負荷部ＬＩは、リファレンス電流ＩＲＦに相当
する電流をデータバス線ＬＤＢ（０）、ＬＤＢ（１）に
流す。データバス線ＬＤＢ（０）及びＬＤＢ（１）を流
れる電流と、電流負荷部ＬＩからの電流との差電流が検
出される。この差電流は、後段の差動アンプ１０６によ
り増幅されて、記憶セル情報が読み出しデータＤＡＴＡ
として出力される。

【００６７】尚、以上に説明した以外の構成要素につい
て、同一の番号を付したものは、従来技術と第１実施形
態との間で同一の構成要素を現しており、ここでの説明
は省略する。

【００６８】次に、メモリコア部Ａ、コラム選択部Ｂ、
ロード部Ｃ、及び電流比較部Ｄの各々の構成部分につい
て、図２乃至１７に基づき順次説明する。

【００６９】先ず、メモリコア部Ａについて図２乃至５
により説明する。図２は、メモリコア部Ａ０の原理構成
図である。メモリコア部Ａ０は、所定数の記憶セル毎に
分割され、複数のセクタが構成されている。セクタ内に
は、各々、複数のローカルビット線が配置され、各ロー
カルビット線には、複数の記憶セルが接続されている。
記憶セルは、記憶セル情報を格納する不揮発性トランジ
スタと、記憶セル情報の読み出し時に基準電位への電流
経路を形成するスイッチトランジスタとを備えている。
また、ローカルビット線は、セクタスイッチを介してグ
ローバルビット線に接続される。グローバルビット線
は、隣接する２本で１対をなしており、セクタ毎に交互
にローカルビット線と接続されている。図２では、２つ
のセクタＳＥＣｍ、ＳＥＣｎが示されており、各々のセ
クタＳＥＣｍ、ＳＥＣｎ内には、ローカルビット線ＬＢ
Ｌｍ、ＬＢＬｎが例示されている。ローカルビット線Ｌ
ＢＬｍ、ＬＢＬｎには、不揮発性トランジスタＭＣｍ、
ＭＣｎが接続されており、スイッチトランジスタＱＳ
ｍ、ＱＳｎを介して基準電位に接続されて記憶セルを構
成している。ローカルビット線ＬＢＬｍ、ＬＢＬｎは、
セレクトスイッチＳＳｍ、ＳＳｎを介してグローバルビ
ット線ＧＢＬｍ、ＧＢＬｎに接続される。

【００７０】セレクトスイッチＳＳｍ、ＳＳｎは、制御
信号ＳＥＣＹｍ、ＳＥＣＹｎで選択され、スイッチトラ
ンジスタＱＳｍ、ＱＳｎは、制御信号Ｓｍ、Ｓｎで選択
される。また、不揮発性トランジスタＭＣｍ、ＭＣｎ
は、ワード線ＷＬｍ、ＷＬｎにより選択される。制御信
号ＳＥＣＹｍとＳｍ及びワード線ＷＬｍ、あるいは制御
信号ＳＥＣＹｎとＳｎ及びワード線ＷＬｎは、選択され
る何れかのセクタＳＥＣｍ、ＳＥＣｎに対して活性化さ
れ、選択された記憶セルをグローバルビット線ＧＢＬ
ｍ、ＧＢＬｎに接続して、読み出し動作やプログラム動
作が行われる。

【００７１】ここで、読み出し動作の際には、読み出し
信号Ｒを受けた回路１０が、制御信号ＳＥＣＹｍとＳＥ
ＣＹｎとを同時に活性化する。図２においては、制御信
号ＳＥＣＹｍとＳＥＣＹｎとを短絡するように示した
が、制御信号ＳＥＣＹｍとＳＥＣＹｎとを同時に活性化
する目的を達成することができれば短絡する方法には限
定されない。他の方法として例えば、アドレス信号等か
らデコードされて生成される制御信号ＳＥＣＹｍ、ＳＥ
ＣＹｎについて、読み出し動作時にデコードの階層を１
階層浅くすることにより、両制御信号を同時に活性化す
ることも可能である。

【００７２】これにより、記憶セル情報が格納されてい
る記憶セルをセクタＳＥＣｍ、ＳＥＣｎ毎にワード線Ｗ
Ｌｍ、ＷＬｎにより選択するという従来のアクセス方法
を踏襲しながら、読み出し時に、選択される記憶セルが
接続されないローカルビット線ＬＢＬｎを、記憶セル情
報が読み出されるグローバルビット線ＧＢＬｍに隣接す
るグローバルビット線ＧＢＬｎに接続することができ
る。隣接する２本のグローバルビット線ＧＢＬｍ、ＧＢ
Ｌｎを１対として読み出し動作を行うことができる。

【００７３】以下、図２の原理構成図に基づくメモリコ
ア部の具体例を示す。図３は、第１具体例である。メモ
リコア部Ａ１内の２つのセクタＳＥＣ０、ＳＥＣ１部分
について示している。ここでは、セクタＳＥＣ０に配置
されている記憶セルを選択する場合を考える。セクタＳ
ＥＣ０が選択され制御信号Ｓ０が活性化されて、スイッ
チトランジスタＱＳ０が活性化される。また、ワード線
ＷＬ０が活性化されると、選択された記憶セルＭＣ００
乃至ＭＣ０７が、各ローカルビット線ＬＢＬ００乃至Ｌ
ＢＬ０７に接続される。そして、スイッチトランジスタ
ＱＳ０を介して基準電位に接続され記憶セル情報に基づ
く電流経路が形成される。ローカルビット線ＬＢＬ００
乃至ＬＢＬ０７は、制御信号ＳＥＣＹ００乃至ＳＥＣＹ
０３のうち、何れか１つが活性化されることにより、該
当するセクタスイッチＳＳ００乃至ＳＳ０７が選択され
て、グローバルビット線ＧＢＬ０乃至ＧＢＬ３のうち、
偶数番、あるいは奇数番のグローバルビット線ＧＢＬ
０、２、あるいはＧＢＬ１、３に接続される。

【００７４】セクタスイッチＳＳ００乃至ＳＳ０７によ
るローカルビット線の選択に合わせて、隣接する非選択
のセクタＳＥＣ１における同様の位置関係にあるローカ
ルビット線ＬＢＬ１０乃至ＬＢＬ１７が、該当するグロ
ーバルビット線に接続される。即ち、制御信号ＳＥＣＹ
００乃至ＳＥＣＹ０３に対して、制御信号ＳＥＣＹ１０
乃至ＳＥＣＹ１３が同時に活性化され、セクタＳＥＣ
０、ＳＥＣ１内のローカルビット線ＬＢＬ００乃至ＬＢ
Ｌ０７と、ＬＢＬ１０乃至ＬＢＬ１７が、共にグローバ
ルビット線ＧＢＬ０とＧＢＬ１、ＧＢＬ２とＧＢＬ３に
接続される。非選択セクタＳＥＣ１内のローカルビット
線は、選択セクタＳＥＣ０内のローカルビット線と同数
の記憶セルが接続されており、セクタ内の位置関係も同
等であるので、周囲環境との物理パラメータも同等であ
り、同等の寄生容量を有している。また、両ローカルビ
ット線が接続されるグローバルビット線は、隣接配置さ
れているので、周囲環境からの物理パラメータが同等で
あり、同等の寄生容量を有する。

【００７５】第１具体例Ａ１によれば、選択セクタＳＥ
Ｃ０のローカルビット線が接続され、記憶セル情報が伝
播するグローバルビット線ＧＢＬ０、ＧＢＬ２、あるい
はＧＢＬ１、ＧＢＬ３をセル情報側とし、非選択セクタ
ＳＥＣ１のローカルビット線が接続されるグローバルビ
ット線ＧＢＬ１、ＧＢＬ３、あるいはＧＢＬ０、ＧＢＬ
２をリファレンス側として、両グローバルビット線を１
対として記憶セル情報を読み出す際、経路上に存在する
寄生容量による負荷をセル情報側とリファレンス側とで
理想的に同等とすることができる。

【００７６】また、１対のグローバルビット線ＧＢＬ０
とＧＢＬ１、ＧＢＬ２とＧＢＬ３が隣接して配置されて
いるので、一方のグローバルビット線に印加されたノイ
ズは、他方のグローバルビット線にも伝播され、隣接す
るグローバルビット線間で、同等のノイズが乗る。従っ
て、両グローバルビット線を１対とする読み出し動作に
おいて、ノイズの影響を相殺することができる。

【００７７】尚、制御信号ＳＥＣＹ１０乃至ＳＥＣＹ１
３のセクタＳＥＣ１内での接続関係をセクタＳＥＣ０と
同様として、制御信号ＳＥＣＹ１０乃至ＳＥＣＹ１３の
生成回路（図３中、下段の論理回路）の回路構成をセク
タ間で同一にしながら（図３中、ＩＩ）、読み出し動作
において対を構成するグローバルビット線ＧＢＬ０とＧ
ＢＬ１、ＧＢＬ２とＧＢＬ３を、セクタ間で交差させる
ことにより（図３中、Ｉ）、隣接グローバルビット線Ｇ
ＢＬ０とＧＢＬ１、ＧＢＬ２とＧＢＬ３に接続されるロ
ーカルビット線の位置関係を同様な位置関係にすること
ができる。これにより、隣接グローバルビット線に接続
されるローカルビット線の各々は、他のローカル／グロ
ーバルビット線、ワード線、その他の配線、及び構成素
子等の周辺構造との間で、同等の位置関係を有すること
となる。また、燐接グローバルビット線ＧＢＬ０とＧＢ
Ｌ１、ＧＢＬ２とＧＢＬ３もセクタ毎に交差するので、
周辺構造との位置関係も同等となる。従って、これらの
周辺構造との間で形成される寄生容量は、両経路間で同
等とすることができる。

【００７８】ここで、制御信号ＳＥＣＹ１０乃至ＳＥＣ
Ｙ１３を生成する生成回路を図３の下段に示す。アドレ
ス信号等からデコード等されたグローバルビット線に接
続すべきセクタスイッチ位置を示す制御信号ＳＥＣｎ
（ｎ＝０乃至３）は、アンドゲート１２、１４に入力さ
れている。アンドゲート１２、１４の他方の入力端子に
は、オアゲート１１、１３の出力端子が接続されてい
る。オアゲート１１、１３には、セクタＳＥＣ０、ＳＥ
Ｃ１を選択する制御信号Ｓ０、Ｓ１と、読み出し信号Ｒ
が入力されている。プログラム動作の場合には、選択セ
クタに応じてオアゲート１１、１３の何れか一方が活性
化されるため、アンドゲート１２、１４の何れか一方が
活性化され、制御信号ＳＥＣＹ０ｎ、あるいはＳＥＣＹ
１ｎ（ｎ＝０乃至３）が活性化されることにより、選択
された記憶セルに至るセクタスイッチのみが活性化され
る。しかるに読み出し動作においては、読み出し信号Ｒ
により、オアゲート１１、１３が共に活性化され、制御
信号ＳＥＣＹ０ｎ、ＳＥＣＹ１ｎ（ｎ＝０乃至３）が共
に活性化される。選択された記憶セルに至るセクタスイ
ッチのみではなく、非選択セクタにおける同等位置にあ
るローカルビット線も、隣接グローバルビット線に接続
される。

【００７９】図４は、第２具体例Ａ２である。基本的な
構成、作用は、第１具体例Ａ１と同様である。第１具体
例Ａ１との違いは、グローバルビット線がセクタ毎に交
差しないことである（図４中、Ｉ）。これに伴い、制御
信号ＳＥＣＹ１０乃至ＳＥＣＹ１３のセクタＳＥＣ１内
での接続関係をセクタＳＥＣ０における接続関係とは変
えている（図４中、ＩＩ）。即ち、読み出し時、図３の
生成回路（図３中、下段の論理回路）により、制御信号
ＳＥＣＹ００乃至ＳＥＣＹ０３と、制御信号ＳＥＣＹ１
０乃至ＳＥＣＹ１３とを同時出力しながら、セクタＳＥ
Ｃ０に対してセクタＳＥＣ１におけるセクタスイッチの
選択位置をずらすことにより、選択セクタＳＥＣ０と非
選択セクタＳＥＣ１とのローカルビット線を隣接するグ
ローバルビット線ＧＢＬ０とＧＢＬ１、ＧＢＬ２とＧＢ
Ｌ３に接続している。具体的には、制御信号ＳＥＣＹ０
０、ＳＥＣＹ１０に対してはセクタスイッチＳＳ００と
ＳＳ０４、ＳＳ１２とＳＳ１６を選択、ＳＥＣＹ０１、
ＳＥＣＹ１１に対してはＳＳ０１とＳＳ０５、ＳＳ１３
とＳＳ１７、ＳＥＣＹ０２、ＳＥＣＹ１２に対してはＳ
Ｓ０３とＳＳ０７、ＳＳ１１とＳＳ１５、ＳＥＣＹ０
３、ＳＥＣＹ１３に対してはＳＳ０２とＳＳ０６、ＳＳ
１０とＳＳ１４を選択する。

【００８０】第２具体例Ａ２によれば、選択セクタのロ
ーカルビット線が接続されるセル情報側のグローバルビ
ット線と、非選択セクタのローカルビット線が接続され
るリファレンス側のグローバルビット線側とを、１対と
して記憶セル情報を読み出す際、経路上に存在する寄生
容量による負荷をセル情報側とリファレンス側とで理想
的に同等とすることができる。

【００８１】また、１対のグローバルビット線が隣接し
て配置されているので、一方のグローバルビット線に印
加されたノイズは、他方のグローバルビット線にも伝播
され、グローバルビット線間で同等のノイズが乗り、１
対のグローバルビット線間で同相のノイズが印加される
こととなる。１対のグローバルビット線を隣接すること
により、両グローバルビット線を１対とする読み出し動
作において、ノイズの影響を相殺することができる。

【００８２】第１及び第２具体例Ａ１、Ａ２により具体
化したメモリコア部の原理構成図Ａ０によれば、読み出
し動作において、セル情報側のグローバルビット線（Ｇ
ＢＬｍあるいはＧＢＬｎ）と、同等な経路構成を有する
リファレンス側のグローバルビット線（ＧＢＬｎあるい
はＧＢＬｍ）とを１対とし、隣接配置する。これによ
り、製造バラツキや、チップあるいはウェハ面内におけ
るバラツキに関わらず、１対のグローバルビット線ＧＢ
Ｌｍ、ＧＢＬｎは、常に同等の寄生容量による負荷を有
することとなり、読み出し時において同等な過渡応答特
性が安定して得られる。従って、１対のグローバルビッ
ト線ＧＢＬｍ、ＧＢＬｎにおける電位変化が平衡状態に
落ち着くのを待たず過渡期間にセンスしても、記憶セル
情報を安定して高速に読み出すことができる。また、両
経路には同相のノイズが乗るので、ノイズは相殺され、
記憶セル情報の読み出し信頼性が向上する。

【００８３】また、選択セクタ（ＳＥＣｍあるいはＳＥ
Ｃｎ）に隣接する非選択セクタ（ＳＥＣｎあるいはＳＥ
Ｃｍ）内のローカルビット線（ＬＢＬｎあるいはＬＢＬ
ｍ）を、リファレンス側の負荷として使用することがで
きる。また、両セクタは隣接しているので、各々のセク
タＳＥＣｍ、ＳＥＣｎからグローバルビット線ＧＢＬ
ｍ、ＧＢＬｎに至る経路間の寄生容量による負荷、及び
ノイズによる影響を同等にすることができる。

【００８４】図５には、第１及び第２具体例Ａ１、Ａ２
における、欠陥救済のための冗長構成ＳＰ０、ＳＰ１を
示している。冗長構成ＳＰ０、ＳＰ１は、セクタＳＥＣ
０、ＳＥＣ１における読み出しの基本構成である１対の
グローバル線ＧＢＬ０とＧＢＬ１、ＧＢＬ２とＧＢＬ３
に接続されている構成と同様な構成を最小単位として構
成されている。図５においては、グローバルビット線Ｓ
ＧＢＬ０、ＳＧＢＬ１を１対とした構成を示している。
これにより、欠陥を救済して冗長構成ＳＰ０、ＳＰ１か
ら記憶セル情報を読み出す場合にも、隣接するグローバ
ルビット線ＳＧＢＬ０、ＳＧＢＬ１を１対とした読み出
し構成を維持することができ、冗長構成ＳＰ０、ＳＰ１
に移行しない場合と同等な読み出し性能を維持すること
ができる。グローバルビット線ＳＧＢＬ０、ＳＧＢＬ１
の冗長構成ＳＰ０、ＳＰ１毎の接続関係や、制御信号Ｓ
ＰＹ００乃至ＳＰＹ０３とＳＰＹ１０乃至ＳＰＹ１３と
の接続関係は、第１及び第２具体例Ａ１、Ａ２に合わせ
て、適宜調整する。

【００８５】尚、制御信号ＳＰＹ００乃至ＳＰＹ１３を
生成する生成回路（図４中、下段の論理回路）は、図３
に示した制御信号ＳＥＣＹ００乃至ＳＥＣＹ１３を生成
する生成回路と同様である。冗長構成ＳＰ０、ＳＰ１に
おけるセクタスイッチ位置を示す制御信号ＳＰｎ（ｎ＝
０乃至３）と、セクタＳＥＣ０、ＳＥＣ１を選択する制
御信号Ｓ０、Ｓ１、及び読み出し信号Ｒにより、読み出
し動作において、制御信号ＳＰＹ０ｎ、ＳＰＹ１ｎ（ｎ
＝０乃至３）が共に活性化される。

【００８６】次に、コラム選択部Ｂについて図６乃至９
により説明する。図６は第１原理構成図Ｂ０１であり、
その具体例を第１具体例Ｂ１として図７に示し、図８は
第２原理構成図Ｂ０２であり、その具体例を第２具体例
Ｂ２として図９に示している。

【００８７】図６の第１原理構成図Ｂ０１では、メモリ
コア部Ａ内のグローバルビット線ＧＢＬと、外部データ
バス（ＬＤＢ：読み出し用、ＷＤＢ：プログラム用）と
の接続を、各々異なる経路で行い、専用のパスゲート
（リード用パスゲート２１、プログラム用パスゲート２
０）を備える構成である。リード用パスゲート２１から
は、読み出し用の１対のデータバスＬＤＢ（０）、ＬＤ
Ｂ（１）が出力されており、１対のグローバルビット線
と接続される。一方、プログラム用パスゲート２０で
は、書き込み用のデータバスＷＤＢがグローバルビット
線ＧＢＬに接続される。パスゲートを選択するコラム選
択信号（ＹＤＲ１：読み出し用、ＹＤＰ１、ＹＤＰ０：
プログラム用）は、各々、リード用デコード部２３、プ
ログラム用デコード部２２によりアドレス信号Ａｄｄを
デコードして得られる。

【００８８】図７に示す第１具体例Ｂ１では、３２本の
グローバルビット線ＧＢＬ０乃至ＧＢＬ３１が、１６本
のコラム選択信号ＹＤＲ１０乃至ＹＤＲ１Ｆ、ＹＤＰ１
０乃至ＹＤＰ１Ｆにより、隣接する１対のグローバルビ
ット線毎に選択される。読み出しの場合は、この１対の
グローバルビット線が１対のデータバスＬＤＢ０、ＬＤ
Ｂ１に接続される。プログラムの場合は、更に２本のコ
ラム選択信号ＹＤＰ０Ｅ、ＹＤＰ０Ｏで、１対のグロー
バルビット線のうち何れか一方が選択されてプログラム
用のデータバス線ＷＤＢに接続される。

【００８９】読み出し側のパスゲート２１は、２つのパ
スゲートトランジスタＰＧ００とＰＧ０１乃至ＰＧＦ０
とＰＧＦ１を１対として、１６本のコラム選択信号ＹＤ
Ｒ１０乃至ＹＤＲ１Ｆにより制御される。読み出し時の
記憶セル情報は電流信号であり、また、不揮発性記憶セ
ルへの不測の電圧印加によるディスターブ現象を防止す
るため、読み出し時にグローバルビット線ＧＢＬ０乃至
ＧＢＬ３１に現れる電圧は０．５Ｖ程度に制限されてい
る。そのため、コラム選択信号ＹＤＲ１０乃至ＹＤＲ１
Ｆの駆動電圧も高電圧は必要とされない。図７において
は、周辺論理回路の電源電圧ＶＣＣで駆動されている。
ここで、電源電圧ＶＣＣの具体的な電圧値はプロセステ
クノロジーに依存するが、例えば、３Ｖ、２．５Ｖ、
１．８Ｖ等が考えられる。即ち、アドレス信号Ａｄｄ
（ｕ）をデコードしてコラム選択信号ＹＤＲ１０乃至Ｙ
ＤＲ１Ｆ出力するリード用デコード部２３は、周辺論理
回路と同じデバイスで構成することができ、高速動作を
させることができる。

【００９０】また、パスゲートトランジスタＰＧ００と
ＰＧ０１乃至ＰＧＦ０とＰＧＦ１は、読み出し専用であ
り、従来技術のようなプログラム用と兼用された高駆動
能力トランジスタ（図２４）は不要である。読み出し時
の電流はプログラム時に比して小さいので、駆動能力を
小さく設定することができ、ゲート容量も小さくするこ
とができる。リード用デコード部２３の高速動作と相俟
って、パスゲートトランジスタＰＧ００乃至ＰＧＦ１の
スイッチングも高速動作をさせることができ、グローバ
ルビット線からデータバス線ＬＤＢ０、ＬＤＢ１への電
流経路選択の高速化を実現することができる。

【００９１】プログラム側のパスゲート２０は、２つの
パスゲートトランジスタを１対とした１６対から、コラ
ム選択信号ＹＤＰ１０乃至ＹＤＰ１Ｆにより１対を選択
する読み出し側と同様構成の第１段と、選択された１対
のうちコラム選択信号ＹＤＰ０Ｅ、ＹＤＰ０Ｏにより何
れか一方を選択する第２段との２段構成で、プログラム
用データバスＷＤＢとグローバルビット線ＧＢＬ０乃至
ＧＢＬ３１のうちの１本を接続する。コラム選択信号Ｙ
ＤＰ１０乃至ＹＤＰ１Ｆを出力する第１段プログラム用
デコード部２２Ａは、上位のアドレス信号Ａｄｄ（ｕ）
をデコードし、コラム選択信号ＹＤＰ０Ｅ、ＹＤＰ０Ｏ
を出力する第２段プログラム用デコード部２２Ｂは、最
下位のアドレス信号Ａｄｄ（ＬＳＢ）をデコードする。

【００９２】プログラム動作においては、不揮発性記憶
セルにプログラム電圧ＶＰＰを印加してキャリアをプロ
グラムする必要から、パスゲートトランジスタは、高耐
圧、高電流駆動能力が必要とされており、このパスゲー
トトランジスタを駆動するプログラム用デコード部２２
Ａ、２２Ｂも高電圧であるプログラム電圧ＶＰＰで駆動
される。これらを高耐圧素子で構成することにより確実
にプログラム動作を行わせることができる。パスゲート
トランジスタは所定駆動能力以上の駆動能力を有するト
ランジスタサイズが必要とされ、このトランジスタを駆
動するプログラム用デコード部２２Ａ、２２Ｂにも相応
の駆動能力が必要とされる。パスゲート２０の構成を２
段構成とすることにより、駆動能力を保ちながらプログ
ラム用デコード部２２Ａ、２２Ｂにおける駆動回路数の
圧縮を図り、チップ上の占有面積の縮小を図ることがで
きる。即ち、従来技術における１段構成（図２４）で
は、３２セットの駆動回路が必要になるのに対して、図
７では、１８セットの駆動回路で構成することができ
る。

【００９３】第１具体例のコラム選択部Ｂ１（原理構成
図Ｂ０１）によれば、所定数のグローバルビット線ＧＢ
Ｌ０乃至ＧＢＬ３１から、該当する１対のグローバルビ
ット線を選択する際、アドレス信号Ａｄｄ（ｕ）、Ａｄ
ｄ（ＬＳＢ）等をデコードする必要がある。読み出し時
には、１対のグローバルビット線を共に選択するので、
デコード階層を、書き込みに比して浅く設定することが
でき、読み出し用のコラム選択部２１、２３をコンパク
トにすることができる。

【００９４】また、記憶セル情報の読み出し時とプログ
ラム時とにおいて、パスゲートトランジスタの電流駆動
能力が、小さい／大きいトランジスタを備えておく。読
み出し時及びプログラム時において、最適な電流駆動能
力でグローバルビット線とデータバス線とを接続するこ
とができる。

【００９５】図８の第２原理構成図Ｂ０２では、パスゲ
ートは、グローバルビット線ＧＢＬから１対を選択して
１対の読み出し用のデータバス線ＬＤＢ（０）、ＬＤＢ
（１）に接続する１段目パスゲート２４と、１対のデー
タバス線ＬＤＢ（０）、ＬＤＢ（１）のうち何れか一方
を選択してプログラム用のデータバスＷＤＢに接続する
２段目パスゲート２５から構成されており、読み出し用
の電流経路である１段目パスゲート２４に２段目パスゲ
ート２５を加えて、プログラム用の電流経路を形成する
構成である。パスゲートを選択するコラム選択信号ＹＤ
１、ＹＤ０は、デコード部２６によりアドレス信号Ａｄ
ｄをデコードして得られる。コラム選択信号ＹＤ１は１
段目パスゲート２４の選択に、コラム選択信号ＹＤ０は
２段目パスゲート２５の選択に使用される。

【００９６】図９に示す第２具体例Ｂ２のパスゲート
は、図７に示す第１具体例Ｂ１におけるプログラム側の
パスゲート２０と同様の構成である。パスゲート２０に
加えて、１段目パスゲート２４と２段目パスゲート２５
との接続点を、読み出し用の１対のデータバスＬＤＢ
０、ＬＤＢ１としている。コラム選択信号ＹＤＰ１０乃
至ＹＤＰ１Ｆにより、１６対のパスゲートトランジスタ
ＰＧ００とＰＧ０１乃至ＰＧＦ０とＰＧＦ１から１対を
選択して、１対のグローバルビット線ＧＢＬ０とＧＢＬ
１乃至ＧＢＬ３０とＧＢＬ３１を読み出し用のデータバ
スＬＤＢ０、ＬＤＢ１に接続する。コラム選択信号ＹＤ
Ｐ０Ｅ、ＹＤＰ０Ｏが、パスゲートトランジスタＰＧ
Ｅ、ＰＧＯの何れか一方を選択して、データバスＬＤＢ
０、ＬＤＢ１の何れかをプログラム用のデータバスＷＤ
Ｂ０に接続する。

【００９７】プログラム動作において、不揮発性記憶セ
ルにプログラム電圧ＶＰＰを印加する必要から、１段
目、２段目のパスゲート２４、２５は何れも高耐圧トラ
ンジスタで構成される。また、読み出し時の電流駆動能
力は小さくすることができる一方で、プログラム時には
高電流駆動が必要とされる。１段目パスゲート２４の構
成トランジスタＰＧ００乃至ＰＧＦ１の駆動能力を小さ
くして寄生容量成分を抑制しながら、２段目パスゲート
２５の構成トランジスタＰＧＥ、ＰＧＯを充分に大きな
駆動能力としてオン抵抗を小さくする。これにより、読
み出し経路の寄生容量が小さく維持され高速読み出しを
可能としながら、２段のパスゲート２４、２５により２
つのトランジスタのオン抵抗としてプログラム経路に挿
入される抵抗成分が小さく維持され、良好なプログラム
特性を確保することができる。

【００９８】更に、第２具体例Ｂ２では、パスゲート及
びデコード部を読み出し側とプログラム側とで一部共用
するので、コラム選択部Ｂ２をコンパクトな素子数で構
成することができる。

【００９９】次に、ロード部Ｃについて図１０乃至１４
により説明する。図１０は、ロード部Ｃの第１原理構成
図Ｃ０１である。ロード部Ｃ０１は、読み出し用のデー
タバス線ＬＤＢ（０）、ＬＤＢ（１）の各々に、負荷Ｌ
Ｄと、メモリコア部Ａにおける不揮発性記憶セルＭＣ及
びスイッチトランジスタＱＳと同等な構成を有する、不
揮発性記憶セルＲＣ（０）、ＲＣ（１）及びスイッチト
ランジスタＱＳＬ（０）、ＱＳＬ（１）とを接続する構
成である。ここで、負荷ＬＤは、メモリコア部Ａ内のロ
ーカルビット線及びグローバルビット線からコラム選択
部Ｂを介してデータバス線ＬＤＢ（０）、ＬＤＢ（１）
に至る経路上に存在する負荷ＬＤと同等の負荷ＬＤであ
る。また、不揮発性記憶セルＲＣ（０）、ＲＣ（１）及
びスイッチトランジスタＱＳＬ（０）、ＱＳＬ（１）は
リファレンスセルであり、不揮発性記憶セルＭＣ及びス
イッチトランジスタＱＳに格納されている記憶セル情報
に基づく電流Ｉｄａｔを検出するためのリファレンス電
流Ｉｒｅｆを流す。スイッチトランジスタＱＳＬ
（０）、ＱＳＬ（１）は、電流Ｉｄａｔが流れるデータ
バス線ＬＤＢ（０）と対をなすデータバス線ＬＤＢ
（１）にリファレンス電流Ｉｒｅｆを流すように開閉制
御される。

【０１００】図１１に示す第１具体例Ｃ１では、データ
バス線ＬＤＢ０、ＬＤＢ１の各々に、同等なロード部分
が接続されている。各ロード部分は、リファレンスセル
部３３、３４と、スイッチトランジスタＱＳＬ０、ＱＳ
Ｌ１を有する選択部３１、３２とを備えており、この接
続順序でデータバス線ＬＤＢ０、ＬＤＢ１と基準電位と
の間に接続されている。

【０１０１】リファレンスセル部３３、３４は、リファ
レンスセルＲＣ０、ＲＣ１と、負荷ＬＤとしてトランジ
スタＰＧＬ０とＳＳＬ０、ＰＧＬ１とＳＳＬ１とを備え
て構成されている。ここで、トランジスタＳＳＬ０とＳ
ＳＬ１は、ローカルビット線とグローバルビット線とを
接続するセクタスイッチ（図２におけるＳＳｍ、ＳＳ
ｎ、図３、４におけるＳＳ００乃至ＳＳ１７）と同等な
構成を有するトランジスタである。また、トランジスタ
ＰＧＬ０とＰＧＬ１は、コラム選択部Ｂ１、Ｂ２におけ
る読み出し用のパスゲート２１、２４を構成するパスゲ
ートトランジスタ（図７、９におけるＰＧ００乃至ＰＧ
Ｆ１）と同等な構成を有するトランジスタである。これ
らのトランジスタのゲートに電源電圧ＶＣＣを印加する
ことにより、ローカルビット線からデータバス線ＬＤＢ
０、ＬＤＢ１に至る経路に存在するトランジスタと同等
な負荷ＬＤを構成している。尚、リファレンスセルＲＣ
０、ＲＣ１のゲートは、後述のスイッチトランジスタＱ
ＳＬ０、ＱＳＬ１を開閉制御するリファレンス選択信号
Ｙ０１、Ｙ００、あるいはこれらの信号と同相の信号に
より制御される。

【０１０２】スイッチトランジスタＱＳＬ０、ＱＳＬ１
は、リファレンスセル部３３、３４と、基準電位の間に
備えられており、最下位のアドレス信号Ａｄｄ（ＬＳ
Ｂ）をデコードして得られるリファレンス選択信号Ｙ０
１、Ｙ００により何れか一方が選択される。ここでの選
択は、情報の読み出しが行われる記憶セルが接続される
データバス線ＬＤＢ０あるいはＬＤＢ１と対をなすデー
タバス線ＬＤＢ１あるいはＬＤＢ０である。

【０１０３】第１具体例Ｃ１に示された第１原理構成の
ロード部Ｃ０１によれば、データバス線ＬＤＢ０、ＬＤ
Ｂ１の各々に接続されるロード部Ｃ１（第１原理構成図
Ｃ０１）は、記憶セル情報に基づきデータバス線ＬＤＢ
０あるいはＬＤＢ１を流れる電流Ｉｄａｔに対して基準
となるリファレンス電流Ｉｒｅｆを、データバス線ＬＤ
Ｂ１あるいはＬＤＢ０に流す。また、不揮発性記憶セル
ＭＣからデータバス線ＬＤＢ０、ＬＤＢ１に至る経路に
ある負荷ＬＤ（図１０）と同等な負荷ＰＧＬ０とＳＳＬ
０、ＰＧＬ１とＳＳＬ１（図１１）を有して構成されて
いる。負荷が相互に同等なため、記憶セル情報に基づく
電流Ｉｄａｔとリファレンス電流Ｉｒｅｆとの電流経路
を含め、１対のデータバス線ＬＤＢ０、ＬＤＢ１は同等
な構成を有することとなり、製造バラツキや、チップあ
るいはウェハ面内バラツキ等に関わらず、データバス線
ＬＤＢ０、ＬＤＢ１を１対とする読み出し動作を確実に
行うことができる。

【０１０４】また、ロード部Ｃ１（第１原理構成図Ｃ０
１）は、不揮発性記憶セルＭＣと同等なリファレンスセ
ルＲＣ０、ＲＣ１を備えている。このリファレンスセル
ＲＣ０、ＲＣ１によりリファレンスＩｒｅｆ電流を生成
するので、製造バラツキや、チップあるいはウェハ面内
バラツキ等に関わらず、不揮発性記憶セルＭＣの記憶セ
ル情報に基づく電流Ｉｄａｔとの整合性が良好なリファ
レンス電流Ｉｒｅｆを生成することができ、データバス
線ＬＤＢ０、ＬＤＢ１を１対とする読み出し動作を確実
に行うことができる。

【０１０５】また、レファレンスセルＲＣ０、ＲＣ１
は、記憶セル情報が格納される不揮発性記憶セルＭＣの
配置領域とは異なる配置領域に配置することもできる。
これにより、リファレンスセルＲＣ０、ＲＣ１には、プ
ログラム時等に不揮発性記憶セルＭＣに印加される電圧
ストレスは印加されず、リファレンスセルＲＣ０、ＲＣ
１の特性変動は招来されないため、安定したリファレン
ス電流Ｉｒｅｆを生成することができる。

【０１０６】また、リファレンスセルＲＣ０、ＲＣ１
と、基準電位とを接続するスイッチトランジスタＱＳＬ
０、ＱＳＬ１は、不揮発性記憶セルＭＣのソース側に接
続される負荷となるスイッチトランジスタＱＳと同等な
負荷に設定することができ、記憶セル情報に基づく電流
Ｉｄａｔの電流経路とリファレンス電流Ｉｒｅｆの電流
経路との経路上の負荷を更に精度良く合せこむことがで
きる。

【０１０７】図１２は、ロード部Ｃの第２原理構成図Ｃ
０２である。ロード部Ｃ０２は、第１原理構成図Ｃ０１
と同様な、負荷ＬＤと、スイッチトランジスタＱＳＬ
（０）、ＱＳＬ（１）を備えると共に、不揮発性記憶セ
ルＲＣ（０）、ＲＣ（１）に代えて、電圧制御電流源Ｉ
ＲＦ（０）、ＩＲＦ（１）を備えて構成されるロード部
分３６をそなえている。更に、メモリコア部Ａにおける
不揮発性記憶セルＭＣ及びスイッチトランジスタＱＳと
同等な不揮発性記憶セルＲＣ０及びスイッチトランジス
タＱＳＬ０とを有してリファレンス電流Ｉｒｅｆを生成
し、このリファレンス電流Ｉｒｅｆを電圧値に変換する
電流電圧変換部３７を有するレギュレータ部を備えてい
る。ロード部Ｃ０２は、電流電圧変換部３７により、リ
ファレンス電流Ｉｒｅｆに応じて出力されるレギュレー
ト電圧で電圧制御電流源ＩＲＦ（０）、ＩＲＦ（１）を
制御することにより、リファレンス電流Ｉｒｅｆに相当
する電流をロード部分３６から出力する。スイッチトラ
ンジスタＱＳＬ（０）、ＱＳＬ（１）は、第１原理説明
図Ｃ０１と同様に択一的に選択される。一方、不揮発性
記憶セルＲＣ０及びスイッチトランジスタＱＳＬ０は、
読み出し動作においては、常に選択されリファレンス電
流Ｉｒｅｆを生成する。

【０１０８】図１３に示す第２具体例Ｃ２では、ロード
部分３６は、第１具体例Ｃ１と同様に、リファレンスセ
ル部４３、４４と、スイッチトランジスタＱＳＬ０、Ｑ
ＳＬ１を有する選択部４１、４２とを備えている。異な
る点は、リファレンスセル部４３、４４において、不揮
発性記憶セルＲＣ０、ＲＣ１に代えて、レギュレート電
圧Ｉ＿ｂｉａｓで制御される負荷部としてトランジスタ
ＱＬＬ０、ＱＬＬ１が挿入されている点である。尚、こ
の負荷トランジスタＱＬＬ０、ＱＬＬ１は、後述するレ
ギュレータ部３５の負荷トランジスタＱＬＲ０と同等の
構成である。

【０１０９】不揮発性記憶セルＲＣ２をリファレンスセ
ルとして含むレギュレータ部３５には、選択部３８、リ
ファレンスセル部３９、及びバイアス部４０を備えてい
る。また、レギュレータ部３５は、リファレンスセルＩ
ｒｅｆを生成する基準電流生成部（図１３中、レギュレ
ータ部３５の左側）と、リファレンス電流Ｉｒｅｆをレ
ギュレート電圧Ｉ＿ｂｉａｓに変換するレギュレート電
圧生成部（図１３中、レギュレータ部３５の右側）で構
成されている。これらの構成について、選択部３８、リ
ファレンスセル部３９は、第１具体例Ｃ１における選択
部３１、３２、及びリファレンスセル部３３、３４と基
本的に同様である。異なる点は、選択部３８のスイッチ
トランジスタＱＳＲ０、ＱＳＲ１のゲートが、電源電圧
ＶＣＣに接続されている点、及びリファレンスセル部３
９のレギュレート電圧生成部において、不揮発性記憶セ
ルに代えて負荷部としてトランジスタＱＬＲ０が挿入さ
れている点である。スイッチトランジスタＱＳＲ０、Ｑ
ＳＲ１への電源電圧ＶＣＣ印加は、読み出し時、レギュ
レータ部３５を常時活性化しておくためであり、負荷部
トランジスタＱＬＲ０への置き換えは、レギュレート電
圧Ｉ＿ｂｉａｓを生成するためである。バイアス部４０
は、基準電流生成部で生成したリファレンス電流Ｉｒｅ
ｆを、レギュレート電圧生成部にミラーするための電流
ミラー部（トランジスタＱＭＲ０、ＱＭＲ１）を備えて
いる。更に、レギュレータ部３５における電流と電圧と
の関係を、後述の電流比較部Ｄ１、Ｄ２とロード部分３
６との間の関係と一致させるため、電流比較部Ｄ１、Ｄ
２において配置されるバイアストランジスタＱＢ０乃至
ＱＢ３、及び分圧トランジスタＱＤ０乃至ＱＤ５（図１
６、１７）に相当するトランジスタＱＢＲ０、ＱＢＲ
１、及びトランジスタＱＤＲ０、ＱＤＲ１を備えてい
る。また、電流ミラー部のゲート端子はＰＬＯＡＤとし
て出力されており、電流比較部Ｄ２において使用され
る。

【０１１０】レギュレータ部３５のレギュレート電圧生
成部において、ミラーされたリファレンス電流Ｉｒｅｆ
に応じたレギュレート電圧Ｉ＿ｂｉａｓを生成するため
に、負荷部トランジスタＱＬＲ０のゲート端子と、電流
ミラー部ＱＭＲ１のドレイン端子とが接続されている。
電流ミラー部を構成するトランジスタＱＭＲ１が飽和状
態で動作している場合には、電流ミラー部のトランジス
タＱＭＲ１は高出力インピーダンス状態で動作する。ド
レイン電圧に依存せずリファレンス電流Ｉｒｅｆに略等
しい電流に維持できるので、この電流Ｉｒｅｆが負荷ト
ランジスタＱＬＲ０にも流れるようにレギュレート電圧
Ｉ＿ｂｉａｓが制御されることとなる。このレギュレー
タ電圧Ｉ＿ｂｉａｓが、ロード部分３６の負荷トランジ
スタＱＬＬ０、ＱＬＬ１のゲート端子に入力される。前
述したように、レギュレータ部３５は、後述の電流比較
部Ｄ１、Ｄ２を含めたロード部分３６と同等の構成を有
しているので、ロード部分３６にもリファレンス電流が
流れることとなる。

【０１１１】図１４には第３具体例Ｃ３を示す。基本的
な構成は第２具体例Ｃ２と同様であるので、ここでの説
明は省略する。第３具体例Ｃ３では、レギュレート電圧
Ｉ＿ｂｉａｓを生成するため、レギュレータ部３５にオ
ペアンプ部４５を備えている。オペアンプ部４５は、入
力差動対トランジスタＱＰ１、ＱＰ２と能動負荷トラン
ジスタＱＮ１、ＱＮ２とで構成されており、スイッチト
ランジスタＱＮ３、ＱＮ４で活性化されると、電流源ト
ランジスタＱＰ３からのバイアス電流が流れることによ
り、オペアンプ動作を行っている。入力差動対トランジ
スタＱＰ１、ＱＰ２には、リファレンスセル部３９にお
ける、不揮発性記憶セルのドレイン電位と負荷部トラン
ジスタのドレイン電位とが入力されており、両電位が同
等の電位になるようにレギュレート電圧Ｉ＿ｂｉａｓが
制御される。

【０１１２】第２及び第３具体例Ｃ２、Ｃ３に示された
第２原理構成のロード部Ｃ０２によれば、リファレンス
セルとしての不揮発性記憶セルＲＣ２は、不揮発性半導
体記憶装置内に１つあれば足り、ロード部分３６毎に備
える必要はない。不揮発性半導体記憶装置が多ビット出
力構成である場合、ビット幅分のデータバス線対が必要
となり、各々にロード部分３６が接続されることとな
る。この場合にも、不揮発性記憶セルＲＣ２は１つ備え
ていれば良い。不揮発性記憶セルＲＣ２の配置個数を必
要最小限にすることができダイサイズの縮小に寄与する
ことができる。また、複数の不揮発性記憶セルＲＣ２を
備える場合に留意する必要のある特性バラツキの調整も
不要となり好都合である。

【０１１３】また、ロード部分３６において、データバ
ス線ＬＤＢ０、ＬＤＢ１の双方に、不揮発性記憶セルＭ
Ｃからの経路にある負荷ＬＤ（図１０）と同等な負荷Ｐ
ＧＬ０とＳＳＬ０、ＰＧＬ１とＳＳＬ１（図１３）が接
続され、何れか一方にリファレンス電流が流れる構成に
より、ロード部分３６を含めて１対のデータバス線ＬＤ
Ｂ０、ＬＤＢ１は同等な構成となり、製造バラツキや、
チップあるいはウェハ面内バラツキ等に関わらず読み出
し動作を確実に行うことができる点、ロード部Ｃ２、Ｃ
３にある不揮発性記憶セルＲＣ２は、記憶セル情報が格
納される不揮発性記憶セルＭＣとは異なる配置領域に配
置されるため、電圧ストレスの影響を受けずリファレン
スセルＲＣ２の特性変動は生じない点、及びスイッチト
ランジスタＱＳＬ０、ＱＳＬ１の挿入位置より、負荷バ
ランスを更に精度良く合せこむことができる点について
は、第１具体例Ｃ１と同様である。

【０１１４】次に、電流比較部Ｄについて図１５乃至１
７により説明する。図１５は、電流比較部Ｄ０の原理構
成図である。選択された記憶セルが接続されて、データ
バス線ＬＤＢ（０）あるいはＬＤＢ（１）に流れる記憶
セル情報に基づく電流Ｉｄａｔと、対をなすデータバス
線ＬＤＢ（１）あるいはＬＤＢ（０）に接続されたロー
ド部Ｃにより流れるリファレンス電流Ｉｒｅｆとは、電
流比較部Ｄ０に入力される。入力された電流Ｉｄａｔ、
Ｉｒｅｆは、インターフェース部５１を介して電流負荷
部５２に接続される。電流負荷部５２からの電流を、リ
ファレンス電流Ｉｒｅｆに相当する所定電流に設定して
おけば、入力された電流Ｉｄａｔ、Ｉｒｅｆの各々から
所定電流を減じた電流が算出される。両者の差電流は、
電流値のまま、あるいはインターフェースを介して適宜
な電圧レベルにシフトした上で差電圧として、差動出力
端子ＳＮ（０）、ＳＮ（１）に現れる。この差信号を後
段の差動アンプ１０６により増幅してやれば、記憶セル
情報がデータＤＡＴＡとして得られる。ここで、インタ
ーフェース部５１は、差動出力端子ＳＮ（０）、ＳＮ
（１）を適宜な電圧レベルにシフトする他、データバス
線ＬＤＢ（０）、ＬＤＢ（１）の電圧レベルを調整した
り、あるいはデータバス線ＬＤＢ（０）、ＬＤＢ（１）
と電流負荷部５２との接続関係を適宜に切り替える機能
を有するものである。

【０１１５】図１６に示す第１具体例Ｄ１では、インタ
ーフェース部５１Ａは、データバス線ＬＤＢ０、ＬＤＢ
１と電流負荷部５２Ａとの接続関係を適宜に切り替える
接続切り換え部ＱＤ０乃至ＱＤ３と、差動出力端子ＳＮ
０、ＳＮ１の電圧に関わらず、データバス線ＬＤＢ０、
ＬＤＢ１に印加される電圧値を制限するためのバイアス
部ＱＢ０、ＱＢ１とを備えている。電流負荷部５２Ａ
は、独立したカレントミラー回路で構成されており、ト
ランジスタＱＭ１のゲート・ドレイン間を接続して基準
側のトランジスタとし、更にトランジスタＱＭ０のゲー
ト端子を接続して電流をミラーしている。

【０１１６】インターフェース部５１Ａの接続切り換え
部ＱＤ０乃至ＱＤ３は、リファレンス電流Ｉｒｅｆが流
れるデータバス線ＬＤＢ０あるいはＬＤＢ１が、電流負
荷部５２Ａのカレントミラー回路における基準側トラン
ジスタＱＭ１に接続されるように接続を切り替える。即
ち、データバス線ＬＤＢ０がリファレンス側である場合
には、制御信号Ｙ０１によりトランジスタＱＤ２、ＱＤ
３を導通し、データバス線ＬＤＢ１がリファレンス側で
ある場合には、制御信号Ｙ００によりトランジスタＱＤ
０、ＱＤ１を導通する。これにより、リファレンス電流
Ｉｒｅｆがカレントミラー回路の基準側に入力されて、
反対側にリファレンス電流に相当する電流をミラーする
ことができる。また、バイアス部ＱＢ０、ＱＢ１は、差
動出力端子ＳＮ０、ＳＮ１における設定電圧に関わら
ず、データバス線ＬＤＢ０、ＬＤＢ１の電圧を、バイア
ス電圧Ｂｉａｓから閾値電圧降下した電圧に制限する。
これは、電源電圧ＶＣＣから電流負荷部５２Ａを介して
差動出力端子ＳＮ０、ＳＮ１に設定される動作電圧が、
後段の差動アンプ１０６の入力電圧範囲に対して許容範
囲内にある必要があり、この電圧は差動アンプ１０６の
入力回路構成に依存するが、一般的に電源電圧ＶＣＣに
対して所定の中位電圧である。これに対して、データバ
ス線ＬＤＢ０、ＬＤＢ１は、読み出し時、不揮発性記憶
セルＭＣ（図１）までの経路が確立されているので、デ
ータバス線ＬＤＢ０、ＬＤＢ１に印加される電圧が過大
であると、不揮発性記憶セルＭＣ（図１）に不測のプロ
グラム動作が行われる、所謂ディスターブ現象が発生す
る虞がある。バイアス部ＱＢ０、ＱＢ１は、両者の要求
を満足するために挿入されている。ディスターブ現象を
防止するためには、データバス線ＬＤＢ０、ＬＤＢ１の
電位を０．５Ｖ程度にすることが好ましいため、バイア
ス電圧Ｂｉａｓは、０．５Ｖ＋閾値電圧程度に設定され
ている。

【０１１７】また、データバス線ＬＤＢ０、ＬＤＢ１に
プログラム等により高電圧ＶＰＰ等が印加される場合に
は、接続切り換え部ＱＤ０乃至ＱＤ３は、高耐圧素子で
構成しておく必要がある。一方、制御信号Ｙ００、Ｙ０
１は、データバス線ＬＤＢ０、ＬＤＢ１の電位が０．５
Ｖ程度である読み出し時に、接続切り換え部ＱＤ０乃至
ＱＤ３を導通すればよいので、電源電圧ＶＣＣ等の低電
圧で駆動することができる。この設定にしておけば、デ
ータバス線ＬＤＢ０、ＬＤＢ１に高電圧ＶＰＰ等が印加
されても、差動出力端子ＳＮ０、ＳＮ１には、電源電圧
ＶＣＣ以下の電圧が印加されるに留まり、電流負荷部５
２Ａや差動アンプ１０６等を低耐圧素子で構成すること
ができ、読み出し時の高速動作を実現することができ
る。ここで、データバス線ＬＤＢ０、ＬＤＢ１に高電圧
ＶＰＰ等が印加される場合があるのは、コラム選択部Ｂ
２を使用した場合等である。

【０１１８】図１７に示す第２具体例Ｄ２では、インタ
ーフェース部５１Ｂは、インターフェース部５１Ａとは
異なり、接続切り換え部ＱＤ０乃至ＱＤ３に代えて分圧
部ＱＤ４、ＱＤ５を備え、更にバイアス部ＱＢ２、ＱＢ
３とを備えている。電流負荷部５２Ａは、ロード部の第
２具体例Ｃ２で出力される電流ミラー部のゲート端子Ｐ
ＬＯＡＤが接続された定電流トランジスタＱＭ２、ＱＭ
３を構成している。トランジスタＱＭ２、ＱＭ３は、ロ
ード部の第２具体例Ｃ２における電流ミラー部ＱＭＲ
０、ＱＭＲ１と共にカレントミラー回路を構成してい
る。従って、定電流トランジスタＱＭ２、ＱＭ３には、
共にリファレンス電流の相当する電流が流れている。そ
れゆえ、データバス線ＬＤＢ０、ＬＤＢ１のうち何れが
リファレンス側になっても第１具体例と同様に差電流を
検出することができる。

【０１１９】第１具体例Ｄ１の接続切り換え部ＱＤ０乃
至ＱＤ３に代えて備えられている分圧部ＱＤ４、ＱＤ５
は、接続切り換え部ＱＤ０乃至ＱＤ３の分圧効果と同様
な効果を奏し、データバス線ＬＤＢ０、ＬＤＢ１の高電
圧に対して、差動出力端子ＳＮ０、ＳＮ１の電圧を制限
する。また、バイアス部ＱＢ２、ＱＢ３についても、バ
イアス部ＱＢ０、ＱＢ１と同様な作用・効果を奏する。

【０１２０】第１及び第２具体例の電流比較部Ｄ１、Ｄ
２によれば、記憶セル情報に基づく電流Ｉｄａｔと、電
流負荷部により供給されるリファレンス電流Ｉｒｅｆと
の差電流に基づき、記憶セル情報を読み出すことができ
る。

【０１２１】図１８には、第１実施形態の不揮発性半導
体記憶装置（図１）における読み出し動作について回路
シミュレーションを行った動作波形を示す。図１８のシ
ミュレーションでは、０．１８μｍルールのプロセステ
クノロジーで製造した６４Ｍビット相当の不揮性半導体
記憶装置であるフラッシュメモリについて、電源電圧Ｖ
ＣＣを２．９Ｖとして行った結果である。

【０１２２】ワード線ＷＬ０が活性化されると、メモリ
コア部Ａ内の選択セクタに配置されている記憶セルＭＣ
が選択されると共に、ワード線ＷＬ０の活性化から数ｎ
ｓｅｃの後にロード部Ｃが動作を開始して、リファレン
ス電流Ｉｒｅｆがデータバス線ＬＤＢ（１）に流れ始め
る。合せてコラム選択部Ｂのパスゲートも選択される
（不図示）が、この時点ではセクタスイッチが選択され
ておらずデータバス線ＬＤＢ（０）には記憶セル情報に
基づく電流Ｉｄａｔは流れていない。リファレンス電流
Ｉｒｅｆの出力から略５ｎｓｅｃの後に、制御信号ＳＥ
ＣＹが活性化しセクタスイッチを選択してローカルビッ
ト線とグローバルビット線を接続する。この時点では、
コラム選択部Ｂのパスゲートは導通しているのでグロー
バルビット線はデータバス線ＬＤＢ（０）にも接続され
ており、制御信号ＳＥＣＹの活性化から略１ｎｓｅｃ後
に記憶セル電流Ｉｄａｔが出力されてくる。記憶セル電
流Ｉｄａｔが安定するのを待って、立ち上がりから略６
ｎｓｅｃ後にプリチャージ信号ＰＲをリセットして電流
比較部Ｄのプリチャージを解除する。プリチャージの解
除と同時に、電流比較部Ｄでは電流Ｉｄａｔ、Ｉｒｅｆ
の比較が開始され差動出力端子ＳＮ（０）、ＳＮ（１）
間に電流の違いに基づく電位差が現れる。この電位差が
５０ｍＶ程度に広がった時点で後段の差動アンプ１０６
が動作して記憶セル情報をデータＤＡＴＡとして出力す
る。プリチャージ信号ＰＲのりセットから僅か１ｎｓｅ
ｃ程度で、記憶セル情報ＤＡＴＡが出力される。１対の
データバス線ＬＤＢ（０）、ＬＤＢ（１）に接続される
負荷を理想的に同等とし、パスゲート等に付随する寄生
容量を最小化すると共に、リファレンス電流Ｉｒｅｆを
生成する不揮発性セルへの電圧ストレスを排除して安定
したリファレンス電流Ｉｒｅｆに対して差動増幅を行う
ことにより、読み出し動作における初期の過渡応答期間
において、記憶セル情報を画定することができ、高速な
読み出し動作を実現していることが分かる。また、１対
のデータバス線ＬＤＢ（０）、ＬＤＢ（１）の負荷バラ
ンスが良好であることから、プリチャージ時間も迅速に
行うことができ、連続読み出し動作におけるサイクルタ
イムの高速化も同時に実現することができる。

【０１２３】以上説明したメモリコア部Ａ、コラム選択
部Ｂ、ロード部Ｃ、電流比較部Ｄの各具体例は、図１の
第１実施形態、及び後述の第２乃至第４実施形態におい
て、適宜に組み合わせて本発明の不揮発性半導体記憶装
置を構成することができる。

【０１２４】尚、本発明は前記第１実施形態に限定され
るものではなく、本発明の趣旨を逸脱しない範囲内で種
々の改良、変形が可能であることは言うまでもない。例
えば、第１実施形態では、対をなすグローバルビット線
ＧＢＬｍ、ＧＢＬｎ（図２）に各々接続されるローカル
ビット線ＬＢＬｍ、ＬＢＬｎは、隣接するセクタＳＥＣ
ｍ、ＳＥＣｎに配置されている場合を例にとり説明した
が、これに限定されるものではなく、ローカルビット線
同士が隣接するように構成してもよい。即ち、図１９に
第２実施形態として示すメモリコア部Ａ２０では、セク
タＳＥＣ０に例示するように、セクタスイッチを介し
て、隣接するローカルビット線ＬＢＬ００とＬＢＬ０
１、ＬＢＬ０２とＬＢＬ０３が、隣接するグローバルビ
ット線ＧＢＬ０、ＧＢＬ１に接続するように配置されて
いる。そして、ワード線ＷＬ００、ＷＬ０１の各々に対
して、ＳＥＣ００及びＳＥＣＹ０１、あるいはＳＥＣＹ
０２及びＳＥＣＹ０３を選択するように制御すれば、隣
接するローカルビット線ＬＢＬ００とＬＢＬ０１、ＬＢ
Ｌ０２とＬＢＬ０３について、一方を選択された記憶セ
ル側に、他方をリファレンス側にして、隣接するグロー
バルビット線ＧＢＬ０、ＧＢＬ１に接続することができ
る。これにより、隣接するローカルビット線ＬＢＬ００
とＬＢＬ０１、ＬＢＬ０２とＬＢＬ０３、及び隣接する
グローバルビット線ＧＢＬ０、ＧＢＬ１の双方に対し
て、一方に印加されたノイズが他方にも伝播され、１対
の線間で同等のノイズが乗ることとなる。即ち、ローカ
ルビット線ＬＢＬ００とＬＢＬ０１、ＬＢＬ０２とＬＢ
Ｌ０３、及びグローバルビット線ＧＢＬ０とＧＢＬ１
は、ノイズの影響を相殺することができる。従って、記
憶セル情報の読み出し信頼性が向上する。

【０１２５】また、１対のローカルビット線を、第１実
施形態に示すように隣接セクタＳＥＣ０、ＳＥＣ１間の
対応位置に配置（図３、４）、あるいは第２実施形態に
示すように同一セクタＳＥＣ０内で隣接（図１９）させ
なくとも、１対のローカルビット線に関して、周囲環境
による物理パラメータが同等である位置に配置すること
により、同等の寄生容量にすることができる。即ち、図
２０に第３実施形態として示すメモリコア部Ａ３０に例
示するように、メモリコア部Ａ３０において、１対のビ
ット線ＢＬ０、ＢＬ１が、対称的な位置等、周囲環境に
よる物理パラメータが同等である位置に配置されれば、
両ビット線ＢＬ０、ＢＬ１の有する寄生容量は同等とす
ることができる。

【０１２６】また、所定数の不揮発性記憶セル毎に纏め
られ、不揮発性記憶セルへのアクセスの基本単位として
構成される、複数のセクタＳＥＣ０、ＳＥＣ１を備え、
１対のローカルビット線ＬＢＬ００とＬＢＬ０１、ＬＢ
Ｌ０２とＬＢＬ０３は、セクタＳＥＣ０、ＳＥＣ１毎に
配置関係が反転して構成することもできる。これによ
り、ローカルビット線ＬＢＬ００とＬＢＬ０１、ＬＢＬ
０２とＬＢＬ０３が、セクタＳＥＣ０、ＳＥＣ１を越え
て形成されている場合に、セクタＳＥＣ０、ＳＥＣ１毎
に配置関係を反転するので、周辺構造との間で形成され
る寄生容量は、両ローカルビット線ＬＢＬ００とＬＢＬ
０１、ＬＢＬ０２とＬＢＬ０３間で同等とすることがで
きる。この構成を、図１９に第２実施形態のメモリコア
部Ａ２０として示す。

【０１２７】また、第１実施形態においては、ローカル
ビット線とグローバルビット線との２階層の階層的ビッ
ト線構造を有する不揮発性半導体記憶装置について説明
したが、本発明はこれに限定されるものではなく、ビッ
ト線の階層構造が１階層の不揮発性半導体記憶装置につ
いても、第１乃至第３実施形態を同様に適用できること
は言うまでもない。即ち、図２１に第４実施形態として
示すメモリコア部Ａ４０では、ビット線ＢＬ０、ＢＬ１
は階層構造を構成していない。各々のビット線ＢＬ０、
ＢＬ１には、セクタＳＥＣ０において、ワード線ＷＬ０
０、ＷＬ０１で選択される記憶セル群が、セクタＳＥＣ
１においても同様に、ワード線ＷＬ１０、ＷＬ１１で選
択される記憶セル群が配置されている。セクタ毎に１対
のビット線ＢＬ０、ＢＬ１の何れか一方に接続されてい
る記憶セルが選択されるようにワード線ＷＬ００乃至Ｗ
Ｌ１１を制御してやれば、ビット線ＢＬ０、ＢＬ１のう
ち他方のビット線をリファレンス側の負荷とすることが
できる。また、セクタＳＥＣ０、ＳＥＣ１毎にビット線
ＢＬ０、ＢＬ１の配置関係を反転してやれば、ビット線
ＢＬ０、ＢＬ１の有する寄生容量を更に同等に合わせる
ことができる。

【０１２８】（付記１） 複数の不揮発性記憶セルが接
続されている、複数のディジット線を備える不揮発性半
導体記憶装置において、記憶セル情報の読み出しの際、
前記ディジット線は、選択される前記不揮発性記憶セル
が接続されている第１ディジット線と、非選択の前記不
揮発性記憶セルのみが接続されている第２ディジット線
とを含み、前記第１及び第２ディジット線を１対とし
て、前記記憶セル情報の読み出しを行うことを特徴とす
る不揮発性半導体記憶装置。 （付記２） 前記第１ディジット線と、前記第２ディジ
ット線とは隣接することを特徴とする付記１に記載の不
揮発性半導体記憶装置。 （付記３） 前記第１ディジット線と前記第２ディジッ
ト線とは、該第１及び第２ディジット線を囲む物理パラ
メータが同等であることを特徴とする付記１又は２に記
載の不揮発性半導体記憶装置。 （付記４） 複数の不揮発性記憶セルが接続されてい
る、複数のローカルディジット線と、所定数の前記ロー
カルディジット線毎に備えられ、該ローカルディジット
線が択一的に接続されるグローバルディジット線とを備
える不揮発性半導体記憶装置において、記憶セル情報の
読み出しの際、前記グローバルディジット線は、選択さ
れる前記不揮発性記憶セルが接続されている第１ローカ
ルディジット線に接続される第１グローバルディジット
線と、選択される前記不揮発性記憶セルが接続されず、
前記第１グローバルディジット線と隣接する第２グロー
バルディジット線とを含み、前記第１及び第２グローバ
ルディジット線を１対として、前記記憶セル情報の読み
出しを行うことを特徴とする不揮発性半導体記憶装置。 （付記５） 前記第２グローバルディジット線は、非選
択の前記不揮発性記憶セルのみが接続されている第２ロ
ーカルディジット線に接続されることを特徴とする付記
４に記載の不揮発性半導体記憶装置。 （付記６） 前記第１ローカルディジット線と、前記第
２ローカルディジット線とは、隣接することを特徴とす
る付記５に記載の不揮発性半導体記憶装置。 （付記７） 前記第１ローカルディジット線と、前記第
２ローカルディジット線とは、該第１及び第２ローカル
ディジット線を囲む物理パラメータが同等であることを
特徴とする付記５又は６に記載の不揮発性半導体記憶装
置。 （付記８） 所定数の前記不揮発性記憶セル毎に纏めら
れ、該不揮発性記憶セルへのアクセスの基本単位として
構成される、複数のセクタを備え、前記第１ディジット
線あるいは前記第１ローカルディジット線と、前記第２
ディジット線あるいは前記第２ローカルディジット線と
は、前記セクタ毎に配置関係が反転して構成されること
を特徴とする付記１又は５に記載の不揮発性半導体記憶
装置。 （付記９） 所定数の前記ディジット線毎、あるいは所
定数の前記ローカルディジット線毎に纏められ、該不揮
発性記憶セルへのアクセスの基本単位として構成され
る、複数のセクタを備え、前記第１ディジット線あるい
は前記第１ローカルディジット線は、第１セクタに配置
され、前記第２ディジット線あるいは前記第２ローカル
ディジット線は、第２セクタに配置されることを特徴と
する付記１又は５に記載の不揮発性半導体記憶装置。 （付記１０） 前記第１セクタと前記第２セクタとは、
隣接して配置されることを特徴とする付記９に記載の不
揮発性半導体記憶装置。 （付記１１） 前記第１ディジット線あるいは前記第１
ローカルディジット線と、前記第２ディジット線あるい
は前記第２ローカルディジット線とは、該ディジット線
あるいは該ローカルディジット線を囲む物理パラメータ
が同等であることを特徴とする付記９又は１０に記載の
不揮発性半導体記憶装置。 （付記１２） 前記第１グローバルディジット線と、前
記第２グローバルディジット線とは、前記セクタ毎に配
置関係が反転して構成されることを特徴とする付記８乃
至１１の少なくとも何れか１項に記載の不揮発性半導体
記憶装置。 （付記１３） 欠陥救済のための冗長構成の最小単位
は、前記第１及び第２ディジット線、あるいは前記第１
及び第２グローバルディジット線を１対として構成され
ることを特徴とする付記１又は４に記載の不揮発性半導
体記憶装置。 （付記１４） 複数の不揮発性記憶セルが接続されてい
る、複数のディジット線を備える不揮発性半導体記憶装
置において、前記ディジット線は、選択される前記不揮
発性記憶セルが接続されている第１ディジット線と、非
選択の前記不揮発性記憶セルのみが接続されている第２
ディジット線とを含み、所定数の前記ディジット線毎に
設けられ、記憶セル情報の読み出しの際、前記第１及び
第２ディジット線を共に選択し、記憶セル情報の書き込
みの際、前記第１ディジット線のみを選択する選択部を
備えることを特徴とする不揮発性半導体記憶装置。 （付記１５） 前記ディジット線に選択的に接続される
データ線を備え、前記選択部は、記憶セル情報の読み出
しの際に、第１電流駆動能力で前記ディジット線と前記
データ線とを接続し、記憶セル情報の書き込みの際に、
前記第１電流駆動能力より大きな第２電流駆動能力で前
記ディジット線と前記データ線とを接続するスイッチ部
を備えることを特徴とする付記１４に記載の不揮発性半
導体記憶装置。 （付記１６） 前記ディジット線に選択的に接続される
データ線を備え、前記選択部は、記憶セル情報の読み出
し時に、前記ディジット線から前記データ線に至る第１
経路と、記憶セル情報の書き込み時に、前記データ線か
ら前記ディジット線に至る第２経路とを備えることを特
徴とする付記１４又は１５に記載の不揮発性半導体記憶
装置。 （付記１７） 前記第１経路を構成する前記スイッチ部
は、低耐圧素子で構成され、前記第２経路を構成する前
記スイッチ部は、高耐圧素子で構成されることを特徴と
する付記１６に記載の不揮発性半導体記憶装置。 （付記１８） 前記第１経路を構成する前記スイッチ部
を開閉制御する第１制御部と、前記第２経路を構成する
前記スイッチ部を開閉制御する第２制御部とを備え、前
記第１制御部は低耐圧素子で構成され、前記第２制御部
は高耐圧素子で構成されることを特徴とする付記１６又
は１７に記載の不揮発性半導体記憶装置。 （付記１９） 前記第２経路は、前記第１経路を含んで
構成されることを特徴とする付記１６に記載の不揮発性
半導体記憶装置。 （付記２０） 記憶セル情報の読み出しの際に、前記第
１及び第２ディジット線を各々別の前記データ線に接続
する第１及び第２スイッチ部と、記憶セル情報の書き込
みの際、前記第１ディジット線を前記第３データ線に接
続する第３スイッチ部とを備えることを特徴とする付記
１５乃至１９の少なくとも何れか１項に記載の不揮発性
半導体記憶装置。 （付記２１） 複数の不揮発性記憶セルが接続されてい
る、複数のローカルディジット線と、所定数の前記ロー
カルディジット線毎に備えられ、該ローカルディジット
線が択一的に接続されるグローバルディジット線とを備
え、前記ディジット線は、前記グローバルディジット線
であることを特徴とする付記１４乃至２０の少なくとも
何れか１項に記載の不揮発性半導体記憶装置。 （付記２２） 複数の不揮発性記憶セルが接続されてい
る、複数のディジット線と、前記ディジット線に選択的
に接続されるデータ線とを備える不揮発性半導体記憶装
置において、第１ディジット線を介して、選択される前
記不揮発性記憶セルが接続される第１データ線と、第２
ディジット線を介して、非選択の前記不揮発性記憶セル
のみが接続される第２データ線と、前記第１データ線に
接続される第１ロード部と、前記第１ロード部と同等な
構成を有し、前記第２データ線に接続されると共に、前
記記憶セル情報に基づき前記第１データ線を流れる電流
に対して基準となる電流を流す第２ロード部とを備え、
前記第１及び第２データ線を１対として、記憶セル情報
の読み出しを行うことを特徴とする不揮発性半導体記憶
装置。 （付記２３） 前記第１及び第２ロード部は、前記不揮
発性記憶セルから前記第１及び第２ロード部に至る経路
にある負荷と同等な負荷を備えることを特徴とする付記
２２に記載の不揮発性半導体記憶装置。 （付記２４） 前記第１及び第２ロード部は、前記不揮
発性記憶セルと同等な第１及び第２リファレンスセルを
備えることを特徴とする付記２２又は２３に記載の不揮
発性半導体記憶装置。 （付記２５） 前記記憶セル情報に基づく電流に対する
基準電流を生成する、前記不揮発性記憶セルと同等な第
３リファレンスセルを含み、前記基準電流に応じたレギ
ュレート電圧を出力するレギュレータ部を更に備え、前
記第１及び第２ロード部は、前記レギュレート電圧によ
り電流値が制御される第１及び第２負荷部を備えること
を特徴とする付記２２又は２３に記載の不揮発性半導体
記憶装置。 （付記２６） 前記第１及び第２レファレンスセル、あ
るいは前記第３リファレンスセルは、前記記憶セル情報
が格納される前記不揮発性記憶セルの配置領域とは異な
る配置領域に配置されることを特徴とする付記２４又は
２５に記載の不揮発性半導体記憶装置。 （付記２７） 前記第１及び第２リファレンスセルある
いは前記第１及び第２負荷部と、基準電位とを接続する
第１及び第２選択スイッチを備え、前記第１選択スイッ
チ、又は前記第２選択スイッチの何れか一方を選択的に
導通することを特徴とする付記２４又は２５に記載の不
揮発性半導体記憶装置。 （付記２８） 前記レギュレータ部は、前記第３リファ
レンスセルを含む基準電流生成部と、第１及び第２負荷
部と同等な第３負荷部を含むレギュレート電圧生成部と
を備えることを特徴とする付記２５に記載の不揮発性半
導体記憶装置。 （付記２９） 前記レギュレータ部は、前記基準電流生
成部で生成される基準電流を、前記レギュレート電圧生
成部にミラーする電流ミラー部と、前記レギュレート電
圧生成部において、前記ミラーされた基準電流を流すよ
うに前記第３負荷部を制御するフィードバック部とを備
えることを特徴とする付記２８に記載の不揮発性半導体
記憶装置。 （付記３０） 前記フィードバック部は、前記レギュレ
ート電圧を出力することを特徴とする付記２９に記載の
不揮発性半導体記憶装置。 （付記３１） 複数の不揮発性記憶セルが接続されてい
る、複数のローカルディジット線と、所定数の前記ロー
カルディジット線毎に備えられ、該ローカルディジット
線が択一的に接続されるグローバルディジット線とを備
えており、前記ディジット線は、前記グローバルディジ
ット線であることを特徴とする付記２２乃至３０の少な
くとも何れか１項に記載の不揮発性半導体記憶装置。 （付記３２） 複数の不揮発性記憶セルが接続されてい
る、複数のディジット線と、前記ディジット線に選択的
に接続されるデータ線とを備える不揮発性半導体記憶装
置において、前記ディジット線を介して、選択される前
記不揮発性記憶セルが接続され、記憶セル情報に基づく
電流が流れる第１データ線と、基準電流が流れる第２デ
ータ線と、前記第１及び第２データ線が接続され、前記
記憶セル情報に基づく電流と前記基準電流とを比較する
電流比較部とを備え、前記電流比較部は、電流ミラー構
成を有する電流負荷部と、前記第１及び第２データ線と
前記電流負荷部との接続を切り替える接続切り換え部と
を備えることを特徴とする不揮発性半導体記憶装置。 （付記３３） 前記接続切り換え部は、前記第２データ
線が、前記電流負荷部の電流ミラー構成における基準側
に接続されるように制御されることを特徴とする付記３
２に記載の不揮発性半導体記憶装置。 （付記３４） 前記接続切り換え部は、前記第１及び第
２データ線の電圧に関わらず、前記電流負荷部側に印加
される電圧を制限する分圧部を含むことを特徴とする付
記３２又は３３に記載の不揮発性半導体記憶装置。 （付記３５） 複数の不揮発性記憶セルが接続されてい
る、複数のディジット線と、前記ディジット線に選択的
に接続されるデータ線とを備える不揮発性半導体記憶装
置において、前記ディジット線を介して、選択される前
記不揮発性記憶セルが接続され、記憶セル情報に基づく
電流が流れる第１データ線と、基準電流が流れる第２デ
ータ線と、前記第１及び第２データ線が接続され、前記
記憶セル情報に基づく電流と前記基準電流とを比較する
電流比較部とを備え、前記電流比較部は、前記第１及び
第２データ線に対して前記基準電流に相当する電流を流
す電流負荷部を備えることを特徴とする不揮発性半導体
記憶装置。 （付記３６） 前記第１及び第２データ線と前記電流負
荷部との間に、前記第１及び第２データ線の電圧に関わ
らず、前記電流負荷部側に印加される電圧を制限する分
圧部を備えることを特徴とする付記３５に記載の不揮発
性半導体記憶装置。 （付記３７） 前記電流負荷部から出力される電圧に関
わらず、前記第１及び第２データ線側に印加される電圧
を制限するバイアス部を備えることを特徴とする付記３
２乃至３６の少なくとも何れか１項に記載の不揮発性半
導体記憶装置。 （付記３８） 複数の不揮発性記憶セルが接続されてい
る、複数のローカルディジット線と、所定数の前記ロー
カルディジット線毎に備えられ、該ローカルディジット
線が択一的に接続されるグローバルディジット線とを備
えており、前記ディジット線は、前記グローバルディジ
ット線であることを特徴とする付記３２乃至３６の少な
くとも何れか１項に記載の不揮発性半導体記憶装置。

【０１２９】

【発明の効果】本発明によれば、読み出し動作におい
て、選択される記憶セルが接続されるグローバルビット
線と、同グローバルビット線に隣接するグローバルビッ
ト線とを対として、１対のデータバス線に接続される負
荷を理想的に同等とし、グローバルビット線とデータバ
ス線とを接続するパスゲート等に付随する寄生容量を最
小化すると共に、リファレンス電流を生成する不揮発性
セルへの電圧ストレスを排除して安定したリファレンス
電流に対して差動増幅を行うことにより、読み出し動作
における初期の過渡応答期間において記憶セル情報を画
定することができ、高速な読み出し動作を実現すること
ができる。また、１対のグローバルビット線を隣接する
ことにより、一方に印加されるノイズは他方にも同様に
印加されるので、ノイズの影響が相殺され、記憶セル情
報の読み出し信頼性を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態における不揮発性半導体
記憶装置の全体構成図を示すブロック図である。

【図２】第１実施形態におけるメモリコア部の原理構成
図を示す回路図である。

【図３】メモリコア部の第１具体例を示す回路図であ
る。

【図４】メモリコア部の第２具体例を示す回路図であ
る。

【図５】メモリコア部の第１及び第２具体例における冗
長構成を示す回路図である。

【図６】第１実施形態におけるコラム選択部の第１原理
構成図を示す回路図である。

【図７】コラム選択部の第１具体例を示す回路図であ
る。

【図８】実施形態におけるコラム選択部の第２原理構成
図を示す回路図である。

【図９】コラム選択部の第２具体例を示す回路図であ
る。

【図１０】第１実施形態におけるロード部の第１原理構
成図を示す回路図である。

【図１１】ロード部の第１具体例を示す回路図である。

【図１２】第１実施形態におけるロード部の第２原理構
成図を示す回路図である。

【図１３】ロード部の第２具体例を示す回路図である。

【図１４】ロード部の第３具体例を示す回路図である。

【図１５】第１実施形態における電流比較部の原理構成
図を示す回路図である。

【図１６】電流比較部の第１具体例を示す回路図であ
る。

【図１７】電流比較部の第２具体例を示す回路図であ
る。

【図１８】第１実施形態の読み出し動作を示す動作波形
図である。

【図１９】第２実施形態のメモリコア部を示す回路図で
ある。

【図２０】第３実施形態のメモリコア部を示す回路図で
ある。

【図２１】第４実施形態のメモリコア部を示す回路図で
ある。

【図２２】従来技術における不揮発性半導体記憶装置の
全体構成図を示すブロック図である。

【図２３】従来技術のメモリコア部を示す回路図であ
る。

【図２４】従来技術のコラム選択部を示す回路図であ
る。

【図２５】従来技術の比較部を示す回路図である。

【符号の説明】

２０ プ
ログラム用パスゲート ２１ リ
ード用パスゲート ２２ プ
ログラム用デコード部 ２３ リ
ード用デコード部 ２４ １
段目パスゲート ２５ ２
段目パスゲート ２６ デ
コード部 ３５ レ
ギュレータ部 ３６ ロ
ード部分 Ａ、Ａ０、Ａ１、Ａ２ メ
モリコア部 Ｂ、Ｂ０１、Ｂ０２、Ｂ１、Ｂ２ コ
ラム選択部 Ｃ、Ｃ０１、Ｃ０２、Ｃ１、Ｃ２ ロ
ード部 Ｄ、Ｄ０、Ｄ１、Ｄ２ 電
流比較部 ＧＢＬ、ＧＢＬ（０）、ＧＢＬ（１）、ＧＢＬ０乃至Ｇ
ＢＬ３１グローバルビット線 ＬＢＬｍ、ＬＢＬｎ、ＬＢＬ００、ＬＢＬ０１、ＬＢＬ
０２、ＬＢＬ０３、ＬＢＬ０４、ＬＢＬ０５、ＬＢＬ０
６、ＬＢＬ０７、ＬＢＬ１０、ＬＢＬ１１、ＬＢＬ１
２、ＬＢＬ１３、ＬＢＬ１４、ＬＢＬ１５、ＬＢＬ１
６、ＬＢＬ１７ローカルビット線 ＬＤ 負
荷 ＬＤＢ、ＬＤＢ（０）、ＬＤＢ（１）、ＬＤＢ０、ＬＤ
Ｂ１読み出し用データバス線 ＱＢ０、ＱＢ１、ＱＢ２、ＱＢ３ バ
イアス部 ＱＤ０、ＱＤ１、ＱＤ２、ＱＤ３ 接
続切り換え部 ＱＤ４、ＱＤ５ 分
圧部 ＲＣ（０）、ＲＣ（１）、ＲＣ０、ＲＣ１、ＲＣ２ リ
ファレンスセル ＳＧＢＬ０、ＳＧＢＬ１ 冗
長構成のグローバルビット線 ＷＤＢ プ
ログラム用データバス線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 古山 孝昭 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B025 AA04 AB01 AC01 AD02 AD07 AD09 AD12 AD13 AE05 AE08

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の不揮発性記憶セルが接続されてい
   る、複数のローカルディジット線と、 所定数の前記ローカルディジット線毎に備えられ、該ロ
   ーカルディジット線が択一的に接続されるグローバルデ
   ィジット線とを備える不揮発性半導体記憶装置におい
   て、 記憶セル情報の読み出しの際、前記グローバルディジッ
   ト線は、 選択される前記不揮発性記憶セルが接続されている第１
   ローカルディジット線に接続される第１グローバルディ
   ジット線と、 選択される前記不揮発性記憶セルが接続されず、非選択
   の前記不揮発性記憶セルのみが接続されている第２ロー
   カルディジット線に接続される、前記第１グローバルデ
   ィジット線と隣接する第２グローバルディジット線とを
   含み、 前記第１及び第２グローバルディジット線を１対とし
   て、前記記憶セル情報の読み出しを行うことを特徴とす
   る不揮発性半導体記憶装置。
2. 【請求項２】 所定数の前記ローカルディジット線毎に
   纏められ、該不揮発性記憶セルへのアクセスの基本単位
   として構成される、複数のセクタを備え、 前記第１ローカルディジット線は、第１セクタに配置さ
   れ、 前記第２ローカルディジット線は、第２セクタに配置さ
   れることを特徴とする請求項１に記載の不揮発性半導体
   記憶装置。
3. 【請求項３】 前記第１セクタと前記第２セクタとは、
   隣接して配置されることを特徴とする請求項２に記載の
   不揮発性半導体記憶装置。
4. 【請求項４】 前記第１グローバルディジット線と、前
   記第２グローバルディジット線とは、前記セクタ毎に配
   置関係が反転して構成されることを特徴とする請求項２
   又は３に記載の不揮発性半導体記憶装置。
5. 【請求項５】 複数の不揮発性記憶セルが接続されてい
   る、複数のディジット線を備える不揮発性半導体記憶装
   置において、 前記ディジット線は、 選択される前記不揮発性記憶セルが接続されている第１
   ディジット線と、 非選択の前記不揮発性記憶セルのみが接続されている第
   ２ディジット線とを含み、 所定数の前記ディジット線毎に設けられ、記憶セル情報
   の読み出しの際、前記第１及び第２ディジット線を共に
   選択し、記憶セル情報の書き込みの際、前記第１ディジ
   ット線のみを選択する選択部を備えることを特徴とする
   不揮発性半導体記憶装置。
6. 【請求項６】 複数の不揮発性記憶セルが接続されてい
   る、複数のディジット線と、 前記ディジット線に選択的に接続されるデータ線とを備
   える不揮発性半導体記憶装置において、 第１ディジット線を介して、選択される前記不揮発性記
   憶セルが接続される第１データ線と、 第２ディジット線を介して、非選択の前記不揮発性記憶
   セルのみが接続される第２データ線と、 前記第１データ線に接続される第１ロード部と、 前記第１ロード部と同等な構成を有し、前記第２データ
   線に接続されると共に、前記記憶セル情報に基づき前記
   第１データ線を流れる電流に対して基準となる電流を流
   す第２ロード部とを備え、 前記第１ロード部は、前記不揮発性記憶セルから第２ロ
   ード部に至る経路にある負荷と同等な負荷を有し、前記
   第２ロード部は、前記不揮発性記憶セルから前記第１ロ
   ード部に至る経路にある負荷と同等な負荷を有して、 前記第１及び第２データ線を１対として、記憶セル情報
   の読み出しを行うことを特徴とする不揮発性半導体記憶
   装置。
7. 【請求項７】 前記第１及び第２ロード部は、 前記不揮発性記憶セルと同等な第１及び第２リファレン
   スセルを備えることを特徴とする請求項６に記載の不揮
   発性半導体記憶装置。
8. 【請求項８】 前記記憶セル情報に基づく電流に対する
   基準電流を生成する、前記不揮発性記憶セルと同等な第
   ３リファレンスセルを含み、前記基準電流に応じたレギ
   ュレート電圧を出力するレギュレータ部を更に備え、 前記第１及び第２ロード部は、 前記レギュレート電圧により電流値が制御される第１及
   び第２負荷部を備えることを特徴とする請求項６に記載
   の不揮発性半導体記憶装置。
9. 【請求項９】 複数の不揮発性記憶セルが接続されてい
   る、複数のディジット線と、 前記ディジット線に選択的に接続されるデータ線とを備
   える不揮発性半導体記憶装置において、 前記ディジット線を介して、選択される前記不揮発性記
   憶セルが接続され、記憶セル情報に基づく電流が流れる
   第１データ線と、 基準電流が流れる第２データ線と、 前記第１及び第２データ線が接続され、前記記憶セル情
   報に基づく電流と前記基準電流とを比較する電流比較部
   とを備え、 前記電流比較部は、 電流ミラー構成を有する電流負荷部と、 前記第１及び第２データ線と前記電流負荷部との接続を
   切り替える接続切り換え部とを備えることを特徴とする
   不揮発性半導体記憶装置。
10. 【請求項１０】 複数の不揮発性記憶セルが接続されて
    いる、複数のディジット線と、 前記ディジット線に選択的に接続されるデータ線とを備
    える不揮発性半導体記憶装置において、 前記ディジット線を介して、選択される前記不揮発性記
    憶セルが接続され、記憶セル情報に基づく電流が流れる
    第１データ線と、 基準電流が流れる第２データ線と、 前記第１及び第２データ線が接続され、前記記憶セル情
    報に基づく電流と前記基準電流とを比較する電流比較部
    とを備え、 前記電流比較部は、 前記第１及び第２データ線に対して前記基準電流に相当
    する電流を流す電流負荷部を備えることを特徴とする不
    揮発性半導体記憶装置。