JP7310302B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

一部の半導体記憶装置は、良品率である歩留まりを向上するために、不良のメモリセルの代わりに動作させる冗長メモリセルと、不良のメモリセルを示す不良アドレスを記憶するアドレス情報記憶部とを有する。この種の半導体記憶装置は、外部から供給されるアドレスがアドレス情報記憶部に記憶した不良アドレスと一致する場合、不良のメモリセルの代わりに冗長メモリセルにアクセスすることで、不良がある場合にも正常に動作する。

また、冗長メモリセルを有する一部の不揮発性の半導体記憶装置は、外部から供給されるデータを記憶する通常メモリセルと、不良アドレス等を記憶する情報メモリセルとを有する。そして、通常メモリセルに接続される通常ビット線と情報メモリセルに接続される情報ビット線とが、選択トランジスタを介して接続される。この種の不揮発性の半導体記憶装置では、情報メモリセルへの不良アドレス等の書き込みは、通常ビット線および選択トランジスタを介して、通常メモリセル用のデータの書き込み回路を使用して実行される。また、情報メモリセルからの不良アドレス等の読み出しは、情報メモリセル専用の読み出し回路を用いて実行される（例えば、特許文献１、２参照）。

特開２０１０－１７１２１０号公報 特開２００２－１５０７８９公報

通常メモリセル用の書き込み回路を使用して、情報メモリセルへの不良アドレス等の書き込みを実行する場合、情報メモリセル専用の書き込み回路を設けなくてよいため、半導体記憶装置の回路規模は削減される。一方、不良アドレス等を、通常ビット線および選択トランジスタを介して通常メモリセル用の書き込み回路から情報メモリセルに転送する場合、通常ビット線の配線抵抗等の負荷が大きいほど、不良アドレス等の情報メモリセルへの書き込みマージンは低下する。

１つの側面では、本発明は、第１のメモリセル用の書き込み回路を利用して、書き込みマージンを低下させることなく、第２のメモリセルにデータを書き込むことを目的とする。

一つの観点によれば、半導体記憶装置は、書き込み動作により抵抗値が変化する第１の抵抗素子を含み、前記第１の抵抗素子の抵抗値に応じてデータを記憶する複数の第１のメモリセルと、書き込み動作により抵抗値が変化する第２の抵抗素子を含み、前記第２の抵抗素子の抵抗値に応じて、半導体記憶装置内に設定するデータを記憶する第２のメモリセルと、前記複数の第１のメモリセルに接続される複数の第１のビット線および複数の第１のソース線と、前記複数の第１のメモリセルまたは前記第２のメモリセルに書き込むデータを出力する書き込み回路と、前記第２のメモリセルにデータを書き込む書き込み動作において、前記書き込み回路を前記複数の第１のビット線と前記複数の第１のソース線とに接続する第１のスイッチ回路と、前記第２のメモリセルにデータを書き込む書き込み動作において、前記複数の第１のビット線と前記複数の第１のソース線とを１つの前記第２のメモリセルの前記第２の抵抗素子に接続する第２のスイッチ回路と、を有する。

１つの側面では、本発明は、第１のメモリセル用の書き込み回路を利用して、書き込みマージンを低下させることなく、第２のメモリセルにデータを書き込むことができる。

一実施形態における半導体記憶装置の一例を示すブロック図である。 別の実施形態における半導体記憶装置の一例を示す回路図である。 図２の半導体記憶装置の回路の配置の一例を示すブロック図である。 図３の電源回路の一例を示すブロック図である。 図４の電源回路の動作の一例を示す波形図である。 図２のＲＯＭコラムスイッチのレイアウトの一例を示す回路図である。 図６のＲＯＭコラムスイッチを制御する制御回路の一例を示す回路図である。 図２のＲＯＭリード回路の一例を示す回路図である。 図８のＲＯＭリード回路の動作の一例を示すタイミング図である。 図２のコラムスイッチの一例を示す回路図である。 １個のＲＯＭメモリセルがメモリセルアレイに対応して設けられる例を示す回路図である。 図１１のメモリセルアレイのコラムスイッチを制御するコラム制御回路の一例を示す回路図である。 図１２のコラム制御回路の続きを示す回路図である。 ２個のＲＯＭメモリセルがメモリセルアレイに対応して設けられる例を示す回路図である。 図１４のメモリセルアレイのコラムスイッチを制御するコラム制御回路の一例を示す回路図である。 ８個のＲＯＭメモリセルがメモリセルアレイに対応して設けられる例を示す回路図である。 図１６の続きを示す回路図である。 図１６および図１７のメモリセルアレイのコラムスイッチを制御するコラム制御回路の一例を示す回路図である。 図２の半導体記憶装置のＲＯＭメモリセルの書き込み動作の一例を示す説明図である。 図２の半導体記憶装置のＲＯＭメモリセルのベリファイ動作の一例を示す説明図である。 図２の半導体記憶装置のＲＯＭメモリセルの読み出し動作の一例を示す説明図である。 他の半導体記憶装置の回路の配置の一例を示すブロック図である。 別の実施形態における半導体記憶装置の回路の配置の一例を示すブロック図である。 他の半導体記憶装置の回路の配置の一例を示すブロック図である。

以下、図面を用いて実施形態が説明される。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用し、電圧線には電圧名と同じ符号を使用し、電源線には電源名と同じ符号を使用する。

図１は、一実施形態における半導体記憶装置の一例を示す。例えば、図１に示す半導体記憶装置１００は、抵抗変化型メモリである。半導体記憶装置１００は、複数のメモリセル１ａ、メモリセル１ｂ、スイッチ回路２ａ、２ｂ、スイッチ制御回路３ａ、３ｂ、書き込み回路４および読み出し回路５ａ、５ｂを有する。また、半導体記憶装置１００は、メモリセル１ａにそれぞれ接続される複数のビット線ＢＬ（ＢＬ０、ＢＬ１）および複数のソース線ＳＬ（ＳＬ０、ＳＬ１）を有する。

メモリセル１ａは、第１のメモリセルの一例であり、例えば、半導体記憶装置１００の外部から書き込まれるデータを記憶する。メモリセル１ｂは、第２のメモリセルの一例であり、例えば、半導体記憶装置１００の内部回路の特性を調整するデータを記憶する。スイッチ回路２ａは、第１のスイッチ回路の一例であり、スイッチ回路２ｂは、第２のスイッチ回路の一例である。読み出し回路５ａは、第１の読み出し回路の一例であり、読み出し回路５ｂは、第２の読み出し回路の一例である。ビット線ＢＬは、第１のビット線の一例であり、ソース線ＳＬは、第１のソース線の一例である。

書き込み回路４および読み出し回路５ａは、グローバルビット線ＧＢＬおよびグローバルソース線ＧＳＬを介してスイッチ回路２ａに接続される。メモリセル１ｂは、ビット線ＲＢＬおよびソース線ＲＳＬを介してスイッチ回路２ｂに接続される。ビット線ＲＢＬは、第２のビット線の一例であり、ソース線ＲＳＬは、第２のソース線の一例である。

各メモリセル１ａは、書き込み動作により抵抗値が変化する抵抗素子Ｒを含み、抵抗素子Ｒの抵抗値に応じてデータを記憶する。メモリセル１ｂは、書き込み動作により抵抗値が変化する一対の抵抗素子Ｒ０、Ｒ１を含み、抵抗素子Ｒ０、Ｒ１の抵抗値に応じてデータを記憶する。例えば、メモリセル１ｂが記憶するデータは、半導体記憶装置１００の電源の起動時に読み出され、半導体記憶装置１００内のラッチ回路やレジスタ等に設定され、内部回路の特性の調整等に使用される。抵抗素子Ｒは、第１の抵抗素子の一例であり、抵抗素子Ｒ０、Ｒ１は、第２の抵抗素子の一例である。

スイッチ回路２ａは、ビット線ＢＬ０、ＢＬ１をグローバルビット線ＧＢＬにそれぞれ接続するスイッチＳＷと、ソース線ＳＬ０、ＳＬ１をグローバルソース線ＧＳＬにそれぞれ接続するスイッチＳＷとを有する。スイッチ回路２ｂは、ビット線ＢＬ０、ＢＬ１をビット線ＲＢＬにそれぞれ接続するスイッチＳＷと、ソース線ＳＬ０、ＳＬ１をソース線ＲＳＬにそれぞれ接続するスイッチＳＷとを有する。スイッチ制御回路３ａは、スイッチ回路２ａの各スイッチＳＷの動作を制御する。スイッチ制御回路３ｂは、スイッチ回路２ｂの各スイッチＳＷの動作を制御する。

メモリセル１ｂにデータを書き込む書き込み動作において、スイッチ回路２ａ、２ｂは、以下のように動作する。スイッチ回路２ａは、書き込み回路４を複数のビット線ＢＬ０、ＢＬ１と複数のソース線ＳＬ０、ＳＬ１とに接続する。スイッチ回路２ｂは、メモリセル１ｂにデータを書き込む書き込み動作において、メモリセル１ｂを複数のビット線ＢＬ０、ＢＬ１と複数のソース線ＳＬ０、ＳＬ１とに接続する。例えば、メモリセル１ｂの書き込み動作は、抵抗素子Ｒ０、Ｒ１毎に実行される。

そして、複数のビット線ＢＬ０、ＢＬ１、複数のソース線ＳＬ０、ＳＬ１および複数のスイッチＳＷを介して、書き込み回路４からメモリセル１ｂに書き込み電圧が供給される。これにより、書き込み電圧の供給線の抵抗を、単一の供給線を用いる場合に比べて下げることができる。したがって、書き込み電圧が複数のスイッチ回路２ａ、２ｂを介してメモリセル１ｂに供給される場合にも、電圧降下を最小限にして、所望の書き込み電圧を抵抗素子Ｒ０（または、Ｒ１）に供給することができる。例えば、メモリセル１ａ用の書き込み回路４をメモリセル１ｂの書き込み動作に使用する場合、書き込み回路４とメモリセル１ｂまでの距離は長くなりやすい。書き込み電圧の供給経路が長い場合にも、所望の書き込み電圧を抵抗素子Ｒ０（または、Ｒ１）に供給することができる。この結果、抵抗素子Ｒ０（または、Ｒ１）の抵抗値を所望の値に設定することができ、メモリセル１ｂに所望の論理を書き込むことができる。

メモリセル１ｂに書き込まれたデータの論理を検証するベリファイ動作において、スイッチ回路２ａ、２ｂは、以下のように動作する。スイッチ回路２ａは、読み出し回路５ａをビット線ＢＬのいずれかとソース線ＳＬのいずれかとに接続する。スイッチ回路２ｂは、ビット線ＲＢＬをビット線ＢＬ０、ＢＬ１のいずれかに接続し、ソース線ＲＳＬをソース線ＳＬ０、ＳＬ１のいずれかに接続する。

メモリセル１ｂからデータを読み出す読み出し動作において、スイッチ回路２ｂは、ビット線ＢＬ０、ＢＬ１およびソース線ＳＬ０、ＳＬ１とメモリセル１ｂとの接続を遮断する。これにより、後述する読み出し回路５ｂによるメモリセル１ｂの読み出し動作において、ビット線ＢＬの負荷およびソース線ＳＬの負荷が、読み出し動作に影響することを抑止することができる。

一方、メモリセル１ａのいずれかにデータを書き込む書き込み動作において、スイッチ回路２ａ、２ｂは、以下のように動作する。スイッチ回路２ａは、書き込み回路４をビット線ＢＬ０、ＢＬ１のいずれかとソース線ＳＬ０、ＳＬ１のいずれかとに接続する。スイッチ回路２ｂは、ビット線ＢＬ０、ＢＬ１およびソース線ＳＬ０、ＳＬ１とメモリセル１ｂ（すなわち、ビット線ＲＢＬとソース線ＲＳＬ）との接続を遮断する。これにより、メモリセル１ａの書き込み動作時に、ビット線ＢＬおよびソース線ＳＬにビット線ＲＢＬおよびソース線ＲＳＬ等の負荷が接続されることを抑止することができ、データの書き込み不足等の書き込みマージンの低下を抑止することができる。

メモリセル１ａのいずれかに書き込まれたデータの論理を検証するベリファイ動作において、スイッチ回路２ａ、２ｂは、以下のように動作する。スイッチ回路２ａは、読み出し回路５ａをビット線ＢＬのいずれかとソース線ＳＬのいずれかとに接続する。スイッチ回路２ｂは、ビット線ＲＢＬとビット線ＢＬ０、ＢＬ１との接続、およびソース線ＲＳＬとソース線ＳＬ０、ＳＬ１との接続を遮断する。これにより、メモリセル１ａのベリファイ動作時に、ビット線ＢＬおよびソース線ＳＬにビット線ＲＢＬおよびソース線ＲＳＬ等の負荷が接続されることを抑止することができ、データの判定等に誤りが発生することを抑止することができる。

メモリセル１ａのいずれかからデータを読み出す読み出し動作において、スイッチ回路２ａ、２ｂは、以下のように動作する。スイッチ回路２ａは、読み出し回路５ａをビット線ＢＬのいずれかとソース線ＳＬのいずれかに接続する。スイッチ回路２ｂは、ビット線ＢＬ０、ＢＬ１およびソース線ＳＬ０、ＳＬ１とメモリセル１ｂとの接続を遮断する。これにより、メモリセル１ａの読み出し動作時に、ビット線ＢＬおよびソース線ＳＬにビット線ＲＢＬおよびソース線ＲＳＬ等の負荷が接続されることを抑止することができ、誤ったデータが読み出されることを抑止することができる。

この実施形態では、メモリセル１ａにデータを書き込む書き込み回路４を利用して、メモリセル１ｂへのデータの書き込みを実行する。また、メモリセル１ａからデータを読み出す読み出し回路５ａを利用してメモリセル１ｂのベリファイ動作を実行する。このため、メモリセル１ｂの専用の書き込み回路およびベリファイ回路を設ける場合に比べて、半導体記憶装置１００の回路規模を削減することができる。

書き込み回路４は、メモリセル１ａの書き込み動作において、書き込み対象のメモリセル１ａに接続されたビット線ＢＬおよびソース線ＳＬを所定の電圧差に設定し、書き込み対象のメモリセル１ａの抵抗素子Ｒに電流を流し、抵抗値を変化させる。書き込み回路４は、メモリセル１ｂの書き込み動作において、複数のビット線ＢＬおよび複数のソース線ＳＬを所定の電圧差に設定し、メモリセル１ｂの抵抗素子Ｒ０、Ｒ１のうち選択された抵抗素子Ｒ０（または、Ｒ１）に電流を流し、抵抗値を変化させる。メモリセル１ｂの書き込み動作では、抵抗素子Ｒ０の書き込み動作と抵抗素子Ｒ１の書き込み動作により、抵抗素子Ｒ０、Ｒ１の抵抗値がそれぞれ設定され、メモリセル１ｂに所定の論理が書き込まれる。

読み出し回路５ａは、メモリセル１ａの読み出し動作およびベリファイ動作において、スイッチ回路２ａおよびビット線ＢＬのいずれかとソース線ＳＬのいずれかとを介して、アクセス対象のメモリセル１ａに読み出し電圧を供給する。そして、読み出し回路５ａは、アクセス対象のメモリセル１ａの抵抗素子Ｒを流れる電流量に応じて、アクセス対象のメモリセル１ａに記憶されたデータを判定する。読み出し回路５ａは、メモリセル１ｂのベリファイ動作において、スイッチ回路２ａ、２ｂおよびビット線ＢＬのいずれかとソース線ＳＬのいずれかとを介して、メモリセル１ｂに読み出し電圧を供給する。そして、読み出し回路５ａは、メモリセル１ｂの抵抗素子Ｒ０（または、Ｒ０）を流れる電流量に応じて、抵抗素子Ｒ０（または、Ｒ１）に記憶されたデータの論理を判定する。

例えば、読み出し回路５ａは、抵抗素子Ｒ、Ｒ０、Ｒ１をそれぞれ流れる電流に応じて発生する電圧を図示しない参照電圧と比較することで、抵抗素子Ｒ、Ｒ０、Ｒ１に記憶されたデータを判定する。メモリセル１ａの読み出し動作において読み出し回路５ａが判定したデータは、半導体記憶装置１００の外部に読み出しデータとして出力される。メモリセル１ａ、１ｂのベリファイ動作において読み出し回路５ａが判定したデータは、抵抗素子Ｒ、Ｒ０、Ｒ１が所望の抵抗値に設定されたか否かの判定に使用される。

読み出し回路５ｂは、例えば、抵抗素子Ｒ０、Ｒ１に直接接続されている。読み出し回路５ｂは、メモリセル１ｂからデータを読み出す読み出し動作において、抵抗素子Ｒ０、Ｒ１の両端を所定の電圧に設定し、抵抗素子Ｒ０、Ｒ１にそれぞれ流れる電流量に応じて、メモリセル１ｂに記憶されたデータを判定する。例えば、抵抗素子Ｒ０、Ｒ１は、互いに異なる抵抗値に設定され、相補の論理を記憶する。この場合、読み出し回路５ｂは、抵抗素子Ｒ０、Ｒ１にそれぞれ流れる電流量の差に応じて、メモリセル１ｂに記憶されたデータを判定する。

読み出し回路５ｂに直接接続された抵抗素子Ｒ０、Ｒ１に流れる電流を読み出し回路５ｂにより検出することでデータを読み出すことができるため、メモリセル１ｂに記憶されたデータを最小限の時間で読み出すことができる。また、書き込み動作において、抵抗素子Ｒ０（または、Ｒ１）の抵抗値を所望の値に設定することができるため、読み出し回路５ｂによる読み出しマージンを向上することができ、半導体記憶装置１００の信頼性を向上することができる。

なお、メモリセル１ｂは、メモリセル１ａと同様に、１つの抵抗素子Ｒを有してもよい。この場合、読み出し回路５ｂは、例えば、抵抗素子Ｒを流れる電流に応じて発生する電圧を参照電圧と比較することで、メモリセル１ｂに記憶されたデータを判定する。

以上、図１に示す実施形態では、メモリセル１ｂへのデータの書き込みは、複数のビット線ＢＬ０、ＢＬ１および複数のソース線ＳＬ０、ＳＬ１を介して、書き込み回路４からメモリセル１ｂに書き込み電圧を供給することで実行される。複数のビット線ＢＬ０、ＢＬ１および複数のソース線ＳＬ０、ＳＬ１を使用することで、書き込み電圧の供給経路の抵抗を、単一の供給線を用いる場合に比べて下げることができる。

これにより、書き込み電圧が複数のスイッチ回路２ａ、２ｂを介して供給され、または、書き込み電圧の供給経路が長い場合にも、供給経路の抵抗の上昇を抑えて、所望の書き込み電圧を抵抗素子Ｒ０（または、Ｒ１）に供給することができる。メモリセル１ａ用の書き込み回路４を利用して、抵抗素子Ｒ０（または、Ｒ１）を所望の抵抗値に設定できるため、書き込みマージンを低下させることなく、メモリセル１ｂにデータを書き込むことができる。

メモリセル１ａ用の書き込み回路４を利用してメモリセル１ｂへのデータの書き込みを実行し、メモリセル１ａ用の読み出し回路５ａを利用してメモリセル１ｂのベリファイ動作を実行することで、半導体記憶装置１００の回路規模を削減することができる。

抵抗素子Ｒ０、Ｒ１に直接接続された、メモリセル１ｂ専用の読み出し回路５ｂによりメモリセル１ｂからデータを読み出すことで、ビット線ＢＬ、ソース線ＳＬおよびスイッチ回路２ａ、２ｂを経由することなくメモリセル１ｂからデータを読み出すことができる。これにより、メモリセル１ｂに記憶されたデータを最小限の時間で読み出すことができる。

さらに、メモリセル１ｂの読み出し動作時に、スイッチ回路２ｂのスイッチＳＷを遮断することで、ビット線ＢＬの負荷およびソース線ＳＬの負荷が、メモリセル１ｂの読み出し動作に影響することを抑止することができる。メモリセル１ａの書き込み動作時に、スイッチ回路２ｂのスイッチＳＷを遮断することで、ビット線ＢＬおよびソース線ＳＬにビット線ＲＢＬおよびソース線ＲＳＬの負荷が接続されることを抑止することができ、データの書き込み不足等の発生を抑止することができる。

メモリセル１ａの読み出し動作時に、スイッチ回路２ｂのスイッチ遮断することで、読み出し動作時に、ビット線ＲＢＬおよびソース線ＲＳＬ等の負荷がビット線ＢＬおよびソース線ＳＬに接続されることを抑止することができる。同様に、メモリセル１ａのベリファイ動作時に、スイッチ回路２ｂのスイッチＳＷを遮断することで、ベリファイ動作時に、ビット線ＲＢＬおよびソース線ＲＳＬ等の負荷がビット線ＢＬおよびソース線ＳＬに接続されることを抑止することができる。したがって、読み出し動作時およびベリファイ動作時に、データの判定等に誤りが発生することを抑止することができる。

図２は、別の実施形態における半導体記憶装置の一例を示す。図１と同様の要素については、同じ符号を付し、詳細な説明は省略する。

半導体記憶装置１００Ａは、マトリックス状に配置された複数のメモリセル１０を含むメモリセルアレイ２０、コラムスイッチ３０、ライトドライバ４０および読み出し回路５０を有する。また、半導体記憶装置１００Ａは、ＲＯＭメモリセル１２、ＲＯＭリード回路６０およびＲＯＭコラムスイッチ７０を有する。

メモリセル１０は、第１のメモリセルの一例であり、ＲＯＭメモリセル１２は、第２のメモリセルの一例である。コラムスイッチ３０は、第１のスイッチ回路の一例であり、ＲＯＭコラムスイッチ７０は、第２のスイッチ回路の一例である。ライトドライバ４０は、書き込み回路の一例である。読み出し回路５０は、第１の読み出し回路の一例であり、ＲＯＭリード回路６０は、第２の読み出し回路の一例である。

各メモリセル１０は、書き込み動作により抵抗値が変化する抵抗素子Ｒと転送トランジスタＴとを有し、１ビットのデータを記憶する。すなわち、半導体記憶装置１００Ａは、抵抗変化型メモリである。例えば、転送トランジスタＴは、ｎチャネルＭＯＳ（Metal-Oxide Semiconductor）トランジスタである。抵抗素子Ｒの一端は、転送トランジスタＴの一端（ソースまたはドレイン）に接続され、抵抗素子Ｒの他端は、ソース線ＳＬ（ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３のいずれか）に接続される。転送トランジスタＴの他端は、ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３のいずれか）に接続され、転送トランジスタＴのゲートは、ワード線ＷＬ（ＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３のいずれか）に接続される。

なお、メモリセルアレイ２０に設けられるメモリセル１０の数は、図２に示す例に限定されず、ビット線ＢＬ、ソース線ＳＬの数は、２以上であれば、図２に示す例に限定されない。ワード線ＷＬの数は、図２に示す例に限定されない。また、図２は、例えば、１つのデータ端子Ｉ／Ｏに対応する回路構成の例を示しており、例えば、図３に示すように、６４ビットのデータ端子Ｉ／Ｏ０－Ｉ／Ｏ６３を有する半導体記憶装置１００Ａは、図２に示す回路構成を６４個有する。

図２に示す各種トランジスタにおいて、ゲートに対向するチャネル領域に示した太線は、例えば、ゲート絶縁膜が標準のトランジスタに比べて厚い高耐圧タイプであることを示す。例えば、半導体記憶装置１００Ａは、電源電圧ＶＣＣを電源端子で受け、電源電圧ＶＣＣと同じ電源電圧ＶＰＰＹと、電源電圧より高い電源電圧ＶＰＰＸと、電源電圧ＶＣＣより低い電源電圧ＶＤＤとを使用して動作する。ゲート、ソースまたはドレインで電源電圧ＶＰＰＹ、ＶＰＰＸのいずれかを受けるトランジスタには、高耐圧タイプが使用される。

半導体記憶装置１００Ａの電源が起動後にメモリセル１０がアクセス可能な状態において、例えば、電源電圧ＶＣＣ、ＶＰＰＹは２．５Ｖであり、電源電圧ＶＰＰＸは３．３Ｖであり、電源電圧ＶＤＤは１．２Ｖである。なお、電源電圧ＶＣＣ、ＶＰＰＹ、ＶＰＰＸ、ＶＤＤは、電圧値の大小関係がＶＰＰＸ＞ＶＰＰＹ＝ＶＣＣ＞ＶＤＤであれば、上述と異なる電圧でもよい。電源電圧ＶＰＰＸは、電源電圧ＶＰＰＹにｎチャネルＭＯＳトランジスタの閾値電圧を加えた電圧より高いことが好ましい。

コラムスイッチ３０は、ビット線ＢＬをグローバルビット線ＧＢＬに接続するＣＭＯＳ（Complementary MOS）伝達ゲートと、ソース線ＳＬをグローバルソース線ＧＳＬに接続するＣＭＯＳ伝達ゲートとを含む。ＣＭＯＳ伝達ゲートは、ｎチャネルＭＯＳトランジスタのソース／ドレインとｐチャネルＭＯＳトランジスタのソース／ドレインとをそれぞれ接続した構成を有する。各ＣＭＯＳ伝達ゲートは、コラム選択信号ＹＤ（ＹＤ０、ＹＤ１、ＹＤ２、ＹＤ３のいずれか）によりオン（導通）またはオフ（遮断）する。コラムスイッチ３０の例は、図１０に示す。コラム選択信号ＹＤを生成するコラム制御回路の例は、図１２および図１３に示す。

ライトドライバ４０は、書き込み制御信号ＷＲ０に応じて、グローバルビット線ＧＢＬを接地線ＶＳＳに接続するスイッチ４０ａと、グローバルソース線ＧＳＬを電源線ＶＰＰＹに接続するスイッチ４０ｂとを有する。また、ライトドライバ４０は、書き込み制御信号ＷＲ１に応じて、グローバルビット線ＧＢＬを電源線ＶＰＰＹに接続するスイッチ４０ｃと、グローバルソース線ＧＳＬを接地線ＶＳＳに接続するスイッチ４０ｄとを有する。例えば、スイッチ４０ａ、４０ｄは、ｎチャネルＭＯＳトランジスタであり、スイッチ４０ｂ、４０ｃは、ＣＭＯＳ伝達ゲートを有する。図２等では、ｐチャネルＭＯＳトランジスタは、ゲートに負論理を示す丸印を付けることで、ｎチャネルＭＯＳトランジスタと区別している。スイッチ４０ｂ、４０ｃのＣＭＯＳ伝達ゲートは、コラムスイッチ３０のＣＭＯＳ伝達ゲートと同じである。

読み出し回路５０は、グローバルビット線ＧＢＬを接地線に接続するスイッチ５０ａと、センスアンプ５２と、グローバルソース線ＧＳＬをセンスアンプ５２に接続するスイッチ５０ｂとを有する。スイッチ５０ａ、５０ｂは、ｎチャネルＭＯＳトランジスタを有し、読み出しイネーブル信号ＲＥＮにより制御される。

センスアンプ５２は、後述する読み出し動作およびベリファイ動作において、選択されたメモリセル１０の抵抗素子Ｒを流れる電流に応じてグローバルソース線ＧＳＬに現れる電圧を参照電圧ＶＲＥＦと比較することで、メモリセル１０が保持する論理を読み出す。なお、センスアンプ５２は、メモリセル１２のベリファイ動作にも使用される。読み出し動作は、図９および図２１で説明し、ベリファイ動作は、図２０で説明する。

ＲＯＭメモリセル１２は、相補の論理を記憶する２つの抵抗素子Ｒ０、Ｒ１と２つの転送トランジスタＴ０、Ｔ１とを有する。ＲＯＭメモリセル１２は、２つのメモリセル１０と等価である。転送トランジスタＴ０のゲートは、ワード線ＲＷＬ０に接続され、転送トランジスタＴ１のゲートは、ワード線ＲＷＬ１に接続される。以下では、ワード線ＲＷＬ０、ＲＷＬ１を区別なく説明する場合、単にワード線ＲＷＬと称する場合がある。ＲＯＭメモリセル１２は、ビットイネーブル線ＲＢＥ０、ＲＢＥ１を介してＲＯＭリード回路６０に接続される。ビットイネーブル線ＲＢＥ０は、抵抗素子Ｒ０と転送トランジスタＴ０との接続ノードに接続され、ビットイネーブル線ＲＢＥ１は、抵抗素子Ｒ１と転送トランジスタＴ１との接続ノードに接続される。

ＲＯＭメモリセル１２は、２つの抵抗素子Ｒ０、Ｒ１により１ビットを記憶する。例えば、ＲＯＭメモリセル１２は、抵抗素子Ｒ０の抵抗値が抵抗素子Ｒ１の抵抗値より高い場合、論理１を記憶し、抵抗素子Ｒ１の抵抗値が抵抗素子Ｒ０の抵抗値より高い場合、論理０を記憶する。例えば、ＲＯＭメモリセル１２は、４組のビット線ＢＬ／ソース線ＳＬに対応して設けられる。以下では、１組のビット線ＢＬ／ソース線ＳＬを１コラムとも称する。

なお、ＲＯＭメモリセル１２は、３以上の抵抗素子を有してもよい。ＲＯＭメモリセル１２が奇数個の抵抗素子を有する場合、ＲＯＭメモリセル１２から読み出されるデータの論理は、例えば、多数決により判定されてもよい。また、ＲＯＭメモリセル１２が４個の抵抗素子を有する場合、２個の抵抗素子Ｒ毎に相補の論理を記憶してもよい。ＲＯＭメモリセル１２に複数の抵抗素子を配置し、ＲＯＭメモリセル１２に記憶される情報量を増やすことで、ＲＯＭメモリセル１０に記憶されるデータに比べてデータの信頼性を向上することができる。

例えば、半導体記憶装置１００Ａが３２個のデータ端子Ｉ／Ｏを有し、データ端子Ｉ／Ｏ毎に３２コラムが設けられる場合、メモリセルアレイ２０は、１０２４コラムを有する。この場合、図２の回路構成では、最大で２５６個のＲＯＭメモリセル１２をメモリセルアレイ２０に隣接して設けることが可能である。

例えば、ＲＯＭメモリセル１２は、半導体記憶装置１００Ａに設けられる電源回路８０（図３）が生成する内部電圧を調整するためのトリミング情報を記憶してもよい。また、半導体記憶装置１００Ａは、不良のメモリセル１０を救済するための冗長メモリセルを有し、不良のメモリセル１０の代わりに冗長メモリセルを動作させる切り替え回路（救済回路）を有してもよい。この場合、ＲＯＭメモリセル１２は、不良のメモリセル１０のアドレス（不良アドレス）を記憶してもよい。さらに、ＲＯＭメモリセル１２は、各種制御信号のタイミング（遅延量）を調整するためのトリミング情報を記憶してもよく、半導体記憶装置１００Ａの識別コードや製造情報等を記憶してもよい。

図５で説明するように、ＲＯＭメモリセル１２は、半導体記憶装置１００Ａの電源の起動時に読み出しアクセスされ、ＲＯＭメモリセル１２に予め記憶されたデータは、ＲＯＭリード回路６０により読み出される。ＲＯＭリード回路６０は、電源の起動時に動作し、ＲＯＭメモリセル１２の２つの抵抗素子Ｒ０、Ｒ１にそれぞれ流れる電流に応じて、ＲＯＭメモリセル１２が保持するデータの論理を判定し、判定した論理をデータ出力信号ＳＡＯＵＴとして出力する。ＲＯＭリード回路６０の例は、図８に示し、ＲＯＭリード回路６０の動作の例は、図９に示す。

ＲＯＭコラムスイッチ７０は、各ビット線ＢＬと、ＲＯＭメモリセル１２に接続されたビット線ＲＢＬとを接続する４つのスイッチ７０ａ、７０ｂ、７０ｃ、７０ｄを有する。また、ＲＯＭコラムスイッチ７０は、各ソース線ＳＬと、ＲＯＭメモリセル１２に接続されたソース線ＲＳＬとを接続する４つのスイッチ７０ｅ、７０ｆ、７０ｇ、７０ｈを有する。例えば、各スイッチ７０ａ－７０ｈは、ｎチャネルＭＯＳトランジスタである。スイッチ７０ａ、７０ｂ、７０ｃ、７０ｅ、７０ｆ、７０ｇは、コラム選択信号ＲＹＤＷに基づいて動作し、スイッチ７０ｄ、７０ｈは、コラム選択信号ＲＹＤＶＷに基づいて動作する。

例えば、ＲＯＭメモリセル１２の書き込み動作時に、コラム選択信号ＲＹＤＶＷ、ＲＹＤＷの両方がハイレベルに設定され、ＲＯＭメモリセル１２のベリファイ動作時に、コラム選択信号ＲＹＤＶＷがハイレベルに設定される。これにより、図１９で説明するように、ＲＯＭメモリセル１２の書き込み動作時には、８つのスイッチ７０ａ－７０ｈがオンし、図２０で説明するように、ＲＯＭメモリセル１２のベリファイ動作時には、スイッチ７０ｄ、７０ｈがオンする。

なお、ＲＯＭメモリセル１２、ＲＯＭリード回路６０およびＲＯＭコラムスイッチ７０に付加している「ＲＯＭ」は、ＲＯＭメモリセル１２が、半導体記憶装置１００Ａの出荷後にＲＯＭ（Read Only Memory）として機能することを示す。例えば、後述するように、半導体記憶装置１００Ａの試験工程において、ＲＯＭメモリセル１２にデータが書き込まれる。試験工程において、ＲＯＭメモリセル１２にデータを書き込む書き込み動作は、ライトドライバ４０を使用して実行され、ＲＯＭメモリセル１２に書き込んだデータを確認するベリファイ動作は、読み出し回路５０を使用して実行される。

図３は、図２の半導体記憶装置１００Ａの回路の配置の一例を示す。すなわち、図３は、半導体記憶装置１００Ａのチップレイアウトの一例を示す。図３では、例えば、ＲＯＭリード回路６０、ＲＯＭメモリセル１２、メモリセルアレイ２０、コラムスイッチ３０、読み出し回路５０およびライトドライバ４０をそれぞれ含む２つの回路群が、電源回路８０とデータ入出力回路９０との間に配置される。例えば、半導体記憶装置１００Ａは、下位の３２ビットのデータ端子Ｉ／Ｏ０－Ｉ／Ｏ３１に対応する回路群と、上位の３２ビットのデータ端子Ｉ／Ｏ３２－Ｉ／Ｏ６３に対応する回路群とを有する。

２つの回路群のメモリセルアレイ２０の間には、ワード線ＷＬを選択するためのローデコーダ２２等の各種制御回路が配置される。例えば、ローデコーダ２２と電源回路８０との間の領域には、ワード線ＲＷＬを選択するためのローデコーダと、ＲＯＭリード回路６０を動作せるための制御信号の生成回路等が配置されてもよい。また、ローデコーダ２２とデータ入出力回路９０との間の領域には、コラムスイッチ３０を選択するためのコラムデコーダ、コラムデコーダを制御する制御回路、読み出し回路５０を制御する制御回路、ライトドライバ４０を制御する制御回路が配置されてもよい。

電源回路８０に接続される信号線ＲＤＴは、ＲＯＭメモリセル１２から読み出されるデータＲＤＴの転送経路を示す。例えば、データＲＤＴは、電源電圧ＶＰＰＸ、ＶＤＤを調整するトリミング情報として電源回路８０に転送されてもよい。また、半導体記憶装置１００Ａが、不良のメモリセル１０を救済するための冗長メモリセルを有する場合、データＲＤＴは、不良のメモリセル１０を示す不良アドレスを示してもよい。なお、不良アドレスは、不良のメモリセル１０が接続されたワード線ＷＬまたはビット線ＢＬを示してもよい。そして、不良アドレスを示すデータＲＤＴは、不良のメモリセル１０の代わりに冗長メモリセルを動作させる図示しない切り替え回路（救済回路）に転送されてもよい。一方、データ入出力回路９０に接続される信号線ＤＴは、メモリセル１０に読み書きされるデータ信号ＤＴの転送経路を示す。

半導体記憶装置１００Ａは、通常のメモリセル１０の書き込み動作に使用するライトドライバ４０を利用してＲＯＭメモリセル１２にデータを書き込むことができる。また、半導体記憶装置１００Ａは、通常のメモリセル１０の読み出し動作に使用する読み出し回路５０を利用してＲＯＭメモリセル１２のベリファイ動作を実行することができる。このため、ＲＯＭメモリセル１２用のライトドライバおよびベリファイ用センスアンプを設ける場合に比べて、半導体記憶装置１００Ａのチップサイズを削減することができる。また、ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作の制御を簡易にすることができる。

メモリセルアレイ２０、ＲＯＭコラムスイッチ７０およびＲＯＭメモリセル１２の周囲の太い破線枠は、ダミーメモリセルが配置されるダミー領域ＤＭＹを示している。ダミーメモリセルは、メモリセルアレイ２０の周囲の領域に比べてトランジスタＴ等が密に配置されるメモリセル１０が露光工程において受けるハレーションの影響等を低減するために配置される。露光工程で発生するハレーションは、素子のパターンを変形させ、素子の電気的特性を劣化させる場合がある。

図４は、図３の電源回路８０の一例を示す。電源回路８０は、低電圧検出回路８２、降圧回路８４、ＲＯＭリード制御回路８６および昇圧回路８８を有する。低電圧検出回路８２は、電源検出回路の一例であり、ＲＯＭリード制御回路８６は、読み出し制御回路の一例であり、昇圧回路８８は、内部電圧生成回路の一例である。

低電圧検出回路８２は、半導体記憶装置１００Ａの外部から供給される電源電圧ＶＣＣ（外部電源電圧）が所定の電圧以下の場合、ロウレベルの開始信号ＳＴＴを出力し、電源電圧ＶＣＣが所定の電圧を超えた場合、ハイレベルの開始信号ＳＴＴを出力する。開始信号ＳＴＴは、降圧回路８４およびＲＯＭリード制御回路８６に供給される。降圧回路８４は、開始信号ＳＴＴがハイレベルの期間に電源電圧ＶＣＣを降圧して電源電圧ＶＤＤを生成する。

ＲＯＭリード制御回路８６は、電源電圧ＶＤＤに基づいて動作し、開始信号ＳＴＴがロウレベルからハイレベルに変化したことに基づいて、所定の期間ロウレベルに維持され、その後ハイレベルに変化するラッチ信号ＬＡＴＶＳＳを生成する。また、ＲＯＭリード制御回路８６は、プリチャージ信号ＰＲＥＢ、出力制御信号ＳＡＯＵＴＢおよびセンスアンプイネーブル信号ＳＡＥＮを生成する。さらに、ＲＯＭリード制御回路８６は、ラッチ信号ＬＡＴＶＳＳをハイレベルに設定したことに基づいて、許可信号ＶＰＥＮを生成し、昇圧回路８８に出力する。

昇圧回路８８は、ＲＯＭリード制御回路８６から出力される許可信号ＶＰＥＮに基づいて動作を開始し、電源電圧ＶＣＣ、ＶＤＤを用いて電源電圧ＶＰＰＸを生成する。電源電圧ＶＰＰＸは、内部電圧の一例である。なお、電源回路８０は、センスアンプ５２で使用する参照電圧ＶＲＥＦを生成してもよい。

電源回路８０は、電源端子で受けた電源電圧ＶＣＣを電源電圧ＶＰＰＹとして、コラムスイッチ３０、ライトドライバ４０およびセンスアンプ５２等に出力する。電源電圧ＶＰＰＸ、ＶＣＣ、ＶＰＰＹ、ＶＤＤの関係は、ＶＰＰＸ＞ＶＣＣ＝ＶＰＰＹ＞ＶＤＤである。例えば、電源電圧ＶＰＰＸは、ワード線ＷＬ、ＲＷＬ、コラム選択信号ＲＹＤＷ、ＲＹＤＶＷのハイレベル電圧に使用される。電源電圧ＶＰＰＹは、コラム選択信号ＹＤ、書き込み制御信号ＷＲ０、ＷＲ１、読み出しイネーブル信号ＲＥＮ等のハイレベル電圧に使用される。

なお、半導体記憶装置１００Ａが電源端子で電源電圧ＶＤＤを受ける場合、電源回路８０は、電源電圧ＶＤＤを昇圧して電源電圧ＶＰＰＹ、ＶＰＰＸを生成してもよく、この場合、低電圧検出回路８２は、電源電圧ＶＤＤに基づいて動作する。また、半導体記憶装置１００Ａが電源端子で電源電圧ＶＰＰＸを受ける場合、電源回路８０は、電源電圧ＶＰＰＸを降圧して電源電圧ＶＰＰＹ、ＶＤＤを生成してもよく、この場合、低電圧検出回路８２は、電源電圧ＶＰＰＸに基づいて動作する。さらに、半導体記憶装置１００Ａが複数の電源端子で電源電圧ＶＣＣ、ＶＤＤ、ＶＰＰＸをそれぞれ受ける場合、電源回路８０は、降圧回路８４および昇圧回路８８を持たなくてもよい。

図５は、図４の電源回路８０の動作の一例を示す。図５は、半導体記憶装置１００Ａの電源の立ち上げ時の動作の例を示している。まず、半導体記憶装置１００Ａに電源電圧ＶＣＣが供給されると（ＰＯＮ）、電源電圧ＶＣＣに追従して電源電圧ＶＤＤ、ＶＰＰＹ、ＶＰＰＸと、ラッチ信号ＬＡＴＶＳＳの電圧とが上昇する（図５（ａ）、（ｂ））。

例えば、電源電圧ＶＣＣが０．８Ｖを超えた場合、低電圧検出回路８２は、開始信号ＳＴＴをロウレベルからハイレベルに変更する（図５（ｃ））。なお、０．８Ｖは、ＲＯＭリード制御回路８６が動作可能な最低電圧よりも所定値だけ高い電圧である。この後、開始信号ＳＴＴの電圧は、電源電圧ＶＣＣに追従して上昇をする（図５（ｄ））。

降圧回路８４は、電源電圧ＶＣＣが０．８Ｖを超えた場合に動作を開始し、電源電圧ＶＤＤを生成する（図５（ｅ））。例えば、降圧回路８４は、電源電圧ＶＣＣを抵抗分割することで電源電圧ＶＤＤを生成する。

ＲＯＭリード制御回路８６は、開始信号ＳＴＴがハイレベルに変化したことに基づいて、ラッチ信号ＬＡＴＶＳＳを所定期間ロウレベルに設定し、その後ハイレベルに設定する（図５（ｆ））。ラッチ信号ＬＡＴＶＳＳのロウレベル期間は、ＲＯＭメモリセル１２からのデータの読み出し期間である。ＲＯＭメモリセル１２からのデータの読み出し期間は、電源電圧ＶＣＣ、ＶＰＰＹ、ＶＤＤ、ＶＰＰＸが規定の電圧に到達する前に設定される。

これにより、電源電圧ＶＣＣ、ＶＰＰＹ、ＶＤＤ、ＶＰＰＸが規定の電圧に到達し、半導体記憶装置１００Ａを搭載するユーザシステム等によりメモリセル１０のアクセスが開始される前に、トリミング情報や不良アドレス等を所定の回路に設定することができる。この結果、半導体記憶装置１００Ａを誤動作させることなく、メモリセルＭＣに対してデータを読み書きすることができる。

なお、ＲＯＭリード制御回路８６は、ラッチ信号ＬＡＴＶＳＳをロウレベルに設定したことに基づいて、プリチャージ信号ＰＲＥＢ、出力制御信号ＳＡＯＵＴＢ、センスアンプイネーブル信号ＳＡＥＮを生成する。プリチャージ信号ＰＲＥＢ、出力制御信号ＳＡＯＵＴＢ、センスアンプイネーブル信号ＳＡＥＮの例は、図９で説明する。また、ＲＯＭリード制御回路８６は、ラッチ信号ＬＡＴＶＳＳをハイレベルに設定したことに基づいて、許可信号ＶＰＥＮを生成する。なお、例えば、ＲＯＭリード制御回路８６は、ラッチ信号ＬＡＴＶＳＳのロウレベル期間を生成するための遅延回路を有してもよい。

昇圧回路８８は、ラッチ信号ＬＡＴＶＳＳがハイレベルに変化した後にＲＯＭリード制御回路８６から出力される許可信号ＶＰＥＮに基づいて動作を開始し、電源電圧ＶＰＰＸを生成する（図５（ｇ））。

ＲＯＭメモリセル１２からのデータの読み出しが完了し、ラッチ信号ＬＡＴＶＳＳがハイレベルになった後に昇圧回路８８を動作させることで、電源電圧ＶＤＤが１．２Ｖより低い期間での昇圧回路８８の動作による電源変動を抑えることができる。これにより、例えば、昇圧回路８８の動作により電源変動が発生する場合にも、電源が変動する前にＲＯＭメモリセル１２からデータを読み出すことができ、ＲＯＭメモリセル１２からのデータの読み出しマージンが低下することを抑止できる。

さらに、ＲＯＭメモリセル１２からのデータの読み出しを制御するＲＯＭリード制御回路８６により許可信号ＶＰＥＮを生成することで、読み出しの完了に同期して許可信号ＶＰＥＮを生成することができる。これにより、ＲＯＭメモリセル１２からのデータの読み出し中に昇圧回路８８が動作を開始することを抑止することができる。

図６は、図２のＲＯＭコラムスイッチ７０のレイアウトの一例を示す。スイッチ７０ａ－７０ｈおよびＲＯＭメモリセル１２は、メモリセルアレイ２０の配置されるメモリセル１０のレイアウトの繰り返しパターンを利用して形成される。すなわち、スイッチ７０ａ－７０ｈおよびＲＯＭメモリセル１２は、メモリセル１０と同じレイアウトパターンを使用して、メモリセルアレイ２０に隣接した領域に配置される。通常、メモリセルアレイ２０の素子は、メモリセルアレイ２０の周囲に設けられる制御回路等の周辺回路の素子に比べて密に配置される。このため、スイッチ７０ａ－７０ｈおよびＲＯＭメモリセル１２をメモリセル１０と同じレイアウトパターンを使用して設けることで、レイアウト面積の増加を最小限にすることができる。

なお、図６等に示すＲＯＭメモリセル１２の抵抗素子Ｒ０、Ｒ１および図２等に示すメモリセル１０の抵抗素子Ｒは、転送トランジスタＴ０、Ｔ１、Ｔの形成領域の上方に形成される。各図では、説明を分かりやすくするために、抵抗素子Ｒ０、Ｒ１、Ｒを記載しているが、ＲＯＭメモリセル１２およびメモリセル１０のトランジスタ領域のレイアウトは、図６に示すＲＯＭコラムスイッチ７０のトランジスタのレイアウトと同様である。

図６に示す網掛けの領域は、ダミーメモリセルが形成されるダミー領域ＤＭＹを模式的に示している。図６に示すように、ＲＯＭコラムスイッチ７０およびＲＯＭメモリセル１２は、メモリセル１０のレイアウトの繰り返しパターンを利用して形成される。このため、ダミー領域ＤＭＹを、メモリセルアレイ２０、ＲＯＭコラムスイッチ７０およびＲＯＭメモリセル１２の形成領域の周囲を覆って形成することができる。この結果、ＲＯＭコラムスイッチ７０とメモリセルアレイ２０とを互いに離れて配置し、ダミー領域ＤＭＹを別々に設ける場合に比べて、ダミーメモリセルのレイアウト面積を削減することができ、半導体記憶装置１００Ａのチップサイズを削減することができる。

図７は、図６のＲＯＭコラムスイッチ７０を制御する制御回路の一例を示す。ＲＯＭコラムスイッチ７０を制御する制御回路７２は、コラム選択信号ＲＹＤＷを出力するレベルシフタ７４、コラム選択信号ＲＹＤＶＷを出力するレベルシフタ７６およびレベルシフタ７４、７６の入力に接続される論理回路７８を有する。

論理回路７８は、ＲＯＭメモリセル１２の抵抗素子Ｒ０、Ｒ１のいずれかにデータを書き込む書き込み動作時と、抵抗素子Ｒ０、Ｒ１のデータの書き込みレベルを検証するベリファイ動作時とに、ハイレベルのＲＯＭアクセス信号ＲＡＣＣを受ける。そして、論理回路７８は、書き込み動作時にハイレベルに設定される書き込み信号ＷＲに応答して、書き込み信号ＷＲと同じ論理レベルの制御信号ｐＲＹＤＷ、ｐＲＹＤＶＷをレベルシフタ７４、７６にそれぞれ出力する。また、論理回路７８は、ベリファイ動作時にハイレベルに設定されるベリファイ信号ＶＲＦＹに応答して、ベリファイ信号ＶＲＦＹと同じ論理レベルの制御信号ｐＲＹＤＶＷをレベルシフタ７６に出力する。

ＲＯＭアクセス信号ＲＡＣＣ、書き込み信号ＷＲおよびベリファイ信号ＶＲＦＹは、図３に示したＲＯＭコラムスイッチ７０に隣接する領域に設けられるＲＯＭアクセス制御回路により生成される。ＲＯＭアクセス制御回路は、図５に示したＲＯＭメモリセル１２の書き込み動作期間およびベリファイ動作期間に動作する。

レベルシフタ７４は、制御信号ｐＲＹＤＷのハイレベルを電源電圧ＶＤＤから電源電圧ＶＰＰＸに変換し、コラム選択信号ＲＹＤＷとして出力する。レベルシフタ７６は、制御信号ｐＲＹＤＶＷのハイレベルを電源電圧ＶＤＤから電源電圧ＶＰＰＸに変換し、コラム選択信号ＲＹＤＶＷとして出力する。

なお、論理回路７８の論理にしたがって、ＲＯＭメモリセル１２の書き込み動作時には、コラム選択信号ＲＹＤＷ、ＲＹＤＶＷがハイレベルに設定される。ＲＯＭメモリセル１２のベリファイ動作時には、コラム選択信号ＲＹＤＶＷがハイレベルに設定され、コラム選択信号ＲＹＤＷがロウレベルに設定される。これにより、図１９で説明するように、ＲＯＭメモリセル１２の書き込み動作では、全てのコラムスイッチ７０ａ－７０ｈがオンし、図２０で説明するように、ＲＯＭメモリセル１２のベリファイ動作では、コラムスイッチ７０ｄ、７０ｈがオンし、コラムスイッチ７０ａ－７０ｃ、７０ｅ－７０ｇがオフする。

図８は、図２のＲＯＭリード回路６０の一例を示す。ＲＯＭリード回路６０は、ラッチ部６１、電源スイッチ６２、接地スイッチ６３、プリチャージ部６４、６５および出力部６６、６７を有する。ＲＯＭメモリセル１２の抵抗素子Ｒ０、Ｒ１は、ラッチ部６１と接地スイッチ６３との間に配置される。ＲＯＭリード回路６０は、電源電圧ＶＤＤ（例えば、１．２Ｖ）を受けて動作する。

ラッチ部６１は、一方の出力が他方の入力に接続された一対のＣＭＯＳインバータ６１０、６１１を有する。ＣＭＯＳインバータ６１０、６１１は、反転回路の一例である。ＣＭＯＳインバータ６１０の出力は、記憶ノードＸＣを介してプリチャージ部６４に接続される。ＣＭＯＳインバータ６１１の出力は、記憶ノードＸＴを介してプリチャージ部６５に接続される。

ＣＭＯＳインバータ６１０のｎチャネルＭＯＳトランジスタ６１０ａのソースは、ＲＯＭメモリセル１２の抵抗素子Ｒ０およびソース線ＲＳＬを介して接地スイッチ６３に接続される。ＣＭＯＳインバータ６１１のｎチャネルＭＯＳトランジスタ６１１ａのソースは、ＲＯＭメモリセル１２の抵抗素子Ｒ１およびソース線ＲＳＬを介して接地スイッチ６３に接続される。このように、抵抗素子Ｒ０、Ｒ１は、ＲＯＭリード回路６０内に配置される。ＲＯＭリード回路６０は、抵抗素子Ｒ０、Ｒ１を含んでいるとも言える。

なお、電源電圧ＶＤＤを受けて動作するラッチ部６１、電源スイッチ６２、プリチャージ部６４、６５および出力部６６、６７は、書き込み動作時に電源電圧ＶＰＰＹに設定されるビットイネーブル線ＲＢＥ０、ＲＢＥ１等と電気的に分離される。ラッチ部６１のｎチャネルＭＯＳトランジスタ６１０ａ、６１１ａは、ＲＯＭリード回路６０を電源電圧ＶＤＤＹの供給線から分離させる分離トランジスタとして機能するため、新たに分離スイッチ等を設けなくてよい。

例えば、接地スイッチ６３は、ｎチャネルＭＯＳトランジスタ６３ａを有し、ゲートで受けるセンスアンプイネーブル信号ＳＡＥＮに基づいて動作し、抵抗素子Ｒ０、Ｒ１を接地線ＶＳＳに接続し、あるいは、抵抗素子Ｒ０、Ｒ１と接地線ＶＳＳとの接続を遮断する。

ＣＭＯＳインバータ６１０のｐチャネルＭＯＳトランジスタ６１０ｂのソースおよびＣＭＯＳインバータ６１１のｐチャネルＭＯＳトランジスタ６１１ｂのソースは、電源スイッチ６２に接続される。例えば、電源スイッチ６２は、ｐチャネルＭＯＳトランジスタを有し、ゲートで受けるラッチ信号ＬＡＴＶＳＳに基づいて動作し、電源線ＶＤＤをラッチ部６１に接続し、あるいは、電源線ＶＤＤとラッチ部６１との接続を遮断する。電源線ＶＤＤは、第１の電源線の一例である。

プリチャージ部６４は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルＭＯＳトランジスタ６４ａおよびｎチャネルＭＯＳトランジスタ６４ｂを有する。ｐチャネルＭＯＳトランジスタ６４ａのゲートは、プリチャージ信号ＰＲＥＢを受け、ｎチャネルＭＯＳトランジスタ６４ｂのゲートは、ラッチ信号ＬＡＴＶＳＳを受ける。

プリチャージ部６５は、電源線ＶＤＤと接地線ＶＳＳとの間に直列に接続されたｐチャネルＭＯＳトランジスタ６５ａおよびｎチャネルＭＯＳトランジスタ６５ｂを有する。ｐチャネルＭＯＳトランジスタ６５ａのゲートは、プリチャージ信号ＰＲＥＢを受け、ｎチャネルＭＯＳトランジスタ６５ｂのゲートは、ラッチ信号ＬＡＴＶＳＳを受ける。

出力部６６は、ノアゲート６６ａを有し、出力部６７は、ノアゲート６７ａを有する。ノアゲート６６ａは、出力制御信号ＳＡＯＵＴＢと記憶ノードＸＣの電圧とを受ける。ノアゲート６６ａは、ＲＯＭメモリセル１２の読み出し動作で使用されないため、以降の説明は省略する。ノアゲート６７ａは、出力制御信号ＳＡＯＵＴＢと記憶ノードＸＴの電圧とを受け、データ出力信号ＳＡＯＵＴを出力する。

図８のｎチャネルＭＯＳトランジスタ６１０ａ、６１１ａに付した矢印の大きさは、ＲＯＭメモリセル１２からデータを読み出すときにＲＯＭリード回路６０に流れる電流量の大きさを示している。この例では、例えば、ＲＯＭメモリセル１２は、論理１（抵抗素子Ｒ１の抵抗値が抵抗素子Ｒ０の抵抗値よりも低い状態）を記憶しており、抵抗素子Ｒ１に流れる電流量は、抵抗素子Ｒ０を流れる電流量より多い。

なお、ＲＯＭメモリセル１２からデータを読み出す読み出し動作において、ＲＯＭリード回路６０は、ＲＯＭメモリセル１２に接続されたワード線ＲＷＬ０、ＲＷＬ１を使用せず、ワード線ＲＷＬ０、ＷＲＬ１は非選択レベル（ロウレベル）に設定される。このため、図５で説明したように、電源の起動時に、ワード線ＲＷＬ０、ＲＷＬ１の選択レベル（ハイレベル）である電源電圧ＶＰＰＸが生成される前に、ＲＯＭメモリセル１２からデータを読み出すことができる。また、ワード線ＲＷＬ０、ＲＷＬ１のハイレベル電圧である電源電圧ＶＰＰＸが所定の電圧（例えば、３．３Ｖ）に到達するまでに掛かる時間は、他の電源電圧ＶＤＤ、ＶＰＰＹが所定の電圧（例えば、１．２Ｖと２．５Ｖ）に到達するまでに掛かる時間より長い。したがって、ワード線ＲＷＬ０、ＲＷＬ１を駆動せずにデータを読み出すことで、ワード線ＲＷＬ０、ＲＷＬ１を駆動してデータを読み出す場合に比べて、読み出し時間を短縮することができる。

図９は、図８のＲＯＭリード回路６０の動作の一例を示す。なお、図８で説明したように、抵抗素子Ｒ１の抵抗値は、抵抗素子Ｒ０の抵抗値よりも低いものとする。

まず、電源電圧ＶＣＣが０．８Ｖの到達したことに基づいて、ラッチ信号ＬＡＴＶＳＳがロウレベルに設定され、プリチャージ信号ＰＲＥＢがロウレベルに設定される（図９（ａ）、（ｂ））。

なお、プリチャージ信号ＰＲＥＢがロウレベルに変化する前、ビットイネーブル線ＲＢＥ０、ＲＢＥ１およびソース線ＲＳＬは、ロウレベルのハイインピーダンス状態に（Ｈｉ－Ｚ）に設定されている。また、電源電圧ＶＣＣが０．８Ｖに到達する前、ラッチ信号ＬＡＴＶＳＳおよびプリチャージ信号ＰＲＥＢは、ハイレベルに設定されている。電源電圧ＶＤＤの上昇によりラッチ信号ＬＡＴＶＳＳの電圧がｎチャネルＭＯＳトランジスタ６４ｂ、６５ｂの閾値電圧より高くなった場合、ｎチャネルＭＯＳトランジスタ６４ｂ、６５ｂはオンし、ノードＸＣ、ＸＴは、ロウレベルに設定される。

ラッチ信号ＬＡＴＶＳＳおよびプリチャージ信号ＰＲＥＢがロウレベルに変化すると、ロウレベルのプリチャージ信号ＰＲＥＢによりｐチャネルＭＯＳトランジスタ６４ｂ、６５ｂがオンし、記憶ノードＸＣ、ＸＴは電源電圧ＶＤＤに設定される（図９（ｃ））。この時点で、電源電圧ＶＤＤは、ｎチャネルＭＯＳトランジスタ６１０ａ、６１１ａの閾値電圧より高いため、記憶ノードＸＣ、ＸＴのハイレベルによりｎチャネルＭＯＳトランジスタ６１０ａ、６１１ａがオンする。これにより、ビットイネーブル線ＲＢＥ０、ＲＢＥ１の電圧が上昇する（図９（ｄ））。

ビットイネーブル線ＲＢＥ０、ＲＢＥ１の電圧の上昇により、ＲＯＭメモリセル１２の抵抗素子Ｒ０、Ｒ１に電流が流れ、ソース線ＲＳＬの電圧が上昇する（図９（ｅ））。ビットイネーブル線ＲＢＥ０、ＲＢＥ１およびソース線ＲＳＬの電圧は、電源電圧ＶＤＤに対して、ｎチャネルＭＯＳトランジスタ６１０ａ、６１１ａの閾値電圧だけ低い電圧に設定される。

次に、プリチャージ信号ＰＲＥＢおよびセンスアンプイネーブル信号ＳＡＥＮがハイレベルに設定される（図９（ｆ）、（ｇ））。ハイレベルのプリチャージ信号ＰＲＥＢにより、プリチャージ部６４、６５のｐチャネルＭＯＳトランジスタ６４ａ、６５ａがオフし、記憶ノードＸＣ、ＸＴは、ハイレベルのハイインピーダンス状態に設定される（図９（ｈ））。また、ハイレベルのセンスアンプイネーブル信号ＳＡＥＮにより、接地スイッチ６３がオンする。

これにより、ｎチャネルＭＯＳトランジスタ６３ａ、抵抗素子Ｒ０およびｎチャネルＭＯＳトランジスタ６１０ａを介して記憶ノードＸＣから接地線ＶＳＳに電流が流れる。同様に、ｎチャネルＭＯＳトランジスタ６３ａ、抵抗素子Ｒ１およびｎチャネルＭＯＳトランジスタ６１１ａを介して記憶ノードＸＴから接地線ＶＳＳに電流が流れる。そして、ソース線ＲＳＬの電圧が低下する（図９（ｉ））。

抵抗値が低い抵抗素子Ｒ１を流れる電流は、抵抗値が高い抵抗素子Ｒ０を流れる電流より多いため、ビットイネーブル線ＲＢＥ１の電圧は、ビットイネーブル線ＲＢＥ０の電圧よりも早く低下する（図９（ｊ））。また、記憶ノードＸＣ、ＸＴの電圧は、ビットイネーブル線ＲＢＥ０、ＲＢＥ１の電圧の低下とともに低下する（図９（ｋ））。

ここで、ビットイネーブル線ＲＢＥ０、ＲＢＥ１の電圧の変化と同様に、抵抗値が相対的に低い抵抗素子Ｒ１に対応する記憶ノードＸＴの電圧は、記憶ノードＸＣの電圧よりも早く低下する。そして、記憶ノードＸＴの電圧と電源電圧ＶＤＤとの差（電圧ＸＴ－ＶＤＤ）の絶対値が、ｐチャネルＭＯＳトランジスタ６１０ｂの閾値電圧の絶対値を超えた場合、ｐチャネルＭＯＳトランジスタ６１０ｂがオンする。

ｐチャネルＭＯＳトランジスタ６１０ｂのオンにより、記憶ノードＸＣは電源電圧ＶＤＤに向けて上昇する。記憶ノードＸＣの電圧の上昇によりｎチャネルＭＯＳトランジスタ６１１ａがオンし、記憶ノードＸＴの電圧は接地電圧ＶＳＳに向けて下降する（図９（ｌ））。記憶ノードＸＣ、ＸＴの電圧が電源電圧ＶＤＤと接地電圧ＶＳＳになった後、出力制御信号ＳＡＯＵＴＢがロウレベルに設定される（図９（ｍ））。これにより、ノアゲート６７ａは、ノードＸＴの論理レベルを反転したハイレベルのデータ出力信号ＳＡＯＵＴを出力する（図９（ｎ））。すなわち、ＲＯＭリード回路６０は、ＲＯＭメモリセル１２に記憶されている論理１を読み出す。

例えば、ＲＯＭメモリセル１２からのデータの読み出しは、半導体記憶装置１００Ａの電源の起動時に、外部から受ける電源電圧ＶＣＣが所定の電圧（例えば、２．５Ｖ）に到達する前に実行される。そして、ＲＯＭメモリセル１２から読み出されたデータであるデータ出力信号ＳＡＯＵＴは、半導体記憶装置１００Ａで生成される電源電圧ＶＰＰＸ、ＶＤＤを調整するトリミング情報等、内部回路の動作状態の設定に使用される。

データ出力信号ＳＡＯＵＴが出力された後、ラッチ信号ＬＡＴＶＳＳおよび出力制御信号ＳＡＯＵＴＢがハイレベルに設定され、センスアンプイネーブル信号ＳＡＥＮがロウレベルに設定される（図９（ｏ）、（ｐ）、（ｑ））。ハイレベルの出力制御信号ＳＡＯＵＴＢによりデータ出力信号ＳＡＯＵＴがロウレベルに変化し、ＲＯＭリード回路６０によるＲＯＭメモリセル１２からのデータの読み出し動作が完了する（図９（ｒ））。ハイレベルのラッチ信号ＬＡＴＶＳＳにより、ｐチャネルＭＯＳトランジスタ６２ａはオフし、ロウレベルのセンスアンプイネーブル信号ＳＡＥＮにより、ｎチャネルＭＯＳトランジスタ６３ａはオフする。これにより、ラッチ部６１と抵抗素子Ｒ０、Ｒ１による電源線ＶＤＤから接地線ＶＳＳの電流経路が遮断される。

図８に示したように、ＲＯＭメモリセル１２の抵抗素子Ｒ０、Ｒ１は、ＲＯＭリード回路６０のラッチ部６１と接地スイッチ６３との間に直接接続される。そして、ＲＯＭリード回路６０は、抵抗素子Ｒ０、Ｒ１に流れる電流の差に応じてＲＯＭメモリセル１２に記憶されたデータの論理を判定する。これにより、ＲＯＭメモリセル１２に接続されたワード線ＲＷＬ０、ＲＷＬ１およびコラム選択信号ＲＹＤＶＷを駆動せずに、ＲＯＭメモリセル１２からデータを読み出すことができる。換言すれば、ワード線ＲＷＬを非選択レベルに設定した状態で、ビット線ＲＢＬおよびソース線ＲＳＬを使用することなく、ＲＯＭメモリセル１２からデータを読み出すことができる。したがって、ワード線ＲＷＬをハイレベルに駆動し、抵抗素子Ｒ０、Ｒ１を介してビット線ＲＢＬとソース線ＲＳＬ間に電流を流す場合に比べて、ＲＯＭメモリセル１２からデータを高速に読み出すことができる。

抵抗素子Ｒ０、Ｒ１にそれぞれ記憶された相補の論理に対応する電流差に基づいて記憶ノードＸＣ、ＸＴに発生する電圧をラッチ部６１で差動増幅するため、１つの抵抗素子Ｒに記憶された論理を読み出す場合に比べて、読み出しマージンを向上することができる。

また、センスアンプ５２を動作させなくてよいため、コラム選択信号ＹＤ０および読み出しイネーブル信号ＲＥＮを駆動しなくてよい。このため、電源電圧ＶＰＰＸ、ＶＰＰＹを使用することなく、電源電圧ＶＤＤのみでＲＯＭメモリセル１２からデータを読み出すことができる。この結果、例えば、半導体記憶装置１００Ａの電源の起動時に、電源電圧ＶＰＰＸ、ＶＰＰＹが規定の電圧に到達していない場合にも、ＲＯＭメモリセル１２からデータを読み出すことができる。

図１０は、図２のコラムスイッチ３０の一例を示す。図１０は、図２に破線枠で示したコラムスイッチ３０のうち、コラム選択信号ＹＤ０により制御されるコラムスイッチ３０を示す。図２に他の破線枠で示したコラムスイッチ３０は、コラム選択信号ＹＤ、ビット線ＢＬおよびソース線ＳＬの番号が異なることを除き、図１０と同じである。

コラムスイッチ３０は、ＣＭＯＳ伝達ゲート３０ａ、３０ｂおよびＣＭＯＳインバータ３０ｃを有する。ＣＭＯＳインバータ３０ｃの入力側に示す太線は、ＣＭＯＳインバータ３０ｃに含まれるトランジスタが高耐圧タイプであることを示す。ＣＭＯＳインバータ３０ｃは、コラム選択信号ＹＤ０の論理を反転し、反転した信号をＣＭＯＳ伝達ゲート３０ａ、３０ｂのｐチャネルＭＯＳトランジスタのゲートに供給する。コラム選択信号ＹＤ０は、ＣＭＯＳ伝達ゲート３０ａ、３０ｂのｎチャネルＭＯＳトランジスタのゲートに供給される。

コラムスイッチ３０は、コラム選択信号ＹＤ０がハイレベル（ＶＰＰＹ）のときにオンし、ビット線ＢＬ０をグローバルビット線ＧＢＬに接続し、ソース線ＲＳＬをグローバルソース線ＧＳＬに接続する。コラムスイッチ３０は、コラム選択信号ＹＤ０がロウレベル（ＶＳＳ）のときにオフし、ビット線ＢＬ０とグローバルビット線ＧＢＬとの接続を解除し、ソース線ＲＳＬとグローバルソース線ＧＳＬとの接続を解除する。

なお、図２に示したライトドライバ４０のスイッチ４０ｂ、４０ｃの各々は、例えば、ＣＭＯＳ伝達ゲート３０ａおよびＣＭＯＳインバータ３０ｃと同じ構成を含む。そして、スイッチ４０ａ（または４０ｂ）は、ハイレベルの書き込み制御信号ＷＲ０（またはＷＲ１）を受けている期間にオンし、ロウレベルの書き込み制御信号ＷＲ０（またはＷＲ１）を受けている期間にオフする。

図１１は、１個のＲＯＭメモリセル１２がメモリセルアレイ２０に対応して設けられる例を示す。図２と同じ要素については、同じ符号を付し、詳細な説明は省略する。図１１は、１つのデータ端子Ｉ／Ｏに対応して設けられる回路を示している。このため、例えば、メモリセルアレイ２０が３２個のデータ端子Ｉ／Ｏに対応する場合、３２個のＲＯＭメモリセル１２が、メモリセルアレイ２０に対応して設けられる。

ＲＯＭメモリセル１２は、書き込み動作時に、ＲＯＭコラムスイッチ７０を介して４組のビット線ＢＬ／ソース線ＳＬに接続され、ベリファイ動作時に、ＲＯＭコラムスイッチ７０を介して１組のビット線ＢＬ／ソース線ＳＬに接続される。図１１は、抵抗素子Ｒ０に論理１を書き込む例を示しており、太線で示す信号線および回路が書き込み動作のために使用される。

図１１に示す例では、ＲＯＭメモリセル１２は、ビット線ＢＬ０－ＢＬ３およびソース線ＳＬ０－ＳＬ３に接続されるが、他の４組のビット線ＢＬ／ソース線ＳＬに接続されてもよい。この場合、ＲＯＭメモリセル１２の書き込み動作時およびベリファイ動作時に駆動されるコラム選択信号ＹＤが変更される。

ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作は、抵抗素子Ｒ０、Ｒ１毎に実行される。抵抗素子Ｒ０の書き込み動作およびベリファイ動作を実行する場合、ワード線ＲＷＬ０がハイレベルに設定され、抵抗素子Ｒ１の書き込み動作およびベリファイ動作を実行する場合、ワード線ＲＷＬ１がハイレベルに設定される。

例えば、書き込み制御信号ＷＲ１がハイレベルに設定され、グローバルビット線ＧＢＬが電源電圧ＶＰＰＹに設定され、グローバルソース線ＧＳＬが接地電圧ＶＳＳに設定される場合、ビット線ＲＢＬからソース線ＲＳＬに向けて抵抗素子Ｒ０内に電流が流れる。これにより、抵抗素子Ｒ０は低抵抗状態に設定され、抵抗素子Ｒ０は論理１の記憶状態になる。なお、書き込み動作の例は、図１９で説明し、ベリファイ動作の例は、図２０で説明する。

メモリセルアレイ２０に対応して、複数のデータ端子Ｉ／Ｏに対応する複数のＲＯＭメモリセル１２が設けられる場合、複数のＲＯＭメモリセル１２は、共通のワード線ＲＷＬ０、ＲＷＬ１に接続される。そして、書き込み動作において、複数のデータ端子Ｉ／Ｏに対応するＲＯＭメモリセル１２の抵抗素子Ｒ０または抵抗素子Ｒ１に、複数のデータ端子Ｉ／Ｏで受けるデータが並列に書き込まれる。この場合、複数のＲＯＭメモリセル１２に接続される複数のＲＯＭコラムスイッチ７０の各スイッチ７０ａ－７０ｈがオンする。なお、書き込み動作では、データ端子Ｉ／Ｏの数にかかわりなく、４個のコラム選択信号ＹＤがハイレベルに設定され、ハイレベルに設定されたコラム選択信号ＹＤに接続されたコラムスイッチ３０（８個のＣＭＯＳ伝達ゲート）がオンする。

図１２および図１３は、図１１のメモリセルアレイ２０のコラムスイッチ３０を制御するコラム制御回路３２の一例を示す。コラム制御回路３２は、プリデコーダ３３、３４（図１２）と、デコーダ３５およびレベルシフタ３６（図１３）とを有する。

まず、メモリセルアレイ２０内のメモリセル１０の書き込み動作、ベリファイ動作および読み出し動作（以下、通常動作とも称する）が実行される場合のコラム制御回路３２の動作を説明する。通常動作では、書き込み信号ＷＲ、ベリファイ信号ＶＲＦＹおよびＲＯＭアクセス信号ＲＡＣＣは、ロウレベルに設定される。

通常動作では、プリデコーダ３３は、２ビットのアドレス信号Ａ１、Ａ０をデコードしてプリデコード信号Ａ＃＃Ｚ（Ａ００Ｚ、Ａ０１Ｚ、Ａ１０Ｚ、Ａ１１Ｚ）のいずれかをハイレベル（ＶＤＤ）に設定する。プリデコード信号Ａ＃＃Ｚの数字は、アドレス信号Ａ１、Ａ０のビット値を示す。例えば、アドレス信号Ａ１、Ａ０＝”０１”の場合、プリデコード信号Ａ０１Ｚがハイレベルに設定され、アドレス信号Ａ１、Ａ０＝”１０”の場合、プリデコード信号Ａ１０Ｚがハイレベルに設定される。

通常動作では、プリデコーダ３４は、３ビットのアドレス信号Ａ４、Ａ３、Ａ２をデコードしてプリデコード信号Ａ＃＃＃Ｚのいずれかをハイレベル（ＶＤＤ）に設定する。ここで、プリデコード信号Ａ＃＃＃Ｚは、Ａ０００Ｚ、Ａ００１Ｚ、Ａ０１０Ｚ、Ａ０１１Ｚ、Ａ１００Ｚ、Ａ１０１Ｚ、Ａ１１０Ｚ、Ａ１１１Ｚのいずれかであり、「＃＃＃」は、アドレス信号Ａ４、Ａ３、Ａ２のビット値を示す。例えば、アドレス信号Ａ４、Ａ３、Ａ２＝”００１”の場合、プリデコード信号Ａ００１Ｚがハイレベルに設定され、アドレス信号Ａ４、Ａ３、Ａ２＝”１１０”の場合、プリデコード信号Ａ１１０Ｚがハイレベルに設定される。

図１３において、通常動作では、デコーダ３５は、プリデコード信号Ａ＃＃Ｚ、Ａ＃＃＃Ｚに応じて、３２本のプリコラム選択信号ｐＹＤ（ｐＹＤ０－ｐＹＤ３１）のいずれかをハイレベル（ＶＤＤ）に設定する。各プリコラム選択信号ｐＹＤを受けるレベルシフタ３６は、プリコラム選択信号ｐＹＤのハイレベルを電源電圧ＶＤＤから電源電圧ＶＰＰＹに変換し、ハイレベルのコラム選択信号ＹＤ（ＹＤ０－ＹＤ３１のいずれか）として出力する。そして、ハイレベルのコラム選択信号ＹＤに接続されたコラムスイッチ３０がオンする。通常動作では、ワード線ＷＬのいずれかがハイレベルに設定され、オンされたコラムスイッチ３０とハイレベルに設定されたワード線ＷＬとに対応するメモリセル１０にデータに対して、書き込み動作、ベリファイ動作または読み出し動作が実行される。

図１２に戻って、ＲＯＭメモリセル１２の書き込み動作が実行される場合のコラム制御回路３２の動作を説明する。ＲＯＭメモリセル１２の書き込み動作では、書き込み信号ＷＲがハイレベル（ＶＤＤ）に設定され、ベリファイ信号ＶＲＦＹがロウレベルに設定され、ＲＯＭアクセス信号ＲＡＣＣがハイレベル（ＶＤＤ）に設定される。

ハイレベルの書き込み信号ＷＲとハイレベルのＲＯＭアクセス信号ＲＡＣＣとにより、プリデコーダ３３のＮＡＮＤゲート群３３ａの各ＮＡＮＤゲートの出力は、全てハイレベルに固定される。これにより、プリデコーダ３３は、４つのプリデコード信号Ａ００Ｚ、Ａ０１Ｚ、Ａ１０Ｚ、Ａ１１Ｚを、全てハイレベルに固定する。

また、ハイレベルの書き込み信号ＷＲとハイレベルのＲＯＭアクセス信号ＲＡＣＣとにより、プリデコーダ３４のＮＡＮＤゲート群３４ａの各ＮＡＮＤゲートの出力は、ハイレベルに固定され、プリデコード信号Ａ０００Ｚのみがハイレベルに固定される。図１３のデコーダ３５は、ハイレベルのプリデコード信号Ａ００Ｚ、Ａ０１Ｚ、Ａ１０Ｚ、Ａ１１Ｚ、Ａ０００Ｚに基づいて、プリコラム選択信号ｐＹＤ０、ｐＹＤ１、ｐＹＤ２、ｐＹＤ３をハイレベルに設定する。したがって、ＲＯＭメモリセル１２の書き込み動作では、コラム選択信号ＹＤ０、ＹＤ１、ＹＤ２、ＹＤ３が同時にハイレベルに設定される。ＲＯＭメモリセル１２の書き込み動作が実行される場合の信号の流れは、図１９で説明する。

図１２に戻って、ＲＯＭメモリセル１２のベリファイ動作が実行される場合のコラム制御回路３２の動作を説明する。ＲＯＭメモリセル１２のベリファイ動作では、書き込み信号ＷＲがロウレベルに設定され、ベリファイ信号ＶＲＦＹがハイレベル（ＶＤＤ）に設定され、ＲＯＭアクセス信号ＲＡＣＣがハイレベル（ＶＤＤ）に設定される。

ハイレベルのベリファイ信号ＶＲＦＹとハイレベルのＲＯＭアクセス信号ＲＡＣＣとにより、プリデコーダ３３のＮＡＮＤゲート群３３ｂの各ＮＡＮＤゲートの出力は、全てハイレベルに固定され、プリデコード信号Ａ００Ｚのみがハイレベルに固定される。

ベリファイ動作時のプリデコーダ３４の動作は、書き込み動作時と同じであり、プリデコーダ３４は、プリデコード信号Ａ０００Ｚのみをハイレベルに固定する。図１３のデコーダ３５は、ハイレベルのプリデコード信号Ａ００Ｚ、Ａ０００Ｚに基づいて、プリコラム選択信号ｐＹＤ０のみをハイレベルに設定し、コラム選択信号ＹＤ０のみがハイレベルに設定される。ＲＯＭメモリセル１２のベリファイ動作が実行される場合の信号の流れは、図２０で説明する。

以上、図１２および図１３に示すコラム制御回路３２により、図１１で説明したように、ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作を実行することができる。

図１４は、２個のＲＯＭメモリセル１２がメモリセルアレイ２０に対応して設けられる例を示す。図１１と同じ要素については、同じ符号を付し、詳細な説明は省略する。図１４は、１つのデータ端子Ｉ／Ｏに対応して設けられる回路を示している。このため、例えば、メモリセルアレイ２０が３２個のデータ端子Ｉ／Ｏに対応する場合、６４個のＲＯＭメモリセル１２が、メモリセルアレイ２０に対応して設けられる。なお、ＲＯＭリード回路６０およびＲＯＭコラムスイッチ７０は、ＲＯＭメモリセル１２毎に設けられる。

データ端子Ｉ／Ｏ毎に２個のＲＯＭメモリセル１２がメモリセルアレイ２０に対応して設けられる場合、図１１に示すＲＯＭメモリセル１２に加えて、４組のビット線ＢＬ／ソース線ＳＬに接続されるＲＯＭコラムスイッチ７０およびＲＯＭメモリセル１２が配置される。図１４では、図１１に示すＲＯＭメモリセル１２をＲＯＭメモリセル１２Ａで示し、ＲＯＭメモリセル１２Ａと異なるＲＯＭメモリセル１２をＲＯＭメモリセル１２Ｃで示す。

ＲＯＭメモリセル１２Ｃは、ＲＯＭコラムスイッチ７０を介してビット線ＢＬ１６－ＢＬ１９およびソース線ＳＬ１６－ＳＬ１９に接続される。なお、ＲＯＭメモリセル１２Ａ、１２Ｃは、ＲＯＭコラムスイッチ７０を介して、他の４組のビット線ＢＬ／ソース線ＳＬにそれぞれ接続されてもよい。

図１４は、ＲＯＭメモリセル１２Ｃの抵抗素子Ｒ０にデータを書き込む例を示しており、太線で示す信号線および回路が書き込み動作のために使用される。ＲＯＭメモリセル１２Ｃにデータを書き込む場合、コラム選択信号ＹＤ１６－ＹＤ１９がハイレベルに設定されて、ビット線ＢＬ１６－ＢＬ１９がグローバルビット線ＧＢＬに接続され、ソース線ＳＬ１６－ＳＬ１９がグローバルソース線ＧＳＬに接続される。

また、書き込み動作では、ＲＯＭメモリセル１２Ａ、１２Ｃに共通のコラム選択信号ＲＹＤＷ、ＲＹＤＶＷがハイレベルに設定される。これにより、ＲＯＭメモリセル１２Ｃに接続されたビット線ＲＢＬとソース線ＲＳＬとは、ＲＯＭコラムスイッチ７０を介してビット線ＢＬ１６－ＢＬ１９とソース線ＳＬ１６－ＳＬ１９とに接続される。そして、ワード線ＲＷＬ０により選択された抵抗素子Ｒ０に電流が流れ、ＲＯＭメモリセル１２Ａの抵抗素子Ｒ０にデータが書き込まれる。

コラム選択信号ＹＤ０－ＹＤ３は、ロウレベルに維持されるため、共通のコラム選択信号ＲＹＤＷ、ＲＹＤＶＷがハイレベルに設定された場合にも、ビット線ＢＬ０－ＢＬ３およびソース線ＳＬ０－ＳＬ３に電流は流れない。このため、ＲＯＭメモリセル１２Ｃの書き込み動作の実行時に、ＲＯＭメモリセル１２Ａの抵抗素子Ｒ０へのデータの書き込みは実行されない。このように、ＲＯＭメモリセル１２の書き込み動作は、ＲＯＭメモリセル１２の抵抗素子Ｒ０、Ｒ１毎に順次実行される。なお、ＲＯＭメモリセル１２Ａ、１２Ｃは、ＲＯＭコラムスイッチ７０を介して他の４組のビット線ＢＬ／ソース線ＳＬにそれぞれ接続されてもよい。

なお、図１４に示すように、メモリセルアレイ２０に対応して、複数のデータ端子Ｉ／Ｏに対応する複数のＲＯＭメモリセル１２が設けられる場合、複数のＲＯＭメモリセル１２は、共通のワード線ＲＷＬ０、ＲＷＬ１に接続される。そして、書き込み動作において、複数のデータ端子Ｉ／Ｏで受けたデータが、データ端子Ｉ／Ｏのそれぞれに対応するＲＯＭメモリセル１２の抵抗素子Ｒ０または抵抗素子Ｒ１に並列に書き込まれる。この場合、複数のＲＯＭメモリセル１２に接続される複数のＲＯＭコラムスイッチ７０の各スイッチ７０ａ－７０ｈがオンする。なお、書き込み動作では、データ端子Ｉ／Ｏの数にかかわりなく、４つのコラム選択信号ＹＤのみがハイレベルに設定され、ハイレベルに設定されたコラム選択信号ＹＤに接続されたコラムスイッチ３０（８個のＣＭＯＳ伝達ゲート）がオンする。

図１５は、図１４のメモリセルアレイ２０のコラムスイッチ３０を制御するコラム制御回路の一例を示す。図１２と同じ要素については、同じ符号を付し、詳細な説明は省略する。

プリデコーダ３３の回路および動作は、図１２と同じであり、図示しないデコーダ３５の回路および動作は、図１３と同じである。メモリセルアレイ２０のメモリセル１０にアクセスする通常動作において、図１５のプリデコーダ３４の動作は、図１２の説明と同じである。図１５のプリデコーダ３４は、アドレス信号Ａ４を受ける図１２のＮＡＮＤゲートの代わりにインバータＩＶを有する。このため、アドレス信号Ａ４の論理は、ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作において、マスクされない。

したがって、図１５のプリデコーダ３４は、ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作において、アドレス信号Ａ４が論理０のときに、プリデコード信号Ａ０００Ｚをハイレベルに設定する。図１５のプリデコーダ３４は、アドレス信号Ａ４が論理１のときに、プリデコード信号Ａ１００Ｚをハイレベルに設定する。

図１３に示したデコーダ３５は、ＲＯＭメモリセル１２の書き込み動作において、ハイレベルのプリデコード信号Ａ００Ｚ、Ａ０１Ｚ、Ａ１０Ｚ、Ａ１１Ｚ、Ａ０００Ｚを受けたとき、コラム選択信号ＹＤ０、ＹＤ１、ＹＤ２、ＹＤ３をハイレベルに設定する。デコーダ３５は、ＲＯＭメモリセル１２の書き込み動作において、ハイレベルのプリデコード信号Ａ００Ｚ、Ａ０１Ｚ、Ａ１０Ｚ、Ａ１１Ｚ、Ａ１００Ｚを受けたとき、図示しないコラム選択信号ＹＤ１６、ＹＤ１７、ＹＤ１８、ＹＤ１９をハイレベルに設定する。

デコーダ３５は、ＲＯＭメモリセル１２のベリファイ動作において、ハイレベルのプリデコード信号Ａ００Ｚ、Ａ０００Ｚを受けたとき、コラム選択信号ＹＤ０をハイレベルに設定する。デコーダ３５は、ＲＯＭメモリセル１２のベリファイ動作において、ハイレベルのプリデコード信号Ａ００Ｚ、Ａ１００Ｚを受けたとき、図示しないコラム選択信号ＹＤ１６をハイレベルに設定する。これにより、図１４に示したように、ＲＯＭメモリセル１２Ｃの書き込み動作と、ＲＯＭメモリセル１２Ａまたは１２Ｃベリファイ動作とをそれぞれ実行することができる。

図１６および図１７は、８個のＲＯＭメモリセル１２がメモリセルアレイ２０に対応して設けられる例を示す。図１１および図１４と同じ要素については、同じ符号を付し、詳細な説明は省略する。図１６および図１７では、ＲＯＭコラムスイッチ７０を介して、８個ある４組のビット線ＢＬ／ソース線ＳＬがそれぞれデータ端子Ｉ／Ｏ毎に８個あるＲＯＭメモリセル１２のいずれかに接続される。

図１６および図１７は、図１４と同様に、図１６のビット線ＢＬ１６－ＢＬ１９に対応するＲＯＭメモリセル１２Ｃの抵抗素子Ｒ０にデータを書き込む例を示しており、太線で示す信号線および回路が書き込み動作のために使用される。図１６および図１７に示す書き込み動作の状態は、図１４の状態と同様である。

図１８は、図１６および図１７のメモリセルアレイ２０のコラムスイッチ３０を制御するコラム制御回路の一例を示す。図１２および図１５と同じ要素については、同じ符号を付し、詳細な説明は省略する。

プリデコーダ３３の回路および動作は、図１２と同じであり、図示しないデコーダ３５の回路および動作は、図１３と同じである。メモリセルアレイ２０のメモリセル１０にアクセスする通常動作において、図１８のプリデコーダ３４の動作は、図１２の説明と同じである。図１８のプリデコーダ３４は、アドレス信号Ａ４、Ａ３、Ａ２を受ける図１２のＮＡＮＤゲートの代わりにインバータＩＶを有する。このため、アドレス信号Ａ４、Ａ３、Ａ２の論理は、ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作において、マスクされない。

プリデコーダ３３は、ＲＯＭメモリセル１２の書き込み動作において、プリデコード信号Ａ００Ｚ、Ａ０１Ｚ、Ａ１０Ｚ、Ａ１１Ｚをハイレベルに設定する。プリデコーダ３３は、ＲＯＭメモリセル１２のベリファイ動作において、プリデコード信号Ａ００Ｚのみをハイレベルに設定する。

図１８のプリデコーダ３４は、アドレス信号Ａ４、Ａ３、Ａ２の論理に応じてプリデコード信号Ａ＃＃＃Ｚ（Ａ０００Ｚ－Ａ１１１Ｚのいずれか）をハイレベルに設定する。プリデコーダ３４の動作は、通常動作、ＲＯＭメモリセル１２の書き込み動作およびＲＯＭメモリセル１２のベリファイ動作において同じである。

図１３に示したデコーダ３５は、ＲＯＭメモリセル１２の書き込み動作において、ハイレベルのプリデコード信号Ａ＃＃＃Ｚに応じて、連続する４つのコラム選択信号ＹＤ（例えば、ＹＤ０－ＹＤ３、ＹＤ４－ＹＤ７等）をハイレベルに設定する。デコーダ３５は、ＲＯＭメモリセル１２のベリファイ動作において、ハイレベルのプリデコード信号Ａ＃＃＃Ｚに応じて、コラム選択信号ＹＤ０、ＹＤ４、ＹＤ８、ＹＤ１２、ＹＤ１６、ＹＤ２０、ＹＤ２４、ＹＤ２８のいずれかをハイレベルに設定する。

これにより、８個のＲＯＭメモリセル１２の各々において、ワード線ＲＷＬ０（またはＲＷＬ１）により選択された抵抗素子Ｒ０（またはＲ１）に書き込み動作およびベリファイ動作を実行することができる。

なお、４個のＲＯＭメモリセル１２がメモリセルアレイ２０に対応して設けられる場合、コラム制御回路３２は、図１５のアドレス信号Ａ３を受ける図１２のＮＡＮＤゲートの代わりにインバータＩＶを有する。これにより、各ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作を実行することができる。

図１９は、図２の半導体記憶装置１００ＡのＲＯＭメモリセル１２の書き込み動作の一例を示す。図１１と同様に、太線で示す信号線および回路がＲＯＭメモリセル１２の書き込み動作のために使用される。図１１で説明したように、書き込み動作においてＲＯＭメモリセル１２は、ＲＯＭコラムスイッチ７０を介して４組のビット線ＢＬ０－ＢＬ３／ソース線ＳＬ０－ＳＬ３に接続される。

図１９は、ＲＯＭメモリセル１２の抵抗素子Ｒ０に論理１を書き込む例を示す。この場合、抵抗素子Ｒ０をビット線ＲＢＬに接続するために、ワード線ＲＷＬ０がハイレベルに設定される。また、書き込み動作では、コラム選択信号ＲＹＤＷ、ＲＹＤＶＷが、ハイレベルに設定され、ＲＯＭコラムスイッチ７０の全てのスイッチ７０ａ－７０ｈがオンされる。スイッチ７０ａ－７０ｈのオンにより、ビット線ＲＢＬがビット線ＢＬ０－ＢＬ３に接続され、ソース線ＲＳＬがソース線ＳＬ０－ＳＬ３に接続される。

また、書き込み動作では、コラム選択信号ＹＤ０－ＹＤ３がハイレベルに設定され、コラム選択信号ＹＤ０－ＹＤ３を受けるコラムスイッチ３０がオンする。コラムスイッチ３０のオンにより、ビット線ＢＬ０－ＢＬ３がグローバルビット線ＧＢＬに接続され、ソース線ＳＬ０－ＳＬ３がグローバルソース線ＧＳＬに接続される。さらに、書き込み制御信号ＷＲ１がハイレベルに設定され、ライトドライバ４０のスイッチ４０ｃ、４０ｄがオンし、グローバルビット線ＧＢＬは、電源線ＶＰＰＹに接続され、グローバルソース線ＧＳＬは、接地線ＶＳＳに接続される。すなわち、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとにハイレベルとロウレベルとの書き込み電圧が設定される。

電源線ＶＰＰＹは、グローバルソース線ＧＳＬ、ソース線ＳＬ０－ＳＬ３、ＲＳＬ、抵抗素子Ｒ０、ビット線ＲＢＬ、ＢＬ０－ＢＬ３およびグローバルビット線ＧＢＬを介して接地線ＶＳＳに接続される。そして、抵抗素子Ｒ０の一端から他端に書き込み電流が流れることで、抵抗素子Ｒ０は低抵抗状態に設定され、抵抗素子Ｒ０は論理１の記憶状態になる。

この際、並列に接続された４本のビット線ＢＬ０－ＢＬ３を介して抵抗素子Ｒ０に電流が供給され、並列に接続された４本のソース線ＳＬ０－ＳＬ３を介して、抵抗素子Ｒ０に流れる電流が接地線ＶＳＳに引き込まれる。このため、データの書き込みに使用するビット線ＢＬとソース線ＳＬの配線抵抗を下げることができる。例えば、ビット線ＢＬおよびソース線ＳＬをそれぞれ４並列にすることで、並列化しない場合に比べて、ビット線抵抗およびソース線抵抗を４分の１程度まで下げることができる。

また、電流は、並列に接続された４つのスイッチ７０ａ、７０ｂ、７０ｃ、７０ｄおよび並列に接続された４つのスイッチ７０ｅ、７０ｆ、７０ｇ、７０ｈを介して、電源線ＶＰＰＹから接地線ＶＳＳに流れる。これにより、ＲＯＭコラムスイッチ７０のオン抵抗を下げることができる。例えば、ＲＯＭコラムスイッチ７０を４並列にすることで、並列化しない場合に比べて、オン抵抗を４分の１程度まで下げることができる。

この結果、抵抗素子Ｒ０に電流を流す経路の電圧降下を抑制することができ、メモリセルアレイ２０を挟んでライトドライバ４０と反対側に配置されるＲＯＭメモリセル１２の抵抗素子Ｒ０を所望の電流を流して、データを書き込むことができる。換言すれば、通常のメモリセル１０の書き込み動作に使用するライトドライバ４０を利用してＲＯＭメモリセル１２にデータを書き込むことができる。また、抵抗素子Ｒ０に電流を流す経路の抵抗を下げて、書き込み電流を増やすことができるため、抵抗素子Ｒ０を所望の抵抗値に設定するまでの書き込み動作の回数を削減することができる。

これに対して、ライトドライバ４０と、１組のビット線ＢＬ／ソース線ＳＬを使用してＲＯＭメモリセル１２の書き込み動作を実行する場合、コラムスイッチ３０、７０の抵抗や配線抵抗により、電圧降下が発生し、抵抗素子Ｒ０への書き込み電流が不足するおそれがある。書き込み電流が不足するにより、書き込み動作とベリファイ動作の回数が増加する場合、書き込み処理時間が長くなってしまう。

なお、抵抗素子Ｒ０に論理０を書き込む書き込み動作は、ライトドライバ４０のスイッチ４０ａ、４０ｂを、スイッチ４０ｃ、４０ｄの代わりにオンさせることを除き、図１９に示す状態と同じである。すなわち、論理０の書き込み動作では、グローバルビット線ＧＢＬとグローバルソース線ＧＳＬとにロウレベルとハイレベルとの書き込み電圧が設定される。この場合、抵抗素子Ｒ０の他端から一端に書き込み電流が流れることで、抵抗素子Ｒ０は高抵抗状態に設定され、抵抗素子Ｒ１は論理０の記憶状態になる。また、抵抗素子Ｒ１にデータを書き込む書き込み動作は、ワード線ＲＷＬ０の代わりにワード線ＲＷＬ１をハイレベルに設定することを除き、図１９に示す状態と同じである。

また、メモリセルアレイ２０のメモリセル１０にデータを書き込む場合、書き込み対象のメモリセル１０に接続された１組のビット線ＢＬ／ソース線ＳＬに接続されたコラムスイッチ３０がオンされる。したがって、図１２および図１３で説明したように、ＲＯＭメモリセル１２の書き込み動作と、メモリセル１０の書き込み動作とでは、コラム選択信号ＹＤ（ＹＤ０－ＹＤ３１）を生成するコラム制御回路３２の動作が異なる。

図２０は、図２の半導体記憶装置１００ＡのＲＯＭメモリセル１２のベリファイ動作の一例を示す。ベリファイ動作は、図１９に示した書き込み動作の後、ＲＯＭメモリセル１２にデータが正常に書き込まれているか否かを判定する動作であり、書き込み動作と同様に、抵抗素子Ｒ０、Ｒ１毎に実行される。図１１および図１９と同様に、太線で示す信号線および回路が、ＲＯＭメモリセル１２のベリファイ動作のために使用される。

図２０は、ＲＯＭメモリセル１２の抵抗素子Ｒ０に書き込んだデータの論理を確認する例を示す。この場合、書き込み動作と同様に、抵抗素子Ｒ０をビット線ＲＢＬに接続するために、ワード線ＲＷＬ０がハイレベルに設定される。また、ベリファイ動作では、コラム選択信号ＲＹＤＶＷが、ハイレベルに設定され、コラム選択信号ＲＹＤＷは、ロウレベルに設定される。これにより、ＲＯＭコラムスイッチ７０のスイッチ７０ｄ、７０ｈがオンされ、スイッチ７０ａ－７０ｃ、７０ｅ－７０ｇはオフされる。スイッチ７０ｄ、７０ｈのオンにより、ビット線ＲＢＬがビット線ＢＬ０に接続され、ソース線ＲＳＬがソース線ＳＬ０に接続される。

また、ベリファイ動作では、コラム選択信号ＹＤ０がハイレベルに設定され、他のコラム選択信号ＹＤはロウレベルに設定される。これにより、コラム選択信号ＹＤ０を受けるコラムスイッチ３０のみがオンする。コラムスイッチ３０のオンにより、ビット線ＢＬ０がグローバルビット線ＧＢＬに接続され、ソース線ＳＬ０がグローバルソース線ＧＳＬに接続される。さらに、読み出しイネーブル信号ＲＥＮがハイレベルに設定されて読み出し回路５０のスイッチ５０ａ、５０ｂがオンし、グローバルビット線ＧＢＬは、接地線ＶＳＳに接続され、グローバルソース線ＧＳＬは、センスアンプ５２に接続される。

センスアンプ５２は、ベリファイ動作時に、グローバルソース線ＧＳＬに電源電圧ＶＤＤ（例えば、１．２Ｖ）を出力する。これにより、電源電圧ＶＤＤを出力するセンスアンプ５２の端子は、グローバルソース線ＧＳＬ、ソース線ＳＬ０、ＲＳＬ、抵抗素子Ｒ０、ビット線ＲＢＬ、ＢＬ０およびグローバルビット線ＧＢＬを介して接地線ＶＳＳに接続される。そして、抵抗素子Ｒ０の他端から一端に読み出し電流が流れることで、センスアンプ５２の端子の電圧が低下する。

抵抗素子Ｒ０が低抵抗状態に設定されている場合、抵抗素子Ｒ０を流れる電流は相対的に大きいため、センスアンプ５２の端子の電圧の低下量は大きくなる。一方、抵抗素子Ｒ０が高抵抗状態に設定されている場合、抵抗素子Ｒ０を流れる電流は相対的に小さいため、センスアンプ５２の端子の電圧の低下量は小さくなる。そして、センスアンプ５２は、グローバルソース線ＧＳＬに接続された端子の端子電圧が参照電圧以下の場合、論理１（低抵抗状態）を判定し、端子電圧が参照電圧より高い場合、論理０（高抵抗状態）を判定する。メモリセル１０の読み出し動作およびベリファイ動作は、メモリセル１２のベリファイ動作でのセンスアンプ５２の動作と同様である。

なお、ＲＯＭメモリセル１２のベリファイ動作では、メモリセルアレイ２０に接続されるワード線ＷＬはロウレベルに設定され、メモリセル１０の転送トランジスタＴはオフする。しかし、転送トランジスタＴに接続されたビット線ＢＬには、非選択状態の転送トランジスタＴで発生するオフリーク電流が流れる。図２０に示す例では、メモリセルアレイ２０に４本のワード線ＷＬが接続されるが、実際のメモリセルアレイ２０には、多数のワード線ＷＬ（例えば、１０２４本）が接続されるため、各ビット線ＢＬに流れるオフリーク電流の影響は無視できない場合がある。

この実施形態のベリファイ動作では、１本のビット線ＢＬのみを使用することで、例えば、４本のビット線ＢＬを使用する場合に比べて、オフリーク電流の影響を低減することができ、より正確なベリファイ動作を実行することができる。また、ベリファイ動作時にビット線ＢＬ０等に流れる読み出し電流は、書き込み動作時に流れる書き込み電流に比べて小さく、ビット線ＢＬ０およびソース線ＳＬ０の配線抵抗や、コラムスイッチ３０、７０の抵抗がベリファイ動作に与える影響は小さい。このため、１本のビット線ＢＬ０と１本のソース線ＳＬ０を使用することで、抵抗素子Ｒ０に記憶された論理を判定することができる。したがって、メモリセルアレイ２０を挟んでセンスアンプ５２と反対側に配置されるＲＯＭメモリセル１２の抵抗素子Ｒ０のベリファイ動作を実行することができる。換言すれば、メモリセル１０の読み出し動作およびベリファイ動作に使用するセンスアンプ５２を利用して、ＲＯＭメモリセル１２のベリファイ動作を実行することができる。

なお、抵抗素子Ｒ１のベリファイ動作は、ワード線ＲＷＬ０の代わりにワード線ＲＷＬ１をハイレベルに設定して、抵抗素子Ｒ１に読み出し電流を流すことを除き、図２０に示す状態と同じである。ベリファイ動作で書き込み不足が判定された場合、図１９に示した書き込み動作が再度実行される。これにより、各抵抗素子Ｒ０、Ｒ１の抵抗値を、所望の値に設定することができる。

ＲＯＭメモリセル１２のベリファイ動作において、データの論理を抵抗素子Ｒ０、Ｒ１毎に判定することで、ＲＯＭメモリセル１２の全体でベリファイ動作を実行する場合に比べて、ＲＯＭメモリセル１２に書き込まれるデータの精度を向上することができる。すなわち、各抵抗素子Ｒ０、Ｒ１に設定する抵抗値の精度を向上することができる。

なお、メモリセルアレイ２０のメモリセル１０の書き込み動作、読み出し動作およびベリファイ動作では、コラム選択信号ＲＹＤＷ、ＲＹＤＶＷがロウレベルに設定され、アクセス対象のメモリセル１０に接続されたワード線ＷＬがハイレベルに設定される。また、アクセス対象のメモリセル１０に接続されたビット線ＢＬおよびソース線ＳＬを選択するためのコラム選択信号ＹＤがハイレベルに設定され、対応するコラムスイッチ３０がオンされる。

メモリセル１０にデータを書き込む場合、書き込み対象のメモリセル１０に接続された１組のビット線ＢＬ／ソース線ＳＬに接続されたコラムスイッチ３０がオンされる。そして、ライトドライバ４０がアクセス対象のメモリセル１０の抵抗素子Ｒに書き込み電流を流すことで、書き込み電流を流す方向に応じて、抵抗素子Ｒに論理０または論理１が書き込まれる。

メモリセル１０の書き込み動作、読み出し動作、ベリファイ動作時にコラム選択信号ＲＹＤＷ、ＲＹＤＶＷをロウレベルに設定し、ＲＯＭコラムスイッチ７０をオフすることで、ビット線ＲＢＬおよびソース線ＲＳＬの負荷がメモリセルアレイ２０から切り離される。これにより、ビット線ＲＢＬおよびソース線ＲＳＬの負荷が、メモリセル１０のアクセスに影響することを抑止することができる。

ＲＯＭメモリセル１２には、半導体記憶装置１００Ａの動作状態を決める重要な情報（内部電圧や内部タイミングを調整するトリミング情報、または不良アドレス等）が記憶される。このため、半導体記憶装置１００Ａが搭載されるユーザシステムによるＲＯＭメモリセル１２のアクセスは許可されない。例えば、ＲＯＭメモリセル１２の書き込み動作とＲＯＭメモリセル１２のベリファイ動作とは、半導体記憶装置１００Ａの出荷前に実行される。

例えば、ＲＯＭメモリセル１２の書き込み動作とＲＯＭメモリセル１２のベリファイ動作とは、半導体記憶装置１００Ａの製造工程の１つである試験工程で実行される。試験工程では、半導体記憶装置１００Ａに所望の値の電源電圧ＶＣＣ（ＶＰＰＹ）を供給することができる。これにより、ユーザシステム上で半導体記憶装置１００Ａを動作させる場合に比べて、安定した電源電圧ＶＰＰＹを半導体記憶装置１００Ａに供給することができる。したがって、通常のメモリセル１０の書き込み動作に使用するライトドライバ４０およびセンスアンプ５２を利用する場合にも、動作マージンを低下させることなく、ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作を実行することができる。

図２１は、図２の半導体記憶装置１００ＡのＲＯＭメモリセル１２の読み出し動作の一例を示す。ＲＯＭメモリセル１２の読み出し動作は、図８および図９で説明したように、ＲＯＭリード回路６０により実行される。図１１、図１９および図２０と同様に、太線で示す信号線および回路がＲＯＭメモリセル１２の読み出し動作のために使用される。

センスアンプ５２、ビット線ＢＬ、ＲＢＬ、ソース線ＳＬは使用されず、コラムスイッチ３０、７０はオフ状態に維持される。また、ワード線ＲＷＬ０、ＲＷＬ１はロウレベルに維持され、ＲＯＭメモリセル１２の転送トランジスタＴ０、Ｔ１は、オフ状態に維持される。

図９で説明したように、ＲＯＭリード回路６０によるＲＯＭメモリセル１２の読み出し動作は、電源電圧ＶＰＰＸ、ＶＰＰＹは使用されず、電源電圧ＶＤＤのみを使用して実行される。このため、半導体記憶装置１００Ａの電源の起動時等、電源電圧ＶＰＰＸ、ＶＰＰＹが規定の電圧に到達していない場合にも、ＲＯＭメモリセル１２からデータを読み出すことができる。また、相補の論理を記憶する抵抗素子Ｒ０、Ｒ１からデータを読み出すため、１つの抵抗素子Ｒに記憶された論理を読み出す場合に比べて、読み出しマージンを向上することができる。ＲＯＭメモリセル１２の読み出し動作において、ＲＯＭコラムスイッチ７０がオフされるため、ビット線ＢＬの負荷およびソース線ＳＬの負荷が、読み出し動作に影響することを抑止することができる。

図２２は、他の半導体記憶装置の回路の配置の一例を示す。図３と同様の構成については、同じ符号を付し、詳細な説明は省略する。図２２に示す半導体記憶装置２００Ａは、図２に示した半導体記憶装置１００Ａと同様のメモリセルアレイ２０、コラムスイッチ３０、ライトドライバ４０、読み出し回路５０、電源回路８０およびデータ入出力回路９０を有する。また、半導体記憶装置２００Ａは、ＲＯＭメモリセル１２、ＲＯＭリード回路６０、ＲＯＭベリファイ回路２０２およびＲＯＭライトドライバ２０４を有する。ＲＯＭメモリセル１２、ＲＯＭリード回路６０、ＲＯＭベリファイ回路２０２およびＲＯＭライトドライバ２０４は、ＲＯＭメモリセル１２のアクセス専用の回路ブロックである。

ＲＯＭベリファイ回路２０２は、センスアンプ５２の代わりに、ＲＯＭメモリセル１２のベリファイ動作を実行するためのベリファイセンスアンプを有する。ＲＯＭライトドライバ２０４は、ＲＯＭメモリセル１２の書き込み動作時に、ライトドライバ４０の代わりに、電源電圧ＶＰＰＹおよび接地電圧ＶＳＳをＲＯＭメモリセル１２に供給する。

データ入出力回路９０から電源回路８０に出力されるデータ信号ＤＴは、例えば、ＲＯＭメモリセル１２に書き込むデータおよび電源回路８０が生成する内部電圧を調整するためのトリミング情報である。ＲＯＭメモリセル１２への書き込みデータは、電源回路８０を経由して書き込みデータＷＤＴとしてＲＯＭライトドライバ２０４に転送され、ＲＯＭメモリセル１２に書き込まれる。

図２２では、ＲＯＭメモリセル１２は、メモリセルアレイ２０が形成される領域とは異なる専用の回路ブロックに形成される。このため、図２２に太い破線枠で示すダミーメモリセルが形成されるダミー領域ＤＭＹは、２つの回路群のそれぞれにおいて、２個所ずつ設けられる。ＲＯＭメモリセル１２のアクセス専用の回路ブロックと、ＲＯＭメモリセル１２用のダミー領域ＤＭＹとが設けられる半導体記憶装置２００Ａは、図３に示した半導体記憶装置１００Ａに比べてチップサイズが大きくなる。

以上、図２から図２１に示す実施形態においても、図１に示した実施形態と同様の効果を得ることができる。例えば、ＲＯＭメモリセル１２へのデータの書き込みを、複数のビット線ＢＬおよび複数のソース線ＳＬを使用して実行することで、書き込み電圧の供給経路の抵抗を、単一の供給経路を使用する場合に比べて下げることができる。メモリセル１０用のライトドライバ４０をＲＯＭメモリセル１２の書き込み動作に使用することにより、ライトドライバ４０からＲＯＭメモリセル１２までの距離が長くなる場合にも、所望の書き込み電圧を抵抗素子Ｒ０、Ｒ１に供給することができる。この結果、書き込みマージンを低下させることなく、ＲＯＭメモリセル１２にデータを書き込むことができる。

メモリセル１０用のライトドライバ４０と読み出し回路５０とを使用して、ＲＯＭメモリセル１２の書き込み動作とベリファイ動作をそれぞれ実行することで、半導体記憶装置１００Ａの回路規模を削減することができる。また、ＲＯＭメモリセル１２の書き込み動作およびベリファイ動作の制御を簡易にすることができる。

ＲＯＭメモリセル１２の読み出し動作時に、ＲＯＭコラムスイッチ７０をオフすることで、ビット線ＢＬの負荷およびソース線ＳＬの負荷が、ＲＯＭメモリセル１２の読み出し動作に影響することを抑止することができる。メモリセル１０の書き込み動作時に、ＲＯＭコラムスイッチ７０をオフすることで、ビット線ＢＬおよびソース線ＳＬにビット線ＲＢＬおよびソース線ＲＳＬの負荷が接続されることを抑止することができ、書き込み不足等の発生を抑止することができる。

メモリセル１０の読み出し動作時およびベリファイ動作時にＲＯＭコラムスイッチ７０をオフすることで、読み出し動作時およびベリファイ動作時に、ビット線ＢＬおよびソース線ＳＬにビット線ＲＢＬおよびソース線ＲＳＬ等の負荷が接続されることを抑止できる。したがって、読み出し動作時およびベリファイ動作時に、データの判定等に誤りが発生することを抑止することができる。

さらに、図２から図２１に示す実施形態では、図８に示したＲＯＭリード回路６０は、ＲＯＭメモリセル１２の抵抗素子Ｒ０、Ｒ１は、ラッチ部６１のＣＭＯＳインバータ６１０、６１１と接地線ＶＳＳとの間に直接接続される。そして、ＲＯＭリード回路６０は、抵抗素子Ｒ０、Ｒ１に流れる電流の差に応じてＲＯＭメモリセル１２に記憶されたデータの論理を判定する。これにより、ＲＯＭメモリセル１２に接続されたワード線ＲＷＬ０、ＲＷＬ１およびコラム選択信号ＲＹＤＶＷを駆動せずに、ＲＯＭメモリセル１２からデータを読み出すことができる。換言すれば、ビット線ＲＢＬおよびソース線ＲＳＬを使用することなく、ＲＯＭメモリセル１２からデータを読み出すことができる。したがって、ビット線ＲＢＬを使用する場合に比べて、ＲＯＭメモリセル１２からデータを高速に読み出すことができる。

抵抗素子Ｒ０、Ｒ１にそれぞれ記憶された相補の論理に対応する電流差に基づいて記憶ノードＸＣ、ＸＴに発生する電圧をラッチ部６１で差動増幅するため、１つの抵抗素子Ｒに記憶された論理を読み出す場合に比べて、読み出しマージンを向上することができる。

また、ＲＯＭメモリセル１２の読み出し動作において、センスアンプ５２を動作させなくてよいため、コラム選択信号ＹＤ０および読み出しイネーブル信号ＲＥＮを駆動しなくてよい。このため、電源電圧ＶＰＰＸ、ＶＰＰＹを使用することなく、電源電圧ＶＤＤのみでＲＯＭメモリセル１２からデータを読み出すことができる。この結果、例えば、半導体記憶装置１００Ａの電源の起動時に、電源電圧ＶＰＰＸ、ＶＰＰＹが規定の電圧に到達していない場合にも、ＲＯＭメモリセル１２からデータを読み出すことができる。

ＲＯＭメモリセル１２からデータを読み出す読み出し動作において、ＲＯＭリード回路６０は、ＲＯＭメモリセル１２に接続されたワード線ＲＷＬ０、ＲＷＬ１を使用しない。このため、図５で説明したように、電源の起動時に、ワード線ＲＷＬ０、ＲＷＬ１のハイレベル電圧（選択電圧）である電源電圧ＶＰＰＸが生成される前に、ＲＯＭメモリセル１２からデータを読み出すことができる。また、ハイレベルが電源電圧ＶＰＰＸであるワード線ＲＷＬを駆動せずにデータを読み出すことができるため、ワード線ＲＷＬを駆動する場合に比べて、読み出し時間を短縮することができる。

ＲＯＭメモリセル１２のベリファイ動作に１本のビット線ＢＬを使用するため、例えば、４本のビット線ＢＬを使用する場合に比べて、オフリーク電流の影響を低減することができ、より正確なベリファイ動作を実行することができる。また、ベリファイ動作時にビット線ＢＬ０等に流れる読み出し電流は、書き込み動作時に流れる書き込み電流に比べて小さいため、ビット線ＢＬ０およびソース線ＳＬ０の配線抵抗や、コラムスイッチ３０、７０の抵抗がベリファイ動作に与える影響は小さい。

以上のように、ベリファイ動作では、１本のビット線ＢＬ０と１本のソース線ＳＬ０を使用することで、抵抗素子Ｒ０に記憶された論理を判定することができる。したがって、メモリセルアレイ２０を挟んでセンスアンプ５２と反対側に配置されるＲＯＭメモリセル１２の抵抗素子Ｒ０のベリファイ動作を実行することができる。換言すれば、メモリセル１０の読み出し動作およびベリファイ動作に使用するセンスアンプ５２を利用して、ＲＯＭメモリセル１２のベリファイ動作を実行することができる。

ＲＯＭメモリセル１２からのデータの読み出し期間は、電源電圧ＶＣＣ、ＶＰＰＹ、ＶＤＤ、ＶＰＰＸが規定の電圧に到達する前に設定される。これにより、電源の起動後に半導体記憶装置１００Ａを搭載するユーザシステム等によりメモリセル１０のアクセスが開始される前に、トリミング情報や不良アドレス等を所定の回路に正しく設定することができる。この結果、半導体記憶装置１００Ａを誤動作させることなく、メモリセル１０に対してデータを読み書きすることができる。

ラッチ信号ＬＡＴＶＳＳがハイレベルになった後に昇圧回路８８を動作させることで、電源電圧ＶＤＤが１．２Ｖより低い期間での電源変動を抑えることができる。これにより、例えば、昇圧回路８８の動作の開始に伴い電源変動が発生する場合にも、電源変動が発生する前にＲＯＭメモリセル１２からのデータの読み出すことができ、ＲＯＭメモリセル１２からのデータの読み出しマージンが低下することを抑止できる。さらに、ＲＯＭメモリセル１２からのデータの読み出しを制御するＲＯＭリード制御回路８６が許可信号ＶＰＥＮを生成することで、読み出しの完了前に昇圧回路８８が動作を開始することを抑止することができる。

ＲＯＭコラムスイッチ７０およびＲＯＭメモリセル１２を、メモリセル１０のレイアウトの繰り返しパターンを利用して形成することで、ＲＯＭコラムスイッチ７０およびＲＯＭメモリセル１２を設けることによる面積の増加を最小限にすることができる。また、ダミー領域ＤＭＹを、メモリセルアレイ２０、ＲＯＭコラムスイッチ７０およびＲＯＭメモリセル１２の形成領域の周囲を覆って形成することができる。このため、ＲＯＭコラムスイッチ７０とメモリセルアレイ２０とを互いに離れて配置し、ダミー領域ＤＭＹを別々に設ける場合に比べて、ダミーメモリセルのレイアウト面積を削減することができ、半導体記憶装置１００Ａのチップサイズを削減することができる。

図２３は、別の実施形態における半導体記憶装置の回路の配置の一例を示す。図１から図２１と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２３に示す半導体記憶装置１００Ｂは、チップイメージを示している。

半導体記憶装置１００Ｂは、電源回路８０とデータ入出力回路９０との間に配置される太い枠で示す２つのメモリコアブロックＭＣＢを有する。各メモリコアブロックＭＣＢは、２つのメモリセルアレイ２０と２つのコラムスイッチ３０の領域とを有する。センスアンプ５２およびライトドライバ４０は、２つのメモリセルアレイ２０に共有される。ＲＯＭメモリセル１２の書き込み動作は、ライトドライバ４０を利用して実行され、ＲＯＭメモリセル１２のベリファイ動作は、センスアンプ５２を利用して実行される。

また、ＲＯＭメモリセル１２、ＲＯＭコラムスイッチ７０およびＲＯＭリード回路６０は、一方のメモリコアブロックＭＣＢに隣接して設けられる。他方のメモリコアブロックＭＣＢの電源回路８０側の空き領域には、他の電源回路や安定化キャパシタ等を配置する領域が割り当てられる。太い破線枠は、ダミーメモリセルが形成されるダミー領域ＤＭＹを有する。半導体記憶装置１００Ｂは、８個のダミー領域ＤＭＹを示す。

図２３に示す半導体記憶装置１００Ｂでは、ＲＯＭメモリセル１２、ＲＯＭコラムスイッチ７０およびＲＯＭリード回路６０が、メモリコアブロックＭＣＢの外側に配置される。これにより、２つのメモリコアブロックＭＣＢの間に太い矢印で示したように、センスアンプ５２から両側のメモリセルアレイ２０の端までの距離の差を、ライトドライバ４０の幅（図の横方向の幅）に抑えることができる。したがって、メモリセル１０（図２）のアクセス特性を２つのメモリセルアレイ２０でほぼ同じにすることができる。以上、図２３においても、図１から図２１に示す実施形態と同様の効果を得ることができる。

図２４は、他の半導体記憶装置の回路の配置の一例を示す。図３、図２２および図２３と同様の要素については、同じ符号を付し、詳細な説明は省略する。図２４に示す半導体記憶装置２００Ｂは、チップイメージを示している。

半導体記憶装置２００Ｂは、図２３に示した半導体記憶装置１００Ｂと同様に、電源回路８０とデータ入出力回路９０との間に配置された２つのメモリコアブロックＭＣＢを有する。ＲＯＭメモリセル１２は、図２４の一方のメモリコアブロックＭＣＢ内に配置され、他の電源回路や安定化キャパシタ等は、他方のメモリコアブロックＭＣＢ内に配置される。

ＲＯＭメモリセル１２およびＲＯＭリード回路６０は、メモリコアブロックＭＣＢ内において、コラムスイッチ３０を介してメモリセルアレイ２０と反対側に配置される。ＲＯＭメモリセル１２の書き込み動作は、ライトドライバ４０を利用して実行され、ＲＯＭメモリセル１２のベリファイ動作は、センスアンプ５２を利用して実行される。

図２４では、メモリセルアレイ２０とＲＯＭメモリセル１２とが連続してレイアウトされないため、ＲＯＭメモリセル１２の周囲には、太い破線枠で示すように、ＲＯＭメモリセル１２専用のダミー領域ＤＭＹが配置される。この結果、半導体記憶装置２００Ｂには、図２３に示した半導体記憶装置１００Ｂより多い１０個のダミー領域ＤＭＹが形成される。

図２４に示す半導体記憶装置２００Ｂでは、ＲＯＭメモリセル１２およびＲＯＭリード回路６０が、メモリコアブロックＭＣＢ内に配置される。これにより、太い矢印で示すように、センスアンプ５２からメモリセルアレイ２０の端までの距離は、ＲＯＭメモリセル１２側のメモリセルアレイ２０の方が長くなる。

この場合、メモリセル１０（図２）のアクセス特性は、２つのメモリセルアレイ２０で異なるおそれがある。例えば、読み出しサイクル時間および書き込みサイクル時間の仕様は、アクセス時間が最も遅いＲＯＭメモリセル１２に合わせて設定される。このため、半導体記憶装置２００Ｂのアクセス性能は、図２３に示した半導体記憶装置１００Ｂのアクセス性能より低くなるおそれがある。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずである。したがって、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１ａ メモリセル
１ｂ メモリセル
２ａ、２ｂ スイッチ回路
３ａ、３ｂ スイッチ制御回路
４ 書き込み回路
５ａ、５ｂ 読み出し回路
１０ メモリセル
１２ ＲＯＭメモリセル
２０ メモリセルアレイ
２２ ローデコーダ
３０ コラムスイッチ
４０ ライトドライバ
５０ 読み出し回路
５２ センスアンプ
６０ ＲＯＭリード回路
６１ ラッチ部
６２ 電源スイッチ
６３ 接地スイッチ
６４、６５ プリチャージ部
６６、６７ 出力部
７０ ＲＯＭコラムスイッチ
８０ 電源回路
８２ 低電圧検出回路
８４ 降圧回路
８６ ＲＯＭリード制御回路
８８ 昇圧回路
９０ データ入出力回路
１００、１００Ａ、１００Ｂ 半導体記憶装置
２００Ａ、２００Ｂ 半導体記憶装置
ＢＬ ビット線
ＤＭＹ ダミー領域
ＧＢＬ グローバルビット線
ＧＳＬ グローバルソース線
ＬＡＴＶＳＳ ラッチ信号
ＰＲＥＢ プリチャージ信号
Ｒ、Ｒ０、Ｒ１ 抵抗素子
ＲＡＣＣ ＲＯＭアクセス信号
ＲＢＬ ビット線
ＲＳＬ ソース線
ＲＷＬ０、ＲＷＬ１ ワード線
ＲＹＤＷ、ＲＹＤＶＷ コラム選択信号
ＳＡＥＮ センスアンプイネーブル信号
ＳＡＯＵＴＢ 出力制御信号
ＳＬ ソース線
ＳＷ スイッチ
Ｔ、Ｔ０、Ｔ１ 転送トランジスタ
ＶＣＣ、ＶＤＤ 電源電圧
ＶＰＰＹ、ＶＰＰＸ 電源電圧
ＶＳＳ 接地電圧
ＷＬ ワード線
ＷＲ０、ＷＲ１ 書き込み制御信号
ＹＤ コラム選択信号

Claims (13)

1. 書き込み動作により抵抗値が変化する第１の抵抗素子を含み、前記第１の抵抗素子の抵抗値に応じてデータを記憶する複数の第１のメモリセルと、
   書き込み動作により抵抗値が変化する第２の抵抗素子を含み、前記第２の抵抗素子の抵抗値に応じて、半導体記憶装置内に設定するデータを記憶する第２のメモリセルと、
   前記複数の第１のメモリセルに接続される複数の第１のビット線および複数の第１のソース線と、
   前記複数の第１のメモリセルまたは前記第２のメモリセルに書き込むデータを出力する書き込み回路と、
   前記第２のメモリセルにデータを書き込む書き込み動作において、前記書き込み回路を前記複数の第１のビット線と前記複数の第１のソース線とに接続する第１のスイッチ回路と、
   前記第２のメモリセルにデータを書き込む書き込み動作において、前記複数の第１のビット線と前記複数の第１のソース線とを１つの前記第２のメモリセルの前記第２の抵抗素子に接続する第２のスイッチ回路と、を有することを特徴とする半導体記憶装置。
2. 前記半導体記憶装置はさらに、
   前記第１のメモリセルからデータを読み出す読み出し動作と、前記第１のメモリセルに書き込まれたデータを検証するベリファイ動作とにおいて、前記第１のメモリセルに記憶されたデータを判定する第１の読み出し回路と、
   前記第２のメモリセルからデータを読み出す読み出し動作において、前記第２の抵抗素子の両端を所定の電圧に設定し、前記第２の抵抗素子に流れる電流量に応じて、前記第２のメモリセルに記憶されたデータを判定する第２の読み出し回路と、を有することを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第２のメモリセルは、互いに異なる抵抗値に設定される一対の前記第２の抵抗素子を有し、
   前記第２の読み出し回路は、
   一方の入力が他方の出力に接続された一対の反転回路を含み、一対の記憶ノードを有するラッチ部と、
   前記一対の反転回路を第１の電源線に接続する電源スイッチと、
   前記一対の記憶ノードのそれぞれを一対の前記第２の抵抗素子のそれぞれを介して接地線に接続する接地スイッチと、を有し、
   前記第２のメモリセルからデータを読み出す読み出し動作において、前記電源スイッチを介して前記一対の反転回路が前記第１の電源線に接続され、一対の前記第２の抵抗素子と前記接地スイッチとを介して前記一対の反転回路が接地線に接続され、一対の前記第２の抵抗素子に流れる電流量の差に応じて前記ラッチ部にデータを読み出すこと、を特徴とする請求項２に記載の半導体記憶装置。
4. 書き込み動作により抵抗値が変化する第１の抵抗素子を含み、前記第１の抵抗素子の抵抗値に応じてデータを記憶する複数の第１のメモリセルと、
   書き込み動作により抵抗値が変化する第２の抵抗素子を含み、前記第２の抵抗素子の抵抗値に応じて、半導体記憶装置内に設定するデータを記憶する第２のメモリセルと、
   前記複数の第１のメモリセルに接続される複数の第１のビット線および複数の第１のソース線と、
   前記複数の第１のメモリセルまたは前記第２のメモリセルに書き込むデータを出力する書き込み回路と、
   前記第２のメモリセルにデータを書き込む書き込み動作において、前記書き込み回路を前記複数の第１のビット線と前記複数の第１のソース線とに接続する第１のスイッチ回路と、
   前記第２のメモリセルにデータを書き込む書き込み動作において、前記複数の第１のビット線と前記複数の第１のソース線とを前記第２のメモリセルに接続する第２のスイッチ回路と、
   前記第１のメモリセルからデータを読み出す読み出し動作と、前記第１のメモリセルに書き込まれたデータを検証するベリファイ動作とにおいて、前記第１のメモリセルに記憶されたデータを判定する第１の読み出し回路と、
   前記第２のメモリセルからデータを読み出す読み出し動作において、前記第２の抵抗素子の両端を所定の電圧に設定し、前記第２の抵抗素子に流れる電流量に応じて、前記第２のメモリセルに記憶されたデータを判定する第２の読み出し回路と、を有し、
   前記第２のメモリセルは、互いに異なる抵抗値に設定される一対の前記第２の抵抗素子を有し、
   前記第２の読み出し回路は、
   一方の入力が他方の出力に接続された一対の反転回路を含み、一対の記憶ノードを有するラッチ部と、
   前記一対の反転回路を第１の電源線に接続する電源スイッチと、
   前記一対の記憶ノードのそれぞれを一対の前記第２の抵抗素子のそれぞれを介して接地線に接続する接地スイッチと、を有し、
   前記第２のメモリセルからデータを読み出す読み出し動作において、前記電源スイッチを介して前記一対の反転回路が前記第１の電源線に接続され、一対の前記第２の抵抗素子と前記接地スイッチとを介して前記一対の反転回路が接地線に接続され、一対の前記第２の抵抗素子に流れる電流量の差に応じて前記ラッチ部にデータを読み出すこと、を特徴とする半導体記憶装置。
5. 前記半導体記憶装置はさらに、
   前記第２のスイッチ回路を介して前記複数の第１のビット線の少なくともいずれかに接続される第２のビット線と、
   前記第２のスイッチ回路を介して前記複数の第１のソース線の少なくともいずれかに接続される第２のソース線と、
   前記第２のメモリセルにおいて、一対の前記第２の抵抗素子の一端と前記第２のビット線との間に配置される一対の転送トランジスタと、
   前記一対の転送トランジスタにそれぞれ接続された一対のワード線と、を有し、
   前記一対のワード線は、前記第２のメモリセルからデータを読み出す読み出し動作において、非選択レベルに設定されること、を特徴とする請求項３または請求項４に記載の半導体記憶装置。
6. 前記第１の読み出し回路は、前記第１のメモリセルの読み出し動作およびベリファイ動作において、前記第１のスイッチ回路を介してアクセス対象の前記第１のメモリセルに接続された前記複数の第１のビット線のいずれかと前記複数の第１のソース線のいずれかとを所定の電圧に設定し、アクセス対象の前記第１のメモリセルの前記第１の抵抗素子を流れる電流量に応じて、アクセス対象の前記第１のメモリセルに記憶されたデータを判定し、
   前記第２のメモリセルに書き込まれたデータを検証するベリファイ動作において、
   前記第１のスイッチ回路は、前記複数の第１のビット線のいずれかと前記複数の第１のソース線のいずれかとを前記第１の読み出し回路に接続し、
   前記第２のスイッチ回路は、前記第２のメモリセルを、前記第１の読み出し回路に接続された前記複数の第１のビット線のいずれかと前記複数の第１のソース線のいずれかに接続し、
   前記第１の読み出し回路は、前記第２の抵抗素子に流れる電流量に応じて、前記第２のメモリセルに記憶されたデータを判定すること、を特徴とする請求項２ないし請求項５のいずれか１項に記載の半導体記憶装置。
7. 前記複数の第１のメモリセルのいずれかにデータを書き込む書き込み動作において、
   前記第１のスイッチ回路は、前記書き込み回路を前記複数の第１のビット線のいずれかと前記複数の第１のソース線のいずれかに接続し、
   前記第２のスイッチ回路は、前記複数の第１のビット線および前記複数の第１のソース線と前記第２のメモリセルとの接続を遮断すること、を特徴とする請求項２ないし請求項６のいずれか１項に記載の半導体記憶装置。
8. 前記複数の第１のメモリセルのいずれかからデータを読み出す読み出し動作または前記複数の第１のメモリセルに書き込まれたデータを検証するベリファイ動作において、
   前記第１のスイッチ回路は、前記第１の読み出し回路を前記複数の第１のビット線のいずれかと前記複数の第１のソース線のいずれかに接続し、
   前記第２のスイッチ回路は、前記複数の第１のビット線および前記複数の第１のソース線と前記第２のメモリセルとの接続を遮断すること、を特徴とする請求項２ないし請求項７のいずれか１項に記載の半導体記憶装置。
9. 前記半導体記憶装置はさらに、
   電源の起動を検出する電源検出回路と、
   前記電源検出回路による検出に基づいて、前記第２の読み出し回路を制御して前記第２のメモリセルからデータを読み出す読み出し制御回路と、を有することを特徴とする請求項２ないし請求項８のいずれか１項に記載の半導体記憶装置。
10. 前記半導体記憶装置はさらに、外部から受ける電源電圧に基づいて、前記電源電圧より高い内部電圧を生成する内部電圧生成回路を有し、
    前記読み出し制御回路は、前記電源の起動時に前記内部電圧生成回路が前記内部電圧の生成を開始する前に、前記第２の読み出し回路に前記第２のメモリセルからデータを読み出させること、を特徴とする請求項９に記載の半導体記憶装置。
11. 前記読み出し制御回路は、前記第２の読み出し回路による前記第２のメモリセルからのデータの読み出しが完了した後に、前記内部電圧生成回路の動作を許可する許可信号を出力し、
    前記内部電圧生成回路は、前記許可信号に基づいて前記内部電圧の生成を開始すること、を特徴とする請求項１０に記載の半導体記憶装置。
12. 前記半導体記憶装置はさらに、前記複数の第１のメモリセルを含むメモリセルアレイを有し、
    前記第２のスイッチ回路および第２のメモリセルは、前記複数の第１のメモリセルと同じレイアウトパターンを使用して、前記メモリセルアレイに隣接した領域に配置されること、を特徴とする請求項１ないし請求項１１のいずれか１項に記載の半導体記憶装置。
13. 前記半導体記憶装置はさらに、前記複数の第１のメモリセルをそれぞれ含む一対のメモリセルアレイを有し、
    前記書き込み回路および前記第１の読み出し回路は、前記一対のメモリセルアレイの間に配置されて前記一対のメモリセルアレイに共有され、
    前記第２のスイッチ回路、前記第２のメモリセルおよび前記第２の読み出し回路は、前記一対のメモリセルアレイの一方における前記書き込み回路側と反対側に配置されること、を特徴とする請求項２ないし請求項１１のいずれか１項に記載の半導体記憶装置。

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