JP2013054807A - 不揮発性メモリ - Google Patents

Abstract

【課題】 複数ビットの同時書き換えを容易に行うことができる不揮発性メモリを提供する。
【解決手段】 メモリセルアレイ１００−０〜１００−１５は、複数の不揮発性メモリセルの行列であり、データ単位の各ビットに対応している。行デコーダ２００は、行アドレスに従い、メモリセルアレイにおける１行分の不揮発性メモリセルの選択用トランジスタをＯＮさせる。列デコーダ３００およびカラムスイッチ部４００は、データ単位の各ビット毎に、列アドレスに応じて、各メモリセルアレイの中の１列を選択し、この列に対応したビット線およびソース線をデータ線および反転データ線に各々接続する。書込ドライバ５００−０〜５００−１５は、データ書き込み時、書き込み対象の各ビットに対応した極性の電圧をデータ線および反転データ線間に印加する。
【選択図】図１

Description

この発明は、抵抗変化型素子を利用した不揮発性メモリに関する。

微細化に限界が見えてきたフラッシュメモリあるいはＤＲＡＭに変わり、近年、次世代不揮発性メモリとして抵抗変化型素子を利用してデータを記憶する抵抗変化型メモリが注目されている。この抵抗変化型素子としては、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；磁気抵抗ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；相変化ＲＡＭ）、ＲｅＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ；抵抗変化型ＲＡＭ）等に用いられているものが挙げられる。このような抵抗変化型素子を利用したメモリは、フラッシュメモリのような複雑なプロセスを必要とせず、標準ロジックプロセスと相性が良く、微細化に向いていること、低電圧で動作することより、将来性を有望視されている。この種の抵抗変化型素子を利用したメモリの素子構成、特性およびアレイ構成は、例えば特許文献１または非特許文献１に開示されている。

図１０（ａ）および（ｂ）は、抵抗変化型素子として代表的なＭＴＪ（Ｍａｇｎｅｔｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ；磁気トンネル接合）素子を利用したメモリセルの構成と動作を示す図である。図１０（ａ）および（ｂ）に示すように、ＭＴＪ素子は、磁気の方向が一定のピン層と、トンネルバリア膜と、磁気の方向が変化するフリー層とからなる。図１０（ａ）に示すように、フリー層からピン層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と同一となり、ＭＴＪ素子は低抵抗となり、データ“０”を記憶した状態となる。逆に、図１０（ｂ）に示すように、ピン層からフリー層に向かう方向の電流を流すと、フリー層の磁化方向がピン層と反対になり、ＭＴＪ素子は高抵抗となり、データ“１”を記憶した状態になる。このようなＭＴＪ素子によりメモリセルを構成する場合には、図１０（ａ）および（ｂ）に例示するように、ＭＴＪ素子を選択するためのスイッチとして、ＮチャネルトランジスタＴｓがＭＴＪ素子に直列接続される。このような不揮発性メモリセルの構成は、例えば特許文献１に開示されている。

図１１は、図１０（ａ）および（ｂ）に示すような不揮発性メモリセルにより構成された従来のメモリセルアレイの断面構造を例示する図である。図１１に示す例では、半導体基板に図１０（ａ）および（ｂ）に示す選択用のＮチャネルトランジスタＴｓが形成されている。そして、１メモリセルを構成する２つのＮチャネルトランジスタＴｓのゲートに選択電圧ＷＬが与えられる。これらのＮチャネルトランジスタＴｓのソースは、スルーホールと第１メタル層１Ｍとを介して第２メタル層２Ｍによるソース線ＳＬに接続されている。また、２つのＮチャネルトランジスタＴｓの共用のドレインは、スルーホールを介してＭＴＪ素子のピン層に接続され、このＭＴＪ素子のフリー層はスルーホールを介して第２メタル層２Ｍによるビット線ＢＬに接続されている。

図１２は従来のメモリセルアレイの回路構成を示す図、図１３は同メモリセルアレイのレイアウト例を示す図である。図１２および図１３において、破線により囲った領域は１個分の不揮発性メモリセルを示している。メモリセルアレイは、この不揮発性メモリセルを行列状に配列したものである。図１３に示すように、メモリセルアレイでは、ポリシリコン層による行選択線ＷＬ００、ＷＬ０１、ＷＬ１０、ＷＬ１１、ＷＬ２０、ＷＬ２１が水平方向に配線されている。メモリセルアレイには、垂直方向に延びた矩形のＮ型不純物領域が水平方向に複数並列に形成されている。そして、ポリシリコン層である行選択線とこれらのＮ型不純物層との交差部分が図１２および図１３に示すＮチャネルトランジスタＴｓのゲートとなり、このゲートの両側のＮ型不純物層がＮチャネルトランジスタＴｓのソースまたはドレインとなる。

メモリセルアレイでは、垂直方向に延びた第２メタル層２Ｍによるソース線ＳＬ０、ＳＬ１、ＳＬ２、ＳＬ３と、第２メタル層２Ｍによるビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３とが水平方向に交互に配列されている。図示の例において、破線で囲まれた不揮発性メモリセルでは、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタのソースと、行選択線ＷＬ１１をゲートとするＮチャネルトランジスタのソースにソース線ＳＬ１が接続されている。また、行選択線ＷＬ１０をゲートとするＮチャネルトランジスタと行選択線ＷＬ１１をゲートとするＮチャネルトランジスタの共通のドレインと、第２メタル層Ｍ２によるビット線ＢＬ１との間にＭＴＪ素子が介挿されている。

所望の不揮発性メモリセルのＭＴＪ素子に“０”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに１．２Ｖを、ソース線ＳＬに０Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にフリー層からピン層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が低抵抗となり、“０”を記憶した状態となる。一方、所望の不揮発性メモリセルのＭＴＪ素子に“１”を書き込む場合、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０Ｖを、ソース線ＳＬに１．２Ｖを与える。この結果、不揮発性メモリセルのＭＴＪ素子にピン層からフリー層に向かう方向の約４９μＡの電流が流れ、ＭＴＪ素子が高抵抗となり、“１”を記憶した状態となる。

所望の不揮発性メモリセルからデータを読み出す場合は、その不揮発性メモリセルのＮチャネルトランジスタのゲートに１．２Ｖの選択電圧ＷＬを与え、ビット線ＢＬに０．１５Ｖを、ソース線ＳＬに０Ｖを与える。そして、ビット線ＢＬから不揮発性メモリセルのＭＴＪ素子に流れ込む電流を検出する。ＭＴＪ素子が“０”を記憶しており、低抵抗となっている場合、ＭＴＪ素子には１５μＡ程度の電流が流れる。一方、ＭＴＪ素子が“１”を記憶しており、高抵抗となっている場合、ＭＴＪ素子には１０μＡ程度の電流が流れる。従って、ＭＴＪ素子に流れ込む電流を検出して閾値と比較することにより、ＭＴＪ素子が“０”を記憶しているか“１”を記憶しているかを判定することができる。なお、このようなメモリセルアレイの構成およびメモリセルアレイを構成する不揮発性メモリセルの動作条件は例えば非特許文献２に開示されている。

特開２００９−１８７６３１号公報

ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ．２５８、Ｆｅｂ．２０１０． 非特許文献 電子情報通信学会 信学技報ＩＣＩＣＥ Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ ＩＣＤ２０１０−７ ｐ３５〜ｐ４０

ところで、ＭＲＡＭは、例えば１０ｎｓ〜１５ｎｓ程度の非常に高速な書き込みおよび読み出しが可能である等の優位な特性があり、また、１．２Ｖ程度の低電圧での動作も可能である。しかしながら、ＤＲＡＭ等のＭＲＡＭへの置き換えを行う場合、複数のビットに対して、“０”書き込み、“１”書き込みを同時に行う機能がＭＲＡＭに必要になる。ところが、ＭＲＡＭは、“０”書き込みと“１”書き込みとで書き込み電流の方向を変えることが必要なバイポーラ型素子なので、“０”書き込み、“１”書き込みを同時に行おうとすると、そのための制御が複雑になる。このため、ＭＲＡＭに関しては複数ビットの同時書き換えが可能な構成のものが提供されていない。さらに高速に読み出し、書き込みを行うメモリでは、ページモード（Ｐａｇｅ Ｍｏｄｅ）での書き込みおよび読み出し、クロック信号を用いて連続で行うバーストモード（Ｂｕｒｓｔ Ｍｏｄｅ）での書き込みおよび読み出しを行う機能が必要であるが、そのような機能を備えたＭＲＡＭは提供されていない。

この発明は、以上説明した事情に鑑みてなされたものであり、複数ビットの同時書き換えを容易に行うことができる不揮発性メモリを提供することを目的とする。

この発明は、書き込みおよび読み出しのデータ単位の各ビットに対応した複数の書込手段と、各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの一部である複数の不揮発性メモリセルを選択し、選択した複数の不揮発性メモリセルの選択用スイッチをＯＮさせるとともに、選択した複数の不揮発性メモリセルを前記複数の書込手段に各々接続する選択手段とを具備し、前記複数の書込手段が前記選択手段により接続された複数の不揮発性メモリセルに対して書き込みデータの各ビットに対応した極性のビット電圧を各々独立して同時に印加することを特徴とする不揮発性メモリを提供する。

かかる発明によれば、複数の書込手段により、複数ビットを複数の不揮発性メモリセルに同時に書き込むことができる。

この発明の第１実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態の動作を示す図である。 この発明の第２実施形態である不揮発性メモリの構成を示す回路図である。 この発明の第３実施形態である不揮発性メモリの構成を示す回路図である。 この発明の第４実施形態である不揮発性メモリの構成を示す回路図である。 この発明の第５実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態における書込制御回路の構成を示す回路図である。 この発明の第６実施形態である不揮発性メモリの構成を示す回路図である。 同実施形態のローカル列デコーダの構成を示す回路図である。 ＭＴＪ素子の構成および動作を示す図である。 ＭＴＪ素子を利用した不揮発性メモリセルの断面構造を例示する図である。 同不揮発性メモリセルを利用したメモリセルアレイの回路構成を例示する図である。 同メモリセルアレイのレイアウト例を示す図である。

以下、図面を参照し、この発明の実施形態について説明する。なお、以下の実施形態において、トランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；金属−酸化膜−半導体構造の電界効果トランジスタ）を指す。

＜第１実施形態＞
図１は、この発明の第１実施形態である不揮発性メモリの構成を示す回路図である。この不揮発性メモリは、１６ビットのデータ単位で同時に読み出しおよび書き込みが可能な１６ビット構成のメモリである。図１に示すように、本実施形態による不揮発性メモリは、行方向に並んだｎ＋１個のメモリセルアレイ１００−ｋ（ｋ＝０〜ｎ）を有している。これらの各メモリセルアレイ１００−ｋ（ｋ＝０〜ｎ）は列アドレスｋを各々有している。ここで、１個のメモリセルアレイ１００−ｋは、不揮発性メモリセルＭｉｊをｍ＋１行１６列の行列状に配列してなるものである。そして、第ｊ列のｍ＋１個の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）は、各々、１６ビットのデータ単位における第ｊビットを記憶するためのメモリセルである。

各メモリセルアレイ１００−ｋにおいて、第ｊ列の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）は、列方向に配線されたビット線ＢＬｋｊおよびソース線ＳＬｋｊ間に挟まれている。

１個の不揮発性メモリセルＭｉｊは、抵抗変化型素子Ｒと選択用スイッチであるＮチャネルトランジスタＴとを直列接続してなるものである。図示の例では、ＮチャネルトランジスタＴがソース線ＳＬｋｊ側に抵抗変化型素子Ｒがビット線ＢＬｋｊ側に設けられている。また、この例では、抵抗変化型素子ＲはＭＴＪ素子であり、フリー層はビット線ＢＬｋｊに、ピン層はＮチャネルトランジスタＴのドレインに接続されている。そして、ＮチャネルトランジスタＴのソースは、ソース線ＳＬｋｊに接続されている。

行選択線ＷＬｉ（ｉ＝０〜ｍ）は、ｎ＋１個のメモリセルアレイ１００−ｋ（ｋ＝０〜ｎ）を行方向に横切っている。この行選択線ＷＬｉ（ｉ＝０〜ｍ）の各々は、ｎ＋１個のメモリセルアレイ１００−ｋ（ｋ＝０〜ｎ）の各行に対応している。第ｉ行に対応した行選択線ＷＬｉは、メモリセルアレイ１００−ｋ（ｋ＝０〜ｎ）の各々の第ｉ行の不揮発性メモリセルＭｉｊ（ｊ＝０〜１５）のＮチャネルトランジスタＴの各ゲートに接続されている。

行デコーダ２００には、データ書き込み時およびデータ読み出し時に、アクセス先を指定する行アドレスが供給される。行デコーダ２００は、ｍ＋１本の行選択線ＷＬｉ（ｉ＝０〜ｍ）のうち行アドレスが示す行に対応した行選択線ＷＬｉに対し、不揮発性メモリセルＭｉｊのＮチャネルトランジスタＴをＯＮさせる行選択電圧を出力し、他の行に対応した行選択線に対し、ＮチャネルトランジスタＴをＯＦＦさせる行選択電圧を出力する。

データ線ＤＬｊ（ｊ＝０〜１５）と、反転データ線ＤＬｊＢ（ｊ＝０〜１５）は、読み出し対象または書き込み対象である１６ビットのデータを伝送するための配線である。

カラムスイッチ部４００は、ｎ＋１個のメモリセルアレイ１００−ｋ（ｋ＝０〜ｎ）の各々に対応付けられた１６ビット分のカラムゲートトランジスタＣＧＳｋｊ（ｋ＝０〜ｎ、ｊ＝０〜１５）およびＣＧＢｋｊ（ｋ＝０〜ｎ、ｊ＝０〜１５）により構成されている。これらのカラムゲートトランジスタは、Ｎチャネルトランジスタである。

ここで、第ｋ列のメモリセルアレイ１００−ｋに着目すると、メモリセルアレイ１００−ｋの１６本のソース線ＳＬｋｊ（ｊ＝０〜１５）と１６本の反転データ線ＤＬｊＢ（ｊ＝０〜１５）との各間に１６個のカラムゲートトランジスタＣＧＳｋｊ（ｊ＝０〜１５）が各々介挿されており、メモリセルアレイ１００−ｋの１６本のビット線ＢＬｋｊ（ｊ＝０〜１５）と１６本のデータ線ＤＬｊ（ｊ＝０〜１５）との各間に１６個のカラムゲートトランジスタＣＧＢｋｊ（ｊ＝０〜１５）が各々介挿されている。

そして、カラムスイッチ部４００をｎ＋１本の列選択線ＣＯＬｋ（ｋ＝０〜ｎ）が横切っている。ここで、１本の列選択線ＣＯＬｋは、第ｋ列のメモリセルアレイ１００−ｋに対応した１６個のカラムゲートトランジスタＣＧＳｋｊ（ｊ＝０〜１５）と１６個のカラムゲートトランジスタＣＧＢｋｊ（ｊ＝０〜１５）の各ゲートに接続されている。

列デコーダ３００には、データ書き込み時およびデータ読み出し時に、アクセス先を指定する列アドレスが供給される。列デコーダ３００は、ｎ＋１本の列選択線ＣＯＬｋ（ｋ＝０〜ｎ）のうち列アドレスが示す列に対応した列選択線ＣＯＬｋに対し、カラムゲートトランジスタＣＧＳｋｊ（ｊ＝０〜１５）およびＣＧＢｋｊ（ｊ＝０〜１５）をＯＮさせる列選択電圧を出力し、他の列に対応した列選択線に対し、カラムゲートトランジスタをＯＦＦさせる列選択電圧を出力する。

本実施形態では、同一のメモリセルアレイ１００−ｋを横切っている１６ビット分のビット線ＢＬｋｊ（ｊ＝０〜１５）およびソース線ＳＬｋｊ（ｊ＝０〜１５）が、この列デコーダ３００およびカラムスイッチ部４００の働きにより、データ線ＤＬｊ（ｊ＝０〜１５）および反転データ線ＤＬｊＢ（ｊ＝０〜１５）に各々接続される。

書込制御回路８００には、１６ビットの書き込みデータＤｉｎ０〜Ｄｉｎ１５と、書込許可信号ＷＥが与えられる。ここで、書込許可信号ＷＥは、データ書き込み時に“１”、データ読み出し時に“０”とされる。書込制御回路８００は、書き込みデータＤｉｎｊ（ｊ＝０〜１５）を保持して書込ドライバ５００−ｊ（ｊ＝０〜１５）に与える。書込ドライバ５００−ｊ（ｊ＝０〜１５）は、書込制御回路８００による制御の下、データ線ＤＬｊ（ｊ＝０〜１５）および反転データ線ＤＬｊＢ（ｊ＝０〜１５）を駆動する。さらに詳述すると、データ書き込み時（ＷＥ＝“１”）、各書込ドライバ５００−ｊは、第ｊビットの書込データＤｉｎｊに応じた極性の電圧差を持ったビット電圧および反転ビット電圧をデータ線ＤＬｊおよび反転データ線ＤＬｊＢに出力する。また、データ読み出し時（ＷＥ＝“０”）、各書込ドライバ５００−ｊは、第ｊビットに対応したデータ線ＤＬｊをフローティング状態とし、反転データ線ＤＬｊＢに基準レベル、具体的には接地レベルを与える。

センスアンプ６００−ｊ（ｊ＝０〜１５）は、データ読み出し時（ＷＥ＝“０”）、データ線ＤＬｊ（ｊ＝０〜１５）に接続された抵抗値を検出することにより読み出しデータを生成する回路である。出力回路７００−ｊ（ｊ＝０〜１５）は、このセンスアンプ６００−ｊ（ｊ＝０〜１５）により生成された１６ビットの読み出しデータＤｏｕｔｊ（ｊ＝０〜１５）を出力する回路である。

図２は本実施形態による不揮発性メモリの動作例を示す図である。この例では、行アドレスが０、列アドレスが０となって、メモリセルアレイ１００−０の１６個の不揮発性メモリセルＭ００〜Ｍ０１５が書き込み先となっており、それらのうちの２個の不揮発性メモリセルＭ００、Ｍ０１５へのデータ書き込みの例が示されている。

そして、この例では第０ビットの書き込みデータＤｉｎ０がＬｏｗ（“０”データ書き込み）、第１５ビットの書き込みデータＤｉｎ１５がＨｉｇｈ（“１”データ書き込み）となっている。この場合、書込制御回路８００からの信号により、書込ドライバ５００−０がデータ線ＤＬ０を１．２Ｖ、反転データ線ＤＬ０Ｂを０Ｖとし、書込ドライバ５００−１５がデータ線ＤＬ１５を０Ｖ、反転データ線ＤＬ１５Ｂを１．２Ｖとする。

この状態で、列デコーダ３００により列選択線ＣＯＬ０が選択されると、ビット線ＢＬ００に１．２Ｖ、ソース線ＳＬ００に０Ｖが出力され、ビット線ＢＬ０１５に０Ｖ、ソース線ＳＬ０１５に１．２Ｖが出力される。この結果、不揮発性メモリセルＭ００では、ビット線ＢＬ００からソース線ＳＬ００に向かう方向（フリー層からピン層に向かう方向）の電流が抵抗変化型素子Ｒに流れ、抵抗変化型素子Ｒが低抵抗となる。一方、不揮発性メモリセルＭ０１５では、ソース線ＳＬ０１５からビット線ＢＬ０１５に向かう方向（ピン層からフリー層に向かう方向）の電流が抵抗変化型素子Ｒに流れ、抵抗変化型素子Ｒが高抵抗となる。

このように２個の不揮発性メモリセルＭ００およびＭ０１５に対して同時に異なるデータが書き込まれる。図示は省略したが、他のビットに対応した不揮発性メモリセルＭ０１〜Ｍ０１４においても並行してデータ書き込みが行われる。このように本実施形態によれば、同時に複数ビットのデータを複数の不揮発性メモリセルに書き込むことが可能である。

図示は省略したが、データ読み出し時（ＷＥ＝“０”）において、例えば行アドレスが０、列アドレスが０である場合、カラムスイッチ部４００を介してメモリセルアレイ１００−０のビット線ＢＬ００〜ＢＬ０１５がデータ線ＤＬ０〜ＤＬ１５に各々接続され、ソース線ＳＬ００〜ＳＬ０１５が反転データ線ＤＬ０Ｂ〜ＤＬ１５Ｂに接続される。そして、書込ドライバ５００−０〜５００−１５は、データ線ＤＬ０〜ＤＬ１５をフローティング状態とし、反転データ線ＤＬ０Ｂ〜ＤＬ１５Ｂに接地レベルを与える。

この状態において、センスアンプ６００−０〜６００−１５は、データ線ＤＬ０〜ＤＬ１５に電流を流し、データ線ＤＬ０〜ＤＬ１５の電位を判定する。ここで、センスアンプ６００−ｊから出力された電流は、データ線ＤＬｊ→カラムスイッチ部４００→ビット線ＢＬ０ｊ→不揮発性メモリセルＭ０ｊ→ソース線ＳＬ０ｊ→反転データ線ＤＬｊＢ（接地レベル）という経路を流れる。従って、不揮発性メモリセルＭ０ｊが“０”（低抵抗）を記憶している場合には、データ線ＤＬｊの電位は低くなり、“１”（高抵抗）を記憶している場合には、データ線ＤＬｊの電位は高くなる。従って、データ線ＤＬｊの電位を閾値と比較することにより不揮発性メモリセルＭ０ｊから読み出したデータが“０”か“１”かを判定することができる。このように本実施形態によれば、同時に複数ビットのデータを複数の不揮発性メモリセルから読み出すことが可能である。

＜第２実施形態＞
図３はこの発明の第２実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は、不揮発性メモリに対してページモード機能を取り入れた態様である。本実施形態による不揮発性メモリも、上記第１実施形態と同様、複数ビットからなるデータ単位で同時に書き込みおよび読み出しを行うものであるが、図３では、図面が煩雑になるのを防ぐため、１ビット分の構成のみが示されている。

図３に示すように、本実施形態による不揮発性メモリは、ｈ＋１個のメモリセルアレイ１１０−ｕ（ｕ＝０〜ｈ）を有している。１個のメモリセルアレイ１１０−ｕは、上記第１実施形態と同様な不揮発性メモリセルＭｉｊをｍ＋１行ｎ＋１列の行列状に配列してなるものである。そして、１個のメモリセルアレイ１１０−ｕにおいて、１行分のｎ＋１個の不揮発性メモリセルＭｉｊ（ｊ＝０〜ｎ）が１ページ分の記憶エリアを構成している。

各メモリセルアレイ１１０−ｕをｎ＋１対のビット線ＢＬｊ（ｊ＝０〜ｎ）およびソース線ＳＬｊ（ｊ＝０〜ｎ）が列方向に横切っている。第ｊ列の不揮発性メモリセルＭｋｊ（ｋ＝０〜ｍ）は、第ｊ列に対応したビット線ＢＬｊおよびソース線ＳＬｊ間に各々介挿されている。また、メモリセルアレイ１１０−ｕ（ｕ＝０〜ｈ）をｍ＋１本の行選択線ＷＬｉ（ｉ＝０〜ｍ）が行方向に横切っている。この行選択線ＷＬｉ（ｉ＝０〜ｍ）の各々は、ｈ＋１個のメモリセルアレイ１１０−ｕ（ｕ＝０〜ｈ）の各行に対応している。

本実施形態による不揮発性メモリは、行デコーダ２００と、第１列デコーダ３００と、第２列デコーダ３５０とを有する。ここで、行デコーダ２００には行アドレスが、第１列デコーダ３００には列アドレスＢが、第２列デコーダ３５０には列アドレスＡが供給される。そして、本実施形態では、行アドレスと列アドレスＢによりアクセス先のページが特定される。また、列アドレスＡは、アクセス先のページ内アドレスである。

また、本実施形態による不揮発性メモリは、ページモードでのアクセスを実現するため、１ページ分、すなわち、ｎ＋１個の書込ドライバ５１０−ｊ（ｊ＝０〜ｎ）と、ｎ＋１対のデータ線ＤＬｊ（ｊ＝０〜ｎ）および反転データ線ＤＬｊＢ（ｊ＝０〜ｎ）と、ｎ＋１個のセンスアンプ６００−ｊ（ｊ＝０〜ｎ）を有している。また、書込制御回路８００は、１ページ分の書き込みデータを保持するためのラッチを備えている。

行デコーダ２００は、上記第１実施形態と同様、ｍ＋１本の行選択線ＷＬｉ（ｉ＝０〜ｍ）のうち行アドレスが示す行に対応した行選択線ＷＬｉに対し、不揮発性メモリセルＭｉｊのＮチャネルトランジスタＴをＯＮさせる行選択電圧を出力し、他の行に対応した行選択線に対し、ＮチャネルトランジスタＴをＯＦＦさせる行選択電圧を出力する。

第１カラムスイッチ部４１０は、メモリセルアレイ１１０−ｕ（ｕ＝０〜ｈ）の各々に対応付けて、各々１ページ分、すなわち、ｎ＋１対のカラムゲートトランジスタＣＧＳｊｕ（ｊ＝０〜ｎ）およびＣＧＢｊｕ（ｊ＝０〜ｎ）を備えている。各メモリセルアレイ１１０−ｕの１ページ分のビット線ＢＬｊ（ｊ＝０〜ｎ）はカラムゲートトランジスタＣＧＢｊｕ（ｊ＝０〜ｎ）を各々介して１ページ分のデータ線ＤＬｊ（ｊ＝０〜ｎ）に接続され、１ページ分のソース線ＳＬｊ（ｊ＝０〜ｎ）はカラムゲートトランジスタＣＧＳｊｕ（ｊ＝０〜ｎ）を各々介して１ページ分の反転データ線ＤＬｊＢ（ｊ＝０〜ｎ）に接続されている。

そして、第１カラムスイッチ部４１０をｈ＋１本の列選択線ＣＯＬｕ（ｕ＝０〜ｈ）が横切っている。ここで、１本の列選択線ＣＯＬｕは、第ｕ列のメモリセルアレイ１１０−ｕに対応した１ページ分のカラムゲートトランジスタＣＧＳｊｕ（ｊ＝０〜ｎ）およびＣＧＢｊｕ（ｊ＝０〜ｎ）の各ゲートに接続されている。

列デコーダ３００は、ｈ＋１本の列選択線ＣＯＬｕ（ｕ＝０〜ｈ）のうち列アドレスＢが示す列ｕに対応した列選択線ＣＯＬｕに対し、カラムゲートトランジスタＣＧＳｊｕ（ｊ＝０〜ｎ）およびＣＧＢｊｕ（ｊ＝０〜ｎ）をＯＮさせる列選択電圧を出力し、他の列に対応した列選択線に対し、カラムゲートトランジスタをＯＦＦさせる列選択電圧を出力する。

センスアンプ６００−ｊ（ｊ＝０〜ｎ）の各々は、データ読み出し時、データ線ＤＬｊおよび反転データ線ＤＬｊＢ間の抵抗を検出することにより読み出しデータを出力する。第２カラムスイッチ部４５０は、センスアンプ６００−ｊ（ｊ＝０〜ｎ）の各出力端子と出力回路７００との間に各々介挿されたｎ＋１個のカラムゲートトランジスタＡＣＧｊ（ｊ＝０〜ｎ）により構成されている。このカラムゲートトランジスタＡＣＧｊ（ｊ＝０〜ｎ）の各ゲートには列選択線ＡＣＯＬｊ（ｊ＝０〜ｎ）が各々接続されている。

第２列デコーダ３５０は、ｋ＋１本の列選択線ＡＣＯＬｊ（ｊ＝０〜ｎ）のうち列アドレスＡが示す列選択線ＡＣＯＬｊにカラムゲートトランジスタＡＣＧｊをＯＮさせる列選択電圧を出力し、他の列選択線に対し、カラムゲートトランジスタをＯＦＦさせる列選択電圧を出力する。

本実施形態において、データ書き込み時は、書込制御回路８００は、保持した１ページ分の書き込みデータＤｉｎに基づき、各書込ドライバ５１０−ｊ（ｊ＝０〜ｎ）に１ページ分の書き込みビットに対応したビット電圧および反転ビット電圧をデータ線ＤＬｊ（ｊ＝０〜ｋ）および反転データ線ＤＬｊＢ（ｊ＝０〜ｋ）に各々出力させる。

そして、例えば行アドレスが０、列アドレスＢが０であるとすると、メモリセルアレイ１１０−０の第０行（ＷＬ０、ＣＯＬ０）が選択され、このメモリセルアレイ１１０−０の第０行のｎ＋１個の不揮発性メモリセルＭ００〜Ｍ０ｎにデータ線ＤＬｊ（ｊ＝０〜ｎ）および反転データ線ＤＬｊＢ（ｊ＝０〜ｎ）に出力されたｎ＋１ビットの“０”／“１”データが同時に書き込まれる。

また、データ読み出し時は、ページを指定する行アドレスおよび列アドレスＢが与えられた状態で、ページ内アドレスを指定する列アドレスＡがクロックに同期して順次切り換えられる。ここで、行アドレスおよび列アドレスＢがいずれも０であり、メモリセルアレイ１１０−０の第０行（ＷＬ０、ＣＯＬ０）のページが選択されているとすると、センスアンプ６００−０〜６００−ｎにより不揮発性メモリセルＭ００〜Ｍ０ｎに記憶されているデータが読み出される。このとき、列アドレスＡに従い、第２列デコーダ３５０により、例えば列選択線ＡＣＯＬ０が選択されると、センスアンプ６００−０の出力データが出力回路７００により出力データＤｏｕｔとして外部に出力される。

ここで、不揮発性メモリセルからセンスアンプに読み出される時間は、１０ｎｓ〜１５ｎｓであるが、ｎ＋１個のセンスアンプの各々から１つのデータを読み出す時間は、ほとんど第２列デコーダ３５０の動作時間で決まるので、例えば３ｎｓ〜５ｎｓ程度の超高速で読み出しが可能である。これをページ読み出し速度と言う。

本実施形態では、以上のようなページモードでの動作により高速なデータ書き込みおよびデータ読み出しが可能となる。

＜第３実施形態＞
図４はこの発明の第３実施形態である不揮発性メモリの構成を示す回路図である。本実施形態では、上記第１実施形態（図１）におけるメモリセルアレイ１００−ｋ（ｋ＝０〜ｎ）がｈ＋１個のメモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）に、行デコーダ２００がｈ＋１個の行デコーダ２２０−ｕ（ｕ＝０〜ｈ）に、カラムスイッチ部４００がカラムスイッチ部４２０に置き換えられている。他の構成については上記第１実施形態と同様である。

本実施形態による不揮発性メモリは、上記第１実施形態と同様、１６ビットからなるデータ単位で同時にデータ書き込みおよびデータ読み出しが可能な構成となっている。データ線ＤＬｄ（ｄ＝０〜１５）と、反転データ線ＤＬｄＢ（ｄ＝０〜１５）は、読み出し対象または書き込み対象である１６ビットのデータを伝送するための配線である。

ｈ＋１個のメモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）は、列方向に配列されている。各メモリセルアレイ１２０−ｕは、上記第１実施形態と同様な不揮発性メモリセルの行列を有している。具体的には、図４に示すように、各メモリセルアレイ１２０−ｕは、各々ｍ＋１行ｎ＋１列からなる不揮発性メモリセルの行列Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）を行方向に１６個並べた構成となっている。この行方向に並んだ１６個の不揮発性メモリセルの行列Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）は、データ単位の第ｄビット（ｄ＝０〜１５）に各々対応している。ｈ＋１個のメモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）に着目すると、これらは同一ビット位置に対応したｈ＋１個の不揮発性メモリセルの行列Ｍｉｋ（ｉ＝０〜ｍ、ｋ＝０〜ｎ）を含んでいる。これらの同一ビット位置に対応したｈ＋１個の不揮発性メモリセルの行列Ｍｉｋ（ｉ＝０〜ｍ、ｋ＝０〜ｎ）の各列は、列アドレスにより各々特定される。

そして、図４に示すように、メモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）を各々（ｎ＋１）×１６本のグローバルビット線ＧＢＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）およびグローバルソース線ＧＳＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）が列方向に横切っている。ここで、グローバルビット線ＧＢＬｊｄおよびグローバルソース線ＧＳＬｊｄは、対をなしており、メモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）の各々において第ｄビットに対応した不揮発性メモリセルの行列Ｍｉｋ（ｉ＝０〜ｍ、ｋ＝０〜ｎ）の第ｊ列に対応している。

そして、各メモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）の各々は、グローバルビット線ＧＢＬｊｄおよびグローバルソース線ＧＳＬｊｄの各対に各々対応したブロックＢＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）に区分されている。各ブロックＢＬｊｄは、一列の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）と、この一列の不揮発性メモリセルを間に挟むローカルビット線ＬＢＬおよびローカルソース線ＬＳＬと、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬｊｄとの間に介挿されたグローバルビットスイッチＧＢＳと、ローカルソース線ＬＳＬとグローバルソース線ＧＳＬｊｄとの間に介挿されたグローバルソーススイッチＧＳＳとを有する。

ｈ＋１個の行デコーダ２２０−ｕ（ｕ＝０〜ｈ）は、メモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）に各々対応している。各行デコーダ２２０−ｕは、行アドレスに基づいて、各々に対応したメモリセルアレイ１２０−ｕの全てのグローバルビットスイッチＧＢＳおよび全てのグローバルソーススイッチＧＳＳのＯＮ／ＯＦＦを制御するグローバル行選択電圧ＷＬ０ＢおよびＷＬ０Ｓと、メモリセルアレイ１２０−ｕ内の各行ｉ（ｉ＝０〜ｍ）の不揮発性メモリセルの選択用スイッチＴのＯＮ／ＯＦＦを制御する行選択電圧ＷＬｉ（ｉ＝０〜ｍ）を出力する回路である。

そして、ｈ＋１個の行デコーダ２２０−ｕ（ｕ＝０〜ｈ）は、行アドレスに基づいて、ｈ＋１個のメモリセルアレイ１２０−ｕ（ｕ＝０〜ｈ）のうち１つのメモリセルアレイ１２０−ｕと、この選択したメモリセルアレイ１２０−ｕの不揮発性メモリセルＭｉｋの行列における１つの行ｉを選択し、選択したメモリセルアレイ１２０−ｕの各ブロックＢＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）のグローバルビットスイッチＧＢＳおよびグローバルソーススイッチＧＳＳをＯＮにするとともに、選択した行ｉの不揮発性メモリセルの選択用スイッチＴをＯＮにする行選択手段を構成している。

例えばアクセス対象である１６ビット分の不揮発性メモリセルの行アドレスがｙであり、ｙ／（ｍ＋１）の商がｙａ、余りがｙｂである場合、その行アドレスｙに対応した１６ビット分の不揮発性メモリセルは、メモリセルアレイ１２０−ｙａの第ｙｂ行にある。この場合、行デコーダ２２０−ｙａがメモリセルアレイ１２０−ｙａの各ブロックＢＬｋｊ（ｋ＝０〜ｎ、ｊ＝０〜１５）のグローバルビットスイッチＧＢＳおよびグローバルソーススイッチＧＳＳをＯＮにするとともに、メモリセルアレイ１２０−ｙａ内の第ｙｂ行の不揮発性メモリセルの選択用スイッチＴをＯＮにする。

カラムスイッチ部４２０は、データ単位のビット位置ｊ毎に、当該ビット位置ｊに対応したｎ＋１列のうち列アドレスにより特定される列ｋのグローバルビット線ＧＢＬｋｊおよびグローバルソース線ＧＳＬｋｊを当該ビット位置ｊに対応したデータ線ＤＬｊおよび反転データ線ＤＬｊＢに各々接続する列選択手段を構成している。

このカラムスイッチ部４２０は、各々ＮチャネルトランジスタであるカラムゲートトランジスタＣＧＳｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）およびＣＧＢｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）により構成されている。

本実施形態において、１つのメモリセルアレイ１２０−ｕには、ｍ＋１行ｎ＋１列の不揮発性メモリセルの行列が含まれている。しかし、このｍ＋１行ｎ＋１列の不揮発性メモリセルの行列は、ｍ＋１個の不揮発性メモリセルからなる（ｎ＋１）×１６個のブロックＢＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）に分けられている。ここで、あるメモリセルアレイ１２０−ｕ内にアクセス先の１６ビット分の不揮発性メモリセルがある場合、そのメモリセルアレイ１２０−ｕのみの（ｎ＋１）×１６個のグローバルビットスイッチＧＢＳおよび（ｎ＋１）×１６個のグローバルソーススイッチＧＳＳがＯＮとなる。そして、（ｎ＋１）×１６対のグローバルビット線ＧＢＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）およびグローバルソース線ＧＳＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）の各対に対して、当該メモリセルアレイ１２０−ｕの各ブロックＢＬｊｄ内のｍ＋１個の不揮発性メモリセルが接続される。そして、この（ｎ＋１）×１６対のグローバルビット線ＧＢＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）およびグローバルソース線ＧＳＬｊｄ（ｊ＝０〜ｎ、ｄ＝０〜１５）の各対のうち列アドレスが示すインデックスｊに対応した１６対のグローバルビット線ＧＢＬｊｄ（ｄ＝０〜１５）およびグローバルソース線ＧＳＬｊｄ（ｄ＝０〜１５）がカラムスイッチ部４２０を介してデータ線ＤＬｄ（ｄ＝０〜１５）および反転データ線ＤＬｄＢ（ｄ＝０〜１５）に各々接続される。

ここで、１本のデータ線ＤＬｄには、１個のカラムゲートトランジスタＣＧＢｊｄを介して１本のグローバルビット線ＧＢＬｊｄが接続され、この１本のグローバルビット線ＧＢＬｊｄには１個のグローバルビットスイッチＧＢＳを介して１本のローカルビット線ＬＢＬとｍ＋１個の不揮発性メモリセルの抵抗変化型素子Ｒの各端部が接続される。また、１本の反転データ線ＤＬｄＢには、１個のカラムゲートトランジスタＣＧＳｊｄを介して１本のグローバルソース線ＧＳＬｊｄが接続され、この１本のグローバルソース線ＧＳＬｊｄには１個のグローバルソーススイッチＧＳＳを介して１本のローカルソース線ＬＳＬとｍ＋１個の不揮発性メモリセルの選択用トランジスタＴの各ソースが接続される。

このように本実施形態では、データ書き込み時およびデータ読み出し時にデータ線ＤＬｄおよび反転データ線ＤＬｄＢに接続される負荷容量は殆どが配線容量であり、負荷となる不揮発性メモリセルの個数は僅かｍ＋１個であり小容量である。従って、本実施形態によれば、不揮発性メモリとして大容量のものを構成する場合に、データ線ＤＬｄおよび反転データ線ＤＬｄＢに接続される負荷容量を小さく抑えることができ、高速なアクセスが可能になる。

＜第４実施形態＞
図５はこの発明の第４実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリは、上記第３実施形態と同様、１６ビットからなるデータ単位で同時にデータ書き込みおよびデータ読み出しが可能な構成となっている。しかし、図５では、図面が煩雑になるのを防止するため、それらのうち第０ビットに対応した部分のみが図示されている。実際には、図示のメモリセルアレイ１３０−ｕ（ｕ＝０〜ｈ）、カラムスイッチ部４３０、データ線ＤＬ０および反転データ線ＤＬ０Ｂ、センスアンプ６００−０、出力回路７００−０に相当するものが、さらに１５ビット分設けられている。

図５に示すように、本実施形態では、列方向に並んだｈ＋１個のメモリセルアレイ１３０−ｕ（ｕ＝０〜ｈ）のうち第０ビットに対応した領域を、ｎ＋１対のグローバルビット線ＧＢＬｊ’０（ｊ’＝０〜ｎ）およびグローバルソース線ＧＳＬｊ’０（ｊ’＝０〜ｎ）が列方向に横切っている。そして、各メモリセルアレイ１３０−ｕは、グローバルビット線ＧＢＬｊ’０およびグローバルソース線ＧＳＬｊ’０の各対に各々挟まれたｎ＋１個のブロックＢＬｊ’０（ｊ’＝０〜ｎ）に区分されている。

上記第３実施形態では、１個のブロックＢＬｊ０の中に、１対のローカルビット線ＬＢＬおよびローカルソース線ＬＳＬ間に挟まれたｍ＋１個の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）が含まれていた。これに対し、本実施形態では、１個のブロックＢＬｊ’０の中に、１対のローカルビット線ＬＢＬａおよびローカルソース線ＬＳＬａ間に挟まれたｍ＋１個の不揮発性メモリセルＭｉｊ（ｉ＝０〜ｍ）と、１対のローカルビット線ＬＢＬｂおよびローカルソース線ＬＳＬｂ間に挟まれたｍ＋１個の不揮発性メモリセルＭｉ（ｊ＋１）（ｉ＝０〜ｍ）とが２列並んでいる。そして、ブロックＢＬｊ’０内には、これらの２列のうちのいずれかを選択してグローバルビット線ＧＢＬｊ’０およびグローバルソース線ＧＳＬｊ’０に接続するための手段として、ローカルビット線ＬＢＬａおよびグローバルビット線ＧＢＬｊ’０間に介挿されたローカルビットスイッチＧＢＳａと、ローカルビット線ＬＢＬｂおよびグローバルビット線ＧＢＬｊ’０間に介挿されたローカルビットスイッチＧＢＳｂと、ローカルソース線ＬＳＬａおよびグローバルソース線ＧＳＬｊ’０間に介挿されたローカルソーススイッチＧＳＳａと、ローカルソース線ＬＳＬｂおよびグローバルソース線ＧＳＬｊ’０間に介挿されたローカルソーススイッチＧＳＳｂとが設けられている。

また、本実施形態では、列デコーダ３３０に加えて、ｈ＋１個のメモリセルアレイ１３０−ｕ（ｕ＝０〜ｈ）に各々対応したローカル列デコーダ３７０−ｕＡ（ｕ＝０〜ｈ）およびローカル列デコーダ３７０−ｕＢ（ｕ＝０〜ｈ）が設けられている。本実施形態において、列アドレスは、第１の列アドレスと第２の列アドレスとに分かれており、第１の列アドレスは列デコーダ３３０に、第２の列アドレスはローカル列デコーダ３７０−ｕＡ（ｕ＝０〜ｈ）およびローカル列デコーダ３７０−ｕＢ（ｕ＝０〜ｈ）に供給される。ここで、第２の列アドレスは、例えば列アドレスの最下位ビットであり、第１の列アドレスは、列アドレスにおける最下位ビットを除く各ビットにより構成されている。

ローカル列デコーダ３７０−ｕＡ（ｕ＝０〜ｈ）は、第２の列アドレスが“０”である場合には、ローカルビットスイッチＧＢＳａをＯＮとする選択電圧ＬＢＬＳ０、ローカルビットスイッチＧＢＳｂをＯＦＦとする選択電圧ＬＢＬＳ１を各々出力する。また、ローカル列デコーダ３７０−ｕＡ（ｕ＝０〜ｈ）は、第２の列アドレスが“１”である場合には、ローカルビットスイッチＧＢＳａをＯＦＦとする選択電圧ＬＢＬＳ０、ローカルビットスイッチＧＢＳｂをＯＮとする選択電圧ＬＢＬＳ１を各々出力する。また、ローカル列デコーダ３７０−ｕＢ（ｕ＝０〜ｈ）は、第２の列アドレスが“０”である場合には、ローカルソーススイッチＧＳＳａをＯＮとする選択電圧ＬＳＬＳ０、ローカルソーススイッチＧＳＳｂをＯＦＦとする選択電圧ＬＳＬＳ１を各々出力する。また、ローカル列デコーダ３７０−ｕＢ（ｕ＝０〜ｈ）は、第２の列アドレスが“１”である場合には、ローカルソーススイッチＧＳＳａをＯＦＦとする選択電圧ＬＳＬＳ０、ローカルソーススイッチＧＳＳｂをＯＮとする選択電圧ＬＳＬＳ１を各々出力する。

列デコーダ３３０は、第２の列アドレスが示すインデックスｊ’に対応したグローバルビット線ＧＢＬｊ’０およびグローバルソース線ＧＳＬｊ’０をカラムスイッチ部４３０に選択させ、データ線ＤＬ０および反転データ線ＤＬ０Ｂに接続させる。

以上、第０ビットに対応した部分のみを説明したが、第１〜第１５ビットに対応した部分の構成も同様である。また、以上説明した部分以外の他の部分の構成については上記第３実施形態と同様である。

本実施形態によれば、２本のローカルビット線に１本のグローバルビット線が対応するので、配線長の長いグローバルビット線の幅を２倍に太くすることができる。グローバルソース線も同様である。従って、本実施形態によれば、グローバルビット線およびグローバルソース線の寄生抵抗を半分にすることができ、アクセスを高速化することができるとともに、不揮発性メモリセルに対するアクセス時間の場所依存性を低減することができる。

＜第５実施形態＞
図６はこの発明の第５実施形態である不揮発性メモリの構成を示す回路図である。本実施形態による不揮発性メモリは、上記第１実施形態と同様、１６ビットからなるデータ単位で同時にデータ書き込みおよびデータ読み出しが可能な構成となっている。

上記第１〜第４実施形態では、データ線ＤＬｄ（ｄ＝０〜１５）および反転データ線ＤＬｄＢ（ｄ＝０〜１５）は不揮発性メモリに配線されていた。これに対し、本実施形態による不揮発性メモリには、反転データ線が配線されておらず、データ線ＤＬｄ（ｄ＝０〜１５）と共通電位線である共通接地線ＣＯＭＧＮＤが配線されている。

メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）は、データ単位を構成する各ビットに対応しており、図示のように行方向に配列されている。各メモリセルアレイ１４０−ｄは、上記第１実施形態と同様な不揮発性メモリセルの行列Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）を有している。そして、この１６ビット分のメモリセルアレイ１４０−ｄ（ｄ＝０〜１５）をｍ＋１本の行選択線ＷＬｉ（ｉ＝０〜ｍ）が横切っている。これらの行選択線ＷＬｉ（ｉ＝０〜ｍ）は、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）の各行に対応しており、第ｉ行に対応した行選択線ＷＬｉは、第ｉ行に属する全ての不揮発性メモリセルＭｉｊの選択用トランジスタＴのゲートに接続されている。また、各ビット位置ｄに対応したメモリセルアレイ１４−ｄをｎ＋１対のビット線ＢＬｊｄ（ｊ＝０〜ｎ）およびソース線ＳＬｊｄ（ｊ＝０〜ｎ）が列方向に横切っている。１対のビット線ＢＬｊｄおよびソース線ＳＬｊｄの間には、不揮発性メモリセルの行列Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）の中のｍ＋１個からなる不揮発性メモリセルの列Ｍｉｊ（ｉ＝０〜ｍ）が介挿されている。

行デコーダ２００は、行アドレスに基づいて、ｍ＋１本の行選択線ＷＬｉ（ｉ＝０〜ｍ）の中の１本の行選択線ＷＬｉを選択し、不揮発性メモリＭｉｋの選択用トランジスタＴをＯＮさせる行選択電圧を出力し、他の行選択線ＷＬｉに不揮発性メモリＭｉｋの選択用トランジスタＴをＯＦＦさせる行選択電圧を出力する。

カラムスイッチ部４４０−ｄ（ｄ＝０〜１５）は、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）に各々対応している。第ｄビットに対応したカラムスイッチ部４４０−ｄは、カラムゲートトランジスタＣＧＢｊ（ｊ＝０〜ｎ）、ＣＧＢｊＢ（ｊ＝０〜ｎ）、ＣＧＳｊ（ｊ＝０〜ｎ）およびＣＧＳｊＢ（ｊ＝０〜ｎ）を有している。

ここで、カラムゲートトランジスタＣＧＢｊ（ｊ＝０〜ｎ）は、第ｄビットに対応したメモリセルアレイ１４０−ｄを横切るｎ＋１本のビット線ＢＬｊｄ（ｊ＝０〜ｎ）とデータ線ＤＬｄとの間に各々介挿され、カラムゲートトランジスタＣＧＢｊＢ（ｊ＝０〜ｎ）は、同ビット線ＢＬｊｄ（ｊ＝０〜ｎ）と共通接地線ＣＯＭＧＮＤとの間に各々介挿されている。また、カラムゲートトランジスタＣＧＳｊ（ｊ＝０〜ｎ）は、第ｄビットに対応したメモリセルアレイ１４０−ｄを横切るｎ＋１本のソース線ＳＬｊｄ（ｊ＝０〜ｎ）と共通接地線ＣＯＭＧＮＤとの間に各々介挿され、カラムゲートトランジスタＣＧＳｊＢ（ｊ＝０〜ｎ）は、同ソース線ＳＬｊｄ（ｊ＝０〜ｎ）とデータ線ＤＬｄとの間に各々介挿されている。

各カラムスイッチ部４４０−ｄ（ｄ＝０〜１５）には、ローカル列デコーダ３８５−ｄ（ｄ＝０〜１５）が各々接続されている。そして、ローカル列デコーダ３８５−ｄ（ｄ＝０〜１５）の各々は、ｎ＋１本の列選択線ＧＣＯＬｊＢ（ｊ＝０〜ｎ）を介してグローバル列デコーダ３８０と接続されている。各ローカル列デコーダ３８５−ｄは、ＮＯＲゲート３８６−ｊ（ｊ＝０〜ｎ）および３８７−ｊ（ｊ＝０〜ｎ）を備えている。ここで、各ローカル列デコーダ３８５−ｄのＮＯＲゲート３８６−ｊ（ｊ＝０〜ｎ）および３８７−ｊ（ｊ＝０〜ｎ）の各々の一方の入力端子は、列選択線ＧＣＯＬｊＢ（ｊ＝０〜ｎ）に各々接続されている。また、各ローカル列デコーダ３８５−ｄのＮＯＲゲート３８６−ｊ（ｊ＝０〜ｎ）の各々の他方の入力端子には、第ｄビットのビット電圧ＤＩｄが書込制御回路８５０から供給される。そして、各ローカル列デコーダ３８５−ｄにおいて、ＮＯＲゲート３８６−ｊ（ｊ＝０〜ｎ）の各出力信号は、カラムスイッチ部４４０−ｄのカラムゲートトランジスタＣＧＳｊ（ｊ＝０〜ｎ）およびＣＧＢｊ（ｊ＝０〜ｎ）の各ゲートに供給されるとともに、ＮＯＲゲート３８７−ｊ（ｊ＝０〜ｎ）の他方の入力端子に各々供給される。また、各ローカル列デコーダ３８５−ｄにおいて、ＮＯＲゲート３８７−ｊ（ｊ＝０〜ｎ）の各出力信号は、カラムスイッチ部４４０−ｄのカラムゲートトランジスタＣＧＳｊＢ（ｊ＝０〜ｎ）およびＣＧＢｊＢ（ｊ＝０〜ｎ）の各ゲートに供給される。

グローバル列デコーダ３８０は、列選択線ＧＣＯＬｊＢ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊに対応した列選択線ＧＣＯＬｊＢにＬｏｗレベルを出力し、それ以外の列選択線にＨｉｇｈレベルを出力する。

書込制御回路８５０は、データ単位の各ビットｄ毎に、図７に示すＮＡＮＤゲート８５１およびインバータ８５２からなる回路を含んでいる。そして、書込制御回路８５０は、データ書き込み時（ＷＥ＝“１”）、書き込みデータの第ｄビットＤｉｎｄが“０”である場合にはビット電圧ＤＩｄをＬｏｗレベルとし、“１”である場合にはＨｉｇｈレベルとする。また、書込制御回路８５０は、データ読み出し時（ＷＥ＝“０”）、全てのビット電圧ＤＩｄ（ｄ＝０〜１５）をＬｏｗレベルとする。

書込ドライバ５２０−ｄ（ｄ＝０〜１５）は、書込制御回路８５０による制御の下、データ線ＤＬｄ（ｄ＝０〜１５）を各々駆動する。さらに詳述すると、データ書き込み時（ＷＥ＝“１”）、書込ドライバ５２０−ｄ（ｄ＝０〜１５）は、Ｈｉｇｈレベルをデータ線ＤＬｄ（ｄ＝０〜１５）に各々出力する。また、データ読み出し時（ＷＥ＝“０”）、書込ドライバ５２０−ｄ（ｄ＝０〜１５）は、データ線ＤＬｄ（ｄ＝０〜１５）を各々フローティング状態とする。

センスアンプ６００−ｄ（ｄ＝０〜１５）は、データ読み出し時（ＷＥ＝“０”）、データ線ＤＬｄ（ｄ＝０〜１５）の各々と共通接地線ＣＯＭＧＮＤとの間の抵抗を検出することにより、１６ビットの読み出しデータを生成する。出力回路７００−ｄ（ｄ＝０〜１５）は、センスアンプ６００−ｄ（ｄ＝０〜１５）により得られる読み出しデータを出力する。

次に本実施形態の動作を説明する。まず、データ書き込みの動作について説明する。例えば第０行を指定する行アドレスが行デコーダ２００に与えられ、第０列を示す列アドレスが列デコーダ３８０に与えられたとする。この場合、行選択線ＷＬ０にＨｉｇｈレべル、他の行選択線ＷＬ１〜ＷＬｍにＬｏｗレベルが出力されるため、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）の各々における第０行の不揮発性メモリセルＭ０ｊ（ｊ＝０〜ｎ）の選択用スイッチＴがＯＮとなり、他の行の不揮発性メモリセルの選択用スイッチがＯＦＦとなる。また、列選択線ＧＣＯＬｊＢ（ｊ＝０〜ｎ）のうち第０列に対応した列選択線ＧＣＯＬ０ＢにＬｏｗレベルが、他の列に対応した列選択線にＨｉｇｈレベルが出力される。

ここで、１６ビットの書き込みデータの第０ビットＤｉｎ０が“０”、第１５ビットＤｉｎ１５が“１”であったとすると、ＷＥ＝“１”であることから、ビット電圧ＤＩ０はＬｏｗレベル（０Ｖ）、ビット電圧ＤＩ１５はＨｉｇｈレベル（１．２Ｖ）となる。また、データ線ＤＬ０およびＤＬ１５にはＨｉｇｈレベルが出力される。

そして、書き込みデータの第０ビットＤｉｎ０が“０”であることから、カラムスイッチ部４４０−０では、カラムゲートトランジスタＣＧＳ０およびＣＧＢ０のみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。このため、データ線ＤＬ０→ビット線ＢＬ００→メモリセルアレイ１４０−０の不揮発性メモリセルＭ００→ソース線ＳＬ００→共通接地線ＣＯＭＧＮＤという経路を電流が流れる。この場合、メモリセルアレイ１４０−０の不揮発性メモリセルＭ００では、抵抗変化型素子Ｒのフリー層からピン層に向かう電流が流れるので、抵抗変化型素子Ｒが低抵抗となり、“０”を記憶した状態となる。

一方、書き込みデータの第１５ビットＤｉｎ１５が“１”であることから、カラムスイッチ部４４０−１５では、カラムゲートトランジスタＣＧＳ０ＢおよびＣＧＢ０ＢのみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。このため、データ線ＤＬ１５→ソース線ＳＬ０１５→メモリセルアレイ１４０−１５の不揮発性メモリセルＭ００→ビット線ＢＬ０１５→共通接地線ＣＯＭＧＮＤという経路を電流が流れる。この場合、メモリセルアレイ１４０−１５の不揮発性メモリセルＭ００では、抵抗変化型素子Ｒのピン層からフリー層に向かう電流が流れるので、抵抗変化型素子Ｒが高抵抗となり、“１”を記憶した状態となる。

以上、メモリセルアレイ１４０−０および１４０−１５を例に各不揮発性メモリセルＭ００へのデータ書き込みの動作を説明したが、メモリセルアレイ１４０−１〜１４０−１４の各不揮発性メモリセルＭ００に対しても同様なデータ書き込みが行われる。

データ読み出し時は、ＷＥ＝“０”となるので、ビット電圧ＤＩ０〜ＤＩ１５はＬｏｗレベルとなる。このため、カラムスイッチ部４４０−ｄ（ｄ＝０〜１５）の各々では、カラムゲートトランジスタＣＧＳ０およびＣＧＢ０のみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。この状態において、各センスアンプ６００−ｄ（ｄ＝０〜１５）は、データ線ＤＬｄ（ｄ＝０〜１５）に定電流を出力する。この場合、例えばセンスアンプ６００−０から出力される電流は、データ線ＤＬ０→ビット線ＢＬ００→不揮発性メモリセルＭ００→ソース線ＳＬ００→共通接地線ＣＯＭＧＮＤという経路を流れる。センスアンプ６００−０は、このときのデータ線ＤＬ０のレベルを閾値と比較することにより、メモリセルアレイ１４０−０の不揮発性メモリセルＭ００に記憶されたデータを判定し、読み出しデータとして出力する。他の第１〜第１５ビットについても同様である。

本実施形態によれば、反転データ線ＤＬｄＢ（ｄ＝０〜１５）が不要になり、配線数を削減することができる。また、本実施形態によれば、ローカル列デコーダの分だけ素子数が増加するが、これらのローカル列デコーダは、メモリセルアレイの横に配置することができるので、不揮発性メモリのチップ面積を増加させる要因にはならない。また、列選択線の本数は増加するが、これらの列選択線はカラムゲートトランジスタの上を通過させることができるので、同様に、不揮発性メモリのチップ面積を増加させる要因とならない。従って、本実施形態によれば、不揮発性メモリのチップ面積を削減することができる。本実施形態を図３に示すようなページモード機能を備えた不揮発性メモリに適用してもよい。図３に示すようにページモード機能を備えた不揮発性メモリでは、データ線の本数および反転データ線の本数が多くなる。しかし、本実施形態を適用した場合には反転データ線が不要になる。従って、本実施形態をページモード機能を備えた不揮発性メモリに適用することにより、大きな面積削減効果を得ることができる。

＜第６実施形態＞
図８はこの発明の第６実施形態である不揮発性メモリの構成を示す回路図である。本実施形態は、上記第５実施形態の変形例である。

上記第５実施形態では、データ線ＤＬｄ（ｄ＝０〜１５）および共通接地線ＣＯＭＧＮＤと、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）との間にカラムスイッチ部４４０−ｄ（ｄ＝０〜１５）が介挿された。

これに対し、本実施形態では、データ線ＤＬｄ（ｄ＝０〜１５）と共通接地線ＣＯＭＧＮＤとがメモリセルアレイ１４０−ｄ（ｄ＝０〜１５）の上下両側（列方向両側）に分かれて配線されている。そして、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）とデータ線ＤＬｄ（ｄ＝０〜１５）との間にカラムスイッチ部４４１−ｄ（ｄ＝０〜１５）が介挿され、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）と共通接地線ＣＯＭＧＮＤとの間に、カラムスイッチ部４４２−ｄ（ｄ＝０〜１５）が介挿されている。

カラムスイッチ部４４１−ｄ（ｄ＝０〜１５）は、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）に各々対応している。第ｄビットに対応したカラムスイッチ部４４１−ｄは、カラムゲートトランジスタＣＧＢｊ（ｊ＝０〜ｎ）およびＣＧＢｊＢ（ｊ＝０〜ｎ）を有している。

ここで、カラムゲートトランジスタＣＧＢｊ（ｊ＝０〜ｎ）は、第ｄビットに対応したメモリセルアレイ１４０−ｄを横切るｎ＋１本のビット線ＢＬｊｄ（ｊ＝０〜ｎ）とデータ線ＤＬｄとの間に各々介挿され、カラムゲートトランジスタＣＧＢｊＢ（ｊ＝０〜ｎ）は、第ｄビットに対応したメモリセルアレイ１４０−ｄを横切るｎ＋１本のソース線ＳＬｊｄ（ｊ＝０〜ｎ）とデータ線ＤＬｄとの間に各々介挿されている。

各カラムスイッチ部４４１−ｄ（ｄ＝０〜１５）には、ローカル列デコーダ３９５Ａｄ（ｄ＝０〜１５）が各々接続されている。そして、ローカル列デコーダ３９５Ａｄ（ｄ＝０〜１５）の各々は、ｎ＋１本のグローバル列選択線ＧＣＯＬＡｊＢ（ｊ＝０〜ｎ）を介してグローバル列デコーダ３９０Ａと接続されている。各ローカル列デコーダ３９５Ａｄは、列番号ｊ＝０〜ｎの各々に対応付けて、図９（ａ）に示すＮＯＲゲート３９６Ａｊおよび３９７Ａｊからなる回路を各々備えている。ここで、各ローカル列デコーダ３９５ＡｄのＮＯＲゲート３９６Ａｊ（ｊ＝０〜ｎ）および３９７Ａｊ（ｊ＝０〜ｎ）の各々の一方の入力端子は、グローバル列選択線ＧＣＯＬＡｊＢ（ｊ＝０〜ｎ）に各々接続されている。また、各ローカル列デコーダ３９５ＡｄのＮＯＲゲート３９６Ａｊ（ｊ＝０〜ｎ）の各々の他方の入力端子には、第ｄビットのビット電圧ＤＩｄが書込制御回路８５０から供給される。そして、各ローカル列デコーダ３９５Ａｄにおいて、ＮＯＲゲート３９６Ａｊ（ｊ＝０〜ｎ）の各出力信号は、ローカル列選択線ＬＣＯＬＡｊ（ｊ＝０〜ｎ）を各々介してカラムスイッチ部４４１−ｄのカラムゲートトランジスタＣＧＢｊ（ｊ＝０〜ｎ）の各ゲートに供給されるとともに、ＮＯＲゲート３９７Ａｊ（ｊ＝０〜ｎ）の他方の入力端子に各々供給される。また、各ローカル列デコーダ３９５Ａｄにおいて、ＮＯＲゲート３９７Ａｊ（ｊ＝０〜ｎ）の各出力信号は、ローカル列選択線ＬＣＯＬＡｊＢ（ｊ＝０〜ｎ）を各々介してカラムスイッチ部４４１−ｄのカラムゲートトランジスタＣＧＢｊＢ（ｊ＝０〜ｎ）の各ゲートに供給される。

グローバル列デコーダ３９０Ａは、グローバル列選択線ＧＣＯＬＡｊＢ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｊに対応したグローバル列選択線ＧＣＯＬＡｊＢにＬｏｗレベルを出力し、それ以外のグローバル列選択線にＨｉｇｈレベルを出力する。

カラムスイッチ部４４２−ｄ（ｄ＝０〜１５）は、メモリセルアレイ１４０−ｄ（ｄ＝０〜１５）に各々対応している。第ｄビットに対応したカラムスイッチ部４４２−ｄは、カラムゲートトランジスタＣＧＳｊ（ｊ＝０〜ｎ）およびＣＧＳｊＢ（ｊ＝０〜ｎ）を有している。

ここで、カラムゲートトランジスタＣＧＳｊ（ｊ＝０〜ｎ）は、第ｄビットに対応したメモリセルアレイ１４０−ｄを横切るｎ＋１本のソース線ＳＬｊｄ（ｊ＝０〜ｎ）と共通接地線ＣＯＭＧＮＤとの間に各々介挿され、カラムゲートトランジスタＣＧＳｊＢ（ｊ＝０〜ｎ）は、第ｄビットに対応したメモリセルアレイ１４０−ｄを横切るｎ＋１本のビット線ＢＬｊｄ（ｊ＝０〜ｎ）と共通接地線ＣＯＭＧＮＤとの間に各々介挿されている。

各カラムスイッチ部４４２−ｄ（ｄ＝０〜１５）には、ローカル列デコーダ３９５Ｂｄ（ｄ＝０〜１５）が各々接続されている。そして、ローカル列デコーダ３９５Ｂｄ（ｄ＝０〜１５）の各々は、ｎ＋１本のグローバル列選択線ＧＣＯＬＢｊＢ（ｊ＝０〜ｎ）を介してグローバル列デコーダ３９０Ｂと接続されている。各ローカル列デコーダ３９５Ｂｄは、列番号ｊ＝０〜ｎの各々に対応付けて、図９（ｂ）に示すＮＯＲゲート３９６Ｂｊおよび３９７Ｂｊからなる回路を各々備えている。ここで、各ローカル列デコーダ３９５ＢｄのＮＯＲゲート３９６Ｂｊ（ｊ＝０〜ｎ）および３９７Ｂｊ（ｊ＝０〜ｎ）の各々の一方の入力端子は、グローバル列選択線ＧＣＯＬＢｊＢ（ｊ＝０〜ｎ）に各々接続されている。また、各ローカル列デコーダ３９５ＢｄのＮＯＲゲート３９６Ｂｊ（ｊ＝０〜ｎ）の各々の他方の入力端子には、第ｄビットのビット電圧ＤＩｄが書込制御回路８５０から供給される。そして、各ローカル列デコーダ３９５Ｂｄにおいて、ＮＯＲゲート３９６Ｂｊ（ｊ＝０〜ｎ）の各出力信号は、ローカル列選択線ＬＣＯＬＢｊ（ｊ＝０〜ｎ）を各々介してカラムスイッチ部４４２−ｄのカラムゲートトランジスタＣＧＳｊ（ｊ＝０〜ｎ）の各ゲートに供給されるとともに、ＮＯＲゲート３９７Ｂｊ（ｊ＝０〜ｎ）の他方の入力端子に各々供給される。また、各ローカル列デコーダ３９５Ｂｄにおいて、ＮＯＲゲート３９７Ｂｊ（ｊ＝０〜ｎ）の各出力信号は、ローカル列選択線ＬＣＯＬＢｊＢ（ｊ＝０〜ｎ）を各々介してカラムスイッチ部４４２−ｄのカラムゲートトランジスタＣＧＳｊＢ（ｊ＝０〜ｎ）の各ゲートに供給される。

グローバル列デコーダ３９０Ｂは、グローバル列選択線ＧＣＯＬＢｊＢ（ｊ＝０〜ｎ）のうち列アドレスが示す列ｋに対応したグローバル列選択線ＧＣＯＬＢｊＢにＬｏｗレベルを出力し、それ以外のグローバル列選択線にＨｉｇｈレベルを出力する。

書込制御回路８５０、書込ドライバ５２０−ｄ（ｄ＝０〜１５）、センスアンプ６００−ｄ（ｄ＝０〜１５）および出力回路７００−ｄ（ｄ＝０〜１５）の構成は、上記第５実施形態と同様である。

次に第０行を指定する行アドレスが与えられ、第０列を示す列アドレスが与えられた場合を例に本実施形態の動作を説明する。まず、データ書き込み時の動作を説明する。例えば書き込みデータの第０ビットＤｉｎ０が“０”、第１５ビットＤｉｎ１５が“１”であったとすると、ＷＥ＝“１”であることから、ビット電圧ＤＩ０はＬｏｗレベル（０Ｖ）、ビット電圧ＤＩ１５はＨｉｇｈレベル（１．２Ｖ）となる。また、データ線ＤＬ０およびＤＬ１５にはＨｉｇｈレベルが出力される。

そして、書き込みデータの第０ビットＤｉｎ０が“０”であることから、カラムスイッチ部４４１−０では、カラムゲートトランジスタＣＧＢ０のみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。また、カラムスイッチ部４４２−０では、カラムゲートトランジスタＣＧＳ０のみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。このため、データ線ＤＬ０→ビット線ＢＬ００→メモリセルアレイ１４０−０の不揮発性メモリセルＭ００→ソース線ＳＬ００→共通接地線ＣＯＭＧＮＤという経路を電流が流れる。この場合、メモリセルアレイ１４０−０の不揮発性メモリセルＭ００では、抵抗変化型素子Ｒのフリー層からピン層に向かう電流が流れるので、抵抗変化型素子Ｒが低抵抗となり、“０”を記憶した状態となる。

一方、書き込みデータの第０ビットＤｉｎ１５が“１”であることから、カラムスイッチ部４４１−１５では、カラムゲートトランジスタＣＧＢ０ＢのみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。また、カラムスイッチ部４４２−１５では、カラムゲートトランジスタＣＧＳ０ＢのみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。このため、データ線ＤＬ１５→ソース線ＳＬ０１５→メモリセルアレイ１４０−１５の不揮発性メモリセルＭ００→ビット線ＢＬ０１５→共通接地線ＣＯＭＧＮＤという経路を電流が流れる。この場合、メモリセルアレイ１４０−１５の不揮発性メモリセルＭ００では、抵抗変化型素子Ｒのピン層からフリー層に向かう電流が流れるので、抵抗変化型素子Ｒが高抵抗となり、“１”を記憶した状態となる。

以上、メモリセルアレイ１４０−０および１４０−１５を例に各不揮発性メモリセルＭ００へのデータ書き込みの動作を説明したが、メモリセルアレイ１４０−１〜１４０−１４の各不揮発性メモリセルＭ００に対しても同様なデータ書き込みが行われる。

データ読み出し時は、ＷＥ＝“０”となるので、ビット電圧ＤＩ０〜ＤＩ１５はＬｏｗレベルとなる。このため、カラムスイッチ部４４１−ｄ（ｄ＝０〜１５）の各々では、カラムゲートトランジスタＣＧＢ０のみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。また、カラムスイッチ部４４２−ｄ（ｄ＝０〜１５）の各々では、カラムゲートトランジスタＣＧＳ０のみがＯＮとなり、他のカラムゲートトランジスタはＯＦＦとなる。この状態において、各センスアンプ６００−ｄ（ｄ＝０〜１５）は、データ線ＤＬｄ（ｄ＝０〜１５）に定電流を出力する。この場合、例えばセンスアンプ６００−０から出力される電流は、データ線ＤＬ０→ビット線ＢＬ００→不揮発性メモリセルＭ００→ソース線ＳＬ００→共通接地線ＣＯＭＧＮＤという経路を流れる。センスアンプ６００−０は、このときのデータ線ＤＬ０のレベルを閾値と比較することにより、メモリセルアレイ１４０−０の不揮発性メモリセルＭ００に記憶されたデータを判定し、読み出しデータとして出力する。他の第１〜第１５ビットについても同様である。

本実施形態によれば、“０”書き込み、“１”書き込みのいずれにおいても、図８において上から下へ向けて（データ線ＤＬｊ（ｊ＝０〜１５）から共通接地線ＣＯＭＧＮＤへ向けて）電流を流す。従って、メモリセルの列方向の位置（図８では上下方向の位置）によらず、データ線からアクセス先の不揮発性メモリセルまでのビット線の配線抵抗と当該不揮発性メモリセルから共通接地線ＣＯＭＧＮＤまでのソース線の配線抵抗の和が一定になる。従って、アクセス先の不揮発性メモリセルの位置によらず配線抵抗の電圧降下が一定となる。データ書き込み時、列方向（図８における上下方向）の場所によらず各不揮発性メモリセルには常に一定の電位差が印加されるため、各不揮発性メモリセルの書き込み特性、読み出し特性の場所依存性がなくなり、マージンの大きな高性能な不揮発性メモリを実現することができる。

＜他の実施形態＞
以上、この発明の第１〜第６実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば次の通りである。

（１）抵抗変化型素子Ｒ１として、ＲｅＲＡＭのメモリセルに用いられるＣＥＲ（Ｃｏｌｏｓｓａｌ Ｅｌｅｃｔｒｏ−Ｒｅｓｉｓｔａｎｃｅ；電界誘起巨大抵抗変化）抵抗素子を利用してもよい。

（２）上記第１実施形態（図１）では、同一列アドレスｋに対応した不揮発性メモリＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜１５）を１つのメモリセルアレイ内１００−ｋ内に設けたが、上記第５実施形態（図６）のように、同一ビットｄに対応し、異なる列アドレスｊに対応した不揮発性メモリＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）を１つのメモリセルアレイ内に設けてもよい。他の実施形態も同様であり、メモリセルアレイは、同一ビットに対応した不揮発性メモリが近くに集まるように構成してもよいし、同一列アドレスに対応した不揮発性メモリセルが近くに集まるように構成してもよい。

（３）上記第４実施形態（図５）において、メモリセルアレイ１３０−ｕ（ｕ＝０〜ｈ）に各々対応付けられたローカル列デコーダ３７０−ｕＡ（ｕ＝０〜ｈ）および３７０−ｕＢ（ｕ＝０〜ｈ）は、当該ローカル列デコーダ３７０−ｕＡおよび３７０−ｕＢに対応付けられたメモリセルアレイ１３０−ｕが、行デコーダ２３０−ｕにより選択されていない場合に当該メモリセルアレイ１３０−ｕにおける全てのローカルビットスイッチＧＢＳａ、ＧＢＳｂおよびローカルソーススイッチＧＳＳａ、ＧＳＳｂをＯＦＦにするように構成してもよい。この態様によれば、アクセス対象の行を含まない全てのメモリセルアレイのローカルビット線およびローカルソース線をグローバルビット線およびグローバルソース線から切り離すことができるので、データ書き込みおよびデータ読み出しをさらに高速化することができる。

（４）上記第４実施形態（図５）では、１つのブロックＢＬｋｊの中に不揮発性メモリセルの列を２列設けたが、例えば４列等、２列より多くの不揮発性メモリセルの列を設けてもよい。

（５）上記各実施形態では、レイアウト面積を縮小するために、カラムゲートトランジスタをすべてＮチャネルトランジスタにより構成した。このＮチャネルのカラムゲートトランジスタに閾値による電圧降下が発生するのを避けるために、図示しない昇圧回路により電源電圧を昇圧し、この昇圧回路により昇圧された電圧を列デコーダにおける列選択電圧を出力する回路に電源電圧として供給してもよい。あるいは、レイアウト面積は増加するが、Ｎチャネルのカラムゲートトランジスタの代わりにＰチャネルトランジスタとＮチャネルトランジスタと組み合わせたＣＭＯＳ型スイッチを用いてもよい。この場合、さらに低電圧化が可能である。

Ｔ……選択用トランジスタ、Ｒ……抵抗変化型素子、Ｍｋｊ……不揮発性メモリセル、ＢＬｊ（ｊ＝０〜ｎ），ＢＬｊｄ（ｊ＝０〜ｎ）……ビット線、ＳＬｊ（ｊ＝０〜ｎ），ＳＬｊｄ（ｊ＝０〜ｎ）……ソース線、ＤＬｄ（ｄ＝０〜１５）……データ線、ＤＬｄＢ（ｄ＝０〜１５）……反転データ線、１００−ｋ（ｋ＝０〜ｎ），１１０−ｕ（ｕ＝０〜ｈ），１２０−ｕ（ｕ＝０〜ｈ），１３０−ｕ（ｕ＝０〜ｈ），１４０−ｊ（ｊ＝０〜１５）……メモリセルアレイ、２００……行デコーダ、４００，４１０，４２０，４３０，４４０−ｊ（ｊ＝０〜１５），４４１−ｊ（ｊ＝０〜１５），４４２−ｊ（ｊ＝０〜１５）……カラムスイッチ部、３００……列デコーダ、３３０，３９０Ａ０，３９０Ｂ０……グローバル列デコーダ、３７０−ｕＡ（ｕ＝０〜ｈ），３７０−ｕＢ（ｕ＝０〜ｈ），３８５−ｄ（ｄ＝０〜１５），３９５Ａｊ（ｊ＝０〜ｎ），３９５Ｂｊ（ｊ＝０〜ｎ）……ローカル列デコーダ、８００，８５０……書込制御回路、５００−０〜５００−１５，５１０−０〜５００−１５，５２０−０〜５２０−１５……書込ドライバ、６００−０〜６００−１５……センスアンプ、７００−０〜７００−１５……出力回路。

Claims (11)

1. 書き込みおよび読み出しのデータ単位の各ビットに対応した複数の書込手段と、
   各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルと、
   前記複数の不揮発性メモリセルの一部である複数の不揮発性メモリセルを選択し、選択した複数の不揮発性メモリセルの選択用スイッチをＯＮさせるとともに、選択した複数の不揮発性メモリセルを前記複数の書込手段に各々接続する選択手段とを具備し、
   前記複数の書込手段が前記選択手段により接続された複数の不揮発性メモリセルに対して書き込みデータの各ビットに対応した極性のビット電圧を各々独立して同時に印加することを特徴とする不揮発性メモリ。
2. 書き込みおよび読み出しのデータ単位の各ビットに対応した複数対のデータ線および反転データ線と、
   各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルを行列状に配列してなるメモリセルアレイであって、前記データ単位の各ビットに複数列の不揮発性メモリセルが対応付けられており、各ビットに対応した複数列の不揮発性メモリセルに対し、列毎に、当該列の複数の不揮発性メモリセルを各々の間に並列に挟むビット線およびソース線が配線され、行毎に、当該行に属する複数の不揮発性メモリセルの選択用スイッチのＯＮ／ＯＦＦを制御するための行選択線が配線されたメモリセルアレイと、
   行アドレスに応じて、前記メモリセルアレイにおける１本の行選択線に接続された１行分の不揮発性メモリセルの選択用スイッチをＯＮさせる行選択手段と、
   前記データ単位の各ビット毎に、列アドレスに応じて、当該ビットに対応付けられた複数列の不揮発性メモリの中の１列を選択し、この選択した列の不揮発性メモリセルを間に挟むビット線およびソース線を当該ビットに対応したデータ線および反転データ線に各々接続する列選択手段と、
   前記データ単位の各ビットに対応して設けられ、データ書き込み時、書き込み対象である当該ビットに対応したデータ線および反転データ線間に当該ビットに応じた極性の電圧を印加する複数の書込手段と、
   前記データ単位の各ビットに対応して設けられ、データ読み出し時、当該ビットに対応したデータ線および反転データ線間の抵抗を示す読み出しデータを生成する複数の読出手段と
   を具備することを特徴とする不揮発性メモリ。
3. １ページを構成する各ビットに対応した複数対のデータ線および反転データ線と、
   各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルを行列状に配列してなるメモリセルアレイであって、前記１ページを構成する各ビットに複数列の不揮発性メモリセルが対応付けられており、各ビットに対応した複数列の不揮発性メモリセルに対し、列毎に、当該列の複数の不揮発性メモリセルを各々の間に並列に挟むビット線およびソース線が配線され、行毎に、当該行に属する複数の不揮発性メモリセルの選択用スイッチのＯＮ／ＯＦＦを制御するための行選択線が配線されたメモリセルアレイと、
   行アドレスに応じて、前記メモリセルアレイにおける１本の行選択線に接続された１行分の不揮発性メモリセルの選択用スイッチをＯＮさせる行選択手段と、
   前記行アドレスとともにアクセス先のページを指定するアドレスを構成する第１の列アドレスに応じて、前記不揮発性メモリセルの行列の中の前記アクセス先のページに対応した複数列を選択し、選択した複数列の不揮発性メモリセルを各々の間に挟む複数対のビット線およびソース線を前記複数対のデータ線および反転データ線に各々接続する第１の列選択手段と、
   データ書き込み時、１ページ分の各ビットに応じた極性の各電圧を前記複数対のデータ線および反転データ線間に各々印加する複数の書込手段と、
   データ読み出し時、前記複数対のデータ線および反転データ線間の抵抗を各々検出し、１ページ分のビットの読み出しデータを生成する複数の読出手段と、
   データ読み出し時、ページ内の各ビットを指定する第２の列アドレスに応じて、複数の読出手段から出力される読み出しデータを順次選択して出力する第２の列選択手段と
   を具備することを特徴とする不揮発性メモリ。
4. 前記第２の列選択手段は、前記複数の読出手段と１ビット分の出力を行う出力回路との間に各々介挿された複数のページ内カラムゲートスイッチと、前記第２の列アドレスに応じて前記複数のページ内カラムゲートスイッチのうち１つのページ内カラムゲートスイッチをＯＮにする列デコーダとを具備することを特徴とする請求項３に記載の不揮発性メモリ。
5. 書き込みおよび読み出しのデータ単位の各ビット位置に各々対応した複数対のデータ線および反転データ線と、
   各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルの行列を有し、この複数の不揮発性メモリセルの行列は、各々複数の不揮発性メモリを含み、行列をなす複数のブロックに区切られており、前記データ単位の各ビット位置に複数列のブロックが対応し、同一ビット位置に対応した複数列のブロックの各列が列アドレスにより特定されるメモリセルアレイ手段であって、前記ブロックの各列に対応したグローバルビット線およびグローバルソース線の対が列方向に横切り、各ブロックは、列方向に並んだ複数の不揮発性メモリセルを各々の間に並列に挟むローカルビット線およびローカルソース線と、前記ローカルビット線と当該ブロックに対応したグローバルビット線との間に介挿されたグローバルビットスイッチと、前記ローカルソース線と当該ブロックに対応したグローバルソース線との間に介挿されたグローバルソーススイッチとを各々有するメモリセルアレイ手段と、
   行アドレスに基づいて、前記メモリセルアレイ手段における１行分のブロックを選択するとともに、この選択した１行分のブロックにおける１つの行を選択し、選択した１行分のブロックのグローバルビットスイッチおよびグローバルソーススイッチをＯＮにするとともに、選択した行の不揮発性メモリセルの選択用スイッチをＯＮにする行選択手段と、
   データ単位のビット位置毎に、当該ビット位置に対応した複数列のうち列アドレスにより特定される列のグローバルビット線およびグローバルソース線を当該ビット位置に対応したデータ線および反転データ線に各々接続する列選択手段と、
   データ書き込み時、書き込み対象であるデータ単位の各ビット位置毎に、当該ビットに対応したデータ線および反転データ線間に当該ビットに応じた極性の電圧を印加する複数の書込手段と、
   データ読み出し時、前記データ単位の各ビット位置に対応したデータ線および反転データ線間の各抵抗を検出し、複数ビットの読み出しデータを生成する複数の読出手段と
   を具備することを特徴とする不揮発性メモリ。
6. 書き込みおよび読み出しのデータ単位の各ビット位置に各々対応した複数対のデータ線および反転データ線と、
   各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルの行列を有し、この複数の不揮発性メモリセルの行列は、各々複数の不揮発性メモリを含み、行列をなす複数のブロックであって、各ブロックが複数の不揮発性メモリセルを複数列方向に並べた列を複数列各々含む複数のブロックに区切られており、前記データ単位の各ビット位置に複数列のブロックが対応し、同一ビット位置に対応した複数列のブロックの各列が列アドレスにおける第１の列アドレスにより特定され、１ブロック内の複数列の不揮発性メモリセルの各列が前記列アドレスにおける第２の列アドレスにより特定されるメモリセルアレイ手段であって、前記ブロックの各列に対応したグローバルビット線およびグローバルソース線の対が列方向に横切り、各ブロックは、当該ブロック内の前記複数列の不揮発性メモリセルの各列を各々の間に挟む複数対のローカルビット線およびローカルソース線と、前記複数のローカルビット線と当該ブロックに対応したグローバルビット線との間に介挿された複数のローカルビットスイッチと、前記複数のローカルソース線と当該ブロックに対応したグローバルソース線との間に介挿された複数のローカルソーススイッチとを各々有するメモリセルアレイ手段と、
   行アドレスに基づいて、前記メモリセルアレイ手段の全ての不揮発性メモリセルの行の中から１つの行を選択し、選択した行の各不揮発性メモリセルの選択用スイッチをＯＮにする行選択手段と、
   前記第１の列アドレスに基づいて、前記データ単位の各ビット毎に、前記複数対のグローバルビット線およびグローバルソース線の中から一対のグローバルビット線およびグローバルソース線を選択し、当該ビットに対応したデータ線および反転データ線に各々接続する第１の列選択手段と、
   前記第２の列アドレスに基づいて、前記メモリアレイ手段の各ブロック毎に、前記複数のローカルビットスイッチの中の１つのローカルビットスイッチと前記複数のローカルソーススイッチの中の１つのローカルソーススイッチとを選択してＯＮにする第２の列選択手段と、
   データ書き込み時、書き込み対象であるデータ単位の各ビット毎に、当該ビットに対応したデータ線および反転データ線間に当該ビットに応じた極性の電圧を印加する複数の書込手段と、
   データ読み出し時、前記データ単位の各ビットに対応したデータ線および反転データ線間の各抵抗を検出し、複数ビットの読み出しデータを生成する複数の読出手段と
   を具備することを特徴とする不揮発性メモリ。
7. 前記第２の列選択手段は、前記メモリセルアレイ手段のブロックの行列の各行に各々対応付けられた複数のローカル列デコーダにより構成されており、１行分のブロックに対応付けられたローカル列デコーダは、前記第２の列アドレスに基づいて、当該１行分のブロックの各ブロック毎に、前記複数のローカルビットスイッチの中の１つのローカルビットスイッチと前記複数のローカルソーススイッチの中の１つのローカルソーススイッチとを選択してＯＮにすることを特徴とする請求項６に記載の不揮発性メモリ。
8. 前記メモリセルアレイ手段のブロックの行列の各行に各々対応付けられた複数のローカル列デコーダは、当該ローカル列デコーダに対応付けられた１行分のブロックが、前記行選択手段により選択されていない場合に当該１行分のブロックにおける全てのローカルビットスイッチおよびローカルソーススイッチをＯＦＦにすることを特徴とする請求項７に記載の不揮発性メモリ。
9. 書き込みおよび読み出しのデータ単位の各ビットに対応した複数のデータ線と、
   共通電位に固定された共通電位線と、
   各々抵抗変化型素子と選択用スイッチとを直列接続してなる複数の不揮発性メモリセルを行列状に配列してなるメモリセルアレイであって、前記データ単位の各ビットに複数列の不揮発性メモリセルが対応付けられており、各ビットに対応した複数列の不揮発性メモリセルに対し、列毎に、当該列の複数の不揮発性メモリセルを各々の間に並列に挟むビット線およびソース線が配線され、行毎に、当該行に属する複数の不揮発性メモリセルの選択用スイッチのＯＮ／ＯＦＦを制御するための行選択線が配線されたメモリセルアレイと、
   行アドレスに応じて、前記メモリセルアレイにおける１本の行選択線に接続された１行分の不揮発性メモリセルの選択用スイッチをＯＮさせる行選択手段と、
   前記メモリセルアレイにおける各ビットに対応したビット線と当該ビットに対応したデータ線との間に各々介挿された複数の第１のカラムゲートスイッチと、各ビットに対応したビット線と前記共通電位線との間に各々介挿された複数の第２のカラムゲートスイッチと、前記メモリセルアレイにおける各ビットに対応したソース線と当該ビットに対応したデータ線との間に各々介挿された複数の第３のカラムゲートスイッチと、各ビットに対応したソース線と前記共通電位線との間に各々介挿された複数の第４のカラムゲートスイッチとを含むカラムスイッチ手段と、
   前記データ単位の各ビット毎に、列アドレスが示す列のビット線に接続された第１および第２のカラムゲートスイッチ、列アドレスが示す列のソース線に接続された第３および第４のカラムゲートスイッチのＯＮ／ＯＦＦ切り換えを行う手段であって、当該ビットが第１の値である場合には前記第１および第３のカラムゲートスイッチをＯＮ、前記第２および第４のカラムゲートスイッチをＯＦＦとし、当該ビットが第２の値である場合には前記第２および第４のカラムゲートスイッチをＯＮ、前記第１および第３のカラムゲートスイッチをＯＦＦとする列選択手段と、
   前記データ単位の各ビットに対応して設けられ、データ書き込み時、前記複数のデータ線に所定の書き込み電圧を印加する複数の書込手段と、
   前記データ単位の各ビットに対応して設けられ、データ読み出し時、当該ビットに対応したデータ線に接続された抵抗を検出して読み出しデータを生成する複数の読出手段と
   を具備することを特徴とする不揮発性メモリ。
10. 前記カラムスイッチ手段は、前記メモリセルアレイの列方向両側に配置された第１のカラムスイッチ部と第２のカラムスイッチ部に分離されており、前記第１のカラムスイッチ部は前記第１のカラムゲートスイッチおよび前記第３のカラムゲートスイッチを含み、前記第２のカラムスイッチ部は前記第２のカラムゲートスイッチおよび前記第４のカラムゲートスイッチを含むことを特徴とする請求項９に記載の不揮発性メモリ。
11. 前記列選択手段は、前記第１のカラムスイッチ部のカラムゲートスイッチのＯＮ／ＯＦＦ切り換えを行う第１の列選択部と、前記第２のカラムスイッチ部のカラムゲートスイッチのＯＮ／ＯＦＦ切り換えを行う第２の列選択部とに分かれ、前記第１の列選択部は前記第１のカラムスイッチ部の近くに、前記第２の列選択部は前記第２のカラムスイッチ部の近くに配置されていることを特徴とする請求項１０に記載の不揮発性メモリ。

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