JP6148534B2 - 不揮発性メモリ - Google Patents

不揮発性メモリ Download PDF

Info

Publication number
JP6148534B2
JP6148534B2 JP2013106520A JP2013106520A JP6148534B2 JP 6148534 B2 JP6148534 B2 JP 6148534B2 JP 2013106520 A JP2013106520 A JP 2013106520A JP 2013106520 A JP2013106520 A JP 2013106520A JP 6148534 B2 JP6148534 B2 JP 6148534B2
Authority
JP
Japan
Prior art keywords
transistor
memory cell
nonvolatile
wiring
node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013106520A
Other languages
English (en)
Other versions
JP2014229326A (ja
Inventor
部 恵 子 安
部 恵 子 安
中 千 加 田
中 千 加 田
口 紘 希 野
口 紘 希 野
田 忍 藤
田 忍 藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2013106520A priority Critical patent/JP6148534B2/ja
Priority to US14/217,888 priority patent/US9111854B2/en
Publication of JP2014229326A publication Critical patent/JP2014229326A/ja
Application granted granted Critical
Publication of JP6148534B2 publication Critical patent/JP6148534B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B61/00Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1659Cell access
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1673Reading or sensing circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C11/00Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165Auxiliary circuits
    • G11C11/1675Writing or programming circuits or methods
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C14/00Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
    • G11C14/0054Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell
    • G11C14/0081Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down in which the volatile element is a SRAM cell and the nonvolatile element is a magnetic RAM [MRAM] element or ferromagnetic cell

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Static Random-Access Memory (AREA)
  • Logic Circuits (AREA)
  • Hall/Mr Elements (AREA)

Description

本発明の実施形態は、不揮発性メモリ、その書き込み方法および読み出し方法に関する。
携帯情報端末に用いられるプロセッサは低消費電力であることが求められる。プロセッサの低消費電力化の方法の1つとして、待機電力の大きいSRAMベースのキャッシュメモリを、不揮発性素子を用いたSRAM(Static Random Access Memory)で置き換える方法がある。SRAMはトランジスタの微細化に伴い、動作時、待機時共にリーク電力が大きくなっている。このため、キャッシュメモリを不揮発性SRAMで置き換えることにより不要時に電源遮断が可能となり、待機時消費電力を削減することができる。
これまでに、高速なSRAM動作を損なわず不揮発性のメモリセルとして従来の例えば6個のMOSトランジスタからなるSRAMセルをベースとした不揮発性SRAMが提案されている。例えば、6個のトランジスタのSRAMセルに2つの磁気抵抗変化型メモリ素子(MTJ(Magnetic Tunnel Junction)素子)を組み込んだ不揮発性SRAMがある。この不揮発性SRAMは、電源からGNDへのリーク電流パスが存在するSRAMセル構成をベースとしている。このため、不揮発性であることから待機時の消費電力を低減することはできる。しかし、動作時の電力を低減することはできない。
米国特許出願公開2012/0182064号明細書
本実施形態は、待機時および動作時における消費電力を低減することのできる不揮発性メモリ、その書き込み方法および読み出し方法を提供する。
本実施形態の不揮発性メモリは、マトリクス状に配列された複数のメモリセルと、同一行のメモリセルに対応して設けられた複数の第1配線と、同一列のメモリセルに対応して設けられた複数の第2および第3配線と、同一行のメモリセルおよび同一列のメモリセルの一方に対応して設けられた複数の第4配線と、を備え、各メモリセルは、複数のトランジスタと、第1および第2不揮発性素子と、第1および第2ノードと、を備え、前記複数のトランジスタは第1乃至第4トランジスタからなり、前記第1および第2トランジスタと前記第1不揮発性素子とは直列接続され、前記第3および第4トランジスタと前記第2不揮発性素子とは直列接続され、前記第1ノードは前記第1トランジスタと前記第2トランジスタとの間に設けられ、前記第2ノードは前記第3トランジスタと前記第4トランジスタとの間に設けられ、前記第1および第3トランジスタのそれぞれのゲートが前記第1配線に接続され、前記第2トランジスタのゲートが前記第2ノードに接続され、前記第4トランジスタのゲートが前記第1ノードに接続され、前記第1トランジスタは前記第2配線と前記第1ノードとの間に接続され、前記第2トランジスタは前記第1ノードと前記第4配線との間に接続され、前記第3トランジスタは前記第3配線と前記第2ノードとの間に接続され、前記第4トランジスタは前記第2ノードと前記第4配線との間に接続され、前記第1不揮発性素子は前記第2配線と前記第1トランジスタとの間、前記第1トランジスタと前記第1ノードとの間、前記第1ノードと前記第2トランジスタとの間、および前記第2トランジスタと前記第4配線との間のいずれか1つに設けられ、前記第2不揮発性素子は前記第3配線と前記第3トランジスタとの間、前記第3トランジスタと前記第2ノードとの間、前記第2ノードと前記第4トランジスタとの間、および前記第4トランジスタと前記第4配線との間のいずれか1つでかつ前記第1不揮発性素子が設けられた箇所に対応する箇所に設けられる。
第1実施形態に係るメモリセルを示す回路図。 第1実施形態に係るメモリセルのレイアウトを示す図。 第1実施形態に係るメモリセルのSRAMデータの読み出しを説明する図。 第1実施形態に係るメモリセルへの不揮発性データの書き込みを説明する図。 図5(a)乃至5(c)は、第1実施形態に係るメモリセルの不揮発性データの読み出しを説明する図。 第2実施形態に係るメモリセルを示す回路図。 第2実施形態に係るメモリセルのレイアウトを示す図。 第3実施形態に係るメモリセルを示す回路図。 第3実施形態に係るメモリセルのレイアウトを示す図。 第3実施形態に係るメモリセルのSRAMデータの読み出しを説明する図。 第3実施形態に係るメモリセルへの不揮発性データの書き込みを説明する図。 図12(a)乃至12(c)は、第3実施形態に係るメモリセルの不揮発性データの読み出しを説明する図。 第4実施形態に係るメモリセルを示す回路図。 第5実施形態に係るメモリセルを示す回路図。 第6実施形態による不揮発性メモリを示す回路図。 図16(a)、16(b)は、第6実施形態の不揮発性メモリのSRAM動作およびMRAM動作における印加電圧を示す図。 第7実施形態による不揮発性メモリを示す回路図。 図18(a)、18(b)は、第7実施形態の不揮発性メモリのSRAM動作およびMRAM動作における印加電圧を示す図。 第6実施形態の不揮発性メモリにおいて、半選択状態を説明する回路図。 第7実施形態の不揮発性メモリにおいて、半選択状態を説明する回路図。 第6実施形態の不揮発性メモリにおいて、半選択が生じる場合のブロック図。 第7実施形態の不揮発性メモリにおいて、半選択が生じる場合のブロック図。 第8実施形態による不揮発性メモリを示すブロック図。 第8実施形態の不揮発性メモリに係るメモリセルアレイを示す回路図。 第8実施形態の変形例による不揮発性メモリに係るメモリセルアレイを示す回路図。 第9実施形態による不揮発性メモリを示すブロック図。 第9実施形態の不揮発性メモリに係るメモリセルアレイを示す回路図。 第9実施形態の変形例による不揮発性メモリに係るメモリセルアレイを示す回路図。 第6、7実施形態の不揮発性メモリのSRAM動作およびMRAM動作における印加電圧を示す図。
以下に図面を参照して実施形態について詳細に説明する。
(第1実施形態)
第1実施形態による不揮発性メモリを図1乃至図2を参照して説明する。この第1実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、1つのメモリセルを図1に示す。このメモリセル1は、4個のMOSトランジスタM1〜M4と、2個のMTJ素子10、20とを備えている。
トランジスタM1およびトランジスタM2は直列に接続され、トランジスタM3およびトランジスタM4は直列に接続される。トランジスタM1、M3はそれぞれのゲートがワード線WLに接続される。トランジスタM1のソースおよびドレインの一方がMTJ素子10を介してビット線BLに接続され、トランジスタM3のソースおよびドレインの一方がMTJ素子20を介してビット線/BLに接続される。すなわち、トランジスタM1のソースおよびドレインの一方がMTJ素子10の一端に接続され、MTJ素子10の他端がビット線BLに接続され、トランジスタM3のソースおよびドレインの一方がMTJ素子20の一端に接続され、MTJ素子20の他端がビット線/BLに接続される。トランジスタM1のソースおよびドレインの他方がノードN1を介してトランジスタM2のソースおよびドレインの一方に接続され、トランジスタM3のソースおよびドレインの他方がノードN2を介してトランジスタM4のソースおよびドレインの一方に接続される。そして、トランジスタM2、M4はそれぞれのソースおよびドレインの他方がソース線SLに接続される。また、トランジスタM2のゲートがノードN2に接続され、トランジスタM4のゲートがノードN1に接続される。
MTJ素子は、第1および第2磁性層と、第1および第2磁性層間に挟まれたトンネルバリア層とを備え、第1および第2磁性層の磁化方向が平行(同じ向き)か、または反平行(逆の向き)であるかによって情報“0”または情報“1”を記憶する。なお、情報“0”を第1および第2磁性層の磁化方向が反平行である状態に対応させ、情報“1”を第1および第2磁性層の磁化方向が平行である状態に対応させてもよい。1つのメモリセルにおいては、MTJ素子10、20にそれぞれ記憶される情報は、互いに相補的となるように設定される。例えば、MTJ素子10に記憶される情報は“0”であり、MTJ素子20に記憶される情報は“1”である。このとき、MTJ素子10、20は、第1磁性層、トンネルバリア層、第2磁性層の積層順序が同じとなるように構成される。
このように構成されたメモリセル1のレイアウトの一例を図2に示す。この例のレイアウトにおいては、ワード線WLとソース線とが平行となるように配置され、ビット線BL、/BLとワード線WLおよびソース線SLとが交差する、例えば直交するように配置される。なお、図2において、M1g、M2g、M3g、M4gは、それぞれトランジスタM1、M2、M3、M4のゲートを示す。この図2に示すレイアウトでは、MTJ素子10、20が全てのトランジスタM1〜M4の配置位置よりも外側に位置するため、トランジスタM1〜M4の特性に悪い影響を与えない。
次に、第1実施形態に係るメモリセルの回路動作について図3乃至図5(c)を参照して説明する。
(SRAMデータの書き込み/読み出し)
図1に示すメモリセル1をSRAMとして動作させる場合は、ソース線SLは接地電源GNDに接続して0Vに保持し、ワード線WL、ビット線BL、/BLには通常のSRAMの読み出し動作または書き込み動作と同様の電気信号を与えて動作させる。書き込み動作は、ビット線BL、/BLにそれぞれV、0(または0、V)の電圧を印加し、ワード線WLを選択してメモリセル1のノードN1、N2にSRAMデータ“0”、“1”(または“1”、“0”)を書き込む。
読み出し動作は、図3に示すように、ビット線BL、/BLをプリチャージ電位Vpcに保持するとともに、ソース線SLを接地電源GNDに接続し、ワード線WLに電源電圧Vを印加する。すると、メモリセル1が選択され、SRAMデータ“1”が保持されたノードN2(またはノードN1)にゲートが接続されているトランジスタM2(またはトランジスタM4)がオン状態となる。これにより、SRAMデータ“0”が保持されたノードN1(またはノードN2)がトランジスタM2(またはトランジスタM4)およびソース線SLを介して接地電源GNDに接続され、ビット線BL(またはビット線/BL)にSRAMデータの読み出し電流Isrが流れる。これにより、ノードN1(またはノードN2)に保持されたSRAMデータが読み出される。
(不揮発性データの書き込み)
メモリセル1に不揮発性データを書き込む場合は、図3に示すように、第1のステップとして、対象のメモリセル1に保持されているSRAMデータを読み出す。続いて、第2のステップとして、第1のステップで読み出したSRAMデータに対応するデータをMTJ素子に書き込む。例えば第1のステップの読み出しの結果、ノードN1に保持されているSRAMデータが“0”であり、ノードN2に保持されているSRAMデータが“1”である場合を例にとって説明する。この場合、図4に示すように、ソース線SLに電圧Vmを印加し、ビット線BLに電圧Vmより大きい電圧Vmhを印加し、ビット線/BLに電圧Vmより小さい電圧Vmlを印加する。すなわち、Vmh>Vm>Vmlとする。この状態でワード線WLが選択されると、ビット線BLからソース線SLへ書き込み電流Imw1が流れるとともに、ソース線SLからビット線/BLへ電流Imw2が流れる。書き込み電流Imw1はMTJ素子10の磁化方向が平行状態(P状態)から反平行状態(AP状態)にする書き込み電流であり、書き込み電流Imw2はMTJ素子20の磁化方向が反平行状態(AP状態)から平行状態(P状態)にする書き込み電流である。これにより、MTJ素子10、MTJ素子20はそれぞれ高抵抗状態(反平行状態AP)、低抵抗状態(平行状態P)へと書き込まれる。
また、第1のステップの読み出しの結果、ノードN1に保持されているSRAMデータが“1”であり、ノードN2に保持されているSRAMデータが“0”である場合は、ソース線SLに電圧Vmを印加し、ビット線/BLに電圧Vmより大きい電圧のVmhを印加し、ビット線BLに電圧Vmより小さい電圧Vmlを印加する。この状態でワード線WLが選択されると、図4に示す場合と異なり、ビット線/BLからソース線SLへ書き込み電流Imw1が流れるとともに、ソース線SLからビット線BLへ電流Imw2が流れる。書き込み電流Imw1はMTJ素子20の磁化方向が平行状態(P状態)から反平行状態(AP状態)になる電流であり、書き込み電流Imw2はMTJ素子10の磁化方向が反平行状態(AP状態)から平行状態(P状態)になる電流である。
メモリセル1に不揮発性データを書き込む場合のソース線SL、ビット線BL、/BLに用いる電圧レベルの選択について、MTJ素子10、20に双方向の電流を流して相補データを書き込むことができれば良い。そのため、トランジスタM1〜M4の基板バイアスも利用して、ビット線BL、/BLに負電圧を利用して双方向電流を流すようにしても良い。
(不揮発性データの読み出し)
メモリセル1から不揮発性データを読み出す場合は、メモリセルアレイの電源がオフ状態で、メモリセルの各ノードN1、N2は放電された状態にある。図5(a)に示すように、初期状態の電圧レベルは、ソース線SLは0V、ワード線WLは0V、ビット線BL、/BLはそれぞれ0Vであり、ノードN1、N2は0Vである。そして、図5(b)に示すように、MTJ素子10は高抵抗状態AP、MTJ素子20は低抵抗状態Pと仮定する。ソース線SLに0Vを印加し、ビット線BL、/BLに電源電圧Vまたはプリチャージ電圧Vpcを印加し、ワード線WLに印加する電圧を0VからVにする。ここで、ビット線BL、/BLは互いに同じ電圧とするが、ワード線WLとビット線BL、/BLとは互いに異なる電圧としてもよい。すると、ソース線SLとビット線BLとの間、およびソース線SLとビット線/BLとの間にそれぞれ直列に存在するMTJ素子10、20の抵抗値に応じて電圧が分配され、ノードN1、N2の電位はN1=V1、N2=V2となる(図5(b))。MTJ素子10、20が高抵抗状態のときの抵抗値Rap>低抵抗状態の抵抗値Rpであることから、V2>V1となり、クロスカップルで増幅される。その後、図5(c)に示すように、ワード線WLを0V、ビット線BL、/BLをそれぞれ0Vの状態に戻す。すると、ノードN1にSRAMデータ“0”、ノードN2にSRAMデータ“1”がそれぞれ保持されて、読み出し動作が完了する。
上述したように、動作に応じてソース線SLに異なる電圧が印加される。すなわち、ソース線SLは動作に応じて異なる電源に接続される。
なお、トランジスタM1、M2、M3、M4はメモリセル1をSRAMとして動作させる場合に安定して読み出し動作、書き込み動作が行われるように、ゲート長、ゲート幅が選択される。それに加え、トランジスタM1、M2、M3、M4はメモリセルセル1を不揮発性メモリとして動作させる、つまりMTJ素子10、20へデータを記録する場合にMTJ素子10、20へ書き込み電流を流せるようゲート長、ゲート幅を選択する必要がある。トランジスタM1、M2、M3、M4のゲート長、ゲート幅の選択はワード線WL、ビット線BL、ソース線SLに使用する電圧レベルにも関係しており、MTJ素子10、20の特性と合わせて最適な組み合わせについて回路シミュレーションを用いて選択する。これらのことは、後述する第2および第3実施形態においても同様である。
以上説明したように、第1実施形態においては、メモリセル1は、4個のトランジスタM1〜M4を有する無負荷型SRAMセルと、ビット線BL、/BLとの間に、MTJ素子10、20を組み込んだ構成となっている。このため、電源からGNDへのリーク電流のパスが無く、かつSRAMデータを保持するノードN1、N2が、他のメモリセルと共有する配線と接続されておらず独立している。これにより、SRAMデータが消失するパスが存在しない。したがって、第1実施形態によれば、待機時および動作時における消費電力を低減することのできるとともに、SRAMデータが消失するのを防止することができる。
また、ソース線SLを利用してMTJ素子へ双方向電流を流すことによりMTJ素子への不揮発性データの書き込みを可能としており、そのソース線SLはロウ(左右)方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのSRAMデータを喪失しない不揮発性SRAMセルを実現することができる。
(第2実施形態)
第2実施形態による不揮発性メモリを図6乃至図7を参照して説明する。この第2実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、1つのメモリセルを図6に示す。この第2実施形態のメモリセル1Aは、図1に示す第1実施形態のメモリセル1において、ビット線BLとトランジスタM1のソースおよびドレインの一方との間に配置されたMTJ素子10を、トランジスタM1のソースおよびドレインの一方とノードN1との間に配置するとともに、ビット線/BLとトランジスタM3のソースおよびドレインの一方との間に配置されたMTJ素子20を、トランジスタM3のソースおよびドレインの一方とノードN2との間に配置した構成となっている。
このように構成された第2実施形態のメモリセル1Aのレイアウトの一例を図7に示す。この例のレイアウトにおいては、ワード線WLとソース線とが平行となるように配置され、ビット線BL、/BLとワード線WLおよびソース線SLとが交差する、例えば直交するように配置される。
この第2実施形態においては、MTJ素子10、20を抵抗としてみたとき、MTJ素子10、20はそれぞれトランジスタM1、M3に寄生抵抗として影響し、読み出し特性は第1実施形態に比べて良好となる。
この第2実施形態に係るメモリセルの回路動作は、上述した第1実施形態に係るメモリセルの回路動作と同様となる。
この第2実施形態も第1実施形態と同様に、メモリセル1Aは、4個のトランジスタM1〜M4を有する無負荷型SRAMセル内のトランジスタM1、M3と、ノードN1、N2との間に、MTJ素子10、20を組み込んだ構成となっている。このため、電源からGNDへのリーク電流のパスが無く、かつSRAMデータを保持するノードN1、N2が他のメモリセルと共有する配線と接続されておらず独立している。すなわち、SRAMデータが消失するパスが存在しない。したがって、第2実施形態によれば、待機時および動作時における消費電力を低減することができるとともに、SRAMデータが消失するのを防止することができる。
また、ソース線SLを利用してMTJ素子へ双方向電流を流すことによりMTJ素子への不揮発性データの書き込みを可能としており、そのソース線SLはロウ(左右)方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのSRAMデータを喪失しない不揮発性SRAMセルを実現することができる。
(第3実施形態)
第3実施形態による不揮発性メモリを図8乃至図9を参照して説明する。この第3実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、1つのメモリセルを図8に示す。この第3実施形態のメモリセル1Bは、図1に示す第1実施形態のメモリセル1において、ビット線BLとトランジスタM1のソースおよびドレインの一方との間に配置されたMTJ素子10を、ノードN1とトランジスタM2のソースおよびドレインの一方との間に配置するとともに、ビット線/BLとトランジスタM3のソースおよびドレインの一方との間に配置されたMTJ素子20を、ノードN2とトランジスタM4のソースおよびドレインの一方との間に配置した構成となっている。
このように構成された第3実施形態のメモリセル1Bのレイアウトの一例を図9に示す。この例のレイアウトにおいては、ワード線WLとソース線とが平行となるように配置され、ビット線BL、/BLとワード線WLおよびソース線SLとが交差する、例えば直交するように配置される。
この第3実施形態においては、MTJ素子10、20を抵抗としてみたとき、MTJ素子10、20はそれぞれトランジスタM2、M4に寄生抵抗として影響し、書き込み特性は第1実施形態に比べて良好となる。
この第3実施形態に係るメモリセルの回路動作について図10乃至図12(c)を参照して説明する。
(SRAMデータの書き込み/読み出し)
この第3実施形態に係るメモリセル1BをSRAMとして動作させる場合は、第1および第2実施形態に係るメモリセル1の場合と同様に行う。すなわち、ソース線SLは接地電源GNDに接続して0Vに保持し、ワード線WL、ビット線BL、/BLには通常のSRAMの読み出し動作または書き込み動作と同様の電気信号を与えて動作させる。書き込み動作は、ビット線BL、/BLにそれぞれV、0(または0、V)の電圧を印加し、ワード線WLを選択してメモリセル1のノードN1、N2にSRAMデータ“0”、“1”(または“1”、“0”)を書き込む。読み出し動作は、図10に示すように、ビット線BL、/BLをプリチャージ電位Vpcに保持するとともに、ソース線SLを接地電源GNDに接続し、ワード線WLに電源電圧Vを印加する。すると、メモリセル1が選択され、SRAMデータ“1”が保持されたノードN2(またはノードN1)にゲートが接続されているトランジスタM2(またはトランジスタM4)がオン状態となる。これにより、SRAMデータ“0”が保持されたノードN1(またはノードN2)がトランジスタM2(またはトランジスタM4)およびソース線SLを介して接地電源GNDに接続され、ビット線BL(またはビット線/BL)にSRAMデータの読み出し電流Isrが流れる。これにより、ノードN1(またはノードN2)に保持されたSRAMデータが読み出される。
(不揮発性データの書き込み)
しかし、メモリセル1Bに不揮発性データを書き込む場合は、第1および第2実施形態に係るメモリセル1、1Aの場合と、異なっている。まず、第1のステップとして、図10に示すように、第1および第2実施形態の場合と同様に、SRAMデータの読み出しを行う。
続いて、図11に示すように、第2のステップとして、MTJ素子10、20に不揮発性データを書き込む動作を行う。このとき、ビット線BL、/BLにそれぞれ与える信号、およびソース線SLに与える信号が第1および第2実施形態の場合と異なる。この理由は、不揮発性データの読み出しデータとSRAMデータとの対応が逆になるからである。例えば、第1のステップの読み出しの結果、ノードN1に保持されているSRAMデータが“0”であり、ノードN2の保持されているSRAMデータが“1”である場合を例にとって説明する。この場合、図11に示すように、ソース線SLに電圧Vmを印加し、ビット線BLに電圧Vmlを印加し、ビット線/BLに電圧Vmhを印加する。ここで、Vmh>Vm>Vmlである。この状態で、ワード線WLが選択されると、ビット線BLからソース線SLへ書き込み電流Imw2が流れるとともに、ソース線SLからビット線/BLへ書き込み電流Imw1が流れる。書き込み電流Imw2はMTJ素子10の磁化方向が反平行状態(AP状態)から平行状態(P状態)になる電流であり、電流Imw1はMTJ素子20の磁化方向がP状態からAP状態になる電流である。これにより、MTJ素子10、MTJ素子20はそれぞれ低抵抗状態(平行状態P)、高抵抗状態(反平行状態AP)へと書き込まれる。
また、第1のステップの読み出しの結果、ノードN1に保持されているSRAMデータが“1”であり、ノードN2に保持されているSRAMデータが“0”である場合は、ソース線SLに電圧Vmを印加し、ビット線BLに電圧Vmhを印加し、ビット線/BLに電圧Vmlを印加する。すなわち、Vmh>Vm>Vmlとする。この状態でワード線WLが選択されると、ビット線BLからソース線SLへ書き込み電流Imw1が流れるとともに、ソース線SLからビット線/BLへ電流Imw2が流れる。書き込み電流Imw1はMTJ素子10の磁化方向が平行状態(P状態)から反平行状態(AP状態)にする書き込み電流であり、書き込み電流Imw2はMTJ素子20の磁化方向が反平行状態(AP状態)から平行状態(P状態)にする書き込み電流である。これにより、MTJ素子10、MTJ素子20はそれぞれ高抵抗状態(反平行状態AP)、低抵抗状態(平行状態P)へと書き込まれる。
(不揮発性データの読み出し)
メモリセル1Bから不揮発性データを読み出す場合は、第1および第2実施形態の場合と同様に行う。図12(a)に示すように、初期状態の電圧レベルは、ソース線SLは0V、ワード線WLは0V、ビット線BL、/BLはそれぞれ0Vであり、ノードN1、N2は0Vである。そして、図12(b)に示すように、MTJ素子10は低抵抗状態P、MTJ素子20は高抵抗状態APと仮定する。この場合、ソース線SLに0Vを印加し、ビット線BL、/BLに電源電圧Vまたはプリチャージ電圧Vpcを印加し、ワード線WLに0Vから電圧Vへと電圧印加する。すると、ソース線SLとビット線BLとの間、およびソース線SLとビット線/BLとの間にそれぞれ直列に存在するMTJ素子10、20の抵抗値に応じて電圧が分配され、ノードN1、N2の電位はN1=V1、N2=V2となる(図12(b))。MTJ素子10、20が高抵抗状態のときの抵抗値Rap>低抵抗状態の抵抗値Rpであることから、V2>V1となり、クロスカップルで増幅される。その後、図12(c)に示すように、ワード線WLを0V、ビット線BL、/BLをそれぞれ0Vの状態に戻す。すると、ノードN1にSRAMデータ“0”、ノードN2にSRAMデータ“1”がそれぞれ保持されて、読み出し動作が完了する。
この第3実施形態においても、動作に応じてソース線SLに異なる電圧が印加される。すなわち、ソース線SLは動作に応じて異なる電源に接続される。
以上説明したように、第3実施形態においては、メモリセル1Bは、4個のトランジスタM1〜M4を有する無負荷型SRAMセルのノードN1、N2と、トランジスタM2、M4との間に、MTJ素子10、20を組み込んだ構成となっている。このため、電源からGNDへのリーク電流のパスが無く、かつSRAMデータの保持ノードN1、N2が他のメモリセルと共有する配線と接続されておらず独立している。これにより、SRAMデータが消失するパスが存在しない。したがって、第3実施形態によれば、待機時および動作時における消費電力を低減することのできるとともに、SRAMデータが消失するのを防止することができる。
また、ソース線SLを利用してMTJ素子へ双方向電流を流すことによりMTJ素子への不揮発性データの書き込みを可能としており、そのソース線SLはロウ(左右)方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのSRAMデータを喪失しない不揮発性SRAMセルを実現することができる。
(第4実施形態)
第4実施形態による不揮発性メモリについて図13を参照して説明する。この第4実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、1つのメモリセルを図13に示す。この第4実施形態のメモリセル1Cは、図1に示す第1実施形態のメモリセル1において、ビット線BLとトランジスタM1のソースおよびドレインの一方との間に配置されたMTJ素子10を、トランジスタM2のソースおよびドレインの他方とソース線SLとの間に配置するとともに、ビット線/BLとトランジスタM3のソースおよびドレインの一方との間に配置されたMTJ素子20を、トランジスタM4のソースおよびドレインの他方とソース線SLとの間に配置した構成となっている。
このように構成された不揮発性メモリも第1実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、SRAMデータが消失するのを防止することができる。
また、ソース線SLを利用してMTJ素子へ双方向電流を流すことによりMTJ素子への不揮発性データの書き込みを可能としており、そのソース線SLはロウ(左右)方向に隣接するメモリセルと共有することから、不揮発性データの書き込み時に同一カラムのSRAMデータを喪失しない不揮発性SRAMセルを実現することができる。
(第5実施形態)
第5実施形態による不揮発性メモリについて図14を参照して説明する。この第5実施形態の不揮発性メモリは、複数のメモリセルがアレイ状に配列されたメモリセルアレイを備えている。各メモリセルは同じ構成を有し、1つのメモリセルを図14に示す。この第5実施形態のメモリセル1Dは、図1に示す第1実施形態のメモリセル1において、ビット線BLとトランジスタM1のソースおよびドレインの一方との間に配置されたMTJ素子10を、ノード1とトランジスタM4のゲートとの間に配置するとともに、ビット線/BLとトランジスタM3のソースおよびドレインの一方との間に配置されたMTJ素子20を、ノードN2とトランジスタM2のゲートとの間に配置した構成となっている。
この第5実施形態においては、SRAMモードでの動作は、第1実施形態と同様に行う。また、不揮発性モードでは、メモリセル1Dに不揮発性データを書き込む場合は、第1実施形態と同様であるが、ビット線BLとソース線SLとの間、ビット線/BLとソースSLとの間に電流が流れる際の、ビット線BLとトランジスタM4のゲートとの間、ビット線/BLとトランジスタM2のゲートとの間に流れるゲート容量の充放電電流を利用してMTJ素子10、20への書き込みを行う。
また、メモリセル1Dから不揮発性データを読み出す場合は、以下のようにして行う。すなわち、メモリセル1Dから不揮発性データを読み出す場合は、メモリセルアレイの電源がオフ状態で、メモリセルの各ノードN1、N2は放電された状態にある。初期状態の電圧レベルは、ソース線SLは0V、ワード線WLは0V、ビット線BL、/BLはそれぞれ0Vであり、ノードN1、N2は0Vである。そして、図14に示すように、MTJ素子10は高抵抗状態AP、MTJ素子20は低抵抗状態Pと仮定する。ソース線SLに0Vを印加し、ビット線BL、/BLに電源電圧Vまたはプリチャージ電圧Vpcを印加し、ワード線WLに印加する電圧を0VからVにする。ここで、ビット線BL、/BLは互いに同じ電圧とするが、ワード線WLとビット線BL、/BLとは互いに異なる電圧としてもよい。すると、MTJ素子10、20の抵抗の相違により、MTJ素子10にゲートが接続されたトランジスタM4のゲート電圧は、MTJ素子20にゲートが接続されたトランジスタM2のゲート電圧よりも小さくなる。ノードN1の電位はノードN2の電位よりも小さくなり、これらの電位差はクロスカップルで増幅される。その後、ワード線WLを0V、ビット線BL、/BLをそれぞれ0Vの状態に戻す。すると、ノードN1にSRAMデータ“0”、ノードN2にSRAMデータ“1”がそれぞれ保持されて、読み出し動作が完了する。
この第5実施形態においても、動作に応じてソース線SLに異なる電圧が印加される。すなわち、ソース線SLは動作に応じて異なる電源に接続される。
この第5実施形態の不揮発性メモリは、ゲート容量充放電電流を利用してMTJ素子10、20への書き込みを行うため、メモリセルを構成するトランジスタの特性によっては、十分な書込み電流を流すことができない場合がある。しかし、その場合でも磁場を印加することでMTJ素子10、20に書き込みを行うために必要な電流値を小さくすることができるため、MTJ素子10、20に書き込みを行うことができる。この第5実施形態の不揮発性メモリは、トランジスタM2、M4のそれぞれのゲートにMTJ素子を接続するため、ゲートコンタクトにMTJ素子を接続することができ、メモリセルのレイアウトを複雑にする必要がない。また、トランジスタM2、M4のそれぞれのゲートにMTJ素子を直接接続するため、MTJ素子の抵抗値に応じてトランジスタM2、M4に流す電流の駆動能力を変化させることができるため、MTJ素子が保持している値をノードN1とノードN2に簡単に読み出すことができる特徴を持つ。そのため、頻繁に書き換わるデータではなく、一度書き換えられた後、頻繁に読出し動作を行うようなROM(Read Only Memory)として機能するデータにおいて効果を発揮する。
このように構成された不揮発性メモリも第1実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、SRAMデータが消失するのを防止することができる。
(第6実施形態)
第6実施形態による不揮発性メモリを図15乃至図16(b)を参照して説明する。第1乃至第6実施形態の不揮発性メモリはそれぞれ、ワード線WLに平行でかつ各メモリセル行に対して1本のソース線が設けられていた。この第6実施形態の不揮発性メモリは、ソース線以外は、第1乃至第5実施形態と同じ構成となっている。この第6実施形態においては、ワード線WLに平行でかつ各メモリセル行に対して1対のソース線SL、/SLが設けられている。説明を簡単にするために、この第6実施形態においては、各メモリセルは、図1に示す第1実施形態に係るメモリセルと同じ構成を有しているものとする。なお、各メモリセルは、図6に示す第2実施形態に係るメモリセル1A、図8に示す第3実施形態に係るメモリセル1B、図13に示す第4実施形態のメモリセル1Cで、または図14に示す第5実施形態のメモリセル1Dであってもよい。
この第6実施形態における1行分、例えば第1行のn個のメモリセル111〜11nを図15に示す。メモリセル11i(i=1,・・・n)においては、MTJ素子10の他端がビット線BLに接続され、MTJ素子20の他端がビット線/BLに接続される。また、各メモリセルのトランジスタM2のソースおよびドレインの他方がソース線SLに接続され、トランジスタM4のソースおよびドレインの他方がソース線/SLに接続される。
このように構成された第6実施形態の不揮発性メモリのSRAM動作モードおよび不揮発性動作モード(MRAM動作モード)において、選択されたメモリセルに関するビット線BL、/BL、およびソース線SL、/SLに印加する電圧を図16(a)、16(b)に示す。図16(a)はソース線SL、/SLを共通に制御する場合を示し、図16(b)はソース線SL、/SLを個別に制御する場合を示す。SRAM動作モードおよびMRAM動作モードのそれぞれは、データ“0”またはデータ“1”の読み出し動作、データ“0”またはデータ“1”の書き込み動作がある。なお、図16(a)、16(b)に示すSRAM動作において、「Keep」とあるのは、プリチャージ電圧を保持することを意味する。また、MRAM動作の読み出し、およびMRAM動作のソース線SL、/SLを共通に制御する場合は、第1実施形態と同様に行う(図16(a)参照)。
MRAM動作モードにおいて、この第6実施形態ではソース線がSLと/SLとに分割されているため、MTJ素子10とMTJ素子20とに、それぞれ独立して書き込みを行ってもよい(図16(b)参照)。すなわち、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“0”を書き込む時には、ソース線SLに印加する電圧を0Vにするとともに、ビット線BL、/BLおよびソース線/SLに印加する電圧をVDDに上げてトランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ビット線/BLに印加する電圧を0Vにするとともに、ソース線SL、/SLおよびビット線BLに印加する電圧をVDDに上げてトランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。また、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“1”を書き込む時には、ビット線BLに印加する電圧を0Vにするとともに、ソース線SL、/SLおよびビット線BLに印加する電圧をVDDに上げてトランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ソース線/SLに印加する電圧を0Vにするとともに、ビット線BL、/BLおよびソース線SLをVDDに上げてトランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。すなわち、電圧VDDは、電圧Vmh、Vmlよりも高い電圧である。なお、MTJ素子10とMTJ素子20とに、それぞれ独立して書き込みを行う場合、図29に示すように、印加する電圧を0Vではなく、電圧Vm、Vmh、Vmlを用いてもよい。すなわち、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“0”を書き込む時には、ソース線SLに印加する電圧をVmに、ビット線BLに印加する電圧をVmhに、ビット線/BLおよびソース線/SLに印加する電圧をVddに上げ、トランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ビット線/BLに印加する電圧をVmlに、ソース線/SLに印加する電圧をVmに、ソース線SL、およびビット線BLに印加する電圧をVddに上げ、トランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。また、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“1”を書き込む時には、ビット線BLに印加する電圧をVmlに、ソース線SLに印加する電圧Vmに、ソース線/SLおよびビット線/BLに印加する電圧をVddに上げ、トランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ソース線/SLに印加する電圧をVmに、ビット線/BLに印加する電圧をVmhに、ビット線BLおよびソース線SLに印加する電圧をVddに上げ、トランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。
この第6実施形態のように、各行に対して一対のソース線SL、/SLを設けることにより、不揮発性データの書き込みを容易に行うことができる。この第6実施形態においても、動作に応じてソース線SL、/SLに異なる電圧が印加される。すなわち、ソース線SL、/SLは動作に応じて異なる電源に接続される。
なお、図15は、メモリセル111が選択されて、このメモリセル111に不揮発性データを書き込む場合を示している。この場合、メモリセル111以外のメモリセル112〜11nは半選択状態となる。
この第6実施形態も第1実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、SRAMデータが消失するのを防止することができる。
(第7実施形態)
第7実施形態による不揮発性メモリを図17および図18を参照して説明する。第1乃至第5実施形態の不揮発性メモリはそれぞれ、ワード線WLに平行でかつ各メモリセル行に対して1本のソース線が設けられていた。この第7実施形態の不揮発性メモリは、ソース線以外は、第1乃至第5実施形態と同じ構成をとなっている。この第7実施形態においては、一対のビット線B、/BLに平行でかつ各メモリセル列に対して1対のソース線SL、/SLが設けられている。説明を簡単にするために、この第7実施形態においては、各メモリセルは、図1に示す第1実施形態に係るメモリセルと同じ構成を有しているものとする。なお、各メモリセルは、図6に示す第2実施形態に係るメモリセル1A、図8に示す第3実施形態に係るメモリセル1B、図13に示す第4実施形態のメモリセル1Cで、または図14に示す第5実施形態のメモリセル1Dであってもよい。
この第7実施形態における1列分、例えば第1列のm個のメモリセル111〜1m1を図17に示す。メモリセル1i1(i=1,・・・m)においては、MTJ素子10の他端がビット線BLに接続され、MTJ素子20の他端がビット線/BLに接続される。また、各メモリセルのトランジスタM2のソースおよびドレインの他方がソース線SLに接続され、トランジスタM4のソースおよびドレインの他方がソース線/SLに接続される。
このように構成された第7実施形態の不揮発性メモリのSRAM動作モードおよび不揮発性動作モード(MRAM動作モード)において、選択されたメモリセルに関するビット線BL、/BL、およびソース線SL、/SLに印加する電圧を図18(a)、18(b)に示す。図18(a)はソース線SL、/SLを共通に制御する場合を示し、図18(b)はソース線SL、/SLを個別に制御する場合を示す。SRAM動作モードおよびMRAM動作モードのそれぞれは、データ“0”またはデータ“1”の読み出し動作、データ“0”またはデータ“1”の書き込み動作がある。なお、図18(a)、18(b)に示すSRAM動作において、「Keep」とあるのは、プリチャージ電圧を保持することを意味する。また、MRAM動作の読み出し、およびMRAM動作のソース線SL、/SLを共通に制御する場合は、第1実施形態と同様に行う(図18(a)参照)。
MRAM動作モードにおいて、この第7実施形態ではソース線がSLと/SLとに分割されているため、MTJ素子10とMTJ素子20とに、それぞれ独立して書き込みを行ってもよい(図18(b)参照)。すなわち、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“0”を書き込む時には、ソース線SLに印加する電圧を0Vにするとともに、ビット線BL、/BLおよびソース線/SLに印加する電圧をVDDに上げてトランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ビット線/BLに印加する電圧を0Vにするとともに、ソース線SL、/SLおよびビット線BLに印加する電圧をVDDに上げてトランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。また、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“1”を書き込む時には、ビット線BLに印加する電圧を0Vにするとともに、ソース線SL、/SLおよびビット線BLに印加する電圧をVDDに上げてトランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ソース線/SLに印加する電圧を0Vにするとともに、ビット線BL、/BLおよびソース線SLをVDDに上げてトランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。すなわち、電圧VDDは、電圧Vmh、Vmlよりも高い電圧である。なお、MTJ素子10とMTJ素子20とに、それぞれ独立して書き込みを行う場合、図29に示すように、印加する電圧を0Vではなく、電圧Vm、Vmh、Vmlを用いてもよい。すなわち、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルに選択されたメモリセルにデータ“0”を書き込む時には、ソース線SLに印加する電圧をVmに、ビット線BLに印加する電圧をVmhに、ビット線/BLおよびソース線/SLに印加する電圧をVddに上げ、トランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ビット線/BLに印加する電圧をVmlに、ソース線/SLに印加する電圧をVmに、ソース線SL、およびビット線BLに印加する電圧をVddに上げ、トランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。また、ワード線WLに電圧を印加してメモリセルを選択し、この選択されたメモリセルにデータ“1”を書き込む時には、ビット線BLに印加する電圧をVmlに、ソース線SLに印加する電圧Vmに、ソース線/SLおよびビット線/BLに印加する電圧をVddに上げ、トランジスタM2を強制的にオンし、ビット線BLとソース線SLとの間に書き込み電流を流すことによってMTJ素子10に書き込みを行う。その後、ソース線/SLに印加する電圧をVmに、ビット線/BLに印加する電圧をVmhに、ビット線BLおよびソース線SLに印加する電圧をVddに上げ、トランジスタM4を強制的にオンし、ビット線/BLとソース線/SLとの間に書き込み電流を流すことによってMTJ素子20に書き込みを行う。
この第7実施形態のように、各行に対して一対のソース線SL、/SLを設けることにより、不揮発性データの書き込みを容易に行うことができる。この第7実施形態においても、動作に応じてソース線SL、/SLに異なる電圧が印加される。すなわち、ソース線SL、/SLは動作に応じて異なる電源に接続される。
なお、図17は、メモリセル111が選択されて、このメモリセル111に不揮発性データを書き込む場合を示している。この場合、メモリセル111以外のメモリセル121〜1m1は半選択状態となる。
この第7実施形態も第1実施形態と同様に、待機時および動作時における消費電力を低減することのできるとともに、SRAMデータが消失するのを防止することができる。
第1乃至第7実施形態においては、不揮発性素子としてMTJ素子を例にとって説明したが、他の不揮発性素子、例えば、磁性体を用いない抵抗変化型不揮発性素子(ReRAMの記憶素子)、相変化型不揮発性素子(PRAMの記憶素子)等を用いることができる。
また、上記第1乃至第7実施形態においては、1つのワード線WLに接続されたメモリセルの全てに対して同時にアクセス、すなわち読み出しまたは書き込みを行えば、半選択状態のメモリセルは存在しない。
(第8実施形態)
次に、ワード線に接続されたメモリセルの個数と同時にアクセスを行うメモリセルの個数が一致しない場合を第8実施形態として説明する。
(半選択の原理)
まず、半選択の原理について説明する、
第1乃至第7実施形態に示すような不揮発性素子を用いたメモリセルでは、6個のトランジスタを備えた従来のSRAMに比べ、1メモリセルあたりの面積を小さくすることができる。そのため、ワード線に接続されるメモリセルの個数は1024個(1024ビット)以上になることが多く、コンピュータシステムによって決定されるメモリモジュールのI/Oのビット幅と差が生じる。CPUバスやメモリコントローラから書込み要求や読出し要求が発行されるビット幅はシステムによって決まっており、一般に32ビットから512ビット程度である。例えば、1つのワード線に接続されるメモリセルのビット数が1024であるメモリ回路において、32ビットのメモリセルに対して書込みアクセスや読出しアクセスを行う場合、アクセスを行う32ビット以外のメモリセルに対してもワード線を選択してしまう。アクセスをしないメモリセルに対し、意図せずワード線を立ち上げてしまうことを半選択と呼ぶ。半選択されたメモリセルは、書込みアクセスや読出しアクセスを意図していなかったとしても、ワード線が選択されたことにより、内部保持データに影響を与える可能性がある。このため、内部データが書き換えられてしまったりしてしまい、誤動作の原因となる。そこで、メモリコントローラによって、CPUバスや外部I/Oからのアクセス要求を1つのワード線に接続されるメモリセルを1024ビットに拡張して、必ず1024ビットでアクセスするようにメモリコントローラで制御してもよい。第1乃至第7実施形態においても、CPUバスおよびI/Oに接続されるメモリセルの個数と、ワード線に接続されるメモリセルの個数との間に差があった場合、半選択状態となるメモリセルが発生し、内部保持データが破壊されてしまう可能性がある。
特に、第1乃至第7実施形態の不揮発性メモリでは、書込み動作時にメモリセルに読出し動作時よりも大きな電流を流すため、従来の6個のトランジスタからなるメモリセルを備えた従来のSRAMでは生じない新たな半選択により内部保持データが破壊されてしまうケースが存在する。このケースを第6および第7実施形態の不揮発性メモリを例にとって説明する。
(第6実施形態における半選択)
第6実施形態による不揮発性メモリにおいて、半選択によって内部データが破壊される可能性のある例を図19に示す。図19は、ソース線SL、/SLはワード線WLと平行に配置されている。図19では、ワード線WLが選択され、そのワード線WLに接続されているメモリセルの内の一部のメモリセル111に対してMRAMモードでの不揮発性書込みを実行している状態を示している。不揮発性素子10、20に書込みを行うため、ソース線SL、/SLと、ビット線BL、/BLとの間に不揮発性素子10、20の抵抗状態を反転させるのに必要な書込み電流を流すための電位差を書込みドライバ回路によって発生させる必要がある。この時、ソース線SL、/SLの電位はGNDレベルから書き込み電位Vに充電される。このとき、半選択状態のメモリセルにも同一のソース線SL、/SLが接続されている。このため、ビット線BL、/BLの電位がプリチャージされたままの状態であっても、またフローティング状態に設定されていたとしても、ソース線SL、/SLの電位が書き込み電位Vに充電されたことにより、ソース線SL、/SLと、ビット線BL、/BLとの間に電位差が生じ、不揮発性素子10、20に電流が流れてしまう。この場合、図19に示すように、メモリセル中のトランジスタM2、M4がパスゲートの役割を果たすため、データ“0”を保持している側の不揮発性素子に多くの電流が流れることになる。この時、ビット線BL、/BLの電位とソース線SL、/SLの電位Vとの関係により電流の流れる向きが確定し、不揮発性素子10、20の保持する抵抗状態を反転する電流が流れてしまう可能性がある。
(第7実施形態における半選択)
図20に第7実施形態における半選択状態の例を示す。図20に示す場合も、図19の場合と同様に、ワード線が選択され、このワード線に接続されたメモリセルの一部のメモリセル、例えばメモリセル111に対してMRAMモードでの不揮発性書込みを実行している状態を示している。図20においてソース線SL、/SLはワード線WL〜WLと交差、例えば直交しており、ビット線BL、/BLと平行に配線されている。この場合、選択されていないワード線WL〜WLに接続されているメモリセル121〜1m1に対しても、ソース線SL、/SLの電位がGNDレベルから書き込み電位Vまで充電されてしまう半選択状態となるメモリセル121〜1m1が存在する。図20に示すように、ソース線SL、/SLがワード線WL〜WLと交差、例えば直交しているので、半選択状態のメモリセル121〜12mはワード線WL〜WLが選択されていないため、トランジスタM1とトランジスタM3がカットオフしている状態となっている。このため、ビット線BL、/BLと、ソース線SL、/SL間で電流が流れることはない。しかし、揮発性のSRAMデータがトランジスタM2、M4を通じてソース線SL、/SLと接続されてしまう。このため、ノードN1、N2で維持しているSRAMデータである電荷が失われる可能性がある。メモリセル中のトランジスタM2、M4はパスゲートの役割を果たしており、SRAMデータ“0”を保持している側のノードとソース線とが接続される。これにより、SRAMデータ“0”を保持しているノードの電位が上昇し、最悪のケースでは、SRAMデータ“1”を保持している側のトランジスタも次第に電流を流すようになる。ソース線SL、/SLに電位が印加されている時間が十分長ければ、トランジスタM2、M4は両方ともONし、ノードN1、N2が両方とも電位Vに収束してしまう。この結果、ワード線WL〜WLが選択されていなくても、ソース線SL、/SLが選択されると、SRAMデータは失われてしまう。
このように、第1乃至第7実施形態による不揮発性メモリのメモリセルでは、ワード線WLおよびビット線BL、/BLの他に、ソース線SL、/SLがメモリセルに接続されるため、上述のような特有の半選択状態による内部保持データ破壊のメカニズムが存在する。
第6実施形態の不揮発性メモリの全体の構成を図21に示す。この不揮発性メモリは、図15に示すメモリセル行が複数個行方向に配列されたメモリセルアレイ30と、ワード線WLおよびソース線SL、/SLを選択し、電圧を印加するXデコーダ40と、全てのビット線対BL、/BLを選択するYデコーダ50と、Yデコーダ50を介してメモリセルアレイ30からデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ30にYデコーダを介して書き込みを行う、読み出し/書き込み回路60と、書き込み信号WEおよびアドレス信号を受け、Xデコーダ40、Yデコーダ50、読み出し/書き込み回路60に送出するアドレスバッファ70と、を備えている。なお、読み出し/書き込み回路60には、IOの個数に相当するデータが入出される。
図21では、ワード線WLとソース線SL、/SLが平行に配置されており、アクセスを行うメモリセルに不揮発性書込みを行ったときに、非アクセス状態であるがワード線WLおよびソース線SL、/SLが選択された半選択状態のメモリセルにおいて不揮発性素子に誤書込みをしてしまうか、もしくはSRAMデータが失われてしまう。
第7実施形態の不揮発性メモリの全体の構成を図22に示す。この不揮発性メモリは、図17に示すメモリセル列が複数個列方向に配列されたメモリセルアレイ30Aと、ワード線WLを選択し、電圧を印加するXデコーダ40Aと、全てのビット線対BL、/BLおよびソース線SL、/SLを選択するYデコーダ50Aと、Yデコーダ50Aを介してメモリセルアレイ30Aからデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ30AにYデコーダを介して書き込みを行う、読み出し/書き込み回路60Aと、書き込み信号WEおよびアドレス信号を受け、Xデコーダ40A、Yデコーダ50A、読み出し/書き込み回路60Aに送出するアドレスバッファ70Aと、を備えている。なお、読み出し/書き込み回路60Aには、IOの個数に相当するデータが入出される。
図22では、ワード線WLとソース線SL、/SLとが交差、例えば直交するように配置されており、ワード線WLが選択されていないメモリセルに対しても、ソース線SL、/SLの電位が充電されてしまうことにより、SRAMデータが非選択のメモリセルで失われてしまう。
このように、ワード線に接続されたメモリセルの個数と同時にアクセスを行うメモリセルの個数が一致しない場合に、半選択状態のメモリセルに保持されたデータの破壊を防止することのできる不揮発性メモリを第8実施形態として説明する。
この第8実施形態による不揮発性メモリについて図23および図24を参照して説明する。この第8実施形態の不揮発性メモリは、半選択による保持データの破壊を防ぐために、ワード線およびソース線をグローバルとローカルの2階層に階層化するとともに列(カラム)を選択するカラム線CLを新たに設けた構成を有している。
図23は第8実施形態に不揮発性メモリを示すブロック図である。この第8実施形態の不揮発性メモリは、複数のメモリセルがマトリクス状に配列されたメモリセルアレイ35と、グローバルワード線GWLおよびグローバルソース線GSL、/GSLを選択し、電圧を印加するXデコーダ45と、全てのビット線対BL、/BLおよびカラム線CLを選択するYデコーダ55と、Yデコーダ55を介してメモリセルアレイ35からデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ35にYデコーダ55を介して書き込みを行う、読み出し/書き込み回路65と、書き込み信号WEおよびアドレス信号を受け、Xデコーダ45、Yデコーダ55、読み出し/書き込み回路65に送出するアドレスバッファ75と、を備えている。なお、読み出し/書き込み回路65には、IOの個数に相当するデータが入出される。図23では、グローバルワード線GWLとグローバルソース線GSL、/GSLが平行に配置されている。
この第8実施形態に係るメモリセルアレイ35を図24に示す。このメモリセルアレイ35は、マトリクス状に配列された複数のグローバルメモリセル100ij(i=1,・・・,m、j=1,・・・,n)を有している。ここで、m、nは1以上の整数を表す。すなわち、グローバルメモリセルの個数はm×nである。各グローバルメモリセル100ij(i=1.・・・,m、j=1,・・・,n)は、3個のANDゲート110a、110b、110cと、32個の記憶部MCと、を備えている。各記憶部MCは、図15に示す第6実施形態に係る各メモリセルと同じ構成を有している。すなわち、各記憶部MCは、図15に示すように、直列に接続されて第1直列回路を形成する2個のトランジスタM1、M2と、直列に接続されて第2直列回路を形成する2個のトランジスタM3、M4と、第1直列回路に設けられた不揮発性素子10と、不揮発性素子10が第1直列回路に設けられた箇所に対応する第2直列回路の箇所に設けられる不揮発性素子20と、を備えている。なお、図15においては、不揮発性素子10、20は、図1に示す第1実施形態に係るメモリセルと同様に配置されている。図6に示す第2実施形態に係るメモリセル、図8に示す第3実施形態のメモリセル、図13に示す第4実施形態のメモリセル、図14に示す第5実施形態のメモリセルと同様な配置であってもよい。
この第8実施形態においては、各グローバルメモリセルは32ビットのデータを記憶し、全体ではm×32nビットのデータを記憶する不揮発性メモリである。
各グローバルメモリセル100ij(i=1,・・・,m、j=1,・・・,n)において、ANDゲート110aは、グローバルワード線GWLからの信号と、カラム線CLからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルワード線LWLを選択する選択部である。ANDゲート110bは、グローバルソース線GSLからの信号と、カラム信号線CLからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線LSLを選択する選択部である。ANDゲート110cは、グローバルソース線/GSLからの信号と、カラム信号線CLからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線/LSLを選択する選択部である。そして、各グローバルメモリセル100ij(i=1,・・・,m、j=1,・・・,n)において、各記憶部MCのトランジスタM1、M2のゲートがローカルワード線LWLに接続され、トランジスタM2のソースおよびドレインの他方がローカルソース線LSLに接続され、トランジスタM4のソースおよびドレインの他方がローカルソース線/LSLに接続される。したがって、各グローバルメモリセル100ij(i=1,・・・,m、j=1,・・・,n)において、32個の記憶部MCは同時にアクセスされる。なお、本実施形態においては、各記憶部MCに対して一対のビット線BL、/BLが設けられるが、図24において、図を簡略化するために図示せず省略している。
このように構成された第8実施形態においては、グローバルワード線と、グローバルソース線が選択され、かつカラム線CL線によって選択されたカラムのメモリセルが選択されるため、アクセスを行わないメモリセルに対してはローカルワード線LWLとローカルソース線LSL、/LSLは選択されず、半選択による保持データの破壊は発生しない。
なお、各グローバルメモリセル100ij(i=1,・・・,m、j=1,・・・,n)において、選択部としてのANDゲート110aは、カラム線CLからの信号に基づいて、グローバルワード線GWLとローカルワード線LWLとを接続するトランスファーゲートであってもよい。選択部としてのANDゲート110bは、カラム線CLからの信号に基づいて、グローバルソース線GSLとローカルソース線LSLとを接続するトランスファーゲートであってもよい。選択部としてのANDゲート110cは、カラム線CLからの信号に基づいて、グローバルソース線/GSLとローカルソース線/LSLとを接続するトランスファーゲートであってもよい。
この第8実施形態においても、動作に応じてグローバルソース線GSL、/GSLに異なる電圧が印加される。すなわち、グローバルソース線GSL、/GSLは動作に応じて異なる電源に接続される。
(変形例)
第8実施形態の変形例による不揮発性メモリについて図25を参照して説明する。この変形例の不揮発性メモリは、第8実施形態の不揮発性メモリのメモリセルアレイ35を図25に示すメモリセルアレイ35aに置き換えた構成を有している。このメモリセルアレイ35aは、図24に示すメモリセルアレイ35からグローバルソース線/GSLおよびANDゲート110cを削除した構成を有しており、各記憶部MCは、図1に示す第1実施形態に係るメモリセル、図6に示す第2実施形態に係るメモリセル、図8に示す第3実施形態のメモリセル、図13に示す第4実施形態のメモリセル、または図14に示す第5実施形態のメモリセルと同じ構成を有している。すなわち、各行に対して1本のグローバルソース線GSLおよび各グローバルメモリセルに対して1本のローカルソース線LSLが設けられた構成を有している。各グローバルメモリセルにおいて、ローカルソースLSLに各記憶部MCのトランジスタM2、M4のそれぞれのソースおよびドレインの他方が接続される。
この変形例の不揮発性メモリも、第8実施形態と同様に、グローバルワード線と、グローバルソース線が選択され、かつカラム線CL線によって選択されたカラムのメモリセルが選択されるため、アクセスを行わないメモリセルに対してはローカルワード線LWLとローカルソース線LSLは選択されず、半選択による保持データの破壊は発生しない。
この第8実施形態の変形例においても、動作に応じてグローバルソース線GSLに異なる電圧が印加される。すなわち、グローバルソース線GSLは動作に応じて異なる電源に接続される。
(第9実施形態)
第9実施形態による不揮発性メモリについて図26および図27を参照して説明する。この第9実施形態の不揮発性メモリは、第8実施形態と同様に、半選択による保持データの破壊を防ぐために、ワード線およびソース線をグローバルとローカルの2階層に階層化するとともに列(カラム)を選択するカラム線CLを新たに設けた構成を有している。
図26は第9実施形態に不揮発性メモリを示すブロック図である。この第9実施形態の不揮発性メモリは、複数のメモリセルがマトリクス状に配列されたメモリセルアレイ35Aと、グローバルワード線GWLを選択し、電圧を印加するXデコーダ45Aと、全てのビット線対BL、/BL、グローバルソース線GSL、/GSL、およびカラム線CLを選択するYデコーダ55Aと、Yデコーダ55Aを介してメモリセルアレイ35Aからデータの読み出しを行うとともに、および入力されたデータをメモリセルアレイ35AにYデコーダ55Aを介して書き込みを行う、読み出し/書き込み回路65Aと、書き込み信号WEおよびアドレス信号を受け、Xデコーダ45A、Yデコーダ55A、読み出し/書き込み回路65Aに送出するアドレスバッファ75Aと、を備えている。なお、読み出し/書き込み回路65Aには、IOの個数に相当するデータが入出される。図26では、グローバルワード線GWLとグローバルソース線GSL、/GSLが交差、例えば直交するように配置されている。
この第9実施形態に係るメモリセルアレイ35Aを図27に示す。このメモリセルアレイ35Aは、マトリクス状に配列された複数のグローバルメモリセル100Aij(i=1,・・・,m、j=1,・・・,n)を有している。ここで、m、nは1以上の整数を表す。すなわち、グローバルメモリセルの個数はm×nである。各グローバルメモリセル100Aij(i=1.・・・,m、j=1,・・・,n)は、3個のANDゲート115a、115b、115cと、32個の記憶部MCと、を備えている。各記憶部MCは、図17に示す第7実施形態に係る各メモリセルと同じ構成を有している。すなわち、各記憶部MCは、図17に示すように、直列に接続されて第1直列回路を形成する2個のトランジスタM1、M2と、直列に接続されて第2直列回路を形成する2個のトランジスタM3、M4と、第1直列回路に設けられた不揮発性素子10と、不揮発性素子10が第1直列回路に設けられた箇所に対応する第2直列回路の箇所に設けられる不揮発性素子20と、を備えている。なお、図17においては、不揮発性素子10、20は、図1に示す第1実施形態に係るメモリセルと同様に配置されている。図6に示す第2実施形態に係るメモリセル、図8に示す第3実施形態のメモリセル、図13に示す第4実施形態のメモリセル、図14に示す第5実施形態のメモリセルと同様な配置であってもよい。
この第9実施形態においては、各グローバルメモリセルは32ビットのデータを記憶し、全体ではm×32nビットのデータを記憶する不揮発性メモリである。
各グローバルメモリセル100Aij(i=1,・・・,m、j=1,・・・,n)において、ANDゲート115aは、グローバルワード線GWLからの信号と、カラム線CLからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルワード線LWLを選択部である。ANDゲート115bは、ローカルワード線LWLからの信号と、グローバルソース線GSLからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線LSLを選択する選択部である。ANDゲート115cは、ローカルワード線LWLと、グローバルソース線/GSLからの信号とに基づいて論理演算を行い、演算結果に基づいてローカルソース線/LSLを選択する選択部である。そして、各グローバルメモリセル100Aij(i=1,・・・,m、j=1,・・・,n)において、各記憶部MCのトランジスタM1、M2のゲートがローカルワード線LWLに接続され、トランジスタM2のソースおよびドレインの他方がローカルソース線LSLに接続され、トランジスタM4のソースおよびドレインの他方がローカルソース線/LSLに接続される。したがって、各グローバルメモリセル100Aij(i=1,・・・,m、j=1,・・・,n)において、32個の記憶部MCは同時にアクセスされる。なお、本実施形態においては、各記憶部MCに対して一対のビット線BL、/BLが設けられるが、図27において、図を簡略化するために図示せず省略している。
このように構成された第9実施形態においては、グローバルワード線と、グローバルソース線が選択され、かつカラム線CL線によって選択されたカラムのみ選択されるため、アクセスを行わないメモリセルに対してはローカルワード線LWLとローカルソース線LSL、/LSLは選択されず、半選択による保持データの破壊は発生しない。
なお、各グローバルメモリセル100Aij(i=1,・・・,m、j=1,・・・,n)において、選択部としてのANDゲート110aは、カラム線CLからの信号に基づいて、グローバルワード線GWLとローカルワード線LWLとを接続するトランスファーゲートであってもよい。選択部としてのANDゲート110bは、ローカルワード線LWLからの信号に基づいて、グローバルソース線GSLとローカルソース線LSLとを接続するトランスファーゲートであってもよい。選択部としてのANDゲート110cは、ローカルワード線LWLからの信号に基づいて、グローバルソース線/GSLとローカルソース線/LSLとを接続するトランスファーゲートであってもよい。
この第9実施形態においても、動作に応じてグローバルソース線GSL、/GSLに異なる電圧が印加される。すなわち、グローバルソース線GSL、/GSLは動作に応じて異なる電源に接続される。
(変形例)
第9実施形態の変形例による不揮発性メモリについて図28を参照して説明する。この変形例の不揮発性メモリは、第9実施形態の不揮発性メモリのメモリセルアレイ35Aを図28に示すメモリセルアレイ35Aaに置き換えた構成を有している。このメモリセルアレイ35Aaは、図24に示すメモリセルアレイ35Aからグローバルソース線/GSLおよびANDゲート110cを削除した構成を有しており、各記憶部MCは、図1に示す第1実施形態に係るメモリセル、図6に示す第2実施形態に係るメモリセル、図8に示す第3実施形態のメモリセル、図13に示す第4実施形態のメモリセル、または図14に示す第5実施形態のメモリセルと同じ構成を有している。すなわち、各行に対して1本のグローバルソース線GSLおよび各グローバルメモリセルに対して1本のローカルソース線LSLが設けられた構成を有している。
この変形例の不揮発性メモリも、第9実施形態と同様に、グローバルワード線と、グローバルソース線が選択され、かつカラム線CL線によって選択されたカラムのメモリセルが選択されるため、アクセスを行わないメモリセルに対してはローカルワード線LWLとローカルソース線LSLは選択されず、半選択による保持データの破壊は発生しない。
この第9実施形態の変形例においても、動作に応じてグローバルソース線GSLに異なる電圧が印加される。すなわち、グローバルソース線GSLは動作に応じて異なる電源に接続される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
1 メモリセル
10 MTJ素子
20 MTJ素子
100ij(i=1,・・・,m、j=1,・・・.n) グローバルメモリセル
N1 ノード
N2 ノード
BL ビット線
/BL ビット線
SL ソース線
WL ワード線
MC 記憶部

Claims (13)

  1. マトリクス状に配列された複数のメモリセルと、
    同一行のメモリセルに対応して設けられた複数の第1配線と、
    同一列のメモリセルに対応して設けられた複数の第2および第3配線と、
    同一行のメモリセルおよび同一列のメモリセルの一方に対応して設けられた複数の第4配線と、
    選択するメモリセルに、SRAMデータを書き込む場合と不揮発性データを書き込む場合とでは、対応する前記第4配線に互いに異なる電圧を印加する書き込み回路と、
    を備え、
    前記メモリセルは、複数のトランジスタと、第1および第2不揮発性素子と、第1および第2ノードと、を備え、前記複数のトランジスタは第1乃至第4トランジスタを含み、前記第1および第2トランジスタと前記第1不揮発性素子とは直列接続され、前記第3および第4トランジスタと前記第2不揮発性素子とは直列接続され、前記第1ノードは前記第1トランジスタと前記第2トランジスタとの間に設けられ、前記第2ノードは前記第3トランジスタと前記第4トランジスタとの間に設けられ、前記第1および第3トランジスタのそれぞれのゲートが前記第1配線に接続され、前記第2トランジスタのゲートが前記第2ノードに接続され、前記第4トランジスタのゲートが前記第1ノードに接続され、前記第1トランジスタは前記第2配線と前記第1ノードとの間に接続され、前記第2トランジスタは前記第1ノードと前記第4配線との間に接続され、前記第3トランジスタは前記第3配線と前記第2ノードとの間に接続され、前記第4トランジスタは前記第2ノードと前記第4配線との間に接続され、前記第1不揮発性素子は前記第2配線と前記第1トランジスタとの間、前記第1トランジスタと前記第1ノードとの間、前記第1ノードと前記第2トランジスタとの間、および前記第2トランジスタと前記第4配線との間のいずれか1つに設けられ、前記第2不揮発性素子は前記第3配線と前記第3トランジスタとの間、前記第3トランジスタと前記第2ノードとの間、前記第2ノードと前記第4トランジスタとの間、および前記第4トランジスタと前記第4配線との間のいずれか1つでかつ前記第1不揮発性素子が設けられた箇所に対応する箇所に設けられる、不揮発性メモリ。
  2. 前記メモリセルにおいて、前記第1不揮発性素子は、前記第2配線と前記第1トランジスタとの間に設けられ、前記第2不揮発性素子は、前記第3配線と前記第3トランジスタとの間に設けられる、請求項1記載の不揮発性メモリ。
  3. 前記メモリセルにおいて、前記第1不揮発性素子は、前記第1トランジスタと前記第1ノードとの間に設けられ、前記第2不揮発性素子は、前記第3トランジスタと前記第2ノードとの間に設けられる、請求項1記載の不揮発性メモリ。
  4. 前記メモリセルにおいて、前記第1不揮発性素子は、前記第1ノードと前記第2トランジスタとの間に設けられ、前記第2不揮発性素子は、前記第2ノードと前記第4トランジスタとの間に設けられる、請求項1記載の不揮発性メモリ。
  5. 前記メモリセルにおいて、前記第1不揮発性素子は、前記第2トランジスタと前記第4配線との間に設けられ、前記第2不揮発性素子は、前記第4トランジスタと前記第4配線との間に設けられる、請求項1記載の不揮発性メモリ。
  6. マトリクス状に配列された複数のメモリセルと、
    同一行のメモリセルに対応して設けられた複数の第1配線と、
    同一列のメモリセルに対応して設けられた複数の第2および第3配線と、
    同一行のメモリセルおよび同一列のメモリセルの一方に対応して設けられた複数の第4配線と、
    選択するメモリセルに、SRAMデータを書き込む場合と不揮発性データを書き込む場合とでは、対応する前記第4配線に互いに異なる電圧を印加する書き込み回路と、
    を備え、
    前記メモリセルは、複数のトランジスタと、第1および第2不揮発性素子と、第1および第2ノードと、を備え、前記複数のトランジスタは第1乃至第4トランジスタを含み、前記第1および第2トランジスタは直列接続され、前記第3および第4トランジスタは直列接続され、前記第1ノードは前記第1トランジスタと前記第2トランジスタとの間に設けられ、前記第2ノードは前記第3トランジスタと前記第4トランジスタとの間に設けられ、前記第1および第3トランジスタのそれぞれのゲートが前記第1配線に接続され、前記第2トランジスタのゲートが前記第2ノードに接続され、前記第4トランジスタのゲートが前記第1ノードに接続され、前記第1トランジスタは前記第2配線と前記第1ノードとの間に接続され、前記第2トランジスタは前記第1ノードと前記第4配線との間に接続され、前記第3トランジスタは前記第3配線と前記第2ノードとの間に接続され、前記第4トランジスタは前記第2ノードと前記第4配線との間に接続され、前記第1不揮発性素子は前記第1ノードと前記第4トランジスタのゲートとの間に設けられ、前記第2不揮発性素子は前記第2ノードと前記第2トランジスタのゲートとの間に設けられる、不揮発性メモリ。
  7. 複数の前記4配線は、前記第1配線に沿って配置される請求項1乃至6のいずれかに記載の不揮発性メモリ。
  8. 複数の前記第4配線はそれぞれ第5および第6配線を有し、前記第5配線は前記2トランジスタに接続され、前記第6配線は前記第4トランジスタに接続され、前記第5および第6配線は前記第1配線に沿って配置される請求項1乃至6のいずれかに記載の不揮発性メモリ。
  9. 複数の前記第4配線はそれぞれ第5および第6配線を有し、前記第5配線は前記2トランジスタに接続され、前記第6配線は前記第4トランジスタに接続され、前記第5配線は前記第2配線に沿って配置され、前記第6配線は前記第3配線に沿って配置される請求項1乃至6のいずれかに記載の不揮発性メモリ。
  10. 前記書き込み回路は、前記不揮発性データを書き込む場合に、
    前記選択するメモリセルにおいて、対応する前記第2配線に第1電圧を印加し、対応する前記第3配線に前記第1電圧と異なる第2電圧を印加し、対応する前記第4配線に前記第1電圧と前記第2電圧との間の第3電圧を印加、前記選択するメモリセルに対応する前記第1配線に第4電圧を印加する請求項1乃至5のいずれかに記載の不揮発性メモリ
  11. 前記選択するメモリセルにおいて、対応する前記第1配線に第1電圧を印加し、前記第2及び第3配線に第2電圧を印加し、対応する前記第4配線に前記第2電圧と異なる第3電圧を印加する読み出し回路を更に備えている請求項1乃至5のいずれかに記載の不揮発性メモリ
  12. 前記書き込み回路は、前記不揮発性データを書き込む場合に、
    前記選択するメモリセルにおいて、前記第1配線に電圧を印加記第2トランジスタがオン状態となるように前記第2および第3配線と、前記第5および第6配線とにそれぞれ電圧を印加し、前記第1不揮発性素子にデータを書き込、前記選択するメモリセルにおいて、前記第4トランジスタがオン状態となるように前記第2および第3配線と、前記第5および第6配線とにそれぞれ電圧を印加し、前記第1不揮発性素子に書き込まれたデータと異なるデータを前記第2不揮発性素子に書き込む、請求項8または9の不揮発性メモリ
  13. 前記第1および第2不揮発性素子はMTJ素子である請求項1乃至12のいずれかに記載の不揮発性メモリ。
JP2013106520A 2013-05-20 2013-05-20 不揮発性メモリ Active JP6148534B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013106520A JP6148534B2 (ja) 2013-05-20 2013-05-20 不揮発性メモリ
US14/217,888 US9111854B2 (en) 2013-05-20 2014-03-18 Non-volatile memory, writing method for the same, and reading method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013106520A JP6148534B2 (ja) 2013-05-20 2013-05-20 不揮発性メモリ

Publications (2)

Publication Number Publication Date
JP2014229326A JP2014229326A (ja) 2014-12-08
JP6148534B2 true JP6148534B2 (ja) 2017-06-14

Family

ID=51895117

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013106520A Active JP6148534B2 (ja) 2013-05-20 2013-05-20 不揮発性メモリ

Country Status (2)

Country Link
US (1) US9111854B2 (ja)
JP (1) JP6148534B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110544499B (zh) * 2018-05-28 2021-07-13 联华电子股份有限公司 静态随机存取存储器结构
US11107530B2 (en) 2019-12-31 2021-08-31 Taiwan Semiconductor Manufacturing Company Limited Non-volatile static random access memory (nvSRAM) with multiple magnetic tunnel junction cells
TWI770950B (zh) * 2020-04-28 2022-07-11 台灣積體電路製造股份有限公司 記憶體單元、記憶體系統與記憶體單元的操作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269027B1 (en) 1998-04-14 2001-07-31 Honeywell, Inc. Non-volatile storage latch
JP2000123578A (ja) * 1998-10-13 2000-04-28 Sharp Corp 半導体メモリ装置
AU2003241719A1 (en) * 2002-06-05 2003-12-22 Matsushita Electric Industrial Co., Ltd. Non-volatile memory circuit, drive method thereof, semiconductor device using the memory circuit
JP4133149B2 (ja) 2002-09-12 2008-08-13 株式会社ルネサステクノロジ 半導体記憶装置
KR100479810B1 (ko) * 2002-12-30 2005-03-31 주식회사 하이닉스반도체 불휘발성 메모리 장치
US8218349B2 (en) * 2009-05-26 2012-07-10 Crocus Technology Sa Non-volatile logic devices using magnetic tunnel junctions
WO2010143707A1 (ja) * 2009-06-12 2010-12-16 国立大学法人東京大学 ラッチ回路の電圧特性調整方法および半導体装置の電圧特性調整方法並びにラッチ回路の電圧特性調整器
TWI441185B (zh) * 2010-05-12 2014-06-11 Ind Tech Res Inst 非揮發性靜態隨機存取記憶體及其操作方法
JP5330435B2 (ja) 2011-03-15 2013-10-30 株式会社東芝 不揮発性コンフィギュレーションメモリ

Also Published As

Publication number Publication date
JP2014229326A (ja) 2014-12-08
US9111854B2 (en) 2015-08-18
US20140339616A1 (en) 2014-11-20

Similar Documents

Publication Publication Date Title
US10453532B1 (en) Resistive memory device including reference cell and method of operating the same
US8009458B2 (en) Asymmetric write current compensation using gate overdrive for resistive sense memory cells
JP4133149B2 (ja) 半導体記憶装置
JP4656720B2 (ja) 薄膜磁性体記憶装置
US8315090B2 (en) Pseudo page mode memory architecture and method
US9653137B2 (en) STT-MRAM bitcell for embedded flash applications
US9318158B2 (en) Non-volatile memory using bi-directional resistive elements
US9824736B1 (en) Memory device
US10269403B2 (en) Semiconductor storage device
US9245609B2 (en) Semiconductor storage device
KR101068573B1 (ko) 반도체 메모리 장치
WO2015012305A1 (ja) リコンフィギュラブル論理回路
KR102347307B1 (ko) 반도체 회로, 구동 방법 및 전자 장치
JP5267629B2 (ja) 不揮発性メモリ
JP2003346473A (ja) 薄膜磁性体記憶装置
JP5316608B2 (ja) 不揮発性メモリセルおよび不揮発性メモリ
JP6148534B2 (ja) 不揮発性メモリ
JP2016167333A (ja) 疑似ページモードのメモリアーキテクチャおよび方法
JP4262969B2 (ja) 薄膜磁性体記憶装置
US20170076791A1 (en) Semiconductor memory device
JP2010027178A (ja) 記憶装置
JP2012203939A (ja) 半導体記憶装置
JP2004103202A (ja) 薄膜磁性体記憶装置
JP5331998B2 (ja) 不揮発性半導体記憶装置
US6912174B2 (en) Thin film magnetic memory device suppressing influence of magnetic field noise from power supply wiring

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160316

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161209

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170210

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170421

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170519

R151 Written notification of patent or utility model registration

Ref document number: 6148534

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350