JP6578655B2

JP6578655B2 - 半導体装置

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Inventors: 真一森脇
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Description

本発明は、半導体装置に関する。

中央演算処理装置（Central Processing Unit、ＣＰＵ）、記憶装置、Ｉ／Ｏ回路等を搭載し、ＳＯＣ（Ｓystem-On-a-Chip）とも称される半導体装置は、大規模化・微細化が進んでいる。この結果、ＳＯＣに搭載されるトランジスタ数が増大すると共に、トランジスタ単体のリーク電力（Leak Power）が増加することによりＳＯＣ全体のリーク電力が増加している。また、ＳＯＣにおいて、記憶装置の１つであるＳＲＡＭ（Static Random Access Memory）は、チップ内に占める割合が大きく且つ高速動作するため、消費電力が大きくなる。ＳＯＣの低消費電力化を実現するためにＳＲＡＭセルを形成するトランジスタのリーク電力を抑制することにより、ＳＲＡＭの動作時及び動作を停止する時の消費電力を減少させることが好ましい。

ＳＲＡＭセルのリーク電力を抑制するために、ＳＲＡＭセルの動作を停止している時及びＳＲＡＭセルへのデータの書き込み時に、ＳＲＡＭセルからのデータの読み出し時よりもＳＲＡＭセルに印加される電圧を小さくする技術が知られている。ＳＲＡＭセルからのデータの読み出し時よりもＳＲＡＭセルの動作停止時にＳＲＡＭセルに印加される電圧を小さくすることにより、動作停止時のＳＲＡＭセルのリーク電力を削減できる。また、ＳＲＡＭセルからのデータの読み出し時よりもＳＲＡＭセルへのデータの書き込み時にＳＲＡＭセルに印加される電圧を小さくすることにより、ＳＲＡＭセルへのデータの書き込み時の消費電力を小さくし且つ書き込み時間を短縮することができる。

特開２００４−２０６７４５号公報特表２００８−９１０２９号公報特開２００８−２８７７６８号公報

しかしながら、ＳＲＡＭセルからのデータの読み出し時よりもＳＲＡＭセルへのデータの書き込み時にＳＲＡＭセルに印加される電圧を小さくすると、書き込みのために選択されなかったＳＲＡＭセルに記憶されたデータが破壊されるおそれがある。例えば、ロウアドレス及びカラムアドレスで選択されたＳＲＡＭセルにデータを書き込むときに、ロウアドレスで選択され且つカラムアドレスで選択されなかったＳＲＡＭセルに記憶されたデータが意図せずに反転して破壊されるおそれがある。

一実施形態では、書き込みのために選択されなかったＳＲＡＭセルのデータが破壊されるおそれが低いＳＲＡＭを有する半導体装置を提供することを目的とする。

１つの態様では、半導体装置は、複数のメモリセルと、複数のワード線と、Ｎ対（Nは２以上の整数）のビット線と、Ｎ個の書き込みラッチ回路と、Ｎ個の読み出しラッチ回路と、第２電圧切替回路とを有する。複数のメモリセルは、行列状に配置され、第１電源電圧及び第１電源電圧よりも低い第２電源電圧が供給される。複数のワード線は同一行に配列された複数の前記メモリセルに接続され、Ｎ対のビット線は同一列に配列された複数の前記メモリセルに接続される。Ｎ個の書き込みラッチ回路は、それぞれがＮ対のビット線のそれぞれに接続され、接続されたビット線に接続されるメモリセルに書き込むデータを順次ラッチし、ラッチしたデータを、選択されたワード線に接続されたメモリセルに同時に書き込む。Ｎ個の読み出しラッチ回路は、それぞれがＮ対のビット線のそれぞれに接続され、接続されたビット線に接続されるメモリセルから同時に読み出してラッチし、ラッチしたデータを順次読み出す。第２電圧切替回路は、データを書き込む間および動作を停止するスリープモードの間、第２電源電圧の電位を第１電位とし、データを読み出す間、第２電源電圧の電位を第１電位より低い第２電位とする。

一実施形態では、書き込みのために選択されなかったＳＲＡＭセルのデータが破壊されるおそれが低いＳＲＡＭを有する半導体装置を提供することが可能になった。

関連するＳＲＡＭの回路ブロック図である。（ａ）は図１に示すＳＲＡＭセルの内部回路ブロック図であり、（ｂ）は（ａ）に示すＳＲＡＭセルの動作上の課題を示す図である。読み出し時のデータ破壊を防止すると共に書き込み時のデータの反転を担保する技術の一例を示す図であり、（ａ）はＳＲＡＭセルの内部回路ブロック図であり、（ｂ）は（ａ）に示すＳＲＡＭセルの動作を示す図である。読み出し時のデータ破壊を防止すると共に書き込み時のデータの反転を担保する技術の他の例を示す図であり、（ａ）はＳＲＡＭセルの内部回路ブロック図であり、（ｂ）は（ａ）に示すＳＲＡＭセルの動作を示す図である。（ａ）は関連する他のＳＲＡＭの回路ブロック図であり、（ｂ）は（ａ）に示すＳＲＡＭセルの内部回路ブロック図である。図５（ａ）に示すＳＲＡＭの動作を示すタイミングチャートである。図５（ａ）に示すＳＲＡＭにおいてシーケンシャルにデータの書き込み動作及び読み出し動作の実行する処理のタイミングチャートである。図７に示す動作のより詳細なタイミングチャートである。バーストモード機能を使用して、ＳＲＡＭの書き込み動作及び読み出し動作をシーケンシャルに実行する処理のタイミングチャートである。実施形態に係る半導体装置の回路ブロック図である。図１０に示すＳＲＡＭの内部回路ブロック図である。（ａ）は図１１に示すＳＲＡＭセルの内部回路ブロック図であり、（ｂ）は図１１に示すＳＲＡＭセルのワード線に印加される電圧を示す図である。図１１に示すカラムスイッチの内部回路ブロック図である。（ａ）は図１１に示す第１センスアンプの内部回路ブロック図であり、（ｂ）は図１１に示す第１ライトアンプの内部回路ブロック図である。図１０に示すＳＲＡＭの動作を示すタイミングチャートの一例である。（ａ）はＳＲＡＭの読み出し動作時のマージンの評価回路を示す図であり、（ｂ）はＳＲＡＭセルの書き込み動作時のマージンの評価回路を示す図である。（ａ）は図１６（ａ）に示す評価回路による評価結果の一例を示す図であり、（ｂ）は図１６（ｂ）に示す評価回路による評価結果の一例を示す図である。

以下図面を参照して、半導体装置について説明する。但し、本発明の技術的範囲はそれらの実施の形態に限定されず、特許請求の範囲に記載された発明との均等物に及ぶ点に留意されたい。

実施形態に係る半導体装置について説明する前に、実施形態に係る半導体装置が有するＳＲＡＭに関連するＳＲＡＭについて説明する。

図１は関連するＳＲＡＭの回路ブロック図であり、図２（ａ）は図１に示すＳＲＡＭセルの内部回路ブロック図であり、図２（ｂ）は図２（ａ）に示すＳＲＡＭセルの動作上の課題を示す図である。図１では、説明を簡単にするために、書き込み動作に使用される回路は省略している。

ＳＲＡＭ１０１は、行列状に配置された（Ｎ×Ｍ）列のＳＲＡＭセル１０と、ワード線駆動回路２０と、カラム選択信号生成回路２１と、Ｍ個のカラムマルチプレクサ２２と、Ｍ個のセンスアンプ２３と、Ｍ個のＩＯ回路２４とを有する。

ＳＲＡＭセル１０は、第１駆動トランジスタ１１と、第２駆動トランジスタ１２と、第１負荷トランジスタ１３と、第２負荷トランジスタ１４と、第１転送トランジスタ１５と、第２転送トランジスタ１６とを有する。第１駆動トランジスタ１１及び第２駆動トランジスタ１２のソースは接地され、第１負荷トランジスタ１３及び第２負荷トランジスタ１４のソースは第１電源電圧ＶＤＤに接続される。第１駆動トランジスタ１１、第２駆動トランジスタ１２、第１負荷トランジスタ１３及び第２負荷トランジスタ１４は、データを記憶するラッチ回路１７を形成する。第１転送トランジスタ１５及び第２転送トランジスタ１６のそれぞれは、ワード線ＷＬに印加される電圧に応じてオンオフする。ＳＲＡＭセル１０は、ワード線ＷＬに印加される電圧に応じて第１転送トランジスタ１５及び第２転送トランジスタ１６をオンオフして、ビット線ＢＬ及びＢＬＸのデータをラッチ回路１７に書き込む。また、ＳＲＡＭセル１０は、ワード線ＷＬに印加される電圧に応じて第１転送トランジスタ１５及び第２転送トランジスタ１６をオンオフして、ラッチ回路１７に記憶されたデータをビット線ＢＬ及びＢＬＸに読み出す。

ワード線駆動回路２０は、選択するロウアドレスを示すロウアドレス信号ＲｏｗＡｄｄｒｅｓｓに応じて、行列状に配置されったＳＲＡＭセル１０の何れか１つの行に配置されるＮ×Ｍ個のＳＲＡＭセル１０を選択する。カラム選択信号生成回路２１は、選択するカラムアドレスを示すカラムアドレス信号ＣｏｌＡｄｄｒｅｓｓに応じて、Ｎビットのカラム選択信号を生成する。Ｎビットのカラム選択信号は、カラムマルチプレクサ２２に入力されるＮ対のビット線ＢＬ０及びＢＬ０Ｘ〜ＢＬ（Ｎ−１）及びＢＬ（Ｎ−１）Ｘの何れかを選択するかを示す信号である。Ｍ個のカラムマルチプレクサ２２のそれぞれは、入力されるＮビットのカラム選択信号に応じて選択されたビット線に接続されたＳＲＡＭセル１０のデータを読み出して、それぞれのカラムマルチプレクサ２２に接続されるセンスアンプ２３に出力する。Ｍ個のセンスアンプ２３のそれぞれは、カラムマルチプレクサ２２を介して読み出されたデータを増幅して、ＩＯ回路２４に出力する。Ｍ個のＩＯ回路２４のそれぞれは、センスアンプ２３から入力された信号を読み出し信号ＲＤＯ［Ｍ−１：０］として不図示のＣＰＵ等の外部回路に出力する。

ＳＲＡＭ１０１は、Ｎ個のカラムからそれぞれ選択されたＭビットの読み出し信号［Ｍ−１：０］をパラレル出力することができるので、カラムを選択するカラム選択信号生成回路２１及びカラムマルチプレクサ２２の回路規模を小さくできる。また、ＳＲＡＭ１０１は、読み出し信号［Ｍ−１：０］をシリアル出力ではなく、パラレル出力するので高速動作が可能である。

しかしながら、ＳＲＡＭ１０１は、選択カラムのビット線に接続されたＳＲＡＭセル１０のデータを読み出すときに、非選択カラムのビット線に接続されたＳＲＡＭセル１０の第１転送トランジスタ１５及び第２転送トランジスタ１６がオンする。このため、ＳＲＡＭ１０１は、書き込み時及び読み出し時にカラムアドレスで選択されない非選択カラムのビット線がカラムアドレスで選択された選択カラムのビット線と同時に充放電されて、消費電力が大きくなる。

また、ＳＲＡＭ１０１では、非選択カラムのビット線に接続されたＳＲＡＭセル１０の第１転送トランジスタ１５及び第２転送トランジスタ１６がオンすることにより、非選択カラムのビット線に接続されたＳＲＡＭセル１０のデータが破壊されるおそれがある。具体的には、第１転送トランジスタ１５とラッチ回路１７との接続点の電位Ｗ、及び第２転送トランジスタ１６とラッチ回路１７との接続点の電位ＷＸの双方が反転するおそれがある。転送トランジスタの駆動能力を駆動トランジスタの駆動能力よりも十分に小さくすることにより、非選択カラムのビット線に接続されたＳＲＡＭセル１０のデータが破壊されることを防止することができる。すなわち、第１転送トランジスタ１５の駆動能力を第１駆動トランジスタ１１の駆動能力よりも十分に小さくすると共に、第２転送トランジスタ１６の駆動能力を第２駆動トランジスタ１２の駆動能力よりも十分に小さくする。しかしながら、転送トランジスタの駆動能力を駆動トランジスタの駆動能力よりも十分に小さくするために、転送トランジスタの駆動能力を小さくすると、書き込み時にＳＲＡＭセル１０のデータが反転し難くになるという問題がある。書き込み時にＳＲＡＭセル１０のデータを反転し易くするためには、転送トランジスタの駆動能力を負荷トランジスタの駆動能力よりも十分に大きくすることが好ましい。読み出し時のデータ破壊を防止すると共に書き込み時のデータの反転を担保するための種々の技術がある。

図３は読み出し時のデータ破壊を防止すると共に書き込み時のデータの反転を担保する技術の一例を示す図であり、図４は読み出し時のデータ破壊を防止すると共に書き込み時のデータの反転を担保する技術の他の例を示す図である。

図３に示す例では、ＳＲＡＭセル１１０は、ライト・アシスト回路１１１を有することが、ＳＲＡＭセル１０と相違する。第１駆動トランジスタ１１〜第２転送トランジスタ１６の構造及び機能は、ＳＲＡＭセル１０のものと同様なので、ここでは詳細な説明は省略する。ライト・アシスト回路１１１は、第１トランジスタ１１２と、第２トランジスタ１１３とを有する。第１トランジスタ１１２は、ゲートが第１電源電圧ＶＤＤに接続され、ソースが接地されたｎＭＯＳトランジスタである。第２トランジスタ１１３は、ゲートにライトイネーブル信号ＷＥが入力され、ドレインが第１電源電圧ＶＤＤに接続されたｎＭＯＳトランジスタである。第１トランジスタ１１２のドレインと第２トランジスタ１１３のソースは、第１駆動トランジスタ１１及び第２駆動トランジスタ１２のソースに接続され、第２電源電圧ＭＶＳＳを供給する。読み出し時には、ライトイネーブル信号ＷＥの信号レベルがＬレベルとなることにより、第２トランジスタ１１３はオフして、第２電源電圧ＭＶＳＳの電圧レベルは接地レベルＶＳＳとなる。一方、書き込み時には、ライトイネーブル信号ＷＥの信号レベルがＨレベルとなることにより、第２トランジスタ１１３はオンして、第２電源電圧ＭＶＳＳの電圧レベルは接地レベルＶＳＳよりも高い所定のレベルになる。ＳＲＡＭセル１１０をメモリセルとして使用して、書き込み時に第２電源電圧ＭＶＳＳの電源レベルを接地レベルＶＳＳから上昇させることにより、データが反転し易くなる。しかしながら、ＳＲＡＭ１０１と同様な構造のＳＲＡＭでは、ＳＲＡＭセル１１０をメモリセルとして使用しても、書き込み時に、非選択カラムのビット線に接続されたＳＲＡＭセル１０の転送トランジスタがオンするため、データが破壊されるおそれがある。また、ライト・アシスト回路１１１を配置するため、ＳＲＡＭの面積が大きくなるという問題がある。さらに、ＳＲＡＭセル１１０では、書き込み時に第１トランジスタ１１２及び第２トランジスタ１１３を介して第１電源電圧ＶＤＤから接地に電流が流れるため、消費電力が増加するという問題がある。

図４に示す例では、ＳＲＡＭセル１２０は、第１転送トランジスタ１５及び第２転送トランジスタ１６のゲートに接続されるワード線ＷＬに印加される電圧が書き込み時と読み出し時とで異なることが、ＳＲＡＭセル１０と相違する。第１駆動トランジスタ１１〜第２転送トランジスタ１６の構造及び機能は、ＳＲＡＭセル１０のものと同様なので、ここでは詳細な説明は省略する。ＳＲＡＭセル１２０では、読み出し時にワード線ＷＬに印加される電圧を書き込み時にワード線ＷＬに印加される電圧よりも低くすることで、第１転送トランジスタ１５及び第２転送トランジスタ１６の駆動能力を下げて、データの破壊を防止する。一方、書き込み時にワード線ＷＬに印加される電圧を読み出し時にワード線ＷＬに印加される電圧よりも高くすることで、第１転送トランジスタ１５及び第２転送トランジスタ１６の駆動能力を上げてデータを反転し易くする。

しかしながら、ＳＲＡＭセル１２０では、書き込み時にワード線ＷＬに印加される電圧を読み出し時より時より高くするので、ＳＲＡＭ１０１と同様な構成とすると、非選択カラムのビット線に接続されたＳＲＡＭセル１０のデータが破壊されるおそれがある。非選択カラムのビット線に接続されたＳＲＡＭセル１０のデータが破壊されることを防止するために、ワード線を分割することが考えられる。同一行に配置されるワード線を複数のワード線に分割することにより、書き込み時に非選択カラムのＳＲＡＭセルの転送トランジスタはオンしなくなり、非選択カラムに記憶されたデータが破壊されるおそれがなくなる。また、非選択カラムに接続されるビット線が充放電されることもなく、消費電力が低減できる。しかしながら、図４に示す例では、同一行のワード線を分割するための構成がワード線駆動回路２０に追加されると共に、配線構造が複雑になるので、ＳＲＡＭの面積が大きくなるおそれがある。

図５（ａ）は関連する他のＳＲＡＭの回路ブロック図であり、図５（ｂ）は図５（ａ）に示すＳＲＡＭセルの内部回路ブロック図であり、図６は図５（ａ）に示すＳＲＡＭの動作を示すタイミングチャートである。

ＳＲＡＭ１０２は、Ｌ行４列の行列状に配置された４×Ｌ個のＳＲＡＭセル３０と、第１抵抗トランジスタ３１と、第２抵抗トランジスタ３２と、カラムスイッチ３３と、センスアンプ３４と、ライトアンプ３５とを有する。

ＳＲＡＭセル３０は、第１駆動トランジスタ１１及び第２駆動トランジスタ１２のそれぞれのソースが接地されずに、第２電源ＭＣＶＳＳに接続されることがＳＲＡＭセル１０と相違する。第１駆動トランジスタ１１〜第２転送トランジスタ１６の構造及び機能は、ＳＲＡＭセル１０のものと同様なので、ここでは詳細な説明は省略する。

第１抵抗トランジスタ３１のゲート及びドレインは第２電源電圧ＭＣＶＳＳに接続され、ソースは接地される。第２抵抗トランジスタ３２のゲートにはスリープ信号ＳＬＰＸが入力され、ソースは接地され、ドレインは第２電源電圧ＭＣＶＳＳに接続される。ＳＲＡＭ１０２が動作を停止するスリープモードのとき、スリープ信号ＳＬＰＸの信号レベルがＬレベルになり、第２抵抗トランジスタ３２がオフして、第２電源電圧ＭＣＶＳＳの電圧レベルが上昇する。ＳＲＡＭ１０２は、ＳＲＡＭ１０２が動作を停止する時に第２電源電圧ＭＣＶＳＳの電圧レベルを上昇させることにより、ＳＲＡＭ１０２が動作を停止している間のリーク電力を低減することができる。

カラムスイッチ３３は、４対のビット線ＢＬ０及びＢＬ０Ｘ〜ＢＬ３及びＢＬ３Ｘの何れかのデータを、カラム選択信号ＣＯＬ＜３：０＞に応じてセンスアンプ３４に出力する。また、カラムスイッチ３３は、ライトアンプ３５から入力されたデータを、カラム選択信号ＣＯＬ＜３：０＞に応じて４対のビット線ＢＬ０及びＢＬ０Ｘ〜ＢＬ３及びＢＬ３Ｘの何れかに出力する。センスアンプ３４はカラムスイッチ３３を介して入力されたデータを不図示のＣＰＵ等の外部回路に出力し、ライトアンプ３５は外部回路から入力されたデータをカラムスイッチ３３に入力する。

ＳＲＡＭ１０２は、ＳＲＡＭセル３０の第２電圧ＭＣＶＳＳをＳＲＡＭセル３０に記憶されたデータが破壊されない範囲で上昇させることで、ＳＲＡＭ１０２が動作を停止している間のリーク電力を低減することができる。しかしながら、ＳＲＡＭ１０２では、第２電圧ＭＣＶＳＳを上昇させた状態で読み出し動作又は書き込み動作を実行すると、ＳＲＡＭセル３０に記憶されたデータが破壊されるおそれがある。このため、ＳＲＡＭ１０２では、ＳＲＡＭ１０２が動作している間のリーク電力を低減することは容易ではない。

図７はＳＲＡＭ１０２においてシーケンシャルにデータの書き込み動作及び読み出し動作の実行する処理のタイミングチャートであり、図８は図７に示す動作のより詳細なタイミングチャートである。

ＳＲＡＭ１０２は、画像処理等で使用されるとき、アドレスＡＤ０〜ＡＤ３に対応するＳＲＡＭセル３０にデータを順次書き込み、書き込んだデータを順次読み出すシーケンシャル動作を行う。ＳＲＡＭ１０２がシーケンシャル動作を行うとき、サイクル毎に書き込み動作又は読み出し動作を実行するため消費電力が大きくなる。また、図８に丸印で示されるように、ＳＲＡＭ１０２は、シーケンシャル動作を行うときに非選択カラムのビット線を充放電する。例えば第１カラムＣＯＬ０に配置されるＳＲＡＭセル３０にデータを書き込む又は読み出すときに、第２カラムＣＯＬ１〜第４ＣＯＬ３に配置されるＳＲＡＭセルに接続されるビット線ＢＬ１及びＢＬ１Ｘ〜ＢＬ３及びＢＬ３Ｘを充放電する。また、第２カラムＣＯＬ１に配置されるＳＲＡＭセル３０にデータを書き込む又は読み出すときに、ビット線ＢＬ０及びＢＬ０Ｘ、ＢＬ２及びＢＬ２Ｘ、ＢＬ３及びＢＬ３Ｘを充放電する。また、第３カラムＣＯＬ２に配置されるＳＲＡＭセル３０にデータを書き込む又は読み出すときに、ビット線ＢＬ０及びＢＬ０Ｘ、ＢＬ１及びＢＬ１Ｘ、ＢＬ３及びＢＬ３Ｘを充放電する。また、第４カラムＣＯＬ３に配置されるＳＲＡＭセル３０にデータを書き込む又は読み出すときに、ビット線ＢＬ０及びＢＬ０Ｘ〜ＢＬ２及びＢＬ２Ｘを充放電する。このように、ＳＲＡＭ１０２は、シーケンシャル動作を行うときに非選択カラムのビット線を充放電するために消費電力が更に大きくなる。非選択カラムのビット線を充放電することにより消費電力が増加することを防止するために、全カラムの読み出し動作及び書き込み動作のそれぞれを同時に実行するバースト機能が使用される。

図９は、バーストモード機能を使用して、ＳＲＡＭの書き込み動作及び読み出し動作をシーケンシャルに実行する処理のタイミングチャートである。

バーストモード機能を使用すると、ＳＲＡＭは、全カラムの読み出し動作及び書き込み動作のそれぞれを同時に実行することでＳＲＡＭを動作回数を減らすと共に非選択カラムのビット線を充放電することがなくなるため、消費電力を大幅に削減できる。しかしながら、バーストモード機能は、ＳＲＡＭの動作時の消費電力は削減できるがＳＲＡＭが動作していなときのリーク電力の削減は容易ではない。また、バーストモード機能のみは、読み出し時のデータ破壊を防止すると共に書き込み時のデータの反転を担保することは容易ではない。

そこで、実施形態に係るＳＲＡＭは、複数の書き込みラッチ回路と、複数の読み出しラッチ回路と、第２電圧切替回路とを有する構成とする。複数の書き込みラッチ回路は、それぞれが複数のビット線の何れか１つに接続され、接続されたビット線に接続されるメモリセルに書き込むデータを順次ラッチし、ラッチしたデータを、選択されたワード線に接続されたメモリセルに同時に書き込む。複数の読み出しラッチ回路は、それぞれが複数のビット線の何れか１つに接続され、接続されたビット線に接続されるメモリセルから同時に読み出してラッチし、ラッチしたデータを順次読み出す。第２電圧切替回路は、データを書き込む間、第２電源電圧の電位を第１電位とし、データを読み出す間、第２電源電圧の電位を第１電位より低い第２電位とする。実施形態に係るＳＲＡＭは、バースト機能を使用すると共に書き込み動作時の第２電源電圧を読み出し時の第２電源電圧よりも高くすることにより、読み出し時のデータ破壊を防止すると共に書き込み時のデータの反転を担保し、消費電力を低減する。

図１０は、実施形態に係る半導体装置の回路ブロック図である。

半導体装置１は、ＣＰＵ２と、ロジック回路３と、ＲＯＭ４と、ＳＲＡＭ５と、Ｉ／Ｏ回路６と、バス７とを有する。ＣＰＵ２は、ＲＯＭ４に記憶されているプログラム等に応じて適切な手順で種々の処理を実行する演算回路である。ロジック回路３は、ＣＰＵ２からの指令に基づいてＲＯＭ４及びＳＲＡＭ５に記憶されたデータに所定の処理を実行する論理回路であり、ＲＯＭ４はＣＰＵ２が使用するプログラム等の所定の情報が記憶された記憶された記憶装置である。ＳＲＡＭ５は、複数のＳＲＡＭセル１０が行列状に配列された記憶装置である。ＳＲＡＭ５は、ＣＰＵ２からの指示に基づいて、データの書き込み動作及び読み出し動作をするアクティブモードと、動作を停止するスリープモードの２つのモードに切り替え可能である。Ｉ／Ｏ回路６は、ＣＰＵ２からの指示に基づいて、ＲＯＭ４及びＳＲＡＭ５に記憶された情報をバス７を介して取得して外部装置に出力すると共に、外部装置から入力された情報をバス７を介してＳＲＡＭ５に提供する。バス７は、ＣＰＵ２、ロジック回路３、ＲＯＭ４、ＳＲＡＭ５及びＩ／Ｏ回路６を接続する。

図１１はＳＲＡＭ５の内部回路ブロック図である。

ＳＲＡＭ５は、Ｌ行４列の行列状に配置された４×Ｌ個のＳＲＡＭセル４０と、第１抵抗トランジスタ４１と、第２抵抗トランジスタ４２と、カラムスイッチ４３とを有する。また、ＳＲＡＭ５は、第１センスアンプ４４１〜第４センスアンプ４４４と、第１ライトアンプ４５１〜第４ライトアンプ４５４と、スリープ信号制御素子４６とを有する。ＳＲＡＭセル４０と第１抵抗トランジスタ４１及び第２抵抗トランジスタ４２とは、第２電源電圧ＭＶＳＳを介して接続される。第１抵抗トランジスタ４１、第２抵抗トランジスタ４２及びスリープ信号制御素子４６は、第２電源電圧ＭＶＳＳを第１電位と第１電位よりも低い第２電位との間で切替え可能な第２電圧切替回路を形成する。すなわち、スリープ信号制御素子４６等で形成される第２電圧切替回路は、スリープモードの間及びデータを書き込む間、第２電源電圧の電位を第１電位とし、データを読み出す間、第２電源電圧の電位を第２電位とする。

同一行に配列されたＳＲＡＭセル４０は、ＳＲＡＭセル４０の配置の行方向に延伸する複数のワード線ＷＬ＜Ｌ−１：０＞の何れか１つに行ごとに接続される。また、同一列に配列されたＳＲＡＭセル４０は、ＳＲＡＭセル４０の配置の列方向に延伸する複数のビット線ＢＬ０及びＢＬ０Ｘ〜のＢＬ２及びＢＬ２Ｘの何れか１対に列ごとに接続される。

図１２（ａ）はＳＲＡＭセル４０の内部回路ブロック図であり、図１２（ｂ）はＳＲＡＭセル４０のワード線に印加される電圧を示す図である。

ＳＲＡＭセル４０は、書き込み時にワード線ＷＬに印加されるＨレベルの電圧レベルが、読み出し時にワード線ＷＬに印加されるＨレベルの電圧レベルよりも高いことがＳＲＡＭセル３０と相違する。すなわち、ＳＲＡＭセル４０は、書き込み時には第１電源電圧ＶＤＤよりも高い第１高レベル電圧ＶＤＤ１が印加され、読み出し時には第１電源電圧ＶＤＤよりも低い第２高レベル電圧ＶＤＤ２が印加される。ＳＲＡＭセル４０の他の構成及び機能は、ＳＲＡＭ３０の構成及び機能と同様なので、ここでは詳細な説明は省略する。また、第１抵抗トランジスタ４１及び第２抵抗トランジスタ４２のそれぞれは、第１抵抗トランジスタ３１及び第２抵抗トランジスタ３２のそれぞれと同様な構造及び機能を有するので、ここでは詳細な説明は省略する。

図１３はカラムスイッチ４３の内部回路ブロック図である。

カラムスイッチ４３は、第１書き込みラッチ回路５０〜第４書き込みラッチ回路５３と、第１読み出し許可回路５４〜第４読み出し許可回路５７と、読み出しバッファ回路５８とを有する。カラムスイッチ４３は、４対のビット線ＢＬ０及びＢＬ０Ｘ〜ＢＬ３及びＢＬ３Ｘのそれぞれに接続されたセンスアンプ４４から入力されたデータを、カラム選択信号ＣＯＬ＜３：０＞に応じて読み出しデータＲＤとして出力する。また、カラムスイッチ４３は、入力された書き込みデータＷＤを、カラム選択信号ＣＯＬ＜３：０＞に応じて４対のビット線ＢＬ０及びＢＬ０Ｘ〜ＢＬ３及びＢＬ３Ｘのそれぞれに接続されたライトアンプ４５に出力する。

第１書き込みラッチ回路５０〜第４書き込みラッチ回路５３のそれぞれは、ＳＲＡＭセル１０と同様の構造を有し、カラム選択信号ＣＯＬ＜３：０＞及びライトイネーブル信号ＷＥに応じて書き込みデータＷＤをラッチするラッチ回路である。第１書き込みラッチ回路５０は、カラム選択信号ＣＯＬ＜０＞及びライトイネーブル信号ＷＥの信号レベルがＨレベルのときに書き込みデータＷＤをラッチし、ラッチした書き込みデータＷＤを第１ライトアンプ４５１に出力する。第２書き込みラッチ回路５１は、カラム選択信号ＣＯＬ＜１＞及びライトイネーブル信号ＷＥの信号レベルがＨレベルのときに書き込みデータＷＤをラッチし、ラッチした書き込みデータＷＤを第２ライトアンプ４５２に出力する。第３書き込みラッチ回路５２は、カラム選択信号ＣＯＬ＜２＞及びライトイネーブル信号ＷＥの信号レベルがＨレベルのときに書き込みデータＷＤをラッチし、ラッチした書き込みデータＷＤを第３ライトアンプ４５３に出力する。第４書き込みラッチ回路５３は、カラム選択信号ＣＯＬ＜３＞及びライトイネーブル信号ＷＥの信号レベルがＨレベルのときに書き込みデータＷＤをラッチし、ラッチした書き込みデータＷＤを第４ライトアンプ４５４に出力する。

第１読み出し許可回路５４〜第４読み出し許可回路５７のそれぞれは、一対のｎＭＯＳトランジスタを有し、カラム選択信号ＣＯＬ＜３：０＞及びライトイネーブル信号ＷＥに応じてオンオフするスイッチング回路である。第１読み出し許可回路５４は、カラム選択信号ＣＯＬ＜０＞の信号レベルがＨレベル且つライトイネーブル信号ＷＥの信号レベルがＬレベルのときに第１センスアンプ４４１の出力信号Ｑ０及びＱ０Ｘを読み出しバッファ回路５８に出力する。第２読み出し許可回路５５は、カラム選択信号ＣＯＬ＜１＞の信号レベルがＨレベル且つライトイネーブル信号ＷＥの信号レベルがＬレベルのときに第２センスアンプ４４２の出力信号Ｑ１及びＱ１Ｘを読み出しバッファ回路５８に出力する。第３読み出し許可回路５６は、カラム選択信号ＣＯＬ＜２＞の信号レベルがＨレベル且つライトイネーブル信号ＷＥの信号レベルがＬレベルのときに第３センスアンプ４４３の出力信号Ｑ２及びＱ２Ｘを読み出しバッファ回路５８に出力する。第４読み出し許可回路５７は、カラム選択信号ＣＯＬ＜３＞の信号レベルがＨレベル且つライトイネーブル信号ＷＥの信号レベルがＬレベルのときに第４センスアンプ４４４の出力信号Ｑ３及びＱ３Ｘを読み出しバッファ回路５８に出力する。読み出しバッファ回路５８は、カラム選択信号ＣＯＬ＜３：０＞及びライトイネーブル信号ＷＥに応じてセンスアンプ４４から入力された出力信号Ｑ０及びＱ０Ｘ〜Ｑ３及びＱ３Ｘの何れかをラッチし、ラッチしたデータを読み出しデータＲＤとして出力する。

図１４（ａ）は第１センスアンプ４４１の内部回路ブロック図であり、図１４（ｂ）は第１ライトアンプ４５１の内部回路ブロック図である。

第１センスアンプ４４１は、読み出し増幅回路６０と、読み出しラッチ回路６１とを有する。読み出し増幅回路６０は、第１カラムＣＯＬ０のビット線ＢＬ０及びＢＬ０Ｘのデータを増幅して、読み出しラッチ回路６１に出力する。読み出しラッチ回路６１は、読み出し増幅回路６０から入力されたデータをラッチし、カラムスイッチ４３に出力する。第２センスアンプ４４２〜第４センスアンプ４４４のそれぞれは、第１センスアンプ４４１と同様な構造を有する。第２センスアンプ４４２の読み出し増幅回路６０は、第２カラムＣＯＬ１のビット線ＢＬ１及びＢＬ１Ｘのデータを増幅して、読み出しラッチ回路６１に出力する。第３センスアンプ４４３の読み出し増幅回路６０は、第３カラムＣＯＬ２のビット線ＢＬ２及びＢＬ２Ｘのデータを増幅して、読み出しラッチ回路６１に出力する。第４センスアンプ４４４の読み出し増幅回路６０は、第４カラムＣＯＬ３のビット線ＢＬ３及びＢＬ３Ｘのデータを増幅して、読み出しラッチ回路６１に出力する。第２センスアンプ４４２〜第４センスアンプ４４４の読み出しラッチ回路６１は、読み出し増幅回路６０から入力されたデータをラッチし、カラムスイッチ４３に出力する。

第１ライトアンプ４５１は、書き込み入力回路７０と、書き込みプリチャージ回路７１と、書き込み出力回路７２とを有する。書き込み入力回路７０は、同時書き込み信号ＷＥＮの信号レベルがＨレベルのとき、第１書き込みラッチ回路５０にラッチされた書き込みデータＷＤに応じて第１カラムＣＯＬ０のビット線ＢＬ０及びＢＬ０Ｘの何れかをＬレベルにする。書き込み入力回路７０は、書き込みデータＷＤがＬレベルのデータのときにビット線ＢＬ０をＬレベルとし、書き込みデータＷＤがＨレベルのデータのときにビット線ＢＬ０をＨレベルとする。書き込みプリチャージ回路７１は、プリチャージ信号ＰＲＥの信号レベルがＬレベルのとき、第１カラムＣＯＬ０のビット線ＢＬ０及びＢＬ０Ｘの双方の信号レベルをＨレベルにする。書き込み出力回路７２は、第１カラムＣＯＬ０のビット線ＢＬ０及びＢＬ０Ｘのうち、書き込み入力回路７０がＬレベルとしたビット線をＬレベルとし、書き込み入力回路７０がＬレベルとしなかったビット線をＨレベルとする。

第２ライトアンプ４５２〜第４ライトアンプ４５４のそれぞれは、第１ライトアンプ４５１と同様な構造を有する。第２ライトアンプ４５２は、同時書き込み信号ＷＥＮの信号レベルがＨレベルのとき、第２書き込みラッチ回路５１にラッチされた書き込みデータＷＤに応じたデータを第２カラムＣＯＬ１のビット線ＢＬ１及びＢＬ１Ｘに出力する。第３ライトアンプ４５３は、同時書き込み信号ＷＥＮの信号レベルがＨレベルのとき、第３書き込みラッチ回路５２にラッチされた書き込みデータＷＤに応じたデータを第３カラムＣＯＬ２のビット線ＢＬ２及びＢＬ２Ｘに出力する。第４ライトアンプ４５４は、同時書き込み信号ＷＥＮの信号レベルがＨレベルのとき、第４書き込みラッチ回路５３にラッチされた書き込みデータＷＤに応じたデータを第４カラムＣＯＬ３のビット線ＢＬ３及びＢＬ３Ｘに出力する。

スリープ信号制御素子４６は、ＳＲＡＭ選択信号ＣＳ及びライトイネーブル信号ＷＥに応じてスリープ信号ＳＬＰＸの信号レベルを切り換える。スリープ信号制御素子４６は、ＳＲＡＭ選択信号ＣＳの信号レベルがＬレベルであるか、又はライトイネーブル信号ＷＥの信号レベルがＨレベルであるとき、スリープ信号ＳＬＰＸの信号レベルをＬレベルにする。スリープ信号制御素子４６は、ＳＲＡＭ選択信号ＣＳの信号レベルがＨレベルであり且つライトイネーブル信号ＷＥの信号レベルがＬレベルのとき、スリープ信号ＳＬＰＸの信号レベルをＨレベルにする。スリープ信号制御素子４６がスリープ信号ＳＬＰＸの信号レベルをＬレベルにすると、第２抵抗トランジスタ４２はオフして、第２電源電圧レベルは第１電位となる。一方、スリープ信号制御素子４６がスリープ信号ＳＬＰＸの信号レベルをＨレベルにすると、第２抵抗トランジスタ４２はオンして、第２電源電圧レベルは第１電位よりも低い第２電位になる。

図１５は、ＣＰＵ２の指示に基づくＳＲＡＭ５の動作を示すタイミングチャートの一例である。図１５に示すタイミングチャートでは、ＳＲＡＭ５は、ワード線ＷＬ＜０＞に接続された４つのＳＲＡＭセル４０にデータ（１０１０）を書き込んだ後に、ワード線ＷＬ＜０＞に接続された４つのＳＲＡＭセル４０からデータ（１０１０）を読み出す。より詳細には、ＳＲＡＭ５は、ワード線ＷＬ＜０＞に接続され且つ第１カラムＣＯＬ０に配置されたＳＲＡＭセル４０に「１」を書き込み、ワード線ＷＬ＜０＞に接続され且つ第２カラムＣＯＬ１に配置されたＳＲＡＭセル４０に「０」を書き込む。また、ＳＲＡＭ５は、ワード線ＷＬ＜０＞に接続され且つ第３カラムＣＯＬ２に配置されたＳＲＡＭセル４０に「１」を書き込み、ワード線ＷＬ＜０＞に接続され且つ第４カラムＣＯＬ３に配置されたＳＲＡＭセル４０に「０」を書き込む。次いで、ＳＲＡＭ５は、ワード線ＷＬ＜０＞に接続され且つ第１カラムＣＯＬ０に配置されたＳＲＡＭセル４０から「１」を読み出し、ワード線ＷＬ＜０＞に接続され且つ第２カラムＣＯＬ１に配置されたＳＲＡＭセル４０から「０」を読み出す。また、ＳＲＡＭ５は、ワード線ＷＬ＜０＞に接続され且つ第３カラムＣＯＬ２に配置されたＳＲＡＭセル４０から「１」を読み出し、ワード線ＷＬ＜０＞に接続され且つ第４カラムＣＯＬ３に配置されたＳＲＡＭセル４０から「０」を読み出す。

まず、矢印Ａで示す時点では、ＳＲＡＭ５は、ＳＲＡＭ選択信号ＣＳの信号レベルがＬレベルであり、ＳＲＡＭ５の動作を停止するスリープモードのときである。ＳＲＡＭ５がスリープモードのときは、スリープ信号ＳＬＰＸの信号レベルはＬレベルであり、ＳＲＡＭ５のリーク電力を抑制するために、第２電源電圧ＭＶＳＳの電位は比較的高い電位である第１電位となる。また、ＳＲＡＭ５がスリープモードのとき、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（００００）にして第１カラムＣＯＬ０〜第４カラムＣＯＬ５の何れも選択しない状態する。また、ＳＲＡＭ５は、不図示のプリチャージ信号ＰＲＥの信号レベルをＨレベルとして、ビット線ＢＬ０及びＢＬ０Ｘ〜ＢＬ３及びＢＬ３Ｘの何れの信号レベルもＨレベルとする。

次いで、矢印Ｂで示す時点で、ＳＲＡＭ５は、ＳＲＡＭ選択信号ＣＳ及びライトイネーブル信号ＷＥの信号レベルをＨレベルにして、書き込み動作を開始する。この状態で、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（０００１）にしてカラムスイッチ４３の第１書き込みラッチ回路５０に書き込みデータＷＤ「１」を書き込む。このとき、ＳＲＡＭ選択信号ＣＳ及びライトイネーブル信号ＷＥの双方の信号レベルがＨレベルであるので、スリープ信号ＳＬＰＸの信号レベルはＬレベルで維持される。スリープ信号ＳＬＰＸの信号レベルがＬレベルで維持されることにより、第２電源電圧ＭＶＳＳの電位は第２電位より高い電位である第１電位で維持される。

次いで、矢印Ｃで示す時点で、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（００１０）にしてカラムスイッチ４３の第２書き込みラッチ回路５１に書き込みデータＷＤ「０」を書き込む。次いで、矢印Ｄで示す時点で、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（０１００）にしてカラムスイッチ４３の第３書き込みラッチ回路５２に書き込みデータＷＤ「１」を書き込む。

次いで、矢印Ｅで示す時点で、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（１０００）にしてカラムスイッチ４３の第４書き込みラッチ回路５３に書き込みデータＷＤ「０」を書き込む。このとき、ＳＲＡＭ５は、ワード線ＷＬ＜０＞に第１高レベル電圧ＶＤＤ１を印加し且つライトイネーブル信号ＷＥの信号レベルをＨレベルにして、ワード線ＷＬ＜０＞に接続された４つのＳＲＡＭセル４０に４ビットのデータ（１０１０）を同時に書き込む。

次いで、矢印Ｆで示す時点で、ＳＲＡＭ５は、ライトイネーブル信号ＷＥの信号レベルをＬレベルにして、読み出し動作を開始する。このとき、ＳＲＡＭ選択信号ＣＳの信号レベルがＨレベルであり且つライトイネーブル信号ＷＥの信号レベルがＨレベルに遷移するので、スリープ信号ＳＬＰＸの信号レベルはＨレベルに遷移する。スリープ信号ＳＬＰＸの信号レベルがＨレベルに遷移することにより、第２電源電圧ＭＶＳＳの電位は第１電位から第１電位よりも低い第２電位に遷移する。この状態で、ＳＲＡＭ５は、ワード線ＷＬ＜０＞に第２高レベル電圧ＶＤＤ２を印加し且つライトイネーブル信号ＷＥの信号レベルをＨレベルにして、ワード線ＷＬ＜０＞に接続されたＳＲＡＭセル４０から４ビットのデータ（１０１０）を同時に読み出す。ＳＲＡＭ５は、ワード線ＷＬ＜０＞に接続されたＳＲＡＭセル４０から読み出たデータ（１０１０）を第１センスアンプ４４１〜第４センスアンプ４４４のそれぞれの読み出しラッチ回路６１にラッチする。また、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（０００１）にして、第１センスアンプ４４１の読み出しラッチ回路６１から読み出しデータＲＤ「１」を読み出す。

次いで、矢印Ｇで示す時点で、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（００１０）にして、第２センスアンプ４４２の読み出しラッチ回路６１から読み出しデータＲＤ「０」を読み出す。次いで、矢印Ｈで示す時点で、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（０１００）にして、第３センスアンプ４４３の読み出しラッチ回路６１から読み出しデータＲＤ「１」を読み出す。次いで、矢印Ｉで示すように、ＳＲＡＭ５は、カラム選択信号ＣＯＬ＜３：０＞を（１０００）にして、第４センスアンプ４４４の読み出しラッチ回路６１から読み出しデータＲＤ「０」を読み出す。

そして、矢印Ｊで示す時点で、ＳＲＡＭ５は、ＳＲＡＭ選択信号ＣＳの信号レベルをＬレベルに遷移し、スリープモードになる。スリープモードでは、第２電源電圧ＭＶＳＳは、第１電位になる。以降、ＳＲＡＭ５は、ワード線ＷＬ＜Ｌ−１：０＞の何れかに接続されたＳＲＡＭセル４０に書き込むデータを第１書き込みラッチ回路５０〜第４書き込みラッチ回路５３に順次ラッチし、ラッチしたデータをＳＲＡＭセル４０に同時に書き込む。また、ＳＲＡＭ５は、ワード線ＷＬ＜Ｌ−１：０＞の何れかに接続されたＳＲＡＭセル４０のデータを読み出しラッチ回路６１に同時にラッチした後に、ラッチしたデータを読み出しデータＲＤとして順次読み出す。

実施形態に係るＳＲＡＭは、ワード線に接続された同一行の全てのＳＲＡＭセルにデータを同時に書き込むので、ＳＲＡＭ１０１のように書き込み時の非選択カラムがない。実施形態に係るＳＲＡＭは、書き込み時の非選択カラムがないので、第１電源電圧よりも低い第２電源電圧の電位を比較的高い第１電位にして書き込み動作を実行してもワード線に接続されたＳＲＡＭセルのデータが破壊されるおそれがない。このため、実施形態に係るＳＲＡＭは、第１電源電圧よりも低い第２電源電圧の電位を比較的高い第１電位にして書き込み動作を実行することにより、書き込み動作時のリーク電力を低減することができる。すなわち、実施形態に係るＳＲＡＭは、動作を停止するスリープモードに加え、書き込み動作時の消費電力を低減することができる。

また、実施形態に係るＳＲＡＭは、書き込み時の非選択カラムがないので、ワード線に高い電圧を印加しても、ワード線に接続されたＳＲＡＭセルのデータが破壊されるおそれがない。このため、実施形態に係るＳＲＡＭは、ワード線に高い電圧を印加することにより、ＳＲＡＭセルの転送トランジスタの駆動能力を大きくして、書き込み特性を向上させることができる。

また、実施形態に係るＳＲＡＭは、書き込み時の非選択カラムがないので、ＳＲＡＭセル１２０の場合のように同一行のワード線を分割する構成を採用することによりＳＲＡＭの面積が増加するおそれもない。

また、実施形態に係るＳＲＡＭは、読み出し時に第２電源電圧の電位を比較的低い第２電位とし且つイネーブル信号ＷＥの電圧レベルを第１電源電圧よりも低い第２高レベル電圧にするので、ＳＲＡＭセルに記憶されたデータを破壊するおそれが低い。

また、実施形態に係るＳＲＡＭは、ワード線に接続された同一行の全てのＳＲＡＭセルへのデータの書き込み及びデータの読み出しを同時に実行するので、ＳＲＡＭ１０２のようにシーケンシャル動作での非選択カラムのビット線の充放電は発生しない。このため、実施形態に係るＳＲＡＭは、シーケンシャル動作での非選択カラムのビット線の充放電に起因する消費電力の増加のおそれはない。

図１６（ａ）はＳＲＡＭの読み出し動作時のマージン（Static Noise Margin、ＳＮＭ）の評価回路を示す図であり、図１６（ｂ）はＳＲＡＭセルの書き込み動作時のマージン（Write Noise Margin、ＷＮＭ）の評価回路を示す図である。図１７（ａ）は図１６（ａ）に示す評価回路による評価結果の一例を示す図であり、図１７（ｂ）は図１６（ｂ）に示す評価回路による評価結果の一例を示す図である。図１７において、実線はＳＲＡＭセル４０の特性を示し、破線はＳＲＡＭセル１０の特性を示す。図１７（ａ）に示す特性は、バタフライカーブとも称され、図中に正方形で示される領域の面積が大きいほど、読み出し特性が良好であることを示す。また、図１７（ｂ）に示す特性においても、図中に正方形で示される領域の面積が大きいほど、書き込み特性が良好であることを示す。

ＳＮＭ評価回路８１は、ＳＲＡＭセルのワード線と両方のビット線を第１電源電圧ＶＤＤに接続した回路である。ＳＮＭ評価回路８１は、矢印でそれぞれ示される第１内部ノードＡｉｎ及び第２内部ノードＢｉｎを０ＶからＶＤＤの電圧まで変化させたときの第１出力Ａｏｕｔ及び第２出力Ｂｏｕｔの電圧を測定する。図１７（ａ）に示すように、実施形態に係るＳＲＡＭセル４０の読み出し特性は、関連するＳＲＡＭセル１０の読み出し特性よりも良好である。

ＷＮＭ評価回路８２は、ＳＲＡＭセルのワード線と一方のビット線を第１電源電圧ＶＤＤに接続し且つ他方のビット線を第２電源電圧ＶＳＳに接続した回路である。ＷＮＭ評価回路８２は、矢印でそれぞれ示される第１内部ノードＡｉｎ及び第２内部ノードＢｉｎを０ＶからＶＤＤの電圧まで変化させたときの第１出力Ａｏｕｔ及び第２出力Ｂｏｕｔの電圧を測定する。図１７（ｂ）に示すように、実施形態に係るＳＲＡＭセル４０の書き込み特性は、関連するＳＲＡＭセル１０の書き込み特性よりも良好である。

ＳＲＡＭ５では、ＳＲＡＭセル４０は、４列に配列されるが、８列又は１６列等２以上の列を有していればよい。また、ＳＲＡＭ５は、単一のカラムスイッチ４３を有するが、実施形態に係るＳＲＡＭは、複数のカラムスイッチを有してもよい。

また、ＳＲＡＭ５では、第１書き込みラッチ回路５０〜第４書き込みラッチ回路５３は、カラムスイッチ４３の内部に配置されるが、ライトアンプ等の他の回路の内部に配置されてもよい。また、ＳＲＡＭ５では、読み出しラッチ回路６１は、第１センスアンプ４４１〜第４センスアンプ４４４の内部に配置されるが、カラムスイッチ４３の他の回路の内部に配置されてもよい。

１半導体装置
２ＣＰＵ
３ロジック回路
４ＲＯＭ
５ＳＲＡＭ
６Ｉ／Ｏ回路
７バス
１０、３０、４０、１１０、１２０ＳＲＡＭセル（メモリセル）
４１、４２抵抗トランジスタ
４３カラムスイッチ
４４１〜４４４センスアンプ
４５１〜４５４ライトアンプ
４６スリープ信号制御素子
５０〜５３書き込みラッチ回路
６１読み出しラッチ回路

Claims

行列状に配置され、第１電源電圧及び前記第１電源電圧よりも低い第２電源電圧が供給される複数のメモリセルと、
同一行に配列された複数の前記メモリセルに接続された複数のワード線と、
同一列に配列された複数の前記メモリセルに接続されたＮ対（Nは２以上の整数）のビット線と、
それぞれが前記Ｎ対のビット線のそれぞれに接続され、接続されたビット線に接続されるメモリセルに書き込むデータを順次ラッチし、ラッチしたデータを、選択されたワード線に接続されたメモリセルに同時に書き込むＮ個の書き込みラッチ回路と、
それぞれが前記Ｎ対のビット線のそれぞれに接続され、接続されたビット線に接続されるメモリセルから同時に読み出してラッチし、ラッチしたデータを順次読み出すＮ個の読み出しラッチ回路と、
データを書き込む間および動作を停止するスリープモードの間、前記第２電源電圧の電位を第１電位とし、データを読み出す間、前記第２電源電圧の電位を前記第１電位より低い第２電位とする第２電圧切替回路と、
を有する半導体装置。
前記メモリセルにデータを書き込むときに前記ワード線に印加される第１高レベル電圧は、前記メモリセルからデータを読み出すとき前記にワード線に印加される第２高レベル電圧よりも高い電圧である、請求項１に記載の半導体装置。