CN1197163C - 非挥发性半导体存储器件 - Google Patents

非挥发性半导体存储器件 Download PDF

Info

Publication number
CN1197163C
CN1197163C CNB021075581A CN02107558A CN1197163C CN 1197163 C CN1197163 C CN 1197163C CN B021075581 A CNB021075581 A CN B021075581A CN 02107558 A CN02107558 A CN 02107558A CN 1197163 C CN1197163 C CN 1197163C
Authority
CN
China
Prior art keywords
digital line
semiconductor memory
memory devices
nonvolatile semiconductor
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021075581A
Other languages
English (en)
Other versions
CN1404156A (zh
Inventor
新林幸司
古山孝昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cypress Semiconductor Corp
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN1404156A publication Critical patent/CN1404156A/zh
Application granted granted Critical
Publication of CN1197163C publication Critical patent/CN1197163C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out

Landscapes

  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了包括新型存储器核心部分的非挥发性半导体存储器件，其中存储器单元信息读通路上的寄生元件影响在读操作时被排除，以及伴随这种存储器核心结构，用来实现快速检测的新型检测方法。在存储器核心部分中，被选择的存储器单元被全局位线通过局部位线选择，相邻的全局位线被连接至未被选择区段中的局部位线。列选择部分连接一对全局位线至一对数据总线。具有等价于来自存储器单元通路上的寄生电容的，并用于提供参考电流至参考侧的负载部分被连接至一对数据总线上。存储器单元信息电流通过电流比较部分与参考电流相比较，差分电流被输出。通路负载被一对邻近通路所均衡，以便噪声效应被抵消，从而能实现快速读取。

Description

非挥发性半导体存储器件
技术领域
本发明涉及非挥发性半导体存储器件中存储单元信息的读取操作，且特别涉及读取操作的高速灵敏技术。
背景技术
在如闪存这样的非挥发性半导体存储器件中，通过非挥发驱动性存储单元中的非挥发性晶体管的电流驱动能力来执行存储单元信息的存储。即根据例如相关于存储单元信息“1”/“0”，是否允许电流流经非挥发性晶体管，或它是否提供更大电流量或更小电流量来进行存储单元信息的存储。
然后，依赖于电流是否流经与被选存储单元相连的数据线，或流经电流或流过参考单元的参考电流之间的大小关系来进行读取存储在非挥发性半导体存储单元中的存储单元信息。
图.22描述了传统技术的非挥发性半导体存储器件的完整模块框图。存储单元MC被放成矩阵形式来形成存储核心部分A100。通过以一预设量为基本单位来划分存储单元，以便形成区段SEC100m和SEC100n。当读取存储单元信息时，通过译码器101来译码地址信号Add，属于被选区段的字线WL被激活，然后，存储单元MC被连接至全局位线GBL，以便适合的存储单元信息出现在全局位线GBL中。
存储核心部分A100(图23)中，因为需要分别操作区段SEC100和SEC101，所以各区段的位线LBL00至LBL03和LBL10至LBL13被分别放置。即，具有由穿过区段的的全局位线GBL0和GBL1及通过区段开关连接至全局位线的两个局部位线LBL00至LBL03和LBL10至LBL13组成的层级结构。多个放于区段的存储单元MC被连接至各局部位线上。图.23实例描述了被区段SEC100内字线WL0选择的存储单元组MC00至MC03以及被区段SEC101内字线WL1选择的存储单元组MC10至MC13。
当读取存储单元信息时，任一区段被选择以便适合的字线(WL0或WL1)被激活。结果，区段中的所有局部位线LBL00至LBL03或LBL10至LBL13被连接至各存储单元MC00至MC03或MC10至MC13，以便出现存储单元的信息。然后，连接至全局位线GBL0，GBL1的两区段开关中的任何一个被选择，并且各全局位线GBL0，GBL1通过区段开关被连接至存储单元MC00至MC03或MC10至MC13。基于读取存储单元信息，全部全局位线GBL(图。22)获得被选择的存储单元信息。其间，以全局位线SGBL为基本单位，存储核心部分A100的冗余结构SP100，SP101被构建。
回到图.22，连接至存储单元MC的各预定数目的全局位线GBL被输入至列选择部分B100，且任一从中被选择的被连接至数据总线LDB。图.24描述了从32个全局位线GBL0至GBL31中选择一个并连接至数据总线LDB的例子。根据地址信号Add，译码信号YD00至YD1F的一个信号被激活。结果，仅一个连接至被激活的译码信号的通路栅控晶体管被开启，以便合适的全局位线被连接至数据总线LDBn，且存储单元信息出现在数据总线LDB中。
依赖于上述存储单元MC的电流驱动性能，通过比较从数据总线LDB流至存储单元MC的电流和参考电流，出现于数据总线LDB中的存储单元信息被检测。更具体地说，在电流转变为电压后，通过差分放大器106进行这种比较。级联部分104，105执行电流/电压转化。图.25描述了具体的电路例子。当流向数据总线LDB的电流和参考电流流经NMOS管QN102和QN202时，差分放大器106的输入电压依赖于电流被调整。
这里，按如8位，16位的多位来构建数据总线LDB且上述读出结构被提供于各数据总线LDB上。即，对于级联电路104和差分放大器106，其8套被提供于8-位结构，16套用于16位结构。相应于被构建的多位结构的电路是必需的。其间，在相应于参考单元参考电流侧有参考单元RC100和级联部分105。这一输出被一道连接至各差分放大器。因此，各差分放大器106中的存储单元信息侧和参考侧间寄生电容不相等。为了调整这，通常电容负载CLD2被加到存储单元信息侧的输入信号线上。
另外，参考单元RC100被提供于存储器核心部分A100区段中不同的专用区，用于避免对存储器单元MC编程操作的影响和擦除操作导致的电压应力。然而，被连接至专用参考单元RC100的参考总线RB未与通路上其它存储器单元相连，而直接连接至级联部分105。在另一方面，多个非选择的存储器单元被连接至连接了存储器单元MC的局部位线上，以便通过区段开关连接至全局位线GBL上，从而构建层级结构。因此，在从存储器单元MC至级联部分104的通路上，在非选择的存储器单元MC中存在晶体管结电容，如局部位线和全局位线与另一位线和邻近的或上/下层的字线，或其它信号线，或类似物间的线间电容的寄生电容以及区段开关或类似物导致的寄生电阻。为了调节寄生元素的非平衡条件，通常在从参考单元RC100至级联部分105的通路上添加电容负载CLD1。尽管图.22描述参考单元RC100被放于存储器核心部分A100内的情形，但是本发明不限于这一例子，它可以被放于存储器核心部分A100的外面。
通过电容负载CLD1和CLD2调节寄生元素元件，存储器单元信息侧和参考侧的瞬态响应被均衡，以便不用等待寄生元素导致的信号传播延迟就能作瞬态检测，因此减小了检测时间。
数据总线LDB被用作写存储器单元信息(其后称为编程)。即，被放大器103放大的输入数据IDAT被输出至数据总线LDB。使用列选择部件B100选择合适的全局位线GBL，通过全局位线GBL及局部位线在存储器单元MC中执行编程操作。
在传统非挥发半导体存储器件100中，通过在参考单元侧的电流通路上添加电容负载CLD1，存储器单元信息侧从存储器单元MC至级联部分104的电流通路上的寄生电容被人工匹配。
但是，由于制备工艺中的容差，存储器单元信息侧的寄生电容变化呈一定宽度的分布。即，相邻线间距随各线的刻蚀加工的变化而变化，且相邻线间的线间电容在一定宽度内变化。另外，由于绝缘膜层的厚度变化，上下层的线间隙变化，因此相邻线间的线间电容在一定宽度内变化。另外，由于如栅氧化膜，扩散层的浓度和深度及类似物的晶体管的各种参数变化，结电容和电阻也在各自一定宽度内变化。
随着非挥发性半导体存储器件电容的增加和其芯片晶元的尺寸增加，甚至在同一芯片内芯片表面的寄生电容差别趋于增大。同时晶片的半径增大，从而存在晶片表面差别也增加的恐慌。
即，在从被放于区段内的存储器单元MC至具有层级结构的位线的电流通路和直接从被放于专用区的参考单元连接的参考电流通路之间，放置位线的周边环境和形成通路的物理参数不同。从而，由于加工差异和芯片或晶片表面分布差异的趋势彼此间不同，即使包括寄生元素元件特性的电容负载CLD1，CLD2同时被加于设计级，也很难匹配具有包括这些可变因素的寄生元素元件特性的参考侧特性。
因此，在读操作瞬态，伴随寄生元素元件导致的信号传播延迟，存储器单元信息侧和参考侧的电流通路上的势改变将不匹配。所以，为了检测存储器单元信息，必须等到势改变收敛至特定范围，因此阻碍读操作的迅速执行，这是应被解决的问题。
发明内容
本发明被实现来解决传统工艺中的上述问题，本发明的目的在于提供包含新型存储器核心部分的非挥发性半导体存储器件，以及伴随这种结构的新型检测装置以便实现读操作中的迅速检测，其中，存储器单元信息的读通路上的寄生元素元件的影响被排除。
为了实现上述目的，根据本发明的一个方面，提供包括多个连接至多个非挥发存储器单元的数字线的非挥发性半导体存储器件，其中，在读取存储器单元信息时，数字线包含连接至一被选择的非挥发存储单元的第一数字线；以及仅连接至非选择的非挥发性存储器单元的第二数字线，然而把第一和第二数字线用作一对来读出存储器单元信息。提供连接至第一数字线和第二数字线的差动放大器，存储器单元信息用差动放大器读出。
上述非挥发性半导体存储器件中，在读存储器单元信息时，通过把连接至非挥发性存储单元的第一数字线和仅连接至非选择的非挥发性存储器单元的第二数字线连成一对，存储器单元信息被读出。
结果，用于传送存储器单元信息的第一数字线充当单元信息侧，而第二数字线充当参考侧，且把第一和第二数字线作为一对来读出存储器单元信息。由此，第一数字线通路是能被设为参考侧负载的读出通路，第二数字线通路具有与它相同的等价通路结构。由于寄生电容而存在于通路上的负载在单元信息侧和参考侧能被理想地均衡。
由于参考侧在单元信息侧具有与单元信息传播通路等价的通路结构，所以单元信息侧和参考侧的通路总是具有相等的寄生电容导致的负载，与加工差异和芯片或晶片表面差异无关，相同的瞬态响应特性能被稳定的获得。因此，通过瞬态响应时的检测，不需等待单元信息侧和参考侧间的通路势的平衡条件，存储器单元信息能被迅速，稳定的被读出。
为了实现上述目的，根据本发明的另一方面，提供了具有多个连接至多个非挥发性存储器单元的局部数字线和为各预定数目的局部数字线提供，并选择地连接至局部数字线的全局数字线的非挥发性半导体存储器件，其中，在读取存储单元信息时，全局数字线包括：连接至连接了被选择的非挥发性存储器单元的第一局部数字线的第一全局数字线；和毗邻于第一全局数字线的，未连接被选择非挥发性存储单元的第二全局数字线，而把第一和第二全局数字线作为一对来读出存储器单元信息。此时，仅非选择的非挥发性存储器单元可以被连接至第二全局数字线。
非挥发线半导体存储器件中，在读取存储器单元信息时，把连接至被选择的非挥发性存储单元的第一全局数字线和连接至第二局部数字线的第二全局数字线作为一对，通过第一局部数字线读出存储器单元信息。在这种情形下，放置相邻的第一和第二全局数字线彼此成对。仅未被选择的非挥发性存储器单元被连接至第二全局数字线。
结果，当携带存储器单元信息的第一全局数字线和第二全局数字线分别用作单元信息侧和参考侧时，第一和第二全局数字线作为一对，存储器单元信息被读出。然而，从第二局部数字线至第二全局数字线的通路具有与从第一局部数字线至第一全局数字线通路相同的通路结构，它为读取通路，能在参考侧加载负载。通路上存在的寄生电容导致的负载在单元信息侧和参考侧间能被理想的均衡。
因为第一全局数字线和第二全局数字线被彼此相邻放置，加于全局数字线的噪声被传至另一全局数字线，因此第一和第二全局数字线存在相等的噪声。即，相同相位的噪声被施加于第一和第二全局数字线间。通过彼此相邻放置第一和第二全局数字线，在读操作时，两全局数字线成对，噪声影响能被彼此抵消。
因为在参考侧具有与单元信息侧的单元信息传播通路相同的通路结构，且两通路彼此相邻放置，由于寄生电容无关于加工差异和芯片或晶片表面的差异，单元信息侧和参考侧的通路总是具有相同的负载。结果，在读取时能可靠的获得相同的瞬态响应特性。因此，通过在瞬态响应时检测，不用等待单元信息侧和参考侧的通路势的平衡条件，存储器单元信息能被稳定和迅速的被读取。另外，因为相同相位的噪声被施加于两通路间，噪声彼此抵消，因此存储器单元信息的读取可靠性被提高。
根据本发明的第三方面，提供了包括连接至多个非挥发性存储器单元的多个数字线的非挥发性半导体存储器件，其中，数字线包括连接至被选择的非挥发性存储器单元的第一数字线；以及仅连接至未被选择的非挥发性存储器单元的第二数字线，非挥发性半导体存储器件还包括提供于各预定数目的数字线的选择部分，在读取存储器单元信息时，同时选择第一和第二数字线，且在写存储器单元时，仅选择第一数字线。
非挥发性半导体存储器件中，在读取存储器单元信息时，从预定数目的数字线中选择部分选择连接至被选择的非挥发性存储器单元的第一数字线和仅连接至未被选择的非挥发性存储器单元的第二数字线。在写存储器单元信息时，仅第一数字线被选择。
结果，当合适的第一和第二数字线被从预定数目的数字线中选择出时，选择部分需要解码地址信号或类似物。因为在读取时，第一和第二数字线被同时选择，解码层级能被设定使得比写入时浅，因此读取的选择部分能紧凑。
根据本发明的第四方面，提供了具有连接至多个非挥发性存储器单元的多个数字线的非挥发性半导体存储器件，且数字线被选择地连接至数字线，非挥发性半导体存储器件还包括：提供第一数字线连接至被选择的非挥发性存储器单元的第一数据线；通过第二数字线仅连接至未被选择的非挥发性存储器单元的第二数据线；连接至第一数据线的第一载入部分；和具有与第一载入部分相同结构，被连接至第二数据线的第二载入部分，而且，基于存储器单元信息，用于给流经第一数据线的电流提供参考电流，。第一载入部分具有与从非挥发性存储器单元至第二载入部分的通路上存在的负载相同的负载，第二载入部分具有与从非挥发性存储器单元至第一载入部分的通路上存在的负载相同的负载，其中，以第一和第二数据线为一对，存储器单元信息被读出。
在非挥发性半导体存储器件中，通过第一数字线，被选择的非挥发性存储器单元被连接至第一数据线，仅连接了未被选择的非挥发性存储器单元的数字线被连接至第二数据线。两数据线成对，存储器单元信息被读出。第一和第二载入部分分别被连接至第一和第二数据线。第二载入部分被提供与从非挥发性存储器单元至第一载入部分的通路上存在的负载相同的负载。第一载入部分被提供与从非挥发性存储器单元至第二载入部分的通路上存在的负载相同的负载。另外，在读取存储器单元信息时，相对于流经第一数据线电流的参考电流根据存储器单元信息流动。
结果，基于被选择的非挥发性存储器单元的存储器信息，相对于通过第一数字线流经第一数据线的电流，参考电流流向第二载入部分。施加于第一和第二载入部分的负载为与从非挥发性存储器单元至第二和第一载入部分的通路上存在的负载相等的负载。包括第一和第二载入部分的第一和第二数据线具有与基于存储器单元信息的电流和参考电流的电流通路相同的结构。结果，无关于加工差异和芯片或晶片表面差异，把第一和第二数据线用作一对，读操作能被安全的进行。
根据本发明的第五方面，提供了具有连接至多个非挥发性存储器单元的多个数字线的非挥发性半导体存储器件，且数据线被选择的连接至数字线，非挥发性半导体存储器件还包括：通过数字线连接至被选择的非挥发性存储器单元，且基于存储器信息的电流流经的第一数据线被连接；参考电流流经的第二数据线；连接至第一和第二数据线的，且比较基于存储器信息的电流与参考电流的电流比较部分，其中电流比较部分包括具有电流镜像结构的电流载入部分和用于改变第一和第二数据线和电流载入部分间连接的连接改变部分。
在非挥发性半导体存储器件中，基于存储器单元信息的电流流经的第一数据线，和参考电流流经的第二数据线连接至电流比较部分的电流载入部分中的电流镜像结构，是通过适当改变连接的连接改变部分而进行的。
根据本发明的第六方面，提供了非挥发性半导体存储器件，其中，第一和第二数据线被连接至电流比较部分，电流比较部分包括用于提供与参考电流相等的电流至第一和第二数据线的电流载入部分。
在非挥发性半导体存储器件中，从电流载入部分，与参考电流相等的电流被提供至连接至电流比较部分的第一和第二数据线。
结果，根据基于存储器单元信息的电流和从电流载入部分提供的参考电流间的差分电流，存储单元信息能被读出。
当结合附图同时阅读时，从下面的详细描述中，上面和另有的目的及本发明的新特点将更显得全面。但是，应明确理解的是，附图仅用于阐述目的，且不将定义本发明的界线。
附图说明
图.1是描述根据本发明的第一实施方案的非挥发性半导体存储器件的整个模块图的模块图示。
图.2是描述第一实施方案的存储器核心部分的理论模块图的电路图示。
图.3是描述存储器核心部分的第一个例子的电路图示。
图.4是描述存储器核心部分的第二个例子的电路图示。
图.5是描述存储器核心部分的第一和第二例子的冗余结构的电路图示。
图.6是描述第一实施方案的列选择部分的第一理论模块图的电路图示。
图.7是描述列选择部分的第一个例子的电路图示。
图.8是描述第一实施方案的列选择部分的第二理论模块图的电路图示。
图.9是描述列选择部分的第二个例子的电路图示。
图.10是描述第一实施方案的载入部分的第一理论模块图的电路图示。
图.11是描述载入部分的第一个例子的电路图示。
图.12是描述第一实施方案的载入部分的第二理论模块图的电路图示。
图.13是描述载入部分的第二个例子的电路图示。
图.14是描述载入部分的第三个例子的电路图示。
图.15是描述第一实施方案的电流比较部分的理论模块图的电路图示。
图.16是描述电流比较部分的第一个例子的电路图示。
图.17是描述电流比较部分的第二个例子的电路图示。
图.18是描述第一实施方案的读操作的工作波形图示。
图.19是描述第二实施方案的存储器核心部分的电路图示。
图.20是描述第三实施方案的存储器核心部分的电路图示。
图.21是描述第四实施方案的存储器核心部分的电路图示。
图.22是描述传统非挥发性半导体存储器件的整个模块图的模块图示。
图.23是描述传统存储器核心部分的电路图示。
图.24是描述传统列选择部分的电路图示；以及
图.25是描述传统比较部分的电路图示。
具体实施方式
其后，参考图.1至21，本发明的非挥发性半导体存储器件的第一至第四实施方案将被详细描述。
第一，图.1描述了第一实施方案的非挥发性半导体存储器件的整个结构。参考图.1的整个模块图，存储器核心部分A和列选择部分B被提供来替代图.22所示的传统非挥发性半导体存储器件中的存储器核心部分A100和列选择部分B100。因为存储器核心部分A中全局位线GBL的选择方法不同于存储器核心部分A100，而字线WL选择译码器，译码器1，2被提供来替代译码器101。另外，替代用于参照的参考总线RB和通常用于读取和编程的数据总线LDB，作为用于读取的数据总线，数据总线LDB(0)，LDB(1)被提供成对。另外，编程数据总线WDB被提供。随着读出时数据总线结构的变化，载入部分C和电流比较部分D被提供替代级联部分104，105和用于调节寄生电容的电容负载CLD1，CLD2。这里，因为数据总线LDB(0)，LDB(1)具有如8位或16位和类似的多位结构，载入部分C和电流比较部分D都被提供与位宽一致的数目。
图.1的存储器核心部分A原理上描述了被字线WL选择的存储器单元MC连接至全局位线GBL的情形。预定数目的存储器单元MC被放于每个区段SECm和SECn。区段中各预定组被选择地连接至全局位线GBL。即，根据预定控制信号S，译码器1激活字线WL来选择存储器单元MC组连接至各区段SECm，SECn的全局位线GBL中的全局位线GBL(0)。另外，根据预定的控制信号S，译码器2激活字线WL来选择存储器单元MC组连接至全局位线GBL(1)。全局位线GBL(0)，GBL(1)是全局位线组，其中全局位线GBL按每预定数目划分和分组。预定控制信号S是用于在连接至存储器单元MC的全局位线GBL(0)，GBL(1)中选组的控制信号，且这个信号根据专用控制信号或部分地址信号或地址信号产生。译码器1，2译码地址信号Add来选择任何字线WL，以便存储器单元MC被连接至全局位线GBL(0)，GBL(1)中的任何组。
列选择部分B是用于在读取时连接全局位线GBL(0)，GBL(1)至数据总线LDB(0)，(1)的部分。在连接至被选择的存储器单元MC的全局位线(GBL(0)或GBL(1))中，连接至应被读出的存储器单元MC的全局位线被选择，并被连接至数据总线(LDB(0)和LDB(1))。另一数据总线LDB(1)或LDB(0)被连接至未连接被选择的存储器单元MC的全局位线GBL(1)或GBL(0)。这种被选择的数据总线LDB(0)，LDB(1)被成对读出。按如下进行连接。根据从地址信号Add产生的译码信号，全局位线GBL(0)，GBL(1)和数据总线LDB(0)，LDB(1)之间的开关部分被控制来开/关。
另一方面，编程时，全局位线GBL(0)，GBL(1)被连接至编程数据总线WDB。在连接至被选择的存储器单元MC的全局位线GBL(0)，GBL(1)中，连接至应被编程的存储器单元MC的全局位线被选择，并被连接至数据总线LDB(0)或LDB(1)。
在读取时，根据预定的控制信号/S，载入部分C连接负载LD至数据总线LDB(0)，LDB(1)，且参考电源IRF被连接至未连接被选择的存储器单元MC的数据总线LDB(1)或LDB(0)。负载LD为与经过全局位线GBL(0)，GBL(1)从连接了存储器单元MC的局部位线至数据总线LDB(0)和LDB(1)的通路上的负载相等的负载。另外，预定控制信号/S是根据专用控制信号或部分地址信号或地址信号产生的信号。
电流比较部分D比较基于存储器单元信息的，流经数据总线LDB(0)或LDB(1)的电流与作为参考电流的流经数据总线LDB(1)或LDB(0)的参考电流IRF，并检测它。通过电流比较部分D中的接口部分IF，数据总线LDB(0)，LDB(1)被连接至电流载入部分LI。电流载入部分LI提供相应于参考电流IRF的电流至数据总线LDB(0)，LDB(1)中。流经数据总线LDB(0)，LDB(1)的电流和来自电流载入部分LI的电流间的差分电流被检测。这一差分电流被放于后续级的差分放大器106放大，以便存储器单元信息作为读出数据DATA输出。
对于上述描述以外的元件，传统工艺和第一实施方案相同的标号表示相同的元件，且其描述将被省略。
接着，参考图.2至17，存储器核心部分A，列选择部分B，载入部分C和电流比较部分D的各元件将被依次描述。
首先，参考图.2至5，存储器核心部分A将被描述。图.2是存储器核心部分A0的理论模块图。存储器核心A0部分按预定数目的存储器单元被分为多个区段。区段中，多个局部位线被放置，且多个存储器单元被连接各局部位线。存储器单元包括用于储存存储器单元信息的非挥发性晶体管和读取存储器单元信息时形成电流通路至参考势的开关晶体管。通过区段开关，局部位线被连接至全局位线。相邻的两全局位线成对，且各区段交替被连接至局部位线。图.2描述了两区段SECm，SECn，且局部位线LBLm，LBLn在各区段SECm和SECn中被例示。非挥发性晶体管MCm，MCn被连接至局部位线LBLm，LBLn，且通过开关晶体管QSm，QSn被连接至参考势来形成存储器单元。局部位线LBLm，LBLn通过选择开关SSm，SSn被连接至全局位线GBLm，GBLn。
选择开关SSm，SSn被控制信号SECYm和SECYn选择，且开关晶体管QSm，QSn被控制信号Sm，Sn选择。另外，非挥发性晶体管MCm，MCn被字线WLm，WLn选择。控制信号SECYm，Sm和字线WLm或控制信号SECYn，Sn和字线WLn被激活至任何被选择的区段SECm或SECn，以便被选择的存储器单元被连接至全局位线GBLm，GBLn来进行读操作和编程操作。
在读出操作时，接收读信号R的电路10同时激活控制信号SECYm和SECYn。尽管图.2表明短路控制信号SECYm和SECYn的情形，只要同时激活控制信号SECYm和SECYn能被实现，不总是需要短路这些信号。对于其它方法，例如，控制信号SECYm和SECYn都由译码产生，地址信号或类似物能通过在读出操作时把译码层减少一层来同时被激活。
结果，当遵循传统访问方法，其中储存了存储器单元信息的存储器单元被字线WLm，WLn对各区段SECm，SECn而选择，未连接至被选择存储单元的局部位线LBLn能被连接至邻近全局位线GBLm的全局位线GBLn，由它存储器单元信息被读出。邻近的两全局位线GBLm，GBLn能被成对执行读操作。
基于图.2理论模块图的存储器核心部分的例子如下所述。图.3描述了第一个例子，其中，存储器核心部分A1的两区段SEC0，SEC1被标明。这里，将考虑在区段SEC0中放置的存储器单元被选择的情形。区段SEC0被选择，以便控制信号S0被激活，然后，开关晶体管QS0被激活。如果字线WL0被激活，被选择存储器单元MC00至MC07被连接至各局部位线LBL00至LBL07。然后，基于存储器单元信息，局部位线通过开关晶体管QS0被连接至参考势来形成电流通路。如果任何一个控制信号SECY00，SECY03在局部位线LBL00至LBL07中被激活，合适的区段开关SS00至SS07被选择，以便它被连接至全局位线GBL0至GBL3中的偶数或奇数全局位线GBL0，2或GBL1，3。
伴随由区段开关SS00至SS07的局部位线选择，在与邻近非选择的区段SEC1相似关系下放置的局部位线LBL10至LBL17被连接至合适的全局位线。即，相应于控制信号SECY00至SECY03，控制信号SECY10至SECY13同时被激活，以便区段SEC0和SEC1中的局部位线LBL00至LBL07和LBL10至LBL17被连接至全局位线GBL0，GBL1，GBL2，GBL3。因为非选择区段SEC1中的局部位线被连接至与被选择的区段SEC0的局部位线相同数目的存储器单元，且局部位线的位置关系相似于被选择的区段SEC1的情形，且周围环境的物理参数相同；具有相似的寄生电容。另外，因为连接至两局部位线的全局位线被彼此相邻放置，他们的周围环境的物理参数是等价的，且具有相同的寄生电容。
根据第一例子A1，当非选择的区段SEC0的局部位线被连接，且存储器单元信息被两全局位线成对读出时，而用于传送存储器单元信息的全局位线GBL0和GBL2或GBL1和GBL3用作单元信息侧且连接了未被选择的区段SEC1的局部位线的全局位线GBL1和GBL3或GBL0和GBL2用作参考侧，通路上存在的寄生电容导致的负载能在单元信息侧和参考侧两边理想的被均衡。
因为全局位线GBL0，GBL1和GBL2，GBL3对被相邻放置，施加于一根全局位线的噪声被传播至另一根全局位线，以便相邻的全局位线间噪声相等。因此，噪声影响在两全局位线成对的读出操作中能被抵消。
如果平衡控制信号SECY10至SECY13在区段SEC1中和区段SEC0中的连接关系，那么控制信号SECY10至SECY13的产生电路(图.3下部的逻辑电路)的电路结构在区段(图.3中II)间就等价，连接至邻近的全局位线GBL0，GBL1和GBL2，GBL3的位置关系能被均衡。结果，各连接至相邻全局位线的局部位线在其它局部/全局位线，字线，其它线和周围相关元件结构间具有相同的位置关系。另外，相邻全局位线GBL0，GBL1和GBL2，GBL3与每一区段交叉，且因此周围结构间的位置关系被均衡。然而，形成于这些周围结构间的寄生电容能在两通路间被均衡。
用于产生控制信号SECY10至SECY13的产生电路在图.3的下部被标明。表明了应被连接至用于根据地址信息或类似物解码的全局位线的区段开关位置的控制信号SECn(n＝0至3)被输入到与门12，14。或门11，13的输出被连接至与门12，14的另一输入端。用于选择区段SEC0，SEC1的控制信号S0，S1和读出信号R被输入至或门11，13。因为，在编程操作的情形中，任一或门11，13能相应于被选择的区段被激活，任一与门1，14被激活，以便控制信号SECY0n或SECY1n(n＝0至3)被激活。结果，仅连往被选择存储器单元的区段开关被激活。但是，在读出操作中，或门11，13被读出信号R一起激活，以便两控制信号SECY0n，SECY1n(n＝0至3)被激活。不仅被选择的存储器单元的区段开关，而且位于未被选择区段的相同位置的局部位线也被连接至相邻的全局位线。
图.4描述了第二个例子A2。它的基本结构和操作与第一个例子A1相同。不同于第一个例子A1是全局位线未与各区段(图.4中的I)交叉。伴随这，区段SEC1中控制信号SECY10至SECY13的连接关系不同于区段SEC0(图.4中的II)。当以图.3中产生电路(图.3中下部的逻辑电路)的方法同时输出控制信号SECY00至SECY03和控制信号SECY10和SECY13时，通过相对区段SEC0转换区段SECY10内的区段开关的选择位置，被选择的区段SEC0和未被选择的区段SEC1的局部位线被连接至相邻的全局位线GBL0和GBL1，GBL2和GBL3。更具体的说，区段开关SS00，SS04，SS12，和SS16相对控制信号SECY00和SECY10被选择。对SECY01和SECY11，SS01和SS05，SS13和SS17被选择。对SECY02和SECY12，SS03和SS07，SS11和SS15被选择。对SECY03和SECY13，SS02和SS06，SS10和SS14被选择。
根据第二个例子A2，当单元信息侧连接了被选择局部位线的全局位线和参考侧连接了未被选择的局部位线的全局位线成对读取存储器单元信息时，通路上存在的寄生电容负载能在单元信息侧和参考侧被理想地均衡。
另外，因为一对全局位线被彼此相邻放置，施加在全局位线上的噪声被传播到另一全局位线，且全局位线间的噪声被均衡，以便相同相位的噪声被施加于一对全局位线间。通过彼此相邻放置一对全局位线，两全局位线成对的读存在中的噪声效应能被抵消掉。
根据第一和第二例子A1，A2中存储器核心部分读操作时的理论模块图A0，具有相似通路结构的单元信息侧的全局位线(GBLm或GBLn)和参考信息侧的全局位线(GBLn或GBLm)被作为一对彼此相邻放置。结果，无关于加工差异或芯片或晶片表面的差别，一对全局位线GBLm，GBLn总是具有等价的寄生电容，以便读取时，相似的瞬态响应特性能在稳定条件中被获得。因此，即使在一对全局位线GBLm，GBLn的势变化被设为平衡条件前检测被执行于瞬态期，存储器单元信息能在稳定条件中被迅速读出。另外，因为等相位噪声存在两通路上，因此噪声被抵消，从而提高了存储器单元信息的读取可靠性。
邻近被选择区段(SECm或SECn)的未被选择区段(SECn和SECm)中的局部位线(LBLn或LBLm)能被用作参考侧的负载。因为两区段被彼此相邻放置，寄生电容导致的负载和从各区段SECm，SECn至全局位线GBLm，GBLn的通路间的噪声效应能被均衡。
图.5描述了根据第一，第二例子A1，A2用于恢复缺陷的冗余结构SP0，SP1。冗余结构SP0，SP1以与作为最小单位连接至一对全局位线GBL0，GBL1和GBL2，GBL3的基本读取结构相同的结构被形成。图.5描述了以全局位线SGBL0，SGBL1成对的结构。结果，即使存储器单元信息通过恢复缺陷从冗余结构SP0，SP1被读出，读取结构能以相邻全局位线SGBL0，SGBL1成对被维持，因此如未采取冗余结构SP0，SP1时的相同读取性能能被维持。全局位线SGBL0，SGBL1的各冗余结构SP0，SP1的连接关系和控制信号SPY00至SPY03及SPY10至SPY13间的连接关系相应于第一和第二例子A1，A2被适当调整。
用于产生控制信号SPY00至SPY13的产生电路(图.4下部的逻辑电路)相似于图.3中所示的产生控制信号SECY00至SECY13的产生电路。在读操作中，控制信号SPY0n和SPY1n(n＝0至3)被表明冗余结构SP0，SP1中区段开关位置的控制信号SPn(n＝0至3)，用于选择区段SEC0，SEC1的控制信号S0，S1，及读取信号R激活。
接着，参考图.6至9，列选择部分B将被描述。图.6为第一个理论模块图B01。其例子在图.7中被标为第一例子B1。图.8是第二个理论模块图B02，而其例子在图.9中被标为第二例子B2
根据图.6中第一理论模块图B01，存储器核心部分A中的全局位线GBL和外部数据总线间(LDB：用于读取，WDB：用于编程)的连接通过各不同的通路实现，专用通路栅(读通路栅21，编程通路栅20)被提供。一对读数据总线LDB(0)，LDB(1)从读取通路栅21被输出，且连接至一对全局位线。另一方面，写数据总线WDB被连接至编程通路栅20的全局位线GBL。用于选择通路栅的列选择信号(YDR1：用于读取，YDP1，YDP0：用于编程)通过各读取译码部分23和编程译码部分22来译码地址信号Add而被获取。
根据图.7中所示第一例子B1，各相邻对32根全局位线GBL0至GBL31被16根列选择信号YDR10至YDR1F，YDP10至YDP1F所选择。在读取时，这对全局位线被连接至一对数据总线LDB0，LDB1。在编程情形中，任何一对全局位线被两列选择信号YDP0E，YDP0O选择，且被连接至编程数据总线WDB0。
以两通路栅晶体管PG00，PG01至PGF0，PGF1成对，读取侧通路栅21被16根列选择信号YDR10至YDR1F控制。存储器单元信息在读取时为电流信号，且为了防止非预期电压被施加于非挥发性存储器单元时导致的扰动现象，在读取时出现于全局位线GBL0至GBL31的电压被限制约0.5V。由此，列选择信号YDR10至YDR1F的驱动电压不需要太高。图.7中，通路栅21被它周围的逻辑电路的电源电压VCC所驱动。尽管电源电压VCC的具体电压依赖于加工工艺，例如，3V，2.5V，1.8V或类似能被考虑。即，用于通过译码地址信号Add(u)输出列选择信号YDR10至YDR1F的读译码部分23能用与周围逻辑电流相同的器件构建出，以便它能以高速工作。
通路栅晶体管PG00，PG01至PGF0，PGF1被用于读取，因此，不像传统工艺，同时用于编程的高驱动性能的晶体管是不需要的。因为与编程时相比，读电流很小，驱动性能能被设为很小，且栅电容也能被使得很小。伴随读译码部分23的高速工作，通路栅晶体管PG00至PGF1能被迅速开关，以便能实现加速从全局位线至数据总线LDB0，LDB1的电流通路选择。
编程侧的通路栅20包括具有与根据列选择信号YDP10至YDP1F用于从16对中选择一对的读取侧相同结构的第一级，(其每对由两通路栅晶体管组成)，以及根据列选择信号YDP0E，YDP0O用于选择任何一个被选择对的第二级。编程数据总线WDB0被连接至任何全局位线GBL0至GBL31之一。用于输出列选择信号YDP10至YDP1F第一级编程译码部分22A译码上级地址信号Add(u)，用于输出列选择信号YDP0E，YDP0O的第二级编程译码部分22B译码下级地址信号Add(LSB)。
因为在编程操作中，载体需要通过施加编程电压VPP至非挥发性存储器单元而被编程，通路栅晶体管需要抗高电压和高电流驱动性能。用于驱动这一通路栅晶体管编程译码部分22A，22B也被高电压编程电压VPP驱动。通过用耐高压元件构建这些组件，编程操作能被精确执行。因为通路栅晶体管需要具有驱动能力高于预定驱动能力的晶体管大小，用于驱动这一晶体管的编程译码部分22A，22B需要一合适的驱动能力。通过构建带两级的通路栅20的结构，编程译码部分22A，22B中的驱动电路数量能被减少，同时维持合适的驱动能力来减少占有的芯片面积。因此，当基于传统工艺的单级结构需要32套驱动电路时，图.7中所示的系统由18套驱动电路组成。
根据第一个例子中的列选择部分B1(理论模块图B01)，当合适对全局位线从预定数目的全局位线GBL0至GBL31中被选择，地址信号Add(u)，Add(LSB)和类似物需要被译码。因为在读取时，一对全局位线被选择，译码层级能被建得比写入时更小，以便用于读取的列选择部分21，23能被形成得更紧凑。
另外，当读取和编程存储器信息时，作为通路栅晶体管，制备那些具有小/大电流驱动能力的。在读取和编程时，全局位线和数据总线能在优化电流驱动性能下被彼此连接。
根据图.8的第二理论模块图，通路栅由用于从全局位线GBL中选择一对的，并连接这些至一对读取数据总线LDB(0)，LDB(1)的第一级通路栅24和用于选择数据总线LDB(0)，LDB(1)对中的任何一个，且连接这至编程数据总线WDB的第二级通路栅25组成。第二级通路栅25被加至作为读出电流通路的第一级通路栅来形成编程电流通路。用于选择通路栅的列选择信号YD1，YD0通过译码部分26译码地址信号Add而被获取。列选择信号YD1被用于选择第一级通路栅24，且列选择信号YD0被用作选择第二级通路栅。
图.9中所示的第二个例子的通路栅具有与根据图.7中所示的第一个例子B1的编程侧通路栅20相同的结构。第一级通路栅24和第二级通路栅25间的连接点被假定为用于读取的一对数据总线LDB0，LDB1。根据列选择信号YDP10至YDP1F，一对通路栅晶体管从16对通路栅晶体管PG00和PG01至PGF0和PGF1被选择来连接一对全局位线GBL0和GBL1至GBL30和GBL31到读取数据总线LDB0，LDB1上。列选择信号YDP0E，YDP0O选择任何一个通路栅晶体管PGE，PGO来连接任一数据总线LDB0，LDB1至编程数据总线WDB0。
在编程操作中，因为编程电压VPP需要被施加于非挥发性存储器电压，第一级和第二级通路栅24，25都由抗高电压的晶体管组成。尽管用于读取的电流驱动能力能被减小，但高电流驱动在编程时需要。尽管通过减小第一级通路栅24的晶体管PG00至PGF1的驱动能力来抑制寄生电容元件，第二级通路栅25的晶体管PGE，PGO被供以足够的驱动能力来减小导通电阻。结果，读取通路的寄生电容被保持很小，且被插入到编程通路充当两晶体管的导通电阻的电阻成分被两通路栅24，25维持很小，使得优异的编程特性能被保证。
因为在第二个例子B2中，通路栅和译码部分通常部分地共同被读取侧和编程侧使用，列选择部分B2能被用紧凑数目的元件构建。
接着，参考图.10至14，载入部分C将被描述。图.10是载入部分C的第一理论模块图C01。载入部分C01被这样构建使得来连接负载LD，具有与非存储器单元MC相同结构的非挥发性存储器单元RC(0)，RC(1)，以及开关晶体管QSL(0)，QSL(1)至具有与存储器核心分别A中开关晶体管QS相同结构的各读取数据总线LDB(0)，LDB(1)。这里，负载LD是与存在于通过列选择部分B，从存储器核心部分A中的局部位线至数据总线LDB(0)，LDB(1)的通路上的负载相似的负载LD。非挥发性存储单元RC(0)，RC(1)和开关晶体管QSL(0)，QSL(1)为参考单元，其提供一参考电流Iref用于根据存储于非挥发性存储单元MC和开关晶体管QS中的存储单元信息检测电流Idat。开关晶体管QSL(0)，QSL(1)被控制以便向数据总线LDB(1)提供参考电流Iref，数据总线LDB(1)与其中流入电流Idat的数据总线LDB(0)构成一对。
在图.11中所示的第一个例子C1中，相似负载部分被连接至各数据总线LDB0，LDB1。各载入部分包括参考单元部分33，34和含开关晶体管QSL0，QSL1的选择部分31，32，它被以这种顺序连接于数据总线LDB0，LDB1和参考势之间。
参考单元部分33，34包括参考单元RC0，RC1，作为负载LD的晶体管PGL0和SSL0，PGL1和SSL1。晶体管SSL0，SSL1具有与连接局部位线至全局位线的区段开关(图.2中的SSm，SSn，图.3，4中的SS00至SS17)相同的结构。晶体管PGL0，PGL1具有与包含列选择部分B1，B2中读取通路栅21，24的通路栅晶体管相同的结构。通过施加电源电压VCC至这些晶体管的栅，与从局部位线上至数据总线LDB0，LDB1的通路上存在晶体管的相同负载LD被构建。其间，参考单元的栅RC0，RC1被用于控制后述开关晶体管QSL0，QSL1的参考选择信号Y01，Y00，或具有相同相位的信号控制。
开关晶体管QSL0，QSL1被提供于参考单元部分33，34和参考势之间，且其任何之一被通过译码最低级的地址信号Add(LSB)获得的参考选择信号Y01，Y00所选择。这里选择了与数据总线LDB0或LDB1成对的数据总线LDB1或LDB0，它被连接至信号被读取的存储器单元。
具有如第一例子C1所示的第一理论结构的载入部分C01中，被连接至各数据总线LDB0，LDB1的载入部分C1(第一理论模块图中的C01)提供了用作流经具有存储器单元信息的数据总线LDB0或LDB1至数据总线LDB1或LDB0的参考的参考电流Iref。另外，载入部分C1被如此构建来拥有与存在于从非挥发性存储器单元MC上至数据总线LDB0，LDB1通路上的负载(图.10)相同的负载PGL0和SSL0，PGL1和SSL1(图.11)。因为负载相互相等，包含基于存储单元信息的电流Idat和参考电流Iref的电流通路的一对数据总线LDB0，LDB1具有相同结构，因此数据总线LDB0，LDB1成对的读操作能被安全进行，与加工差异或晶片表面差异无关。
载入部分C1(第一理论模块图中的C01)被提供与非挥发性存储器单元MC相同的参考单元RC0，RC1。因为这些参考单元RC0，RC1产生参考电流Iref，参考电流Iref与基于非挥发性存储器单元MC的存储器单元信息的电流Idat优异匹配，能关于加工差异或芯片或晶片表面的差异无关地被产生，因此数据总线LDB0，LDB1成对的读操作能被安全的进行。
另外，参考单元RC0，RC1也能被放于不同于用于储存存储器单元信息的非挥发性存储器单元被放置区域的区域。结果，编程时施加于非挥发性存储器单元MC的电压应力或类似物未被施加于参考单元RC0，RC1上，因此未导致参考单元RC0，RC1的特性改变。由此，能产生稳定的参考电流Iref。
用于连接参考单元RC0，RC1至参考势的开关晶体管QSL0，QSL1能被建立成与作为连接非挥发性存储器单元MC的源侧负载的开关晶体管QS相同的负载。结果，基于存储器单元信息，电流Idat和参考电流Iref的电流通路上的负载能被以高精度匹配。
图.12是载入部分C的第二理论模块图C02。载入部分C02包括由压控电流源IRF(0)，IRF(1)，而不是非挥发性存储器单元RC(0)，RC(1)组成的载入部分36，以及负载LD，如第一理论模块图C01中所示结构的开关晶体管QSL(0)和QSL(1)。另外，它具有由与存储器核心部分A中非挥发性存储器单元MC和开关晶体管QS相同的非挥发性存储器单元RC0和开关晶体管QSL0组成调节部分35，以便产生参考电流Iref，以及用于转化这一参考电流Iref为电压值的电流/电压转化部分37。通过输出的相应于参考电流Iref的调节电压来控制压控电流源IRF(0)，IRF(1)，载入部分C02输出相应于载入部分36的参考电流的Iref电流。如第一理论模块图C01，开关晶体管QSL(0)或QSL(1)被选择。另一方面，非挥发性存储器单元RC0和开关晶体管QSL0总是被选择，且在读操作时产生参考电流Iref。
根据图.13中所示的第二例子C2，载入部分36包括参考单元部分43，44和每个都包含如第一例子C1的开关晶体管QSL0，QSL1的选择部分41，42。第二例子C2不同于第一例子C1在于，晶体管QLL0，QLL1被插入到参考单元部分43，44，作为受调节电压I_bias而非非挥发性存储器单元RC0，RC1控制的负载部分。其间，这些负载晶体管QLL0，QLL1具有与后述调节部分35的负载晶体管QLR0相同的结构。
包含作为参考单元的非挥发性存储器单元RC2的调节部分35，是由选择部分38，参考单元部分39，以及偏置部分40组成。另外，调节部分35包含用于产生参考单元Iref的参考电流产生部分(图.13中调节部分35的左边)和用于转化参考电流Iref至调节电压I_bias的调节电压产生部分(图.13中调节部分35的右边)。对于这种结构，选择部分38和参考单元部分39基本上与第一例子C1中的选择部分31，32和参考单元部分33，34相同。不同点是选择部分38的开关晶体管QSR0，QSR1的栅被连接至电源电压VCC，且晶体管QLR0替代非挥发性存储器单元作为负载部分被插入至参考单元部分39的调节电压产生部分。施加电源电压VCC至开关晶体管QSR0，QSR1的原因是在读取时总是激活调节部分35，且用负载部分的晶体管QLR0替代的原因是为了产生调节电压I_bias。偏置部分40具有用于将由参考电流产生部分产生的参考电流Iref镜像至调节电压产生部分的电流镜部分(晶体管QMR0，QMR1)。另外，为了匹配调节部分35中电流和电压间关系与后述电流比较部分D1，D2和载入部分36间关系，相应于偏置晶体管QB0至QB3和分压晶体管QD0至QD5(图.16和17)，偏置部分40包括晶体管QBR0，QBR1和晶体管QDR0，QDR1。另外，PLOAD从电流镜部分的栅端被输出，且被用于电流比较部分D2中。
调节部分35的调节电压产生部分中，负载部分晶体管QLR0的栅端和电流镜部分QMR1的漏端被彼此相接来产生相应于镜像参考电流Iref的调节电压I_bias。如果构建电流镜部分的晶体管QMR1被激活于饱和条件，电流镜部分的晶体管QMR1工作在高输出阻抗条件下。因为晶体管QMR1能基本上维持与参考电流Iref相同的电流，而不依赖于漏电压，调节电压I_bias被控制使得这一电流Iref也流入负载晶体管QLR0。这一调节电压I_bias被输入至负载部分36的负载晶体管QLL0，QLL1的栅端。因为调节部分35具有与包括前述电流比较部分D1，D2的载入部分36相同的结构，所以参考电流也流入载入部分36。
图.14描述了第三个例子C3。因为它的基本结构与第二个例子C2相同，其描述被省略。根据第三个例子C3，调节部分35被提供了运算放大器45来产生调节电压I_bias。运算放大器45由输入差分对晶体管QP1，QP2和有源负载晶体管QN1，QN2组成，如果他们被开关晶体管QN3，QN4激活，则偏置电流从电流源晶体管QP3流出，以便进行运算放大操作。参考单元部分39中的非挥发性存储器单元的漏极电势和负载部分晶体管的漏极电势被输出至输入差分对晶体管QP1，QP2来控制调节电压I_bias，以便两电势彼此相等。
在第二和第三例子C2，C3所示的第二理论结构的载入部分C02中，单个非挥发性存储器单元RC2作为参考单元能满足非挥发性半导体储存器件的需求，因此这里不需要各载入部分36。如果非挥发性半导体储存器件由多位输出组成，每一多位输出都需要一对具有合适的位宽的数据总线，且载入部分36被连接至其每一个。在这种情况，单个非挥发性存储器单元RC2也能满足要求。非挥发性存储器单元RC2的数量能被最小化，因此利于减小单元片尺寸。另外，不需要作多个非挥发性存储器单元RC2被提供时应被考虑的特性变化调整，这点很便利。
在载入部分36中，存在于非挥发性存储器单元MC的通路上的负载LD的等价负载PGL0和SSL0，PGL1和SSL1(图.13)被连接至两数据总线LDB0，LDB1，以便参考电流流入其任何之一。结果，包括载入部分的成对的数据总线LDB0，LDB1具有等价结构。因此，这些例子与第一例子C1相同，在读操作时能安全的进行，无关于加工差异或芯片或晶片表面差异，未受电压应力效应，因为存在与载入部分C2，C3中的非挥发性存储器单元被放置于不同于存储器单元信息被储存的非挥发性存储器单元MC的区域，所以参考单元RC2的特性未被改变，且通过开关晶体管QSL0，QSL1的插入位置，负载平衡能以高精度被匹配。
参考图.15至17，电流比较部分D将被描述。图.15是电流比较部分D0的理论模块图。在被选择的存储器单元被连接后，流入数据总线LDB(0)或LDB(1)的电流Idat，基于存储器单元信息，从载入部分C流经成对的数据总线LDB(1)或LDB(0)的参考电流Iref被输入至电流比较部分D0。被输入的电流Idat，Iref被连接至电流负载部分52通过接口部分51。如果来自电流负载部分52的电流被设为相应于参考电流Iref的一预定电流，计算通过分别从输入的电流Idat，Iref减去预定电流而获得的电流。以其电流值或通过接口转化差分电流成适当的电压量级的差分电压形式，在差分输出端SN(0)，SN(1)间出现两者间的差分电流。如果这一差分电流信号被后级的差分放大器106放大，存储器单元信息能被作为数据DATA获得。这里，接口部分51具有转换差分输出端SN(0)，SN(1)至合适的电压量级，调节数据总线LDB(0)，LDB(1)的电压量级，以及切换数据总线LDB(0)，LDB(1)和电流负载部分52间的连接关系的功能。
根据图.16所示的第一例子D1，接口部分51A包括用于适当改变数据总线LDB0，LDB1和电流负载部分52A间连接的连接改变部分QD0至QD3，以及用于与差分输出端SN0，SN1无关地限制施加至数据总线LDB0，LDB1上电压的偏置部分QB0，QB1。电流负载部分52A由独立电流镜像电路组成，通过连接晶体管QM1的栅和漏，参考侧晶体管被形成，进一步通过连接晶体管QM0的栅端，电流被镜像。
接口部分51A的连接改变部分QD0至QD3改变连接，以便参考电流Iref流经的数据总线LDB0或LDB1被连接至电流负载部分52A的电流镜电路中参考侧晶体管QM1。如果数据总线LDB0被放置于参考侧，根据控制信号Y01，晶体管QD2，QD3被开启，如果数据总线LDB1被放于参考侧，根据控制信号Y00，晶体管QD0，QD1被开启。结果，参考电流Iref被输入至电流镜电路的参考侧，以便等于参考电流的电流被镜像至相对侧。另外，偏置部分QB0，QB1限制了数据总线LDB0，LDB1的电压为比偏置电压低一阈值电压的一电压，与差分输出端SN0，SN1设置的电压无关。通过电流负载部分52A，电源电压VCC在差分输出端SN0，SN1处设置的工作电压需要位于相对于后述差分放大器106的输入电压范围的可容许范围内。虽然这一电压依赖于差分放大器106的输入电路结构，通常它为特定的相对电源电压VCC的中间电压。因为在读取时，到数据总线LDB0，LDB1中非挥发性存储器单元MC(图.1)的通路被保证，所以担心如果被施加于数据总线LDB0，LDB1的电压过大，则在非挥发性存储器(图.1)中，扰动现象可能被导致，或未期望的编程操作可能被导致。偏置部分QB0，QB1被插入来满足两要求。因为数据总线LDB0，LDB1的电势可选为约0.5V来防止扰动现象，偏置电压被设为约0.5V+阈值电压。
如果根据编程数据总线LDB0，LDB1被加载高电压VPP或类似情况，连接改变部分QD0至QD3需要由耐高压元件构成。另一方面，因为读取时在约0.5V的数据总线LDB0，LDB1下，控制信号Y00，Y01通过连接改变部分QD0至QD3，所以它们能被如电源电压VCC的低电压所驱动。即使在这种设置下数据总线LDB0，LDB1被加载高电压VPP或类似情况，则低于电源电压VCC的电压被施加于差分输出端SN0，SN1。结果，电流负载部分52A和差分放大器106能被由低耐压元件构建，因此实现迅速的读操作。如果图.9中所示的列选择部分B2被使用，数据总线LDB0，LDB1能被加载高电压VPP或类似物。
在图.17所示的第二例子D2中，接口部分51B不同于接口部分51A，分压部分QD4，QD5被提供来替代连接改变部分QD0至QD3，而进一步偏置部分QB2，QD3被提供。电流负载部分52A中，图.13所示的负载部分的第二例子C2中，接电流镜部分的栅端输出PLOAD的恒流晶体管QM2，QM3被构建。晶体管QM2，QM3与负载部分的第二例子中的电流镜部分QMR0，QMR1一起形成电流镜电路。因此，等于参考电流的电流流经恒流晶体管QM2，QM3。由此，如第一例子差分电流能被检测，与它位于参考侧，数据总线LDB0或LDB1无关。
被提供替代第一例子中连接改变部分QD0至QD3的分压部分QD4，QD5施加如连接改变部分QD0至QD3的分压效应相同的效应，因此相对于数据总线LDB0，LDB1上的高压，限制了差分输出端SN0，SN1上的电压。另外，偏置部分QB2，QB3施加如偏置部分QB0，QB1相同的操作和效应。
根据第一和第二例子的电流比较部分D1，D2，基于根据存储器单元信息的电流Idat和电流负载部分提供的参考电流Iref间的差分电流，存储器单元信息被读出。
图.18描述了通过电路仿真获得的读操作时第一实施方案的非挥发性半导体存储器件(图.1)中的工作波形。图.18描述了64M位或等价的非挥发性半导体存储器件的闪存上执行的仿真结果，它是根据0.18μm工艺规则，设置电源电压VCC为2.9V制成的。
如果字线WL0被激活，放置在存储器核心部分A的被选择的区段内的存储器单元MC被选择，且在字线WL0被激活后几个纳秒时载入部分C开始其操作，以便参考电流Iref开始流入数据总线LDB(1)。尽管列选择部分B的通路栅被选择(未画出)，这时没有区段开关被选择，使得没有基于存储器单元信息的电流Idat流入数据总线LDB(0)。基本上参考电流Iref被输出后5纳秒时，控制信号SECY被激活来选择区段开关，从而连接局部位线至全局位线。因为这时，列选择部分B的通路栅被开启，全局位线被连接至数据总线LDB(0)，且基本上控制信号SECY被激活后1纳秒时，存储器单元电流Idat被输出。在存储器单元电流Idat稳定后，基本上存储器单元电流Idat上升后6纳秒时预充电信号PR被复位来释放电流比较部分D上预充电荷。预充电荷被释放的同时，电流Idat，Iref的比较在电流比较部分D被开始，且基于电流差的电势差出现在差分输出端SN(0)和SN(1)间。当这一电势差宽约50mV，后级差分放大器106被激活来作为数据DATA输出存储器单元信息。预充电信号PR被复位后仅约1纳秒时，存储器信息DATA被输出。通过理想地均衡连接至一对数据总线LDB(0)，LDB(1)的负载来最小化伴随通路栅的寄生电容和类似物，并排除产生参考电流Iref的非挥发性单元上电压应力来执行稳定的参考电流Iref的差分放大，存储器单元信息能在读操作的初始瞬态响应期被确定，以便实现迅速的读操作。另外，因为一对数据总线LDB(0)和LDB(1)间的负载平衡非常好，预充电能被迅速执行，以便同时实现加速连续读操作的周期时间。
根据图.1中所示的第一实施方案和后述第二至第四实施方案，适当结合上述存储器核心部分A，列选择部分B，载入部分C和电流比较部分D的实例，能构建本发明的非挥发性半导体存储器件。
本发明不限于第一实施方案，且无需指明，能在不偏离本发明用途范围内被改进或修改。
例如，尽管被连接至一对全局位线GBLm，GBLn(图.2)的局部位线LBLm，LBLn被放置于相邻的区段SECm，SECn中的情形在第一实施方案中已被描述，本发明不限于这一例子，而局部位线可以被彼此相邻放置。根据图.19描述的第二实施方案的存储器核心部分A20中，如区段SEC0中所示，邻近的局部位线LBL00和LBL01，LBL02和LBL03被放置来通过各区段开关被连接至相邻的全局位线GBL0，GBL1。如果各字线WL00，WL01被控制来选择SEC00和SECY01或SECY02和SECY03，邻近的局部位线LBL00和LBL01，LBL02和LBL03能被连接至邻近的全局位线GBL0，GBL1，一个被设为被选择的存储器单元侧，而另一个被设为参考侧。结果，施加于局部位线LBL00和LBL01，LBL02和LBL03及全局位线GBL0，GBL1的任何之一的噪声被传播至另一根，以便等价噪声被施加于一对线上。即局部位线LBL00和LBL01，LBL02和LBL03及全局位线GBL0，GBL1能抵消噪声影响。因此，存储器单元信息的读取可靠性被提高。
即使一对局部位线未被放置在第一实施方案(图.3和图.4)中所示的相邻区段SEC0和SEC1间的相关位置，或如第二实施方案(图.19)所示同一区段中彼此不相邻，通过在根据周围环境物理参数相等的位置放置一对局部位线，等价寄生电容仍能被保证。即，如果如根据图.20中所示的第三实施方案为例的存储器核心部分A30，一对位线BL0，BL1被放置于根据例如对称位置的周围环境的物理参数是相同的位置上，两位线BL0，BL1具有的寄生电容能被均衡。
能形成其中聚集了预定数目的非挥发性存储器单元，以区段形式被构建成用于访问非挥发性存储器单元的基本单位的非挥发性半导体存储器件，各区段SEC0，SEC1中一对局部位线LBL00和LBL01，LBL02和LBL03的位置关系是反相的。结果，如果他们被分别形成于区段SEC0和SEC1，则各区段SEC0，SEC1中局部位线LBL00和LBL01，LBL02和LBL03的位置关系是相反的。因此，形成于周边结构间的寄生电容能在局部位线LBL00/LBL01和LBL02/LBL03间被均衡。这种结构为图.19中所示的第二实施方案的存储器核心部分A20。
尽管第一实施方案中，具有两级由局部位线和全局位线组成的层级位线结构的非挥发性半导体存储器件已被描述。本发明不限于这个例子，而无需指明，第一至第三实施方案能被应用于具有单级层级位线结构的非挥发性半导体存储器件。即，根据图.21所示的第四实施方案的存储器核心部分A40，位线BL0，BL1未以层级结构构建。在区段SEC0中，被字线WL00，WL01选择的存储器单元组被放置于各位线BL0，BL1，而在区段SEC1中，相似地，被字线WL10，WL11选择的存储器单元组被放置。如果字线WL00至WL11被控制来选择被连接至各区段中位线对BL0，BL1中任何一个的存储器单元，则各区段中位线BL0，BL1的另一根位线能成为参考侧的负载。另外，通过反相各区段SEC0，SEC1中位线BL0，BL1的位置关系，位线BL0，BL1拥有的寄生电容能被匹配。
根据本发明，在读操作时，连接了被选择存储器单元的全局位线与邻近的全局位线成对，连接至一对数据总线的负载被理想地均衡。另外，伴随用于连接全局位线至数据总线的通路栅的寄生电容被最小化，且产生参考电流的非挥发性单元上的电压应力被消除来实现稳定的参考电流的差分放大。结果，存储器单元信息能在读操作的初始瞬态响应期被确定，并能实现迅速的读操作。通过彼此相邻放置一对全局位线，施加至之一的噪声被施加至另一根上，以便两者上的影响被抵消，因此导致存储器单元信息的读取稳定性的提高。
注意到图21中示出的位线BL0，BL1是数字线的例子。即，在字线WL00～WL11被控制使得连接于提供给每一对区段SEC0，SEC1的一对位线BL0或BL1的任一个的存储器单元被选择时，连接于被选择的存储器单元的位线BL0或BL1对应于第一数字线的例子，其它位线对应于第二数字线。
此外，在图2中，局部位线LBLm，LBLn是局部数字线的例子，全局位线GBLm，GBLn是全局数字线的例子。在被选择的存储器单元侧的局部位线LBLm对应与第一局部数字线的例子，全局位线GBLm，GBLn分别对应于第一全局数字线和第二全局数字线。
此外，在图10中，用于读取的数据总线LDB(0)，LDB(1)是数据线的例子。被选择的非挥发性存储器单元MC连接于其上的数据总线LDB(0)和数据总线LDB(1)分别对应于第一数据线和第二数据线。此外，第一负载部分的例子由负载LD、非挥发性存储器单元RC(0)、开关晶体管QSL(0)构成，它们是负载部分C01的一些部分，第一负载部分的由负载LD、非挥发性存储器单元RC(1)、开关晶体管QSL(1)构成。

Claims (40)

1.一种非挥发性半导体存储器件，包括连接多个非挥发性存储器单元的多个数字线，其中在读取存储器单元信息时，数字线包括连接至被选择的一个非挥发性存储器单元的第一数字线；和仅连接至未被选择的非挥发性存储器单元的第二数字线，提供连接至第一数字线和第二数字线的差动放大器，存储器单元信息用该差动放大器读出。
2.如权利要求1的非挥发性半导体存储器件，其中，第一数字线和第二数字线彼此相邻。
3.如权利要求1的非挥发性半导体存储器件，其中，第一数字线和第二数字线在第一和第二数字线周围具有等价的物理参数。
4.如权利要求1的非挥发性半导体存储器件，还包括多个区段，各区段包括预定数目的非挥发性存储器单元，并用作用于访问非挥发性存储器单元的基本单位，其中
第一数字线和第二数字线的位置关系被每一区段反向。
5.如权利要求1的非挥发性半导体存储器件，还包括多个区段，各区段包括预定数目的非挥发性存储器单元，并用作用于访问非挥发性存储器单元的基本单位，其中
第一数字线被放于第一区段内，而第二数字线被放于第二区段内。
6.如权利要求5的非挥发性半导体存储器件，其中，第一和第二区段被相邻放置。
7.如权利要求5的非挥发性半导体存储器件，其中，第一数字线和第二数字线在数字线周围具有等价的物理参数。
8.一种非挥发性半导体存储器件，具有连接多个非挥发性存储器单元的多个局部数字线，以及为各预定数目的局部数字线提供的，且选择性连接局部数字线的全局数字线，其中
在读取存储器单元信息时，全局数字线包括：
第一全局数字线，第一全局数字线连接至连接了被选择的非挥发性存储器单元的第一局部数字线；以及
相邻于第一全局数字线的第二全局数字线，被选择的非挥发性存储器单元未被连接到其上，提供连接至第一全局数字线和第二全局数字线的差动放大器，存储器单元信息用该差动放大器读出。
9.如权利要求8的非挥发性半导体存储器件，其中，第二全局数字线被连接至仅连接了未被选择的非挥发性存储器单元的第二局部数字线。
10.如权利要求9的非挥发性半导体存储器件，其中，第一局部数字线和第二局部数字线彼此相互邻接。
11.如权利要求9的非挥发性半导体存储器件，其中，第一局部数字线和第二局部数字线在第一和第二局部数字线周围具有等价的物理参数。
12.如权利要求9的非挥发性半导体存储器件，还包括多个区段，各区段包括预定数目的非挥发性存储器单元，并用作用于访问非挥发性存储器单元的基本单位，其中
第一局部数字线和第二局部数字线的位置关系每一区段反向。
13.如权利要求9的非挥发性半导体存储器件，还包括多个区段，各区段包括预定数目的非挥发性存储器单元，并用作用于访问非挥发性存储器单元的基本单位，其中
第一局部数字线被放于第一区段内，而第二局部数字线被放于第二区段内。
14.如权利要求13的非挥发性半导体存储器件，其中，第一和第二区段被相邻放置。
15.如权利要求13的非挥发性半导体存储器件，其中，第一局部数字线和第二局部数字线在局部数字线周围具有等价的物理参数。
16.如权利要求12的非挥发性半导体存储器件，其中，第一全局数字线和第二全局数字线的位置关系每一区段反向。
17.如权利要求13的非挥发性半导体存储器件，其中，第一全局数字线和第二全局数字线的位置关系每一区段反向。
18.如权利要求1的非挥发性半导体存储器件，其中，用于恢复缺陷的冗余结构的最小单位包括成对的第一和第二数字线。
19.如权利要求8的非挥发性半导体存储器件，其中，用于恢复缺陷的冗余结构的最小单位包括成对的第一和第二全局数字线。
20.一种非挥发性半导体存储器件，包括连接多个非挥发性存储器单元的多个数字线，其中
数字线包括连接了被选择的一个非挥发性存储器单元的第一数字线；以及
仅连接了未被选择的非挥发性存储器单元的第二数字线，非挥发性半导体存储器件还包括为各预定数目的数字线提供的，用于在读取存储器单元信息时同时选择第一和第二数字线，而在写入存储器单元信息时仅选择第一数字线的选择部分。
21.如权利要求20的非挥发性半导体存储器件，还包括选择性地连接至数字线的数据线，其中，选择部分包括用于读取存储器单元信息时以第一电流驱动功率连接数字线至数据线，并在写入存储器单元信息时以比第一电流驱动功率大的第二电流驱动功率连接数字线至数据线的开关部分。
22.如权利要求21的非挥发性半导体存储器件，还包括选择性地连接至数字线的数据线，其中，选择部分包括读取存储器单元信息时从数字线至数据线的第一通路和写入存储器单元信息时从数据线至数字线的第二通路。
23.如权利要求22的非挥发性半导体存储器件，其中，开关部分包括由低耐压元件构成的第一通路，而包含第二通路的开关部分由耐高压元件构成。
24.如权利要求22的非挥发性半导体存储器件，还包括：
第一控制部分，用于开/关包含第一通路的开关部分；以及
第二控制部分，用于开/关包含第二通路的开关部分，其中
第一控制部分由低耐压元件组成，而第二控制部分由耐高压元件组成。
25.如权利要求22的非挥发性半导体存储器件，其中，第二通路构建为包含第一通路。
26.如权利要求21的非挥发性半导体存储器件，还包括用于读取存储器单元信息时分别连接第一和第二数字线至不同的数据线的第一和第二开关部分，以及用于写入存储器单元信息时连接第一数字线至第三数据线的第三开关部分。
27.如权利要求22的非挥发性半导体存储器件，还包括用于读取存储器单元信息时分别连接第一和第二数字线至不同的数据线的第一和第二开关部分，以及用于写入存储器单元信息时连接第一数字线至第三数据线的第三开关部分。
28.如权利要求20的非挥发性半导体存储器件，
其中所述数字线被提供给各预定数目的第一和第二数字线，所述数字线进一步包括第一全局数字线和第二全局数字线，第一数字线和第二数字线选择性地连接到所述第一全局数字线和第二全局数字线，以及
为各预定数目的第一和第二全局数字线提供选择部分，该选择部分当读取存储器单元信息时既选择第一全局数字线也选择第二全局数字线，当写入存储器单元信息时只选择第一全局数字线。
29.一种非挥发性半导体存储器件，具有连接多个非挥发性存储器单元的多个数字线，和被选择性连接至数字线的数据线，该非挥发性半导体存储器件还包括：
第一数据线，被选择的非挥发性存储器单元通过第一数字线连接至该第一数据线；
第二数据线，仅未被选择的非挥发性存储器单元通过第二数字线连接至该第二数据线；
连接至第一数据线的第一载入部分；
具有与第一载入部分等价结构，被连接至第二数据线，且用于基于存储器单元信息给流经第一数据线的电流提供参考电流的第二载入部分，以及
提供连接至第一数据线和第二数据线的差动放大器，
其中，存储器单元信息用该差动放大器读出。
30.如权利要求29的非挥发性半导体存储器件，其中，第一和第二载入部分具有与存在于从非挥发性存储器单元至第一和第二载入部分通路上的负载相等的负载。
31.如权利要求29的非挥发性半导体存储器件，其中，第一和第二载入部分具有等价于非挥发性存储器单元的第一和第二参考单元。
32.如权利要求29的非挥发性半导体存储器件，还包括包含与非挥发性存储器单元等价的第三参考单元的调节部分，用于产生相对于基于存储器单元信息的电流的参考电流，并输出相应于参考电流的调节电压，其中，第一和第二载入部分具有第一和第二负载部分，其中电流值被调节电压所控制。
33.如权利要求31的非挥发性半导体存储器件，其中，第一和第二参考单元被放于不同于其中储存了存储器单元信息的非挥发性存储器单元的放置区域的区域。
34.如权利要求31的非挥发性半导体存储器件，还包括用于连接第一和第二参考单元至参考电势的第一和第二选择开关，其中，第一选择开关和第二选择开关中任何之一被选择性开启。
35.如权利要求32的非挥发性半导体存储器件，其中，第三参考单元被放于不同于存储器单元信息被储存的非挥发性存储器单元的放置区域的区域。
36.如权利要求32的非挥发性半导体存储器件，其中，还包括用于连接第一和第二负载部分至参考电势的第一和第二选择开关，其中，第一选择开关和第二选择开关中任何之一被选择性开启。
37.如权利要求32的非挥发性半导体存储器件，其中，调节部分包括包含第三参考单元的参考电流产生部分，以及包含等价于第一和第二负载部分的第三负载部分的调节电压产生部分。
38.如权利要求37的非挥发性半导体存储器件，其中，调节部分包括用于镜像由参考电流产生部分产生的参考电流至调节电压产生部分的电流镜像部分，和用于控制第三负载部分来提供镜像参考电流至调节电压产生部分的反馈部分。
39.如权利要求38的非挥发性半导体存储器件，其中，反馈部分输出调节电压。
40.如权利要求29的非挥发性半导体存储器件，  其中所述数字线提供给多个局部数字线的每一个，多个非挥发性存储器单元连接于多个局部数字线，所述数字线对应于局部数字线被选择性地连接于其上的全局数字线。
CNB021075581A 2001-08-31 2002-03-15 非挥发性半导体存储器件 Expired - Fee Related CN1197163C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP262882/2001 2001-08-31
JP2001262882A JP2003077282A (ja) 2001-08-31 2001-08-31 不揮発性半導体記憶装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN200510005865A Division CN100576351C (zh) 2001-08-31 2002-03-15 非挥发性半导体存储器件

Publications (2)

Publication Number Publication Date
CN1404156A CN1404156A (zh) 2003-03-19
CN1197163C true CN1197163C (zh) 2005-04-13

Family

ID=19089715

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200510005865A Expired - Lifetime CN100576351C (zh) 2001-08-31 2002-03-15 非挥发性半导体存储器件
CNB021075581A Expired - Fee Related CN1197163C (zh) 2001-08-31 2002-03-15 非挥发性半导体存储器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200510005865A Expired - Lifetime CN100576351C (zh) 2001-08-31 2002-03-15 非挥发性半导体存储器件

Country Status (7)

Country Link
US (1) US6917541B2 (zh)
EP (5) EP1288965A3 (zh)
JP (1) JP2003077282A (zh)
KR (1) KR100689738B1 (zh)
CN (2) CN100576351C (zh)
DE (2) DE60239899D1 (zh)
TW (1) TW552583B (zh)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6944056B2 (en) * 2001-04-02 2005-09-13 Renesas Technology Corp. Semiconductor non-volatile storage device
US7286311B1 (en) * 2001-05-07 2007-10-23 Marvell International Ltd. Thermal asperity compensation in perpendicular recording
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6880144B2 (en) * 2003-02-04 2005-04-12 Sun Microsystems, Inc. High speed low power bitline
JP4485369B2 (ja) 2003-03-04 2010-06-23 富士通マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2005259330A (ja) 2004-02-09 2005-09-22 Sharp Corp バイアス電圧印加回路及び半導体記憶装置
JP3872062B2 (ja) 2004-02-10 2007-01-24 シャープ株式会社 半導体記憶装置
JP4484577B2 (ja) * 2004-05-07 2010-06-16 株式会社ルネサステクノロジ 半導体記憶装置及びその制御方法
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
JP4836487B2 (ja) * 2005-04-28 2011-12-14 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7295485B2 (en) * 2005-07-12 2007-11-13 Atmel Corporation Memory architecture with advanced main-bitline partitioning circuitry for enhanced erase/program/verify operations
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7342839B2 (en) * 2006-06-23 2008-03-11 International Business Machines Corporation Memory cell access circuit
US7692990B2 (en) * 2006-06-23 2010-04-06 International Business Machines Corporation Memory cell access circuit
JP2008047189A (ja) * 2006-08-11 2008-02-28 Matsushita Electric Ind Co Ltd 半導体記憶装置
CN101295537B (zh) * 2007-04-24 2010-10-27 南亚科技股份有限公司 记忆体的读取操作控制方法
KR20100105133A (ko) * 2009-03-20 2010-09-29 삼성전자주식회사 노어 플래시 메모리 장치의 및 그것의 동작 방법
KR20100120517A (ko) * 2009-05-06 2010-11-16 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 워드 라인 또는 비트 라인의 제어방법
KR101642819B1 (ko) * 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
US8238158B2 (en) * 2010-08-04 2012-08-07 Texas Instruments Incorporated Programming of memory cells in a nonvolatile memory using an active transition control
JP2012203977A (ja) * 2011-03-28 2012-10-22 Elpida Memory Inc 半導体装置及びその制御方法並びにその情報処理システム
JP5983081B2 (ja) * 2012-06-20 2016-08-31 株式会社ソシオネクスト 半導体記憶装置及びその消去ベリファイ方法
CN102937935A (zh) * 2012-09-04 2013-02-20 邹粤林 一种固态存储系统及控制器、提高闪存芯片寿命的方法
CN103886903B (zh) * 2012-12-21 2017-11-03 华邦电子股份有限公司 用以产生参考电流的参考单元电路以及方法
US10090027B2 (en) 2016-05-25 2018-10-02 Ememory Technology Inc. Memory system with low read power
IT201600084790A1 (it) * 2016-08-11 2018-02-11 St Microelectronics Srl Dispositivo di memoria a cambiamento di fase, sistema includente il dispositivo di memoria e metodo di funzionamento del dispositivo di memoria a cambiamento di fase
JP6164713B1 (ja) 2016-08-24 2017-07-19 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US9837168B1 (en) * 2016-09-15 2017-12-05 Globalfoundries Inc. Word line voltage generator for programmable memory array
CN108806740B (zh) * 2017-05-04 2020-11-24 华邦电子股份有限公司 非易失性存储器装置及其刷新方法
KR102427638B1 (ko) * 2018-01-10 2022-08-01 삼성전자주식회사 비휘발성 메모리 장치 및 이의 읽기 방법
CN115394331B (zh) * 2022-10-31 2023-03-24 杭州领开半导体技术有限公司 组对结构非易失性存储器的局部位线选择电路及操作方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6425394A (en) * 1987-07-21 1989-01-27 Mitsubishi Electric Corp Nonvolatile semiconductor memory device
JPH073754B2 (ja) * 1988-03-08 1995-01-18 三菱電機株式会社 半導体記憶装置
JP2507529B2 (ja) * 1988-03-31 1996-06-12 株式会社東芝 不揮発性半導体記憶装置
DE68923624T2 (de) * 1988-06-24 1996-02-01 Toshiba Kawasaki Kk Halbleiterspeicheranordnung.
US5191552A (en) * 1988-06-24 1993-03-02 Kabushiki Kaisha Toshiba Semiconductor memory device with address transition actuated dummy cell
JPH0346197A (ja) * 1989-07-13 1991-02-27 Fujitsu Ltd 半導体記憶装置
JPH0752592B2 (ja) * 1989-08-18 1995-06-05 株式会社東芝 半導体記憶装置
US5168466A (en) * 1991-03-04 1992-12-01 Motorola, Inc. Bias current generator circuit for a sense amplifier
JPH05274895A (ja) * 1992-03-26 1993-10-22 Nec Ic Microcomput Syst Ltd 半導体記憶装置
JP3252306B2 (ja) * 1993-08-10 2002-02-04 株式会社日立製作所 半導体不揮発性記憶装置
KR100210985B1 (ko) * 1994-06-29 1999-07-15 니시무로 타이죠 불휘발성 반도체 기억장치
JP2692635B2 (ja) * 1995-03-17 1997-12-17 日本電気株式会社 不揮発性半導体記憶装置及びそのデータ消去方法
US5572465A (en) * 1995-05-25 1996-11-05 Intel Corporation Power supply configured sensing scheme for flash EEPROM
EP0805454A1 (en) * 1996-04-30 1997-11-05 STMicroelectronics S.r.l. Sensing circuit for reading and verifying the content of a memory cell
JP3093649B2 (ja) * 1996-09-05 2000-10-03 九州日本電気株式会社 不揮発性半導体メモリ装置
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
JPH113588A (ja) * 1997-06-12 1999-01-06 Nec Corp 半導体記憶装置
US5970000A (en) * 1998-02-02 1999-10-19 International Business Machines Corporation Repairable semiconductor integrated circuit memory by selective assignment of groups of redundancy elements to domains
DE69827109D1 (de) * 1998-02-13 2004-11-25 St Microelectronics Srl Abfühlverstärker für nichtflüchtigen Speicher mit niedriger Spannung
JP3012589B2 (ja) * 1998-03-24 2000-02-21 日本電気アイシーマイコンシステム株式会社 不揮発性半導体記憶装置
JP3206737B2 (ja) * 1998-03-27 2001-09-10 日本電気株式会社 ラッチ回路
US6266280B1 (en) * 1998-06-30 2001-07-24 Hyundai Electronics Industries Co., Ltd. Method of programming nonvolatile semiconductor device at low power
US6469955B1 (en) * 2000-11-21 2002-10-22 Integrated Memory Technologies, Inc. Integrated circuit memory device having interleaved read and program capabilities and methods of operating same
JP4726290B2 (ja) * 2000-10-17 2011-07-20 ルネサスエレクトロニクス株式会社 半導体集積回路
US6515906B2 (en) * 2000-12-28 2003-02-04 Intel Corporation Method and apparatus for matched-reference sensing architecture for non-volatile memories
US6747889B2 (en) * 2001-12-12 2004-06-08 Micron Technology, Inc. Half density ROM embedded DRAM

Also Published As

Publication number Publication date
KR100689738B1 (ko) 2007-03-09
EP1830364A1 (en) 2007-09-05
EP1288965A3 (en) 2006-06-21
DE60230345D1 (de) 2009-01-22
US6917541B2 (en) 2005-07-12
EP1826775B1 (en) 2011-09-07
KR20030019056A (ko) 2003-03-06
EP1826776B1 (en) 2011-04-27
CN1404156A (zh) 2003-03-19
EP1826775A1 (en) 2007-08-29
DE60239899D1 (de) 2011-06-09
EP1288965A2 (en) 2003-03-05
CN100576351C (zh) 2009-12-30
US20030043623A1 (en) 2003-03-06
EP1826776A1 (en) 2007-08-29
EP1830364B1 (en) 2008-12-10
EP1830365A1 (en) 2007-09-05
CN1655282A (zh) 2005-08-17
JP2003077282A (ja) 2003-03-14
TW552583B (en) 2003-09-11

Similar Documents

Publication Publication Date Title
CN1197163C (zh) 非挥发性半导体存储器件
CN1200433C (zh) 非易失存储器高速读出用基准单元
CN1078960C (zh) 非易失性半导体存储装置
KR101070995B1 (ko) 비휘발성 메모리 디바이스의 프로그래밍
KR101619249B1 (ko) 프로그램 방법
JP5626812B2 (ja) 半導体記憶装置
CN1703758A (zh) 用减少的相邻场误差编程非易失性存储器及方法
US20080189478A1 (en) Nonvolatile semiconductor memory device with advanced multi-page program operation
CN1677565A (zh) 进行高速缓存读取的方法和器件
US20100046290A1 (en) Flash memory device and memory system
CN1501406A (zh) 含保证读出边限的读出放大器的非易失存储装置
JP2009009691A (ja) グローバルワードラインデコーダのレイアウト面積を減らす不揮発性メモリ装置及びその動作方法
CN1892911A (zh) 设有以不同阈值电压存数据的存储单元的半导体存储装置
JP2006286168A (ja) フラッシュメモリ装置のページバッファ回路
KR102400098B1 (ko) 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치의 프로그램 방법
US8885419B2 (en) Semiconductor memory device and methods of operating the same
CN1453790A (zh) 数据读出数据线充电时间缩短的薄膜磁性体存储装置
JP4426868B2 (ja) 不揮発性半導体記憶装置および半導体集積回路装置
KR100933852B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
CN1771563A (zh) 使用a/d转换器的快速、准确且低电源电压的增压器
US8508990B2 (en) Non-volatile memory device, operation method thereof, and devices having the non-volatile memory device
CN115910129A (zh) 非易失性存储器和电子装置
US7236401B2 (en) Nonvolatile semiconductor memory device and write/verify method thereof
KR101077190B1 (ko) 반도체 메모리, 반도체 메모리의 동작 방법 및 시스템
US11990188B2 (en) Semiconductor apparatus and continuous readout method

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20081212

Address after: Tokyo, Japan

Patentee after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa, Japan

Patentee before: Fujitsu Ltd.

ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081212

C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Kanagawa

Patentee before: Fujitsu Microelectronics Ltd.

CP02 Change in the address of a patent holder

Address after: Kanagawa

Patentee after: FUJITSU MICROELECTRONICS Ltd.

Address before: Tokyo, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SPANSION LLC N. D. GES D. STAATES

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20131231

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20131231

Address after: California, USA

Patentee after: SPANSION LLC

Address before: Kanagawa

Patentee before: FUJITSU MICROELECTRONICS Ltd.

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160407

Address after: California, USA

Patentee after: CYPRESS SEMICONDUCTOR Corp.

Address before: California, USA

Patentee before: SPANSION LLC

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050413

Termination date: 20170315

CF01 Termination of patent right due to non-payment of annual fee