KR101077190B1

KR101077190B1 - 반도체 메모리, 반도체 메모리의 동작 방법 및 시스템

Info

Publication number: KR101077190B1
Application number: KR1020090111769A
Authority: KR
Inventors: 모토이 다카하시
Original assignee: 후지쯔 세미컨덕터 가부시키가이샤
Priority date: 2008-11-27
Filing date: 2009-11-19
Publication date: 2011-10-28
Also published as: US8107299B2; US20100128535A1; JP2010129120A; JP5169773B2; KR20100061346A

Abstract

본 발명은 칩 사이즈를 크게 하지 않고, 셀 트랜지스터를 신속하게 구동하는 것을 과제로 한다.

반도체 메모리는 선택 트랜지스터의 게이트에 각각 접속된 선택 게이트선에 전압을 인가하는 선택 드라이버와, 셀 트랜지스터의 게이트에 각각 접속된 제어 게이트선을, 대응하는 선택 게이트선에 각각 접속하는 스위치 회로와, 제어 게이트선의 전압을 전압선에 공급되는 전압으로 변환하는 레벨 변환부를 갖고 있다. 스위치 회로에 의해, 선택 트랜지스터를 선택하기 위하여 선택 게이트선에 공급되는 전압을 이용하여 제어 게이트선을 구동할 수 있다. 이에 의해, 셀 트랜지스터용의 특별한 드라이버를 형성하지 않고, 셀 트랜지스터를 선택 트랜지스터의 구동 타이밍에 동기하여 구동할 수 있다. 이 결과, 칩 사이즈를 크게 하지 않고, 셀 트랜지스터를 신속하게 구동할 수 있다.

셀 트랜지스터, 게이트선, 드라이버, 스위치 회로, 메모리

Description

반도체 메모리, 반도체 메모리의 동작 방법 및 시스템{SEMICONDUCTOR MEMORY AND METHOD AND SYSTEM FOR ACTUATING SEMICONDUCTOR MEMORY}

본 발명은 셀 트랜지스터 및 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 메모리에 관한 것이다.

셀 트랜지스터 및 선택 트랜지스터를 포함하는 메모리 셀을 갖는 반도체 메모리로서, 플래시 메모리가 알려져 있다. 예를 들면, 셀 트랜지스터의 게이트에 접속되는 제어 게이트선과 선택 트랜지스터의 게이트에 접속되는 선택 게이트선은, 공통된 디코더를 사용하여 구동된다(예를 들면, 특허문헌 1 및 특허문헌 2 참조).

[특허문헌 1] 일본국 특개2001-189087호 공보

[특허문헌 2] 일본국 특개2005-346819호 공보

일반적으로, 셀 트랜지스터는 게이트 용량이 크고, 셀 트랜지스터의 게이트에 인가되는 전압(절대값)은 크다. 이 때문에, 셀 트랜지스터를 구동하는 드라이버는 고내압(高耐壓)의 트랜지스터로 형성된다. 고내압의 트랜지스터는 동작 속도가 느리기 때문에, 셀 트랜지스터를 신속하게 구동하기 위해서는, 큰 구동 능력을 가진 회로 사이즈가 큰 드라이버가 필요하다. 특히, 판독 액세스 시간을 단축하기 위해서는, 셀 트랜지스터를 신속하게 구동할 필요가 있다.

본 발명의 목적은 칩 사이즈를 크게 하지 않고, 셀 트랜지스터를 신속하게 구동하는 것이다.

반도체 메모리는 셀 트랜지스터 및 선택 트랜지스터를 각각 갖는 복수의 메모리 셀과, 셀 트랜지스터의 게이트에 각각 접속된 제어 게이트선과, 선택 트랜지스터의 게이트에 각각 접속된 선택 게이트선과, 선택 게이트선에 각각 소정의 전압을 설정하는 선택 드라이버와, 제어 게이트선을, 대응하는 선택 게이트선에 각각 접속하는 스위치 회로와, 제어 게이트선 및 전압선에 접속되고, 제어 게이트선의 전압을, 전압선에 공급되는 전압으로 변환하는 레벨 변환부를 갖고 있다.

제어 게이트선을 스위치 회로를 통하여 선택 게이트선에 접속함으로써, 선택 트랜지스터를 선택하기 위하여 선택 게이트선에 공급되는 전압을 이용하여 제어 게 이트선을 구동할 수 있다. 이에 의해, 셀 트랜지스터용의 특별한 드라이버를 형성하지 않고, 셀 트랜지스터를 선택 트랜지스터의 구동 타이밍에 동기하여 구동할 수 있다. 이 결과, 칩 사이즈를 크게 하지 않고, 셀 트랜지스터를 신속하게 구동할 수 있다. 특히, 고전압을 필요로 하지 않는 판독 동작에서, 셀 트랜지스터를 신속하게 구동할 수 있다.

이하, 도면을 이용하여 실시예를 설명한다. 도면 중, 굵은 선으로 나타낸 신호선은 복수개를 나타낸다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로를 갖는다. 신호가 전달되는 신호선에는 신호명과 동일한 부호를 사용한다. 선두에 "/"가 붙은 신호는 부(負)논리를 나타내고 있다. 도면 중 2중의 사각 마크는 외부 단자를 나타내고 있다. 외부 단자는, 예를 들면, 반도체 칩 위의 패드, 또는 반도체 칩이 수납되는 패키지의 리드이다. 외부 단자를 통하여 공급되는 신호에는 단자명과 동일한 부호를 사용한다.

도 1은 일실시예에서의 반도체 메모리(MEM)를 나타내고 있다. 예를 들면, 반도체 메모리(MEM)는 NOR 타입의 플래시 메모리이다. 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작하지만, 클록 신호(CLK)에 비동기로 동작해도 된다. 반도체 메모리(MEM)는 시스템 LSI 등에 탑재되는 메모리 매크로(IP)로서 설계되어도 되고, 패키지에 봉입된 반도체 기억 장치로서 설계되어도 된다.

반도체 메모리(MEM)는, 예를 들면, 실리콘 기판 위에 CMOS 프로세스를 사용하여 형성된다. 반도체 메모리(MEM)는 데이터 입출력 버퍼(10), 커맨드 버퍼(12), 동작 제어 회로(14), 어드레스 버퍼(16), 전압 생성 회로(18) 및 메모리 코어(20)를 갖고 있다.

데이터 입출력 버퍼(10)는 데이터 버스(DB)를 통하여 메모리 코어(20)로부터 출력되는 판독 데이터를 데이터 단자(DQ)에 출력한다. 데이터 입출력 버퍼(10)는 데이터 단자(DQ)에 공급되는 기입 데이터를, 데이터 버스(DB)를 통하여 메모리 코어(20)에 출력한다. 특히 한정되지 않지만, 데이터 단자(DQ)의 비트수는, 예를 들면 16비트이다.

커맨드 버퍼(12)는 메모리 코어(20)를 동작하기 위한 커맨드 신호(CMD)를 수신하고, 수신한 커맨드 신호(CMD)를 동작 제어 회로(14)에 출력한다. 예를 들면, 커맨드 신호(CMD)는 칩 이네이블(enable) 신호(/CE), 아웃풋 이네이블 신호(/OE) 및 라이트(write) 이네이블 신호(/WE)를 포함한다.

동작 제어 회로(14)는 커맨드 버퍼(12)로부터의 커맨드 신호(CMD)에 따라, 메모리 코어(20)를 동작하기 위한 제어 신호(타이밍 신호)를 메모리 코어(20)에 출력한다. 제어 신호는 커맨드 신호(CMD)뿐만 아니라, 데이터 신호(DB), 어드레스 신호(RAD, CAD) 중 적어도 1비트를 사용하여 생성되어도 된다. 제어 신호는 판독 신호(RD), 프로그램 신호(PGM) 및 소거 신호(ERS)를 포함한다. 메모리 셀(MC)에 유지되어 있는 데이터를 판독하는 판독 동작이 판독 커맨드에 따라 실행될 때, 판독 신호(RD)가 출력된다. 메모리 셀(MC)에 논리 0을 프로그램하는 프로그램 동작(기입 동작)이 프로그램 커맨드(기입 커맨드)에 따라 실행될 때, 프로그램 신호(PGM)가 출력된다. 메모리 셀(MC)을 논리 1의 상태로 소거하는 소거 동작이 소 거 커맨드에 따라 실행될 때, 소거 신호(ERS)가 출력된다.

어드레스 버퍼(16)는, 예를 들면, 어드레스 단자에서 수신하는 어드레스 신호(AD)의 상위 비트를 로(row) 어드레스 신호(RAD)로서 출력하고, 어드레스 신호(AD)의 하위 비트를 컬럼(column) 어드레스 신호(CAD)로서 출력한다. 로 어드레스 신호(RAD) 및 컬럼 어드레스 신호(CAD)에 의해, 액세스되는 메모리 셀(MC)이 선택된다. 구체적으로는, 로 어드레스 신호(RAD)는 제어 게이트선(CG), 선택 게이트선(SG) 및 소스선(SL)을 선택하기 위하여 사용된다. 컬럼 어드레스 신호(CAD)는 비트선(BL)을 선택하기 위하여 사용된다.

전압 생성 회로(18)는 전원 단자에 공급되는 전원 전압(VCC)(예를 들면, 1.8V) 및 접지 전압(GND)(0V)에 의거하여, 복수 종류의 내부 전압(HV3, HV5, HV9, NV9)을 생성한다. 전압 생성 회로(18)는 동작 제어 회로(14)로부터의 제어 신호에 동기하여 동작한다. 특히 한정되지 않지만, 내부 전압(HV3, HV5, HV9, NV9)은 각각 3V, 5V, 9V, -9V이다. 예를 들면, 내부 전압(HV3, HV5, HV9, NV9)은 용량 결합을 이용한 펌프 회로에 의해 생성된다. 내부 전압(HV3, HV5, HV9, NV9)은 내부 전압선을 통하여 메모리 코어(20)에 공급된다. 내부 전압(HV9)은 소거 동작시에 메모리 셀 어레이의 p형 웰 영역에도 공급된다. 전원 전압(VCC) 및 접지 전압(GND)은 다른 회로에도 공급된다.

메모리 코어(20)는 소스 드라이버부(SLDRV), 레벨 변환부(LVLC), 스위치부(TRSW), 선택 게이트 드라이버부(SGDRV), 워드 디코더부(XDEC), 센스 앰프부(SA), 컬럼 디코더부(YDEC), 컬럼 스위치부(YSW), 섹터 스위치(SSW) 및 메모리 셀 어레이(ARY)를 갖고 있다. 이 실시예에서는 제어 게이트선(CG)을 구동하는 제어 게이트 드라이버는 형성되지 않는다. 메모리 코어(20)의 각 회로는 동작 제어 회로(14)로부터의 각 제어 신호에 동기하여 동작한다.

소스 드라이버부(SLDRV)는 로 어드레스 신호(RAD)로부터 생성되는 디코드 신호에 따라 소스선(SL) 중 어느 하나를 선택한다. 디코드 신호는 워드 디코더부(XDEC)에 의해 생성해도 되고, 다른 디코더에 의해 생성해도 된다. 레벨 변환부(LVLC)는 제어 게이트선(CG)의 전압을 소정 전압으로 변환한다.

스위치부(TRSW)는 제어 게이트선(CG)을 선택 게이트선(SG)에 접속한다. 선택 게이트 드라이버부(SGDRV)는 워드 디코더부(XDEC)로부터의 로 디코드 신호에 따라 선택 게이트선(SG) 중 어느 하나를 선택한다. 워드 디코더부(XDEC)는 선택 게이트선(SG)을 선택하기 위한 로 디코드 신호를 로 어드레스 신호(RAD)에 따라 생성한다. 이 실시예에서는 제어 게이트선(CG)은 선택 게이트선(SG)에 공급되는 전압을 이용하여 구동되기 때문에, 워드 디코더부(XDEC)는 선택 게이트선(SG) 및 제어 게이트선(CG)에 공통으로 설치된다.

센스 앰프부(SA)의 센스 앰프는 판독 동작시에, 비트선(BL)을 통하여 메모리 셀(MC)로부터 판독되는 데이터 신호를 증폭하고, 판독 데이터로서 데이터 버스(DB)에 출력한다. 구체적으로는, 센스 앰프는 비트선(BL)을 흐르는 전류량에 따라, 데이터 신호의 논리를 판정한다. 컬럼 디코더부(YDEC)는 비트선(BL)을 선택하기 위한 컬럼 디코드 신호를 컬럼 어드레스 신호(CAD)에 따라 생성한다. 컬럼 스위치부(YSW)는 컬럼 디코드 신호에 따라, 글로벌 비트선(GBL)(도 2) 중 어느 하나를 센 스 앰프에 접속한다. 섹터 스위치(SSW)는 컬럼 디코드 신호에 따라, 데이터 단자마다 비트선(BL) 중 어느 하나를 글로벌 비트선(GBL)에 접속한다.

메모리 셀 어레이(ARY)는 매트릭스 형상으로 배치되는 복수의 메모리 셀(MC)을 갖고 있다. 제어 게이트선(CG), 소스선(SL) 및 선택 게이트선(SG)은 도면의 횡방향으로 나열된 메모리 셀(MC)의 열에 공통으로 접속되어 있다. 비트선(BL)은 도면의 종방향으로 나열된 메모리 셀(MC)의 열에 공통으로 접속되어 있다. 각 메모리 셀(MC)은 소스선(SL)과 비트선(BL) 사이에 직렬로 배치된 셀 트랜지스터(CT) 및 선택 트랜지스터(ST)를 갖고 있다.

셀 트랜지스터(CT)는 nMOS 트랜지스터의 구조를 갖고 있고, 전자를 축적하는 플로팅 게이트와, 제어 게이트선(CG)에 접속된 제어 게이트를 갖고 있다. 또한, 셀 트랜지스터(CT)는 전자가 소정 장소에 축적되는 트랩 게이트를 사용하여 형성되어도 된다. 선택 트랜지스터(ST)는 게이트가 선택 게이트선(SG)에 접속된 nMOS 트랜지스터이다.

예를 들면, 선택 트랜지스터(ST)는 내압이 2V인 CMOS 프로세스를 사용하여 형성되어 있다. 선택 트랜지스터(ST)는 게이트 절연막이 얇고, 고속으로 동작한다. 예를 들면, 셀 트랜지스터(CT)는 내압이 10V인 CMOS 프로세스를 사용하여 형성되어 있다. 셀 트랜지스터(CT)는 게이트 절연막이 두껍고, 선택 트랜지스터(ST)보다 동작 속도가 느리다.

도 2는 도 1에 나타낸 전압 생성 회로(18) 및 메모리 셀 어레이(ARY)의 예를 나타내고 있다. 전압 생성 회로(18)는 내부 전압(HV3, HV5, HV9, NV9)을 각각 생 성하는 전압 생성기(HVGEN3, HVGEN5, HVGEN9, NVGEN9)를 갖고 있다. 전압 생성기(HVGEN3, HVGEN5, HVGEN9, NVGEN9)는 동작 제어 회로(14)로부터의 제어 신호에 동기하여 각각 동작한다. 특히 한정되지 않지만, 각 전압 생성기(HVGEN3, HVGEN5, HVGEN9, NVGEN9)는 메모리 코어(20)가 필요할 때만 내부 전압(HV3, HV5, HV9, NV9 중 어느 하나)을 생성한다. 이에 의해, 펌프 회로가 상시 동작하는 것을 방지할 수 있고, 반도체 메모리(MEM)의 소비 전류를 삭감할 수 있다. 특히, 스탠바이 전류를 삭감할 수 있다. 또한, 소비 전류가 비교적 작고, 판독 동작시에 필요한 내부 전압(HV3)을 생성하는 전압 생성기(HVGEN3)는 상시 동작시켜도 된다. 이에 의해, 판독 동작시에, 내부 전압(HV3)이 소정값까지 상승하는 시간을 생략할 수 있고, 판독 액세스 시간을 단축시킬 수 있다.

메모리 셀 어레이(ARY)는, 예를 들면, 4개의 섹터(SEC)(SEC0-3)를 갖고 있다. 또한, 섹터(SEC)의 수는 1개, 2개, 8개 또는 16개라도 된다. 섹터(SEC0-3)는, 예를 들면, 로 어드레스 신호(RAD)의 상위 2비트의 값에 따라 식별된다. 각 섹터(SEC0-3) 내의 비트선(BL)은 섹터 스위치(SSW)를 통하여 공통의 글로벌 비트선(GBL)에 접속된다. 컬럼 스위치부(YSW)에 접속되는 글로벌 비트선(GBL) 중 어느 하나는 내부 데이터선(IDT)을 통하여 센스 앰프부(SA)에 접속된다. 도 2에서는 1개의 데이터 단자(DQ)에 대응하는 비트선(BL)을 나타내고 있다. 실제로는, 각 섹터(SEC0-3)는 데이터 단자(DQ)마다 도 2에 나타낸 구성을 갖고 있다. 섹터(SEC0-3)는 서로 동일한 회로 구성이기 때문에, 이후에서는 섹터(SEC0)에 대해서 설명한다.

도 3은 도 2에 나타낸 섹터(SEC0)의 예를 나타내고 있다. 예를 들면, 섹터(SEC0)는 4개의 서브 블록(SBLK)(SBLK0-3), 내부 전압 실렉터(VPXSEL, VSGSELL, VSGSELH, XDSSEL, WELSEL, SLSEL(SLSEL0-3)) 및 워드 디코더(XDEC(XDEC0-3), VXDEC(VXDEC0-3))를 갖고 있다. 내부 전압 실렉터(VPXSEL, VSGSELL, VSGSELH, XDSSEL, WELSEL, SLSEL0-3) 및 워드 디코더(XDEC0-3, VXDEC0-3)는 동작 제어 회로(14)로부터의 제어 신호에 각각 동기하여 동작한다. 또한, 서브 블록(SBLK)의 수는 1개, 2개, 8개 또는 16개라도 된다.

내부 전압 실렉터(VPXSEL)는 내부 전압(HV3, HV9) 및 접지 전압(GND)을 수신하고, 전압선(VPX)에 내부 전압(HV3, HV9) 또는 접지 전압(GND) 중 어느 하나를 출력한다. 내부 전압 실렉터(VSGSELL)는 전원 전압(VCC), 내부 전압(HV3) 및 접지 전압(GND)을 수신하고, 전압선(VSGL)에, 전원 전압(VCC), 내부 전압(HV3) 또는 접지 전압(GND) 중 어느 하나를 출력한다. VSGSELH는 전원 전압(VCC), 내부 전압(HV3) 및 접지 전압(GND)을 수신하고, 전압선(VSGH)에, 전원 전압(VCC), 내부 전압(HV3) 또는 접지 전압(GND) 중 어느 하나를 출력한다.

내부 전압 실렉터(XDSSEL)는 내부 전압(NV9) 및 접지 전압(GND)을 수신하고, 전압선(XDS)에 내부 전압(NV9) 또는 접지 전압(GND) 중 어느 하나를 출력한다. 내부 전압 실렉터(WELSEL)는 내부 전압(HV9) 및 접지 전압(GND)을 수신하고, 전압선(PW)에 내부 전압(HV9) 또는 접지 전압(GND) 중 어느 하나를 출력한다. 전압선(PW)은 섹터(SEC0) 내의 메모리 셀 어레이(ARY)의 p형 웰 영역(PWEL)에 접속되어 있다. p형 웰 영역은 nMOS 트랜지스터의 기판 영역이다.

내부 전압 실렉터(SLSEL0)는 내부 전압(HV5) 및 접지 전압(GND)을 수신하고, 소스선(SL0)에 내부 전압(HV5) 또는 접지 전압(GND) 중 어느 하나를 출력한다. 마찬가지로, 내부 전압 실렉터(SLSEL1)(또는 SLSEL2-3)는 내부 전압(HV5) 및 접지 전압(GND)을 수신하고, 소스선(SL1)(또는 SL2-3)에 내부 전압(HV5) 또는 접지 전압(GND) 중 어느 하나를 출력한다. 내부 전압 실렉터(SLSEL0-3)는 소스 드라이버부(SLDRV) 내에 설치되고, 소스 드라이버로서 동작한다.

내부 전압 실렉터(VPXSEL, VSGSELL, VSGSELH, XDSSEL, WELSEL)는 서브 블록(SBLK0-3)에 공통으로 설치되고, 또한 섹터(SEC0-3)마다 설치된다. 즉, 전압선(VPX, VSGL, VSGH, XDS 및 PW)은 섹터(SEC0-3)마다 배선된다. 소스선(SL0-3)은 서브 블록(SBLK0-3)에 각각 접속되고, 또한 섹터(SEC0-3)마다 설치된다.

워드 디코더(VXDEC0-3)는 서로 동일한 회로 구성이다. 워드 디코더(VXDEC0)는 로 어드레스 신호(RAD)의 2비트의 값에 따라, 로 디코드 신호(VSG0, VSGB0)를 출력한다. 로 디코드 신호(VSG0, VSGB0)는 대응하는 메모리 셀(MC)을 선택할 때에, 고레벨(VCC) 및 저레벨(GND)로 설정된다. 마찬가지로, 워드 디코더(VXDEC1)(또는 VXDEC2-3)는 로 어드레스 신호(RAD)의 2비트의 값에 따라, 로 디코드 신호(VSG1, VSGB1)(또는 VSG2-3, VSGB2-3)를 출력한다. 워드 디코더(VXDEC0-3)는 서브 블록(SBLK0-3)마다 설치되고, 또한 섹터(SEC0-3)마다 설치된다.

워드 디코더(XDEC0-3)는 서로 동일한 회로 구성이다. 워드 디코더(XDEC0-3)는 로 어드레스 신호(RAD)의 2비트의 값에 따라, 로 디코드 신호(GSGN0-3, GSGB0-3)를 출력한다. 워드 디코더(XDEC0-3)에 공급되는 로 어드레스 신호(RAD)의 2비트 는 워드 디코더(VXDEC0-3)에 공급되는 로 어드레스 신호(RAD)의 2비트와는 상이하다. 로 디코드 신호(GSGN0, GSGB0)는 판독 동작 및 프로그램 동작에서, 대응하는 메모리 셀(MC)을 선택할 때에, 저레벨(GND)로 설정된다. 로 디코드 신호(GSGN0, GSGB0)는 판독 동작 및 프로그램 동작에서, 대응하는 메모리 셀(MC)을 비선택할 때에, 고레벨(VCC)로 설정된다. 로 디코드 신호(GSGN1-3, GSGB1-3)도 동일하다. 워드 디코더(XDEC0-3)는 서브 블록(SBLK0-3)에 공통으로 설치되고, 또한 섹터(SEC0-3)마다 설치된다.

워드 디코더(VXDEC0-3, XDEC0-3)는 워드 디코더부(XDEC) 내에 설치된다. 워드 디코더(VXDEC0-3)에 의해, 서브 블록(SBLK0-3) 중 어느 하나가 선택된다. 워드 디코더(XDEC0-3)에 의해, 각 서브 블록(SBLK0-3) 내의 4개의 선택 게이트 드라이버(SGDRV)(예를 들면, SGDRV0-3) 중 어느 하나가 선택된다. 그리고, 후술하는 판독 동작 및 프로그램 동작에서는, 워드 디코더(VXDEC0-3, XDEC0-3)의 양쪽에 의해 선택된 1개의 선택 게이트 드라이버(SGDRV)만이 동작한다.

서브 블록(SBLK0-3)은 서로 동일한 회로 구성이기 때문에, 서브 블록(SBLK0)에 대해서만 설명한다. 서브 블록(SBLK0)은 4개의 신호선 쌍(CG0/SG0, CG1/SG1, CG2/SG2, CG3/SG3)을 갖고 있다. 즉, 4개의 서브 블록(SBLK0-3)을 갖는 각 섹터(SEC0-3)는 16개의 신호선 쌍(CG/SG)을 갖고 있다. 서브 블록(SBLK0)은 4개의 신호선 쌍(CG/SG)에 대응하여, 레벨 변환 회로(LVLC)(LVLC0-3), 스위치 회로(TRSW)(TRSW0-3) 및 선택 게이트 드라이버(SGDRV)(SGDRV0-3)를 갖고 있다. 또한, 레벨 변환 회로(LVLC0-3)는 서브 블록(SBLK0-3)의 외측에 형성되어도 된다.

레벨 변환 회로(LVLC0-3)는 서로 동일한 회로 구성이다. 스위치 회로(TRSW0-3)는 서로 동일한 회로 구성이다. 선택 게이트 드라이버(SGDRV0-3)는 서로 동일한 회로 구성이다. 또한, 각 서브 블록(SBLK0-3)에 배선되는 신호선 쌍(CG/SG)의 수는 1쌍, 2쌍, 8쌍 또는 16쌍이라도 된다. 이 때, 레벨 변환 회로(LVLC0-3), 스위치 회로(TRSW0-3), 선택 게이트 드라이버(SGDRV0-3) 및 워드 디코더(XDEC0-3)의 수는 신호선 쌍(CG/SG)의 수에 따라 변경된다.

레벨 변환 회로(LVLC0-3)는 레벨 변환부(LVLC) 내에 설치된다. 스위치 회로(TRSW0-3)는 스위치부(TRSW) 내에 설치된다. 선택 게이트 드라이버(SGDRV0-3)는 선택 게이트 드라이버부(SGDRV) 내에 설치된다. 각 레벨 변환 회로(LVLC0-3) 및 각 스위치 회로(TRSW0-3)는 제어 게이트선(CG0-3)에 각각 접속되어 있다. 각 선택 게이트 드라이버(SGDRV0-3)는 선택 게이트선(SG0-3)에 각각 접속되어 있다. 각 선택 게이트 드라이버(SGDRV0-3)는 로 디코드 신호(VSG0, VSGB0)와, 로 디코드 신호(GSGN0-3) 중 어느 하나와, 로 디코드 신호(GSGB0-3) 중 어느 하나를 수신하여 동작한다.

도 4는 도 3에 나타낸 섹터(SEC0)의 주요부를 나타내고 있다. 다른 섹터(SEC1-3)의 구성도 도 4와 동일하다. 사선을 부가한 트랜지스터는 pMOS 트랜지스터이다. 사선이 없는 트랜지스터는 nMOS 트랜지스터이다. 둥근 마크로 둘러싼 트랜지스터는 고내압(예를 들면, 10V)의 CMOS 프로세스에 의해 제조된다. 그 밖의 트랜지스터는 통상의 내압(예를 들면, 2V; 이하, 저내압이라고도 칭함)의 CMOS 프로세스에 의해 제조된다. 트랜지스터에 부가한 화살표는 그 트랜지스터의 기판 영 역(웰 영역)을 나타내고 있다. 레벨 변환 회로(LVLC0-15), 스위치 회로(TRSW0-15) 및 선택 게이트 드라이버(SGDRV0-15)는 서로 동일한 회로이기 때문에, 여기서는 제어 게이트선(CG0) 및 선택 게이트선(SG0)에 접속되는 회로에 대해서만 설명한다. 특히 한정되지 않지만, 메모리 셀 어레이(ARY)는 1,024개의 비트선(BL0-1023)을 갖고 있다.

레벨 변환 회로(LVLC0)는 소스가 전압선(VPX)에 접속된 pMOS 트랜지스터(P1, P2)와 소스가 전압선(XDS)에 접속된 nMOS 트랜지스터(N1)를 갖고 있다. 트랜지스터(P1, N1)의 게이트 및 트랜지스터(P2)의 드레인은 제어 게이트선(CG0)에 접속되어 있다. 트랜지스터(P1, N1)의 드레인은 트랜지스터(P2)의 게이트에 접속되어 있다. 레벨 변환 회로(LVLC0)는 판독 동작 및 프로그램 동작에서, 제어 게이트선(CG0)의 전압이 상승했을 때에, 트랜지스터(N1, P1)를 순차적으로 온(on)하고, 제어 게이트선(CG0)의 전압을 전압선(VPX)의 전압(1.8V 또는 9V)으로 변환한다. 구체적으로는, 레벨 변환 회로(LVLC0)는 제어 게이트선(CG0)의 전압이 트랜지스터(N1)의 임계값 전압(예를 들면, 0.3V)을 초과했을 때에, 전압의 변환 동작을 개시한다.

nMOS 트랜지스터(N2)는 게이트에서 제어 신호(DISCG)를 수신하고, 소스를 전압선(XDS)에 접속하고, 드레인을 제어 게이트선(CG0)에 접속하고 있다. nMOS 트랜지스터(N2)는 소거 동작에서, 0V의 제어 신호(DISCG), -9V의 제어 신호(XDS)를 수신하고, 제어 게이트선(CG0)을 부(負)전압(-9V)으로 설정한다. 또한, 트랜지스터(N2)는 레벨 변환 회로(LVLC0)의 외측에 형성할 수도 있다.

스위치 회로(TRSW0)는 제어 게이트선(CG0)과 선택 게이트선(SG0) 사이에 직렬로 배치된 nMOS 트랜지스터(N3, N4)를 갖고 있다. 트랜지스터(N3)의 게이트는 전압선(VSGH)에 접속되어 있다. 트랜지스터(N4)의 게이트는 전압선(VSGL)에 접속되어 있다. 판독 동작에서, 전압선(VSGH, VSGL)은 3V로 설정되고, 제어 게이트선(CG0)은 선택 게이트선(SG0)에 접속된다. 프로그램 동작에서, 전압선(VSGH, VSGL)은 1.8V로 설정되고, 제어 게이트선(CG0)은 선택 게이트선(SG0)에 접속된다.

소거 동작에서, 전압선(VSGH)은 트랜지스터(N3)를 오프(off)하기 위하여 -9V로 설정된다. 전압선(VSGL)은 트랜지스터(N4)를 오프하기 위하여 0V로 설정된다. 제어 게이트선(CG0)은 -9V로 설정된다. 메모리 셀(MC)의 p형 웰 영역(PWEL)에 9V가 인가된다. 소거 동작시에 플로팅 상태로 설정되는 선택 게이트선(SG0)은 p형 웰 영역(PWEL)에 9V가 인가될 때에, 커플링 현상에 의해 정(正)전압으로 충전된다. 제어 게이트선(CG0)은 -9V로 설정되기 때문에, 예를 들면, 트랜지스터쌍(N3, N4) 사이(스위치 회로(TRSW0)의 양단)에 10V 이상의 전압이 걸릴 우려가 있다. 그러나, 트랜지스터(N3, N4)가 함께 오프하고 있기 때문에, 각 트랜지스터(N3, N4)에 내압을 초과하는 전압이 인가되는 것을 방지할 수 있다.

또한, 소거 동작시에, 트랜지스터(N3, N4) 사이에 걸리는 전압이 12V보다 낮을 때, 트랜지스터(N4)는 통상의 내압의 트랜지스터로 형성하여도 된다. 여기서, 12V는 고내압의 트랜지스터의 내압(예를 들면, 10V)과 통상의 트랜지스터의 내압(예를 들면, 2V)의 합이다.

선택 게이트 드라이버(SGDRV0)는 pMOS 트랜지스터(P3) 및 nMOS 트랜지스 터(N5, N6)를 갖고 있다. 트랜지스터(P3)는 소스가 로 디코드 신호선(VSG0)에 접속되고, 게이트가 로 디코드 신호선(GSGN0)에 접속되고, 드레인이 선택 게이트선(SG0)에 접속되어 있다. 트랜지스터(N5)는 소스가 접지선에 접속되고, 게이트가 로 디코드 신호선(GSGB0)에 접속되고, 드레인이 선택 게이트선(SG0)에 접속되어 있다. 트랜지스터(N6)는 소스가 접지선에 접속되고, 게이트가 로 디코드 신호선(VSGB0)에 접속되고, 드레인이 선택 게이트선(SG0)에 접속되어 있다.

선택 게이트 드라이버(SGDRV0)는 판독 동작 및 프로그램 동작에서, 저레벨의 로 디코드 신호(GSGN0, GSGB0), 저레벨의 로 디코드 신호(VSGB0) 및 고레벨의 로 디코드 신호(VSG0)를 수신했을 때에 선택된다. 즉, 선택 게이트 드라이버(SGDRV0)는 워드 디코더(XDEC0, VXDEC)의 양쪽에 의해 선택되었을 때에 유효해진다. 이 때, 선택 게이트 드라이버(SGDRV0)는 로 디코드 신호선(VSG0)의 고레벨 전압(1.8V)을 선택 게이트선(SG0)에 출력한다.

선택 게이트 드라이버(SGDRV0)는 소거 동작에서, 고레벨의 로 디코드 신호(GSGN0, VSG0)와, 저레벨의 로 디코드 신호(GSGB0, VSGB0)를 수신하고, 선택 게이트선(SG0)을 플로팅 상태로 설정한다.

도 1에 나타낸 바와 같이, 스위치 회로(TRSW)(스위치부(TRSW))는 메모리 셀 어레이(ARY)와 선택 게이트 드라이버부(SGDRV) 사이에 배치된다. 이에 의해, 선택 게이트 드라이버(SGDRV)의 출력을 최단 거리로 제어 게이트선(CG)에 접속할 수 있다. 따라서, 후술하는 바와 같이, 선택 게이트 드라이버(SGDRV)로부터 출력되는 고레벨을 제어 게이트선(CG)에 신속하게 전달할 수 있다.

도 5는 도 1에 나타낸 반도체 메모리(MEM)가 탑재되는 시스템(SYS)의 예를 나타내고 있다. 시스템(SYS)(유저 시스템)은, 예를 들면, 휴대 기기 등의 마이크로 컴퓨터 시스템의 적어도 일부를 구성한다. 또한, 후술하는 실시예에서도, 반도체 메모리(MEM)는 도 5와 동일한 시스템(SYS)에 탑재된다. 시스템(SYS)은 실리콘 기판 위에 복수의 매크로가 집적된 시스템 온 칩(SoC)을 갖고 있다. 또는, 시스템(SYS)은 패키지 기판 위에 복수의 칩이 적층된 멀티 칩 패키지(MCP)를 갖고 있다. 또는, 시스템(SYS)은 리드 프레임 등의 패키지 기판 위에 복수의 칩이 탑재된 시스템 인 패키지(SiP)를 갖고 있다. 또한, 시스템(SYS)은 칩 온 칩(CoC) 또는 패키지 온 패키지(PoP)의 형태로 구성되어도 된다.

예를 들면, SoP는 CPU(컨트롤러), 도 1에 나타낸 반도체 메모리(MEM, ROM, RAM) 및 주변 회로(I/O)를 갖고 있다. CPU, 반도체 메모리(MEM, ROM, RAM) 및 주변 회로(I/O)는 시스템 버스(SBUS)에 의해 서로 접속되어 있다. 또한, CPU와 반도체 메모리(MEM) 사이에 메모리 컨트롤러를 배치해도 된다.

CPU는 반도체 메모리(MEM, ROM, RAM) 및 주변 회로(I/O)를 액세스하는 동시에 시스템 전체의 동작을 제어한다. 반도체 메모리(MEM)는 CPU로부터의 액세스 요구에 따라, 판독 동작, 프로그램 동작 및 소거 동작을 실행한다. 또한, 시스템(SYS)의 최소 구성은 CPU와 반도체 메모리(MEM)이다.

도 6은 도 1에 나타낸 반도체 메모리(MEM)가 동작할 때에 신호선의 전압의 예를 나타내고 있다. 이 예에서는, 판독 동작(RD)에서는 섹터(SEC0)의 제어 게이트선(CG0)과 비트선(BL0)에 접속된 메모리 셀(MC)로부터 데이터가 판독된다. 프로 그램 동작(PRG)에서는 섹터(SEC0)의 제어 게이트선(CG0)과 비트선(BL0)에 접속된 메모리 셀(MC)에 논리 0이 기입된다. 소거 동작(ERS)에서는 섹터(SEC0) 내의 모든 메모리 셀(MC)에 논리 1이 기입된다. 각 동작의 상세한 것은 도 7 내지 도 9에 나타낸다.

또한, 판독 동작 및 프로그램 동작에서는, 액세스되는 메모리 셀(MC)에 접속된 제어 게이트선(CG0)만이 고레벨(1.8V 또는 9V)로 설정된다. 셀 트랜지스터(CT)의 게이트(CG)에 고레벨이 인가되는 빈도를 낮게 함으로써, 메모리 셀(MC)의 디스터브(disturb)를 저감할 수 있다.

도 7은 도 6에 나타낸 판독 동작의 예를 나타내고 있다. 특히 미리 언급하지 않는 한, 섹터(SEC0)의 동작에 대해서 설명한다. 도면에서는 클록 신호(CLK)를 나타내고 있지 않지만, 실제로는 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작한다.

우선, 판독 커맨드(RD)와 판독 어드레스(A1)가 커맨드 단자(CMD) 및 어드레스 단자(AD)에 공급된다(도 7의 (a)). 판독 어드레스(A1)는 데이터를 판독하는 메모리 셀(MC)을 나타낸다. 도 3에 나타낸 내부 전압 실렉터(VSGSELL, VSGSELH)는 판독 커맨드(RD)에 응답하여, 전압선(VSGL, VSGH)을 내부 전압(HV3)(3V)으로 설정한다(도 7의 (b)). 이에 의해, 섹터(SEC0) 내의 모든 스위치 회로(TRSW0-15)는 온한다. 또한, 전압선(VSGL, VSGH)의 고레벨 전압은 선택 게이트선(SG0)의 고레벨 전압(1.8V)에 트랜지스터(N3, N4)의 임계값 전압(예를 들면, 0.5V)을 더한 전압(이 예에서는, 2.3V) 이상으로 하는 것이 바람직하다. 이에 의해, 선택 게이트선(SG0) 에 공급되는 고레벨 전압의 값(1.8V)을 제어 게이트선(CG0)에 확실히 전달할 수 있다. 단, 이 실시예에서는, 후술하는 바와 같이, 제어 게이트선(CG0)의 전압이 트랜지스터(N1)의 임계값 전압(예를 들면, 0.5V) 이상이면, 반도체 메모리(MEM)는 정상적으로 동작한다.

워드 디코더(XDEC0)는 어드레스 신호(A1)에 응답하여 로 디코드 신호(GSGN0, GSGB0)를 저레벨(0V)로 설정한다(도 7의 (c)). 다른 로 디코드 신호(GSGN1-3, GSGB1-3)는 고레벨(1.8V)로 유지된다(도 7의 (d)). 워드 디코더(VXDEC0)는 어드레스 신호(A1)에 응답하여 로 디코드 신호(VSG0, VSGB0)를 고레벨(1.8V) 및 저레벨(0V)로 각각 설정한다(도 7의 (e)). 다른 로 디코드 신호(VSG1-3, VSGB1-3)는 저레벨(0V) 및 고레벨(1.8V)로 유지된다(도 7의 (f)).

선택 게이트 드라이버(SGDRV0)는 저레벨의 로 디코드 신호(GSGN0) 및 고레벨의 로 디코드 신호(VSG0)에 응답하여 선택 게이트선(SG0)에 고레벨(1.8V)을 출력한다(도 7의 (g)). 즉, 선택 게이트선(SG0)이 구동된다. 스위치 회로(TRSW0)가 온하고 있기 때문에, 선택 게이트선(SG0)의 고레벨은 제어 게이트선(CG0)에 전달된다. 이에 의해, 제어 게이트선(CG0)의 전압은 선택 게이트선(SG0)의 전압 상승에 동기하여 상승한다. 단, 스위치 회로(TRSW0)의 트랜지스터(N3, N4)는 고내압이며, 동작 속도가 느리다. 또한, 제어 게이트선(CG0)은 셀 트랜지스터(CT)의 게이트에 접속되어 있기 때문에, 부하가 크다. 이 때문에, 제어 게이트선(CG0)의 전압은 선택 게이트선(SG0)의 전압으로 비해 완만하게 상승한다(도 7의 (h)).

제어 게이트선(CG0)의 전압이 도 4에 나타낸 트랜지스터(N1)의 임계값 전압 (예를 들면, 0.5V)을 초과하면, 트랜지스터(N1)가 온하고, 트랜지스터(P2)의 게이트가 저레벨을 수신한다. 트랜지스터(P2)는 온하고, 제어 게이트선(CG0)의 전압은 전압선(VPX)의 전압(1.8V)까지 상승한다(도 7의 (i)). 즉, 제어 게이트선(CG0)의 전압은 판독 동작의 개시시에, 선택 게이트 드라이버(SGDRV0)에 의해 구동되어 상승하고, 그 후, 선택 게이트 드라이버(SGDRV0) 및 레벨 변환 회로(LVLC0)에 의해 고레벨(1.8V)로 설정된다. 이에 의해, 셀 트랜지스터(CT)를 선택 트랜지스터(ST)의 구동 타이밍에 동기하여 구동할 수 있다. 바꾸어 말하면, 레벨 변환 회로(LVLC0)의 변환 동작 전에 제어 게이트선(CG0)의 전압이 상승할 수 있기 때문에, 판독 액세스 시간을 단축시킬 수 있다.

이 후, 액세스되는 메모리 셀(MC)에 접속된 비트선(BL0)만이 고레벨(1.8V)로 설정된다(도 7의 (j)). 그리고, 비트선(BL0)과 소스선(SL0) 사이에 흐르는 전류량에 따라 액세스되는 메모리 셀(MC)에 유지되어 있는 논리가 판정된다. 구체적으로는, 플로팅 게이트에 전자가 축적되어 있을 때에, 셀 트랜지스터(CT)의 임계값 전압은 높고, 비트선(BL0)에 메모리 셀 전류는 흐르지 않는다. 플로팅 게이트에 전자가 축적되어 있지 않을 때에, 셀 트랜지스터(CT)의 임계값 전압은 낮고, 비트선(BL0)에 메모리 셀 전류가 흐른다. 예를 들면, 메모리 셀 전류가 흐르지 않을 때에, 데이터 단자(DQ)에 저레벨(논리 0)이 출력된다. 메모리 셀 전류가 흐를 때에, 데이터 단자(DQ)에 고레벨(논리 1)이 출력된다. 이 후, 각 신호선의 전압은 초기 상태로 되돌려지고, 판독 동작이 완료한다.

또한, 액세스되지 않은 섹터(SEC1-3)의 신호선의 전압은, 예를 들면, 서브 블록(SBLK1)의 신호선(VSG1, VSGB1, SG4-7, CG4-7, SL1)의 전압과 동일하다. 각 섹터(SEC1-3)의 로 디코드 신호(GSGN0-3, GSGB0-3)는 고레벨(1.8V)로 설정된다. 각 섹터(SEC1-3)의 전압선(VPX)은 고레벨(1.8V)로 설정되고, 전압선(XDS, DISCG, VSGH, VSGL) 및 비트선(BL0-1023)은 저레벨(0V)로 설정된다.

도 8은 도 6에 나타낸 프로그램 동작의 예를 나타내고 있다. 도 7과 동일한 동작에 대해서는 상세한 설명을 생략한다. 프로그램 동작에서는, 전압선(VPX), 전압선(VSGL, VSGH), 액세스되는 메모리 셀(MC)에 접속된 제어 게이트선(CG0), 소스선(SL0) 및 비트선(BL0-1023)의 파형이 도 7에 나타낸 판독 동작과 상이하다. 특히 미리 언급하지 않는 한, 섹터(SEC0)의 동작에 대해서 설명한다. 도면에서는 클록 신호(CLK)를 나타내고 있지 않지만, 실제로는 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작한다. 또한, 프로그램 동작 시간은 판독 동작 시간보다 길다.

우선, 프로그램 커맨드(PRG)와 프로그램 어드레스(A2)가 커맨드 단자(CMD) 및 어드레스 단자(AD)에 공급된다(도 8의 (a)). 프로그램 어드레스(A2)는 프로그램하는 메모리 셀(MC)을 나타낸다. 도 3에 나타낸 내부 전압 실렉터(VSGSELL, VSGSELH)는 프로그램 커맨드(PRG)에 응답하여, 전압선(VSGL, VSGH)을 전원 전압(VCC)(1.8V)으로 설정한다(도 8의 (b)). 이에 의해, 스위치 회로(TRSW0)가 온한다. 스위치 회로(TRSW0)의 온에 의해, 선택 게이트선(SG0)의 고레벨은 제어 게이트선(CG)에 전달된다(도 8의 (c)). 단, 스위치 회로(TRSW0)의 트랜지스터(N3, N4)의 게이트 전압이 1.8V이기 때문에, 제어 게이트선(CG0)의 전압은, 예를 들면, 1.3V까지 상승한다. 1.3V는 선택 게이트선(SG0)의 전압에 대해, 트랜지스터(N3, N4)의 임계값 전압(예를 들면, 0.5V)만큼 낮은 값이다.

프로그램되는 메모리 셀(MC)에 접속된 소스선(SL0)에 대응하는 내부 전압 실렉터(SLSEL0)는 프로그램 커맨드(PRG)에 응답하여, 소스선(SL0)에 내부 전압(HV5)(5V)을 출력한다(도 8의 (d)). 또한, 소스선(SL1-3)은 0V로 유지된다. 프로그램되는 메모리 셀(MC)에 접속된 비트선(BL0)은 0V로 유지된다(도 8의 (e)). 그 밖의 비트선(BL1-1023)은 프로그램 커맨드(PRG)에 응답하여, 1.8V로 설정된다(도 8의 (f)).

도 2에 나타낸 전압 생성기(HVGEN9)는 프로그램 커맨드(PRG)에 응답하여, 펌프 동작을 개시하고, 내부 전압(HV9)(9V)을 생성한다. 도 3에 나타낸 내부 전압 실렉터(VPXSEL)는 프로그램 커맨드(PRG)에 응답하여, 전압선(VPX)을 내부 전압선(HV9)에 접속한다. 이에 의해, 전압선(VPX)은 펌프 동작과 함께 9V까지 상승한다(도 8의 (g)). 제어 게이트선(CG0)의 전압이 도 4에 나타낸 트랜지스터(N1)의 임계값 전압(예를 들면, 0.5V)을 초과하면, 트랜지스터(N1, P2)가 순차적으로 온한다. 이 때, 전압선(VPX)은 1.8V에서 9V를 향해 상승하고 있기 때문에, 제어 게이트선(CG0)의 전압은 전압(VPX)의 변화와 함께 9V까지 상승한다(도 8의 (h)). 이에 의해, 셀 트랜지스터(CT)는 온한다.

이 때, 스위치 회로(TRSW0)의 트랜지스터(N3, N4)의 게이트는 1.8V(VSGL, VSGH)를 수신하고 있다. 이 때문에, 제어 게이트선(CG0)의 고전압(9V)이 스위치 회로(TRSW0)를 통하여 선택 게이트선(SG0)에 전달되는 것을 방지할 수 있다. 바꾸 어 말하면, 제어 게이트선(CG0)이 고전압(9V)으로 설정될 때에도, 트랜지스터(N3, N4)의 게이트 전압을 변화시킬 필요는 없다. 트랜지스터(N3, N4)의 게이트 전압은 선택 게이트선(SG0)의 전압(1.8V)에 트랜지스터(N3, N4)의 임계값 전압을 더한 전압 이하로 설정하면 된다.

프로그램하는 메모리 셀(MC)의 선택 트랜지스터(ST)는 고레벨의 선택 게이트선(SG0)에 의해 온한다. 이 때문에, 소스선(SL0)으로부터 비트선(BL0)으로 전류가 흐르고, 프로그램하는 셀 트랜지스터(CT)의 채널 영역에 핫 일렉트론(hot electron)이 발생한다. 핫 일렉트론은 제어 게이트선(CG0)의 고레벨 전압(9V)에 의해, 셀 트랜지스터(CT)의 플로팅 게이트에 주입되어 축적된다. 그리고, 셀 트랜지스터(CT)의 임계값 전압이 상승한다. 즉, 논리 0이 메모리 셀(MC)에 기입된다. 이 후, 각 신호선의 전압은 초기 상태로 되돌려지고, 프로그램 동작이 완료한다.

도 9는 도 6에 나타낸 소거 동작의 예를 나타내고 있다. 도 7과 동일한 동작에 대해서는 상세한 설명을 생략한다. 소거 동작은 섹터(SEC)마다 실행된다. 소거 동작에 의해, 선택된 섹터(SEC) 내의 모든 메모리 셀(MC)에 논리 1로 설정된다. 이 예에서는, 섹터(SEC0)의 소거 동작에 대해서 설명한다. 도면에서는 클록 신호(CLK)를 나타내고 있지 않지만, 실제로는 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작한다.

우선, 소거 커맨드(ERS)와 소거 어드레스(A3)가 커맨드 단자(CMD) 및 어드레스 단자(AD)에 공급된다(도 9의 (a)). 소거 어드레스(A3)는 소거하는 섹터(SEC)를 나타낸다. 도 3에 나타낸 내부 전압 실렉터(VPXSEL)는 소거 커맨드(ERS)에 응답하여, 전압선(VPX)을 접지선(GND)에 접속한다. 이에 의해, 전압선(VPX)은 0V로 설정되고, 섹터(SEC0) 내의 레벨 변환 회로(LVLC0-15)는 비활성화되어, 레벨 변환 동작을 정지시킨다(도 9의 (b)).

워드 디코더(XDEC0-3)는 소거 커맨드(ERS) 및 소거 어드레스(A3)에 응답하여 섹터(SEC0) 내의 로 디코드 신호(GSGB0-3)를 저레벨(0V)로 설정한다(도 9의 (c)). 섹터(SEC0) 내의 로 디코드 신호(GSGN0-3)는 고레벨(1.8V)로 유지된다(도 9의 (d)). 워드 디코더(VXDEC0)는 소거 커맨드(ERS) 및 소거 어드레스(A3)에 응답하여 로 디코드 신호(VSG0-3)를 고레벨(1.8V)로 설정하고, 로 디코드 신호(VSGB0-3)를 저레벨(0V)로 설정한다(도 9의 (e, f)). 이에 의해, 섹터(SEC0) 내의 선택 게이트선(SG0-15)은 플로팅 상태(FLT)로 된다(도 9의 (g)). 소스선(SL0-3)도 섹터(SEC0) 내의 내부 전압 실렉터(SLSEL0-3)가 전압의 출력 동작을 정지시킴으로써, 플로팅 상태(FLT)로 된다(도 9의 (h)).

도 2에 나타낸 전압 생성기(NVGEN9)는 소거 커맨드(ERS)에 응답하여, 펌프 동작을 개시하고, 내부 전압(NV9)(-9V)을 생성한다. 도 3에 나타낸 내부 전압 실렉터(XDSSEL)는 소거 커맨드(ERS)에 응답하여, 전압선(XDS)을 내부 전압선(NV9)에 접속한다. 전압선(XDS)은 펌프 동작과 함께 -9V까지 하강한다(도 9의 (i)). 마찬가지로, 내부 전압 실렉터(VSGSELH)는 소거 커맨드(ERS)에 응답하여, 전압선(VSGH)을 내부 전압선(NV9)에 접속한다. 이에 의해, 전압선(VSGH)은 펌프 동작과 함께 -9V까지 하강한다(도 9의 (j)). 도 4에 나타낸 섹터(SEC0) 내의 스위치 회로(TRSW0-15)의 트랜지스터(N3)는 전압선(VSGH)의 -9V를 수신하여 오프한다. 트랜지스터(N4)는 전압선(VSGL)의 0V를 수신하여 오프한다.

섹터(SEC0) 내의 레벨 변환 회로(LVLC0-15)의 트랜지스터(N2)는 게이트에서 전압선(DISCG)의 전압(0V)을 수신하고, 소스에서 전압선(XDS)의 전압을 수신하고 있다. 트랜지스터(N2)는 그 게이트 소스간 전압이 트랜지스터(N2)의 임계값 전압(예를 들면, 0.5V)보다 커졌을 때에 온한다. 즉, 전압선(XDS)의 전압이 -0.5V보다 낮아졌을 때, 트랜지스터(N2)는 온한다. 이에 의해, 섹터(SEC0) 내의 제어 게이트선(CG0-15)의 전압은 전압선(XDS)의 전압의 변화와 함께, -9V까지 하강한다(도 9의 (k)).

플로팅 상태의 선택 게이트선(SG0-15)은 p형 웰에 9V가 인가될 때에, 커플링 현상에 의해 정전압으로 충전된다. 이에 의해, 스위치 회로(TRSW0-15)의 양단에 10V 이상의 전압이 걸릴 우려가 있다. 그러나, 상술한 바와 같이, 트랜지스터(N3, N4)가 함께 오프하고 있기 때문에, 각 트랜지스터(N3, N4)에 내압을 초과하는 전압이 인가되는 것을 방지할 수 있다.

비트선(BL0-1023)은 섹터 스위치(SSW) 및 컬럼 스위치(YSW) 중 적어도 어느 하나가 오프함으로써, 플로팅 상태(FLT)로 설정된다(도 9의 (l)). 섹터 스위 치(SSW) 및 컬럼 스위치(YSW)의 동작은 동작 제어 회로(14)에 의해 제어된다.

도 2에 나타낸 전압 생성기(HVGEN9)는 소거 커맨드(ERS)에 응답하여, 펌프 동작을 개시하고, 내부 전압(HV9)(9V)을 생성한다. 도 3에 나타낸 내부 전압 실렉터(WELSEL)는 소거 커맨드(ERS)에 응답하여, 전압선(PW)을 내부 전압선(HV9)에 접속한다. 이에 의해, 전압선(PW)은 펌프 동작과 함께 9V까지 상승한다(도 9의 (m)). 즉, 섹터(SEC0)의 모든 메모리 셀(MC)의 셀 트랜지스터(CT)의 웰 영역(PWEL)은 9V로 설정된다.

섹터(SEC0)의 모든 메모리 셀(MC)의 셀 트랜지스터(CT)는 게이트에서 부전압을 수신하고, 웰 영역(PWEL)이 고전압으로 설정된다. 이에 의해, 셀 트랜지스터(CT)의 플로팅 게이트에 트랩되어 있는 전자가 웰 영역(PWEL)(채널)으로 방출되고, 메모리 셀(MC)의 임계값 전압이 하강한다. 즉, 섹터(SEC0)의 모든 메모리 셀(MC)에 유지된 데이터가 논리 1로 설정된다. 이 후, 각 신호선의 전압은 초기 상태로 되돌려지고, 소거 동작이 완료한다.

또한, 액세스되지 않은 섹터(SEC1-3)에서는 로 디코드 신호(GSGN0-3, GSGB0-3, VSGH0-3)는 고레벨(1.8V)로 설정되고, 로 디코드 신호(VSGB0-3)는 저레벨(0V)로 설정된다. 전압선(VPX)은 고레벨(1.8V)로 설정되고, 전압선(XDS, DISCG, VSGH, VSGL, PW)은 저레벨(0V)로 설정된다. 그리고, 제어 게이트선(CG0-15), 선택 게이트선(SG0-15) 및 소스선(SL0-3)은 플로팅 상태(FLT)로 설정된다.

이상, 이 실시예에서는 판독 동작 및 프로그램 동작에서, 제어 게이트선(CG)을, 스위치 회로(TRSW)를 통하여 선택 게이트선(SG)에 접속한다. 이에 의해, 선택 게이트선(SG)에 공급되는 고레벨 전압을 이용하여 셀 트랜지스터(CT)를 구동할 수 있다. 바꾸어 말하면, 선택 게이트 드라이버(SGDRV)를 이용하여 선택 게이트선(SG)과 제어 게이트선(CG)을 동시에 구동할 수 있고, 셀 트랜지스터(CT)를 선택 트랜지스터(ST)의 구동 타이밍에 동기하여 구동할 수 있다. 이 결과, 반도체 메모리(MEM)의 칩 사이즈를 크게 하지 않고, 셀 트랜지스터(CT)를 신속하게 구동할 수 있다. 반도체 메모리(MEM)의 판독 시간 및 기입 시간을 단축시킬 수 있다. 특히, 고전압을 필요로 하지 않는 판독 동작에서, 셀 트랜지스터를 신속하게 구동할 수 있다.

도 10은 다른 실시예에서의 반도체 메모리의 판독 동작의 예를 나타내고 있다. 상술한 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는 상세한 설명을 생략한다. 반도체 메모리(MEM)는 판독 동작시에 동작 제어 회로(14)가 출력하는 제어 신호의 타이밍이 상이한 것을 제외하고, 도 1과 동일하다. 예를 들면, 반도체 메모리(MEM)는 NOR 타입의 플래시 메모리이다. 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작하지만, 클록 신호(CLK)에 비동기로 동작해도 된다. 반도체 메모리(MEM)는 시스템 LSI 등에 탑재되는 메모리 매크로(IP)로서 설계되어도 되고, 패키지에 봉입된 반도체 기억 장치로서 설계되어도 된다. 예를 들면, 반도체 메모리(MEM)는 도 5에 나타낸 시스템(SYS)에 탑재된다. 프로그램 동작 및 소거 동작은 도 8 및 도 9와 동일하다.

이 예의 판독 동작에서는 어드레스 신호(A1)에 의해 섹터(SEC0) 내의 서브 블록(SBLK0)의 메모리 셀(MC)이 액세스된다. 이 실시예에서는 판독 커맨드(RD)에 응답하여, 모든 섹터(SEC0-3) 내의 모든 로 디코드 신호(GSGN0-3, GSGB0-3)가 저레벨(0V)로 설정된다(도 10의 (a, b)). 또한, 모든 섹터(SEC0-3) 내의 모든 로 디코드 신호(VSG0-3)가 고레벨(1.8V)로 설정되고, 모든 VSGB0-3이 저레벨(0V)로 설정된다(도 10의 (c, d)).

모든 섹터(SEC0-3) 내의 전압선(VSGL, VSGH)은 고레벨(3V)로 설정된다(도 10의 (e)). 이에 의해, 섹터(SEC0-3) 내의 모든 선택 게이트선(SG0-15)과 모든 제어 게이트선(CG0-15)은 고레벨(1.8V)로 설정된다. 구체적으로는, 제어 게이트선(CG0-15)은 우선 스위치 회로(TRSW0-15)를 통하여 선택 게이트선(SG0-15)의 전압 변화와 함께 상승한다. 이 후, 레벨 변환 회로(LVLC0-15)가 동작하고, 제어 게이트선(CG0-15)의 전압은 전압선(VPX)의 전압(1.8V)으로 설정된다. 또한, 비트선(BL0-1023) 및 소스선(SL0-3)은 저레벨(0V)로 설정되어 있기 때문에, 이 시점에서 메모리 셀(MC)에 전류는 흐르지 않는다.

다음에, 모든 섹터(SEC0-3) 내의 전압선(VSGL, VSGH)은 저레벨(0V)로 설정된다(도 10의 (f)). 이에 의해, 모든 섹터(SEC0-3)의 스위치 회로(TRSW0-15)는 오프하고, 제어 게이트선(CG0-15)은 선택 게이트선(SG0-15)으로부터 분리된다. 이 이후, 모든 섹터(SEC0-3)의 모든 제어 게이트선(CG0-15)은 선택 게이트선(SG0-15)의 전압 레벨에 관계없이 1.8V로 유지된다.

다음에, 액세스하는 메모리 셀(MC)에 대응하지 않는 로 디코드 신호(GSGN1-3, GSGB1-3)가 고레벨(1.8V)로 설정된다(도 10의 (g)). 마찬가지로, 액세스하는 메모리 셀(MC)에 대응하지 않는 로 디코드 신호(VSG1-3, VSGB1-3)가 저레벨(0V) 및 고레벨(1.8V)로 각각 설정된다(도 10의 (h)). 이에 의해, 액세스하지 않은 메모리 셀(MC)에 대응하는 선택 게이트 드라이버(SGDRV1-15)에서는 트랜지스터(N5 또는 N6) 중 적어도 어느 하나가 온한다. 그리고, 액세스하지 않은 메모리 셀(MC)에 접속된 선택 게이트선(SG1-15)은 저레벨(0V)로 변화된다(도 10의 (i)). 바꾸어 말하면, 액세스하는 메모리 셀(MC)에 접속된 선택 게이트선(SG0)만이 고레벨(1.8V)로 유지된다(도 10의 (j)).

이 후, 도 7과 마찬가지로, 액세스하는 메모리 셀(MC)에 접속된 비트선(BL0)만이 고레벨(1.8V)로 설정된다(도 10의 (k)). 그리고, 비트선(BL0)과 소스선(SL0) 사이에 흐르는 전류량에 따라 액세스되는 메모리 셀(MC)에 유지되어 있는 논리가 판정된다.

도 11은 도 10에 나타낸 판독 동작의 다른 예를 나타내고 있다. 이 예에서는 선택 게이트선(SG)만을 순차적으로 스위칭하기 위하여, 어드레스 신호(AD)(로 어드레스 신호)가 순차적으로 공급되고, 판독 동작이 연속해서 실행된다. 도 10과 동일한 동작에 대해서는 상세한 설명을 생략한다.

판독 커맨드(RD)와 함께 공급되는 어드레스 신호(A1)에 의한 섹터(SEC0)의 판독 동작은 도 10과 동일하다. 최초의 판독 동작 후, 다음 어드레스 신호(A4)가 공급된다(도 11의 (a)). 예를 들면, 어드레스 신호(A4)는 판독 커맨드(RD)로부터 소정수 이후의 클록 신호(CLK)에 동기하여 공급된다. 동작 제어 회로(14)는 소정수의 클록 사이클 내에 다음 어드레스 신호(AD)가 공급되었을 때, 판독 동작을 계속한다. 실제로는, 예를 들면, 판독 동작은 칩 이네이블 신호(/CE)가 저레벨로 활 성화되어 있을 때에, 연속해서 반도체 메모리(MEM)에 공급되는 어드레스 신호(AD)에 의해 계속된다. 이 예에서는, 어드레스 신호(A4)는 섹터(SEC0)의 제어 게이트선(CG6)(SBLK1)과, 비트선(BL10)에 접속된 메모리 셀(MC)을 나타낸다.

어드레스 신호(A4)에 의해, 액세스하는 메모리 셀(MC)에 대응하는 로 디코드 신호(GSGN2, GSGB2)가 저레벨로 설정된다(도 11의 (b)). 마찬가지로, 액세스하는 메모리 셀(MC)에 대응하는 로 디코드 신호(VSG1, VSGB1)가 고레벨 및 저레벨로 각각 설정된다(도 11의 (c)). 그리고, 액세스하는 메모리 셀(MC)에 접속된 선택 게이트선(SG6) 및 비트선(BL10)은 고레벨로 변화되어, 판독 동작이 실행된다(도 11의 (d, e)). 이 실시예에서는, 제어 게이트선(CG0-15)은 최초의 판독 동작시에 레벨 변환 회로(LVLC0-15)에 의해 고레벨로 유지된다. 부하가 큰 제어 게이트선(CG0-15)을 구동할 필요가 없기 때문에, 판독 동작의 액세스 시간을 단축시킬 수 있다.

다음에, 어드레스 신호(A5)가 반도체 메모리(MEM)에 공급된다(도 11의 (f)). 예를 들면, 어드레스 신호(A5)는 섹터(SEC3)의 제어 게이트선(CG5)(SBLK1)과, 비트선(BL8)에 접속된 메모리 셀(MC)을 나타낸다. 어드레스 신호(A5)에 의해, 섹터(SEC3)의 로 디코드 신호(GSGN1, GSGB1)가 저레벨로 설정된다(도 11의 (g)). 마찬가지로, 섹터(SEC3)의 로 디코드 신호(VSG1, VSGB1)가 고레벨 및 저레벨로 각각 설정된다(도 11의 (h)). 그리고, 섹터(SEC3)의 선택 게이트선(SG5) 및 비트선(BL8)은 고레벨로 변화되어, 판독 동작이 실행된다(도 11의 (i, j)). 이 후, 어드레스 신호(AD)를 반도체 메모리에 순차적으로 공급함으로써, 임의의 섹터(SEC0-3)의 임의의 메모리 셀(MC)을 고속이면서 또한 랜덤하게 액세스할 수 있다.

이상, 이 실시예에서도, 상술한 실시예와 동일한 효과를 얻을 수 있다. 또한, 판독 동작에서, 모든 제어 게이트선(CG0-15)을 고레벨로 설정한 후, 스위치 회로(TRSW0-15)를 오프함으로써, 그 후, 제어 게이트선(CG0-15)을 다시 구동하지 않고 판독 동작을 실행할 수 있다. 이 결과, 임의의 섹터(SEC0-3)의 임의의 메모리 셀(MC)을 고속이면서 또한 랜덤하게 액세스할 수 있다.

도 12는 다른 실시예에서의 반도체 메모리의 섹터(SEC0)의 예를 나타내고 있다. 상술한 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는 상세한 설명을 생략한다. 반도체 메모리(MEM)는 내부 전압 실렉터(VSGSELL)를 갖지 않는 것, 및 동작 제어 회로(14)가 출력하는 제어 신호의 타이밍이 상이한 것을 제외하고, 도 1 및 도 2와 동일하다. 예를 들면, 반도체 메모리(MEM)는 NOR 타입의 플래시 메모리이다. 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작하지만, 클록 신호(CLK)에 비동기로 동작해도 된다. 반도체 메모리(MEM)는 시스템 LSI 등에 탑재되는 메모리 매크로(IP)로서 설계되어도 되고, 패키지에 봉입된 반도체 기억 장치로서 설계되어도 된다. 예를 들면, 반도체 메모리(MEM)는 도 5에 나타낸 시스템(SYS)에 탑재된다.

섹터(SEC1-3)의 구성도 도 2와 동일하다. 반도체 메모리(MEM)는 각 섹터(SEC0-3)마다 1개의 레벨 변환 회로(LVLC0)를 갖고 있다. 레벨 변환 회로(LVLC0)의 출력은 16개의 제어 게이트선(CG0-15)에 공통으로 접속되어 있다. 서브 블록(SBLK0)의 제어 게이트선(CG0-3)은 스위치 회로(TRSW0-3)를 통하여 로 디코드 신호선(VSG0)에 공통으로 접속되어 있다. 마찬가지로, 서브 블록(SBLK1-3)의 제어 게이트선(CG4-15)은 스위치 회로(TRSW4-15)를 통하여 로 디코드 신호선(VSG1-3)에 각각 접속되어 있다. 섹터(SEC0)의 그 밖의 구성은 도 3과 동일하다. 또한, 레벨 변환 회로(LVLC0)는 서브 블록(SBLK0-3)마다 설치되어도 된다. 또한, 워드 디코더(VXDEC0)는 서브 블록(SBLK0-3)마다 설치되어도 된다. 제어 게이트선(CG0-3)을 1개의 스위치 회로(TRSW0)를 통하여 로 디코드 신호선(VSG0)에 접속해도 된다.

도 13은 도 12에 나타낸 섹터(SEC0)의 주요부를 나타내고 있다. 각 스위치 회로(TRSW)(TRSW0-15)는 제어 게이트선(CG)(CG0-15)과 로 디코드 신호선(VSG0) 사이에 배치된 nMOS 트랜지스터(N3)를 갖고 있다. 즉, 이 실시예에서는 도 4에 나타낸 트랜지스터(N4)는 삭제되어 있다. 선택 게이트 드라이버(SGDRV)(SGDRV0-15)의 트랜지스터(P3)는 도 4에 나타낸 트랜지스터(N4)의 기능을 갖고 있다. 여기서, 트랜지스터(N4)의 기능은, 상술한 바와 같이, 소거 동작시에 트랜지스터에 내압을 초과하는 전압이 인가되는 것을 방지하는 것이다. 각 스위치 회로(TRSW0-15)를 트랜지스터(N3)만으로 형성함으로써, 반도체 메모리(MEM)의 칩 사이즈를 삭감할 수 있다.

트랜지스터(N3)의 게이트는 전압선(VSGH)에 접속되어 있다. 트랜지스터(N3)의 게이트에 접속된 전압선(VSGH)이 고레벨일 때, 각 제어 게이트선(CG0-15)은 로 디코드 신호선(VSG0-3) 중 어느 하나에 접속된다. 선택 게이트 드라이버(SGDRV0-3) 및 선택 게이트선(SG0-15)은 도 3 및 도 4와 동일하다.

도 14는 도 12에 나타낸 반도체 메모리(MEM)가 동작할 때에 신호선의 전압의 예를 나타내고 있다. 이 예에서는, 판독 동작(RD)에서 섹터(SEC0)의 제어 게이트선(CG0)이 고레벨(1.8V)로 설정될 때, 섹터(SEC0) 내의 다른 제어 게이트선(CG1-15)도 고레벨(1.8V)로 설정된다. 마찬가지로, 프로그램 동작(PRG)에서, 섹터(SEC0)의 제어 게이트선(CG0)이 고레벨(9V)로 설정될 때, 섹터(SEC0) 내의 다른 제어 게이트선(CG1-15)도 고레벨(9V)로 설정된다. 그 밖의 전압은, 도 6과 동일하다.

도 15는 도 14의 판독 동작의 예를 나타내고 있다. 도 7과 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 실시예에서는 선택 게이트선(SG0)에 접속된 메모리 셀(MC)이 액세스될 때, 제어 게이트선(CG0)뿐만 아니라, 제어 게이트선(CG1-15)도 고레벨(1.8V)로 변화된다(도 15의 (a)). 그 밖의 동작은 전압선(VSGL)이 존재하지 않는 것을 제외하고, 도 7과 동일하다. 전압선(VSGH)이 고레벨로 설정되고, 로 디코드 신호(GSGN0, GSGB0)가 저레벨로 설정되어 있을 때, 도 13에 나타낸 트랜지스터(N3, P3)는 온한다. 이에 의해, 제어 게이트선(CG0)은 트랜지스터(N3, P3)를 통하여 선택 게이트선(SG0)에 접속된다. 즉, 제어 게이트선(CG0)은 스위치 회로(TRSW0)에 의해, 선택 게이트 드라이버(SGDRV0)를 통하여 선택 게이트선(SG0)에 접속된다.

액세스에 관계하지 않는 제어 게이트선(CG1-15)이 고레벨로 변화되어도, 선택 게이트선(SG1-15)은 저레벨이다. 이 때문에, 판독 동작을 실행하는 메모리 셀(MC)을 제외하고 메모리 셀 전류는 흐르지 않고, 반도체 메모리(MEM)는 오동작하지 않는다. 또한, 예를 들면, 제어 게이트선(CG0)은 트랜지스터(N3)만을 통하여 로 디코드 신호선(VSG0)에 접속된다. 제어 게이트선(CG0)에 접속되는 부하를 작게 할 수 있기 때문에, 로 디코드 신호선(VSG0)의 전압 변화를 신속하게 제어 게이트선(CG0)에 전달할 수 있다. 이 결과, 반도체 메모리(MEM)의 칩 사이즈를 크게 하지 않고, 판독 액세스 시간을 단축시킬 수 있다.

도 16은 도 14에 나타낸 프로그램 동작의 예를 나타내고 있다. 도 8과 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 실시예에서는 선택 게이트선(SG0)에 접속된 메모리 셀(MC)이 액세스될 때, 제어 게이트선(CG0)뿐만 아니라, 제어 게이트선(CG1-15)도 고레벨(9V)로 변화된다(도 16의 (a)). 그 밖의 동작은 전압선(VSGL)이 존재하지 않는 것을 제외하고, 도 8과 동일하다.

액세스에 관계하지 않는 제어 게이트선(CG1-15)이 고레벨로 변화되어도, 선택 게이트선(SG1-15)은 저레벨이다. 이 때문에, 프로그램 동작을 실행하는 메모리 셀(MC)을 제외하고, 메모리 셀 전류는 흐르지 않는다. 즉, 주목하는 메모리 셀(MC) 이외의 메모리 셀(MC)이 프로그램되는 것이 방지된다. 그 밖의 동작은 전압선(VSGL)이 존재하지 않는 것을 제외하고, 도 7과 동일하다. 또한, 판독 동작과 마찬가지로, 로 디코드 신호선(VSG0)의 전압 변화를 신속하게 제어 게이트선(CG0)에 전달할 수 있고, 프로그램 동작 시간을 단축시킬 수 있다.

도 17은 도 14에 나타낸 소거 동작의 예를 나타내고 있다. 도 9와 동일한 동작에 대해서는 상세한 설명을 생략한다. 이 실시예에서는 워드 디코더(VXDEC0-3)는 소거 동작시에, 로 디코드 신호(VSG0-3)를 저레벨(0V)로 유지한다(도 17의 (a)). 그 밖의 동작은 전압선(VSGL)이 존재하지 않는 것을 제외하고, 도 9와 동일 하다.

제어 게이트선(CG0-15)은 -9V로 설정된다. 스위치 회로(TRSW0-15)의 제어 게이트선(CG0-15)의 반대측의 노드는 워드 디코더(VXDEC0-3)에 의해 접지선(GND)에 접속된다. 이에 의해, 도 13에 나타낸 스위치 회로(TRSW0-15)의 양단에는 9V의 전압이 걸린다. 그러나, 스위치 회로(TRSW0-15)의 트랜지스터(N3)는 고내압(예를 들면, 10V)의 CMOS 프로세스에 의해 제조되어 있기 때문에, 파괴되지는 않는다.

한편, 상술한 바와 같이, 플로팅 상태의 선택 게이트선(SG0-15)은 커플링 현상에 의해 정전압(예를 들면, 1.8V)으로 충전된다. 이 때문에, 도 13에 나타낸 선택 게이트 드라이버(SGDRV0-3)의 트랜지스터(P3)의 양단에는 2V의 전압이 걸린다. 그러나, 트랜지스터(P3)의 내압은 2V이기 때문에, 파괴되지는 않는다. 이와 같이, 소거 동작시에 스위치 회로(TRSW0-15)의 제어 게이트선(CG0-15)과 반대측의 노드를 0V로 설정함으로써, 트랜지스터(N3)만으로 스위치 회로(TRSW0-15)를 형성할 수 있다. 따라서, 스위치 회로(TRSW0-15)의 회로 사이즈를 삭감할 수 있다.

이상, 이 실시예에서도 상술한 실시예와 동일한 효과를 얻을 수 있다. 또한, 스위치 회로(TRSW0-15)를 트랜지스터(N3)만으로 형성함으로써, 칩 사이즈를 삭감할 수 있고, 셀 트랜지스터(CT)를 신속하게 구동할 수 있다. 스위치 회로(TRSW0-15)를 트랜지스터(N3)만으로 형성할 때에도, 트랜지스터(N3, P3)에 내압 이상의 전압이 걸리는 것을 방지할 수 있다.

도 18은 다른 실시예에서의 반도체 메모리(MEM)의 판독 동작의 예를 나타내고 있다. 상술한 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호 를 붙이고, 이것 등에 대해서는 상세한 설명을 생략한다. 반도체 메모리(MEM)는 판독 동작시에 동작 제어 회로(14)가 출력하는 제어 신호의 타이밍이 상이한 것을 제외하고, 도 12 및 도 13과 동일하다. 단, 이 실시예에서는 도 12에서 서브 블록(SBLK0-3)마다 워드 디코더(VXDEC0)가 형성된다. 서브 블록(SBLK0)에 대응하는 워드 디코더(VXDEC0)는 로 디코드 신호(VSG0, VSGB0)를 서브 블록(SBLK0)에 출력한다. 서브 블록(SBLK1)에 대응하는 워드 디코더(VXDEC0)는 로 디코드 신호(VSG1, VSGB1)를 서브 블록(SBLK1)에 출력한다. 서브 블록(SBLK2)에 대응하는 워드 디코더(VXDEC0)는 로 디코드 신호(VSG2, VSGB2)를 서브 블록(SBLK2)에 출력한다. 서브 블록(SBLK3)에 대응하는 워드 디코더(VXDEC0)는 로 디코드 신호(VSG3, VSGB3)를 서브 블록(SBLK3)에 출력한다.

예를 들면, 반도체 메모리(MEM)는 NOR 타입의 플래시 메모리이다. 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작하지만, 클록 신호(CLK)에 비동기로 동작해도 된다. 반도체 메모리(MEM)는 시스템 LSI 등에 탑재되는 메모리 매크로(IP)로서 설계되어도 되고, 패키지에 봉입된 반도체 기억 장치로서 설계되어도 된다. 예를 들면, 반도체 메모리(MEM)는 도 5에 나타낸 시스템(SYS)에 탑재된다. 프로그램 동작 및 소거 동작은 도 16 및 도 17과 동일하다.

이 실시예에서는 도 13에 나타낸 스위치 회로(TRSW0-15)가 온할 때에(전압선(VSGH)=3V), 로 디코드 신호(VSG0-3)는 고레벨(1.8V), VSGB0-3은 저레벨(0V)로 설정된다(도 18의 (a)). 이에 의해, 섹터(SEC0) 내의 모든 제어 게이트선(CG0-15)은 고레벨(1.8V)로 설정된다(도 18의 (b, c)). 상술한 바와 같이, 제어 게이트 선(CG0-15)의 고레벨로의 변화는 레벨 변환 회로(LVLC0)의 동작도 이용된다.

고레벨의 로 디코드 신호(GSGB0-3)에 의해, 도 13에 나타낸 선택 게이트 드라이버(SGDRV0-3)의 트랜지스터(N5)는 온하고, 선택 게이트선(SG0-15)은 저레벨(0V)로 유지된다(도 18의 (d, e)). 이 때문에, 스위치 회로(TRSW0-15)가 온하고 있는 동안에 메모리 셀(MC)에 메모리 셀 전류가 흐르는 것을 방지할 수 있다.

전압선(VSGH)이 저레벨(0V)로 변화되고, 스위치 회로(TRSW0-15)가 오프한 후, 액세스시키는 메모리 셀(MC)에 대응하는 로 디코드 신호(GSGN0, GSGB0)는 저레벨(0V)로 변화된다(도 18의 (f)). 액세스되지 않은 메모리 셀(MC)에 대응하는 로 디코드 신호(VSG1-3, VSGB1-3)는 저레벨(0V) 및 고레벨(1.8V)로 각각 변화된다(도 18의 (g)). 이에 의해, 선택 게이트 드라이버(SGDRV0)는 선택 게이트선(SG0)을 고레벨(1.8V)로 구동한다(도 18의 (h)). 그리고, 도 11과 마찬가지로, 판독 동작이 실행된다. 어드레스(A4, A5)에 대응하는 판독 동작은 도 11과 동일하다.

이상, 이 실시예에서도 상술한 실시예와 동일한 효과를 얻을 수 있다. 또한, 어드레스 신호(AD)를 순차적으로 반도체 메모리(MEM)에 공급하고, 판독 동작을 연속해서 실행할 때에도, 셀 트랜지스터(CT)를 신속하게 구동할 수 있다. 이 결과, 칩 사이즈를 크게 하지 않고, 판독 액세스 시간을 단축시킬 수 있다.

도 19는 다른 실시예에서의 반도체 메모리(MEM)의 섹터(SEC0)의 주요부를 나타내고 있다. 상술한 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는 상세한 설명을 생략한다. 반도체 메모리(MEM)는 스위치 회로(TRSW0-15)가 도 4와 상이하다. 그 밖의 구성은 동작 제어 회 로(14)가 제어 신호(FSGN, FSGB)를 생성하는 것을 제외하고, 도 1 내지 도 3과 동일하다.

예를 들면, 반도체 메모리(MEM)는 NOR 타입의 플래시 메모리이다. 반도체 메모리(MEM)는 클록 신호(CLK)에 동기하여 동작하지만, 클록 신호(CLK)에 비동기로 동작해도 된다. 반도체 메모리(MEM)는 시스템 LSI 등에 탑재되는 메모리 매크로(IP)로서 설계되어도 되고, 패키지에 봉입된 반도체 기억 장치로서 설계되어도 된다. 예를 들면, 반도체 메모리(MEM)는 도 5에 나타낸 시스템(SYS)에 탑재된다.

스위치 회로(TRSW0)는 도 4에 나타낸 트랜지스터(N4) 대신에, nMOS 트랜지스터(N7, N8) 및 pMOS 트랜지스터(P4)를 갖고 있다. 스위치 회로(TRSW1-15)는 스위치 회로(TRSW0)와 동일하다. 트랜지스터(N7, P4)는 CMOS 트랜스퍼 스위치로서 기능한다. 트랜지스터(N8)는 제어 게이트선(CG0)과 접지선 사이에 배치된다. 트랜지스터(N7)의 게이트는 제어 신호선(FSGB)에 접속되어 있다. 트랜지스터(P4, N8)의 게이트는 제어 신호선(FSGN)에 접속되어 있다. 특히 한정되지 않지만, 제어 신호선(FSGB, FSGN)은 모든 섹터(SEC0-3)에 공통으로 배선되어 있다.

트랜지스터(N7, N8, P4)는 통상의 내압(2V)의 CMOS 프로세스를 사용하여 형성되고 있다. 이 때문에, 트랜지스터(N7, N8, P4)의 레이아웃 면적은 도 4에 나타낸 고내압의 트랜지스터(N4)의 레이아웃 면적에 비해 작다. 또한, CMOS 트랜스퍼 스위치의 동작 속도는 도 4에 나타낸 트랜지스터(N4)의 동작 속도보다 빠르다. 이에 의해, 면적이 작고, 고속인 스위치 회로(TRSW0-15)를 형성할 수 있다.

제어 신호선(FSGB, FSGN)이 각각 고레벨, 저레벨일 때, CMOS 트랜스퍼 스위 치는 온한다. CMOS 트랜스퍼 스위치가 온하고 있을 때, 제어 게이트선(CG0)은 선택 게이트선(SG0)에 접속된다. 제어 신호선(FSGB, FSGN)이 각각 저레벨, 고레벨일 때, CMOS 트랜스퍼 스위치는 오프하고, 트랜지스터(N8)는 온한다. 이에 의해, 제어 게이트선(CG0)은 선택 게이트선(SG0)으로부터 분리되고, 저레벨(0V)로 설정된다.

도 20은 도 19에 나타낸 반도체 메모리(MEM)가 동작할 때에 신호선의 전압의 예를 나타내고 있다. 이 예에서는 판독 동작(RD)에서 제어 신호선(FSGB, FSGN)은 각각 고레벨(1.8V) 및 저레벨(0V)로 설정된다. 그 밖의 신호선의 전압은 도 6과 동일하다. 제어 신호선(FSGB, FSGN)의 전압의 변화 타이밍은 도 7에 나타낸 전압선(VSGH)의 전압의 변화 타이밍과 동일하다. 이에 의해, 스위치 회로(TRSW0-15)가 온하고, 액세스되는 메모리 셀(MC)에 접속된 제어 게이트선(CG)(예를 들면, CG0)은 선택 게이트선(SG)(예를 들면, SG0)에 접속된다.

판독 동작의 타이밍은 전압선(VSGL)이 존재하지 않는 것을 제외하고, 도 7과 동일하다. 단, 이 실시예에서는 제어 게이트선(CG)은 고내압의 트랜지스터(N3)와 통상의 내압의 트랜지스터(N7, P4)를 통하여 선택 게이트선(SG)에 접속된다. 스위치 회로(TRSW0-15)의 부하가 작기 때문에, 도 7에 비해, 제어 게이트선(CG)은 신속하게 고레벨로 상승한다. 레벨 변환 회로(LVLC0-3)가 동작을 개시하는 타이밍도 빨라진다. 이 결과, 판독 액세스 시간을 도 7에 비해 단축시킬 수 있다.

프로그램 동작(PRG)에서도, 제어 신호선(FSGB, FSGN)은 각각 고레벨(1.8V) 및 저레벨(0V)로 설정된다. 그 밖의 신호선의 전압은 도 6과 동일하다. 프로그램 동작의 타이밍은 전압선(VSGL)이 존재하지 않는 것을 제외하고, 도 8과 동일하다. 단, 판독 동작과 마찬가지로, 스위치 회로(TRSW0-15)의 동작 속도를 빠르게 할 수 있기 때문에, 프로그램 동작 시간을 도 8에 비해 단축시킬 수 있다.

소거 동작(ERS)에서는, 제어 신호선(FSGB, FSGN)은 각각 저레벨(0V) 및 고레벨(1.8V)로 설정된다. CMOS 트랜스퍼 스위치는 오프하고, 트랜지스터(N8)는 온한다. 이 때, 고내압의 트랜지스터(N3)의 제어 게이트선(CG)과 반대측의 노드는 저레벨(0V)로 설정된다. 이에 의해, 도 13과 마찬가지로, 고내압의 트랜지스터(N3)를 1개 사용함으로써, 소거 동작시에 트랜지스터에 내압을 초과하는 전압이 걸리는 것을 방지할 수 있다. 소거 동작의 타이밍은 전압선(VSGL)이 존재하지 않는 것을 제외하고, 도 9와 동일하다.

이상, 이 실시예에서도, 상술한 실시예와 동일한 효과를 얻을 수 있다. 또한, 도 4의 고내압의 트랜지스터(N4) 대신에 트랜지스터(N7, N8, P4)를 배치함으로써, 셀 트랜지스터(CT)를 신속하게 구동할 수 있다. 이 결과, 칩 사이즈를 크게 하지 않고, 판독 액세스 시간 및 프로그램 시간을 단축시킬 수 있다.

도 21은 다른 실시예에서의 반도체 메모리(MEM)의 예를 나타내고 있다. 상술한 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이것 등에 대해서는 상세한 설명을 생략한다. 반도체 메모리(MEM)는 도 1의 반도체 메모리(MEM)에 모드 설정 회로(22)를 추가하고 있다. 그 밖의 구성은 동작 제어 회로(14)의 기능이 상이한 것을 제외하고, 도 1 내지 도 4와 동일하다.

모드 설정 회로(22)는 제 1 모드 중에 모드 신호(MD)를 저레벨로 설정하고, 제 2 모드 중에 모드 신호(MD)를 고레벨로 설정한다. 예를 들면, 커맨드 버퍼(12)가 커맨드 단자(CMD)를 통하여 모드 설정 커맨드를 수신할 때에, 모드 설정 회로(22)는 어드레스 신호(AD) 또는 데이터 신호(DQ) 중 어느 하나의 비트값에 따라 모드 신호(MD)의 논리 레벨을 설정한다.

동작 제어 회로(14)는 모드 신호(MD)의 논리 레벨에 따라, 반도체 메모리(MEM)를 제 1 모드 또는 제 2 모드로 동작시킨다. 구체적으로는, 동작 제어 회로(14)는 저레벨의 모드 신호선(MD)을 수신하고 있을 때(제 1 모드), 도 7에 나타낸 타이밍에서 판독 동작을 실행한다. 동작 제어 회로(14)는 고레벨의 모드 신호선(MD)을 수신하고 있을 때(제 2 모드), 도 10 및 도 11에 나타낸 타이밍에서 판독 동작을 실행한다. 제 1 모드(도 7의 타이밍)에서는 액세스되는 메모리 셀(MC)에 접속된 제어 게이트선(CG)이 구동된다. 이 때문에, 반도체 메모리(MEM)에 걸리는 디스터브를 저감할 수 있다. 제 2 모드에서는 복수의 제어 게이트선(CG)이 동시에 구동되기 때문에, 판독 액세스 시간을 단축시킬 수 있다. 프로그램 동작 및 소거 동작의 타이밍은 동작 모드에 의하지 않고 도 8 및 도 9와 동일하다. 이에 의해, 1개의 반도체 메모리(MEM)를, 판독 동작 사양이 상이한 2종류의 반도체 메모 리(MEM)로 할 수 있다.

또한, 모드 신호(MD)의 논리 레벨은 모드 설정 회로(22) 내에 설치되는 퓨즈 회로 등의 프로그램 회로의 프로그램 상태에 따라 설정되어도 된다. 또는, 모드 신호(MD)의 논리 레벨은 모드 신호선(MD)을 접지선(GND) 또는 전원선(VCC)에 접속함으로써 설정되어도 된다. 예를 들면, 모드 신호선(MD)은 반도체 메모리(MEM)를 제조시에 배선 공정에서 사용되는 포토마스크의 종류에 따라, 접지선(GND) 또는 전원선(VCC)에 접속된다. 또는, 모드 신호(MD)의 논리 레벨은 유저가 용도에 따라 다이내믹하게 스위칭하여도 된다.

이상, 이 실시예에서도 상술한 실시예와 동일한 효과를 얻을 수 있다. 또한, 복수의 동작 모드를 선택적으로 사용하여, 칩 사이즈를 크게 하지 않고, 셀 트랜지스터(CT)를 신속하게 구동할 수 있다.

또한, 상술한 실시예는 NOR 타입의 플래시 메모리에 적용하는 예에 대해서 상술하였다. 그러나, 예를 들면, 상술한 실시예를, 셀 트랜지스터(CT) 및 선택 트랜지스터(ST)를 포함하는 메모리 셀(MC)을 갖는 다른 반도체 메모리에 적용해도 된다.

도 12 또는 도 19에 나타낸 반도체 메모리(MEM)에, 도 21에 나타낸 모드 설정 회로(22)를 추가해도 된다.

이상의 상세한 설명에 의해, 실시예의 특징점 및 이점은 명확해진다. 이는 특허청구범위가 그 정신 및 권리범위를 일탈하지 않는 범위에서 전술한 바와 같은 실시예의 특징점 및 이점에까지 이르는 것을 의도하는 것이다. 또한, 그 기술분야 에서 통상의 지식을 가진 자라면, 모든 개량 및 변경에 용이하게 상도(想到)할 수 있을 것이고, 발명성을 가진 실시예의 범위를 전술한 것에 한정할 의도는 없고, 실시예에 개시된 범위에 포함되는 적절한 개량물 및 균등물에 의한 것도 가능하다.

도 1은 일실시예에서의 반도체 메모리를 나타내고 있는 도면.

도 2는 도 1에 나타낸 전압 생성 회로 및 메모리 셀 어레이의 예를 나타내고 있는 도면.

도 3은 도 2에 나타낸 섹터의 예를 나타내고 있는 도면.

도 4는 도 3에 나타낸 섹터의 주요부를 나타내고 있는 도면.

도 5는 도 1에 나타낸 반도체 메모리가 탑재되는 시스템의 예를 나타내고 있는 도면.

도 6은 도 1에 나타낸 반도체 메모리가 동작할 때에 신호선의 전압의 예를 나타내고 있는 도면.

도 7은 도 6에 나타낸 판독 동작의 예를 나타내고 있는 도면.

도 8은 도 6에 나타낸 프로그램 동작의 예를 나타내고 있는 도면.

도 9는 도 6에 나타낸 소거 동작의 예를 나타내고 있는 도면.

도 10은 다른 실시예에서의 반도체 메모리의 판독 동작의 예를 나타내고 있는 도면.

도 11은 도 10에 나타낸 판독 동작의 다른 예를 나타내고 있는 도면.

도 12는 다른 실시예에서의 반도체 메모리의 섹터의 예를 나타내고 있는 도면.

도 13은 도 12에 나타낸 섹터의 주요부를 나타내고 있는 도면.

도 14는 도 12에 나타낸 반도체 메모리가 동작할 때에 신호선의 전압의 예를 나타내고 있는 도면.

도 15는 도 14의 판독 동작의 예를 나타내고 있는 도면.

도 16은 도 14에 나타낸 프로그램 동작의 예를 나타내고 있는 도면.

도 17은 도 14에 나타낸 소거 동작의 예를 나타내고 있는 도면.

도 18은 다른 실시예에서의 반도체 메모리의 판독 동작의 예를 나타내고 있는 도면.

도 19는 다른 실시예에서의 반도체 메모리의 섹터의 주요부를 나타내고 있는 도면.

도 20은 도 19에 나타낸 반도체 메모리가 동작할 때에 신호선의 전압의 예를 나타내고 있는 도면.

도 21은 다른 실시예에서의 반도체 메모리의 예를 나타내고 있는 도면.

<도면의 주요 부분에 대한 부호의 설명>

10 : 데이터 입출력 버퍼

12 : 커맨드 버퍼

14 : 동작 제어 회로

16 : 어드레스 버퍼

18 : 전압 생성 회로

20 : 메모리 코어

22 : 모드 설정 회로

ARY : 메모리 셀 어레이

BL : 비트선

CG : 제어 게이트선

CT : 셀 트랜지스터

HVGEN3, HVGEN5, HVGEN9, NVGEN9 : 전압 생성기

LVLC : 레벨 변환부

LVLC0-3 : 레벨 변환 회로

MC : 메모리 셀

MEM : 반도체 메모리

SA : 센스 앰프부

SBLK0-3 : 서브 블록

SEC0-3 : 섹터

SG : 선택 게이트선

SGDRV : 선택 게이트 드라이버부

SGDRV0-3 : 선택 게이트 드라이버

SL : 소스선

SLDRV : 소스 드라이버

SSW : 섹터 스위치

ST : 선택 트랜지스터

TRSW : 스위치부

TRSW0-3 : 스위치 회로

VXDEC0-3, XDEC0-3 : 워드 디코더

XDEC : 워드 디코더부

YDEC : 컬럼 디코더부

YSW : 컬럼 스위치부

SLSEL0-3, VPXSEL, VSGHSEL, VSGLSEL, WELSEL, XDSSEL : 내부 전압 실렉터

Claims

셀 트랜지스터 및 선택 트랜지스터를 각각 갖는 복수의 메모리 셀과,

상기 셀 트랜지스터의 게이트에 각각 접속된 제어 게이트선과,

상기 선택 트랜지스터의 게이트에 각각 접속된 선택 게이트선과,

상기 선택 게이트선에 전압을 인가하는 선택 게이트 드라이버와,

상기 제어 게이트선을, 대응하는 선택 게이트선에 각각 접속하는 스위치 회로와,

상기 제어 게이트선 및 전압선에 접속되고, 상기 제어 게이트선의 전압을, 상기 전압선에 공급되는 전압으로 변환하는 레벨 변환부

를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제 1 항에 있어서,

상기 메모리 셀이 배치되는 메모리 셀 어레이와,

상기 선택 게이트 드라이버가 배치되는 선택 게이트 드라이버부

를 구비하고,

상기 스위치 회로는, 상기 메모리 셀 어레이와 상기 선택 게이트 드라이버부 사이에 배치되는 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

판독 동작에서, 상기 스위치 회로를 온(on)하고, 액세스되는 메모리 셀에 접속된 선택 게이트선에 제 1 레벨 전압을 출력하기 위하여 상기 선택 게이트 드라이버의 동작을 제어하는 제어 회로를 구비하고,

상기 레벨 변환부는, 판독 동작에서, 상기 전압선을 통하여 제 2 레벨 전압을 수신하고, 제 1 레벨 전압으로 설정되는 선택 게이트선에 접속된 제어 게이트선의 전압을 제 2 레벨 전압으로 변환하는 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

판독 동작에서, 상기 스위치 회로를 소정 기간 온한 후에 오프(off)하고, 상기 스위치 회로를 온하고 있을 때에, 모든 선택 게이트선에 제 1 레벨 전압을 출력하기 위하여 상기 선택 게이트 드라이버의 동작을 제어하고, 상기 스위치 회로를 오프한 후에, 액세스되지 않은 메모리 셀에 접속된 선택 게이트선에 저레벨 전압을 출력하기 위하여 상기 선택 게이트 드라이버의 동작을 제어하는 제어 회로를 구비하고,

상기 레벨 변환부는, 판독 동작에서, 상기 전압선을 통하여 제 2 레벨 전압을 수신하고, 제 1 레벨 전압으로 설정되는 선택 게이트선에 접속된 제어 게이트선의 전압을 제 2 레벨 전압으로 변환하는 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

반도체 메모리의 동작 모드를 제 1 모드 및 제 2 모드 중 어느 하나로 설정 하는 모드 설정부와,

상기 스위치 회로 및 상기 선택 게이트 드라이버의 동작을 제어하는 제어 회로

를 구비하고,

상기 반도체 메모리의 동작 모드가 상기 제 1 모드로 설정되어 있을 때에, 판독 동작에서,

상기 제어 회로는, 상기 스위치 회로를 온하고, 액세스되는 메모리 셀에 접속된 선택 게이트선에 제 1 레벨 전압을 출력하기 위하여 상기 선택 게이트 드라이버의 동작을 제어하고,

상기 레벨 변환부는, 상기 전압선을 통하여 제 2 레벨 전압을 수신하고, 제 1 레벨 전압으로 설정되는 선택 게이트선에 접속된 제어 게이트선의 전압을 제 2 레벨 전압으로 변환하고,

상기 반도체 메모리의 동작 모드가 상기 제 2 모드로 설정되어 있을 때에, 판독 동작에서,

상기 제어 회로는, 상기 스위치 회로를 소정 기간 온한 후에 오프하고, 상기 스위치 회로를 온하고 있을 때에, 모든 선택 게이트선에 제 1 레벨 전압을 출력하기 위하여 상기 선택 게이트 드라이버의 동작을 제어하고, 상기 스위치 회로를 오프한 후에, 액세스되지 않은 메모리 셀에 접속된 선택 게이트선에 상기 제 1 레벨 전압보다 낮은 제 3 레벨 전압을 출력하기 위하여 상기 선택 게이트 드라이버의 동작을 제어하고,

상기 레벨 변환부는, 상기 전압선을 통하여 제 2 레벨 전압을 수신하고, 제 1 레벨 전압으로 설정되는 선택 게이트선에 접속된 제어 게이트선의 전압을 제 2 레벨 전압으로 변환하는 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

상기 각 셀 트랜지스터에 설치된 플로팅 게이트와,

상기 메모리 셀에 각각 접속된 소스선과,

프로그램 동작에서, 데이터가 기입되는 메모리 셀에 전류를 흐르게 하기 위하여, 데이터가 기입되는 메모리 셀에 대응하는 소스선을 고레벨 전압으로 설정하는 소스 드라이버와,

프로그램 동작에서, 상기 스위치 회로를 온하고, 데이터가 기입되는 메모리 셀에 접속된 선택 게이트선에 제 1 레벨 전압을 출력하기 위하여 상기 선택 게이트 드라이버의 동작을 제어하는 제어 회로

를 구비하고,

상기 레벨 변환부는, 프로그램 동작에서, 상기 전압선을 통하여 제 1 레벨 전압보다 높은 제 4 레벨 전압을 수신하고, 데이터가 기입되는 메모리 셀의 상기 플로팅 게이트에 전하를 트랩하기 위하여, 제 1 레벨 전압으로 설정되는 선택 게이트선에 접속된 제어 게이트선의 전압을 상기 제 4 레벨 전압으로 변환하는 것을 특징으로 하는 반도체 메모리.
제 1 항 또는 제 2 항에 있어서,

데이터가 소거되는 메모리 셀에 대응하는 제어 게이트선을 부(負)전압으로 설정하는 부전압 설정 회로와,

데이터가 소거되는 메모리 셀의 셀 트랜지스터에 설치된 플로팅 게이트로부터 채널 영역으로 전하를 뽑아내기 위하여, 상기 채널 영역을 고전압으로 설정하는 고전압 설정 회로와,

소거 동작에서, 상기 스위치 회로를 오프하고, 데이터가 소거되는 메모리 셀에 접속된 선택 게이트선으로의 전압의 출력을 정지시키기 위하여 상기 선택 게이트 드라이버의 동작을 제어하는 제어 회로

를 구비하고,

상기 레벨 변환부는, 소거 동작에서, 전압 레벨의 변환 동작을 정지시키는 것을 특징으로 하는 반도체 메모리.
셀 트랜지스터 및 선택 트랜지스터를 각각 갖는 복수의 메모리 셀과, 상기 셀 트랜지스터의 게이트에 각각 접속된 제어 게이트선과, 상기 선택 트랜지스터의 게이트에 각각 접속된 선택 게이트선과, 상기 선택 게이트선에 각각 소정의 전압을 설정하는 선택 게이트 드라이버와, 상기 제어 게이트선을, 대응하는 선택 게이트선에 각각 전기적으로 접속하는 스위치 회로와, 상기 제어 게이트선 및 전압선에 접속되고, 상기 제어 게이트선의 전압을, 상기 전압선에 공급되는 전압으로 변환하는 레벨 변환부를 구비한 반도체 메모리의 동작 방법으로서,

판독 동작에서,

상기 스위치 회로를 온하고,

액세스되는 메모리 셀에 대응하는 선택 게이트 드라이버로부터, 액세스되는 메모리 셀에 접속된 선택 게이트선에 제 1 레벨 전압을 출력하고,

상기 전압선을 통하여 제 2 레벨 전압을 수신하는 상기 레벨 변환부에 의해, 상기 제 1 레벨 전압으로 설정되는 선택 게이트선에 접속된 제어 게이트선의 전압을 상기 제 2 레벨 전압으로 변환하고,

액세스되는 메모리 셀에 유지되어 있는 논리를, 액세스되는 메모리 셀에 접속된 비트선에 흐르는 전류량에 따라 판정하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
셀 트랜지스터 및 선택 트랜지스터를 각각 갖는 복수의 메모리 셀과, 상기 셀 트랜지스터의 게이트에 각각 접속된 제어 게이트선과, 상기 선택 트랜지스터의 게이트에 각각 접속된 선택 게이트선과, 상기 선택 게이트선에 각각 소정의 전압을 설정하는 선택 게이트 드라이버와, 상기 제어 게이트선을, 대응하는 선택 게이트선에 각각 전기적으로 접속하는 스위치 회로와, 상기 제어 게이트선 및 전압선에 접속되고, 상기 제어 게이트선의 전압을, 상기 전압선에 공급되는 전압으로 변환하는 레벨 변환부를 구비한 반도체 메모리의 동작 방법으로서,

판독 동작에서,

상기 스위치 회로를 소정 기간 온한 후에 오프하고,

상기 스위치 회로를 온하고 있을 때에, 모든 선택 게이트 드라이버로부터, 모든 선택 게이트선에 제 1 레벨 전압을 출력하고,

상기 스위치 회로를 오프한 후에, 액세스되지 않은 메모리 셀에 대응하는 선택 게이트 드라이버로부터, 액세스되지 않은 메모리 셀에 접속된 선택 게이트선에 상기 제 1 레벨 전압보다 낮은 제 3 레벨 전압을 출력하고,

상기 전압선을 통하여 제 2 레벨 전압을 수신하는 상기 레벨 변환부에 의해, 상기 제 1 레벨 전압으로 설정되는 선택 게이트선에 접속된 제어 게이트선의 전압을 상기 제 2 레벨 전압으로 변환하고,

액세스되는 메모리 셀에 유지되어 있는 논리를, 액세스되는 메모리 셀에 접속된 비트선에 흐르는 전류량에 따라 판정하는 것을 특징으로 하는 반도체 메모리의 동작 방법.
제 1 항 또는 제 2 항에 기재된 반도체 메모리와,

상기 반도체 메모리를 액세스하는 컨트롤러

를 구비하고 있는 것을 특징으로 하는 시스템.