CN106575524B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，其具备：包含多个分裂型存储器单元(250L)的第一存储器簇(1L)；包含多个分裂型存储器单元(250R)的第二存储器簇(1R)；与分裂型存储器单元(100L)的控制栅极(CG)连接的第一控制栅极线(CGL)；以及与分裂型存储器单元(100R)的控制栅极(CG)连接的第二控制栅极线(CGR)。半导体器件还具备与分裂型存储器单元(100L)的存储栅极(MG)连接的第一存储栅极线(MGL)、和与分裂型存储器单元(100R)的存储栅极(MG)连接的第二存储栅极线(MGR)。

Description

半导体器件
技术区域
本发明涉及半导体器件，例如涉及包含分裂栅极型的非易失性存储器的半导体器件。
背景技术
以往以来已知有对与存储器单元连接的字线、控制栅极线、或驱动存储栅极线的驱动器的配置进行研究、或用于减少驱动器的个数的技术。
例如，日本特开2009-246370号公报(专利文献1)的半导体器件具有驱动控制栅极线的第一驱动器和驱动存储栅极线的第二驱动器。第一驱动器以第一电压作为动作电源，第二驱动器以比第一电压高的电压作为动作电源。由此，夹设非挥发性存储器单元阵列地在一侧配置有第一驱动器且在另一侧配置有第二驱动器。能够将以高电压作为动作电源的驱动器和以相对低的电压作为动作电源动作的电路分离。
日本特开平11-177071号公报(专利文献2)的存储器单元阵列在位线方向上被分成多个块，而且在各块字线方向上被进一步分成多个子块。由字线驱动电路来驱动的各字线通过形成于各子块的边界区域上的控制晶体管连接，且横跨多个子块连续地配设。由此，能够针对每个子块进行统一擦除。
现有技术文献
专利文献
专利文献1：日本特开2009-246370号公报
专利文献2：日本特开平11-177071号公报
发明内容
但是，在日本特开2009-246370号公报(专利文献1)所记载的装置中，在对非易失性存储器阵列的存储器单元写入数据的情况下，需要在存储器单元中流通电流，但因为受到消耗电流的限制，可一次写入的存储器单元的数量有限。因此，所选的存储栅极线上的存储器单元被分几次实施写入。此时，对所选的存储栅极线上的写入对象外的存储器单元带来被称为干扰的压力(stress)。其结果为，在写入对象外的存储器单元中进行误写入或误擦除。
另外，日本特开平11-177071号公报(专利文献2)的记载的装置中，假定为NAND型存储器单元，因此，成为通过将字线浮置来避免干扰的结构，但在日本特开2009-246370号公报(专利文献1) 那样的分裂栅极型的存储器单元中，无法使控制栅极线或存储栅极线成为浮置。
而且，在日本特开2009-246370号公报(专利文献1)中，在从非易失性存储器阵列的存储器单元读出数据的情况下，若控制栅极线长，则无法高速读出。
其他课题及新的特征可以根据本说明书的记述及附图明确。
本发明的一实施方式的半导体器件具备被分割成多个的控制栅极线和被分割成多个的存储栅极线。
发明效果
根据本发明的一实施方式，能够高速读出，从而能够抑制在写入时的干扰。
附图说明
图1是表示第一实施方式的半导体器件的结构的图。
图2是表示第二实施方式的半导体器件的结构的图。
图3的(a)是表示在写入时赋予所选的存储器单元的电压的图，图3的(b)是表示在写入时赋予未选择的存储器单元的电压的图，图3的(c)是表示基于BTBT(Band-To-BandTunneling：带间隧穿)方式在擦除时赋予存储器单元的电压的图，图3的(d)是表示基于FN(Fowler Nordheim)方式在擦除时赋予存储器单元的电压的图。
图4表示MG驱动器的具体的结构。
图5是表示赋予本发明实施方式的MG驱动器的正电源、负电源、及相对于输入电压的输出电压的图。
图6是表示图5的输出电压的各值的相对的大小的图。
图7是表示第二实施方式的半导体器件的详细结构的图。
图8是表示在对1行上的存储器单元实施写入的情况下的写入时序的顺序的流程图。
图9是表示第二实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。
图10是表示第三实施方式的半导体器件的结构的图。
图11是表示第三实施方式的半导体器件的详细结构的图。
图12是表示第三实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。
图13是表示第四实施方式的半导体器件的详细结构的图。
图14是表示第四实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。
图15是表示第五实施方式的半导体器件的详细结构的图。
图16是表示第五实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。
图17是表示第六实施方式的半导体器件的详细结构的图。
图18是表示第六实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。
图19是表示第七实施方式的半导体器件的结构的图。
图20是表示第七实施方式的半导体器件的详细结构的图。
图21是表示第七实施方式的存储栅极线及栅极电压线的电压的转变、控制电压的转变的图。
图22是表示本发明实施方式的半导体器件的结构的框图。
具体实施方式
以下，使用附图说明本发明的实施方式。此外，在以下的说明中，只要没有特别限定，则晶体管为增强型的MOS(Metal-Oxide- Semiconductor：金属氧化物半导体)晶体管。
第一实施方式
图1是表示第一实施方式的半导体器件的结构的图。
如图1所示，该半导体器件具备包含多个分裂型存储器单元 250L的第一存储器簇(memory mat)1L、和包含多个分裂型存储器单元250R的第二存储器簇1R。
该半导体器件还具备：与第一存储器簇1L的分裂型存储器单元 100L的控制栅极CG连接的第一控制栅极线CGL、和与第二存储器簇1R的分裂型存储器单元100R的控制栅极CG连接的第二控制栅极线CGR。
该半导体器件还具备：与第一存储器簇1L的分裂型存储器单元 100L的存储栅极MG连接的第一存储栅极线MGL、和与第二存储器簇1R的分裂型存储器单元100R的存储栅极MG连接的第二存储栅极线MGR。
根据本实施方式，由于控制栅极线被分成2条，所以负载减轻，能够高速上升(启动)。其结果为能够高速读出。
而且，由于存储栅极线被分割成2条，因此可以抑制写入时的干扰。
第二实施方式
图2是表示第二实施方式的半导体器件的结构的图。
参照图2，该半导体器件的存储器单元阵列在中央被分成两部分。该半导体器件具备：左簇存储器单元阵列1L、右簇存储器单元阵列1R、左簇存储器单元阵列1L用的CG驱动器(控制栅极驱动器)电路2L、右簇存储器单元阵列1R用的CG驱动器电路2R、高电压解码电路5、左簇存储器单元阵列1L用的读出放大器/写入控制电路6L。该半导体器件还具备：右簇存储器单元阵列1R用的读出放大器/写入控制电路6R、左簇存储器单元阵列1L用的MG驱动器(存储栅极驱动器)电路4L、右簇存储器单元阵列1R用的MG驱动器电路4R、低电压解码电路3、地址控制电路8、数据控制电路 9、升压电路7。
左簇存储器单元阵列1L具有配置成矩阵状的多个存储器单元 100L。右簇存储器单元阵列1R具有配置成矩阵状的多个存储器单元 100R。存储器单元100L及100R是分裂栅极型的非易失性存储器。在以下的说明中，有时左簇存储器单元阵列1L也简称为左存储器簇 1L或左簇1L，有时右簇存储器单元阵列1R也简称为右存储器簇1R 或右簇1R。
存储器单元100L、100R具有在源极、漏极区域之间的沟道形成区域之上隔着栅极绝缘膜配置的控制栅极CG和存储栅极MG。在存储栅极MG和栅极绝缘膜之间配置有氮化硅等的电荷陷阱区域 (SiN)。选择栅极侧的源极或漏极区域与位线连接，存储栅极侧的源极或漏极区域与源极线SL连接。
存储器单元100L与位线BLL和源极线SL连接。另外，存储器单元100L的控制栅极CG与左簇存储器单元阵列1L用的控制栅极线CGL连接，存储器单元100L的存储栅极MG与左簇存储器单元阵列1L用的存储栅极线MGL连接。存储器单元100R与位线BLR 和源极线SL连接。另外，存储器单元100R的控制栅极CG与右簇存储器单元阵列1R用的控制栅极线CGR连接，存储器单元100R 的存储栅极MG与右簇存储器单元阵列1R的存储栅极线MGR连接。
读出放大器/写入控制电路6L经由位线BLL与左簇存储器单元阵列1L内的存储器单元100L连接，控制存储器单元100L的数据的读出及改写。读出放大器/写入控制电路6R经由位线BLR与右簇存储器单元阵列1R内的存储器单元100R连接，控制存储器单元 100R的数据的读出及改写。
在此，数据的读出及改写是指通常的数据、及程序的读出及改写。
地址控制电路8从外部地址输入端子14获取地址，将行地址信号RAR传送至高电压解码电路3及低电压解码电路5，并且将列地址信号CAR传送至读出放大器/写入控制电路6L及6R。
数据控制电路9将从读出放大器/写入控制电路6L、6R输出的读出数据RD输出至外部数据输入输出端子15，将被输入至外部数据输入输出端子15的写入数据WD向读出放大器/写入控制电路 6L、6R输出。
CG驱动器电路2L具备对主要用于读出的字线(控制栅极线) (CGL)进行驱动的多个CG驱动器200L。CG驱动器电路2R具备对主要用于读出的字线(CGR)进行驱动的多个CG驱动器200R。低电压解码电路3根据从地址控制电路8供给的行地址信号RAR来选择行，并选择与所选的行对应的CG驱动器200L、200R。
CG驱动器电路2L及2R配置于左簇存储器单元阵列1L和右簇存储器单元阵列1R之间。具体而言，CG驱动器电路2L与左簇存储器单元阵列1L的右侧相邻配置。CG驱动器电路2R与右簇存储器单元阵列1R的左侧相邻配置。
MG驱动器电路4L具备对主要用于改写的字线(存储栅极线) (MGL)进行驱动的多个MG驱动器400L。MG驱动器电路4R具备对主要用于改写的字线(存储栅极线)(MGR)进行驱动的多个 MG驱动器400R。
MG驱动器电路4L配置于包围左簇存储器单元阵列1L和右簇存储器单元阵列1R这双方的区域的外侧的与左簇存储器单元阵列 1L相邻的位置。具体而言，MG驱动器电路4L与左簇存储器单元阵列1L的左侧相邻配置。
MG驱动器电路4R配置于包围左簇存储器单元阵列1L和右簇存储器单元阵列1R这双方的区域的外侧的与右簇存储器单元阵列 1R相邻的位置。具体而言，MG驱动器电路4R与右簇存储器单元阵列1R的右侧相邻配置。
高电压解码电路5基于从地址控制电路8供给的行地址信号 RAR来选择行，并选择与所选的行对应的MG驱动器400L、 400R。高电压解码电路5还包含对与存储器单元100L、100R连接的源极线SL进行驱动的SL驱动器500。
升压电路7产生改写用正电压VPP和改写用负电压VEE，并供给至MG驱动器电路4L、4R、高电压解码电路5的正电源端子 10L、10R、和负电源端子11L、11R。在此，改写用正电压VPP由选择块用的正电压VPPs和非选择块用的正电压VPPu构成。改写用负电压VEE由选择块用的负电压VEEs和非选择块用的负电压 VEEu构成。在施加写入脉冲时，VPPs＞VPPu＝VEEs＞VEEu＝VSS 的关系成立。
在CG驱动器电路2L、2R、低电压解码电路3的正电压端子 12、负电压端子13上分别连接有低电压系统的正电源VDD、负电源VSS。
另外，在重视高速性的情况下，还能够采用将位线BLL、BLR 分成读出用和写入用的结构、或采用进行层次化而分成主位线和副位线的结构。另外，图2中，按每行设置了源极线SL，但还能够采用由作为改写单位的多个行共享1个源极线SL的结构、或采用为了降低干扰而在1行中分割成多个源极线SL的结构。
考虑读出的高速化，读出用的字线即控制栅极线为了减轻负载而在存储器阵列的中央被一分为二来用于左存储器簇1L和右存储器簇1R，被分割的各控制栅极线CGL、CGR由独立的CG驱动器 200L、200R驱动。另外，为了极力缩短读出路径，控制CG驱动器 200L、200R的低电压解码电路3配置于存储器单元阵列的中央部。即，在左存储器簇1L和右存储器簇1R之间配置有低电压解码电路 3。
另一方面，为了防止上述那样写入时的干扰，与控制栅极线同样地，将改写用的字线即存储栅极线也在中央分割。被分割的存储栅极线MGL、MGR分别由存储器阵列两端的MG驱动器电路4L、 4R驱动。
图3的(a)是表示在写入时赋予所选的存储器单元的电压的图。
对所选的存储器单元的控制栅极CG赋予1.0V的电压，对存储栅极MG赋予6.4～11V的电压，对位线BL赋予0.8V的电压，对源极线SL赋予3.2～7.0V的电压。
通过赋予上述的电压，使写入电流从源极线SL流入位线BL，由此，在控制栅极CG和存储栅极MG的边界部分产生的热电子被注入至电荷陷阱区域(SiN)。
图3的(b)是表示在写入时赋予未选择的存储器单元的电压的图。
对未选择的存储器单元的控制栅极CG赋予1.0V的电压，对存储栅极MG赋予6.4～11V的电压，对位线BL赋予1.5V的电压，对源极线SL赋予3.2～7.0V的电压。
与未选择的存储器单元连接的位线BL的电压不是如所选的存储器单元那样的0.8V，但赋予未选择的存储器单元的存储栅极MG的电压与所选的存储器单元相同，为6.4～11V。其结果，在未选择的存储器单元发生误写入或误擦除。
图3的(c)是表示基于BTBT(Band-To-Band Tunneling)方式在擦除时赋予存储器单元的电压的图。
对存储器单元的控制栅极CG赋予0V的电压，对存储栅极MG 赋予-3.3～-8V的电压，位线BL形成浮置状态，对源极线SL赋予 3.2-7.0V的电压。
通过赋予上述的电压，电子因阱区域(WELL)和存储栅极MG 间的高电场而被从电荷陷阱区域(SiN)拉拽至阱区域(WELL)。
图3的(d)是表示基于FN(Fowler Nordheim)方式在擦除时赋予存储器单元的电压的图。
对存储器单元的控制栅极CG赋予0V的电压，对存储栅极MG 赋予15V的电压，对位线BL赋予0V的电压，对源极线SL赋予 0V的电压。
通过赋予上述的电压，空穴通过FN隧道而被从存储栅极MG注入至电荷陷阱区域(SiN)。进而，在写入时积累在电荷陷阱区域 (SiN)的电子被拉拽至存储栅极MG。
图4表示MG驱动器400L、400R的具体的结构。
MG驱动器400L、400R由包含PMOS晶体管401和NMOS晶体管402的反相器构成。
PMOS晶体管401与正电源VP连接，NMOS晶体管402与负电源VN连接。PMOS晶体管401的衬底电位10需要设为半导体器件内的最高电压，NMOS晶体管402的衬底电位11需要设为半导体器件内的最低电位。在写入状态下，PMOS晶体管401的衬底电位为 VPPs，NMOS晶体管402的衬底电位11为VEEu(＝VSS)。
MG驱动器400L、400R接受输入电压VIN而输出电压OUT。
图5是表示赋予本发明的实施方式的MG驱动器的正电源VP、负电源VN、及相对于输入电压VIN的输出电压VOUT的图。图6 是表示图5的输出电压VOUT的各值的相对的大小的图。
参照图5及图6，在正电源VP为VPPs，负电源VN为VPPu，输入电压VIN为VPPu的情况下，MG驱动器的输出电压VOUT为 VPPs。在正电源VP为VPPs，负电源VN为VPPu，输入电压VIN为VPPs的情况下，MG驱动器的输出电压VOUT为VPPu。在正电源VP为VPPu，负电源VN为VSS，输入电压VIN为VPPu的情况下，MG驱动器的输出电压VOUT为VSS。在正电源VP为VPPu，负电源VN为VSS，输入电压VIN为VPPs的情况下，MG驱动器的输出电压VOUT为VSS。在正电源VP为VR1，负电源VN为 VSS，输入电压VIN为VSS的情况下，MG驱动器的输出电压 VOUT为VR1。在正电源VP为VR1，负电源VN为VSS，输入电压VIN为VR1的情况下，MG驱动器的输出电压VOUT为VSS。在正电源VP为VSS，负电源VN为VSS，输入电压VIN为VSS的情况下，MG驱动器的输出电压VOUT为VSSS。在正电源VP为 VSS，负电源VN为VSS，输入电压VIN为VR1的情况下，MG驱动器的输出电压VOUT为VSS。上述的V1是在验证时所使用的电压。
图7是表示第二实施方式的半导体器件的详细的结构的图。
在左簇存储器单元阵列1L和右簇存储器单元阵列1R之间配置有CG驱动器2L、2R及低电压解码电路3。此外，在图7中，省略了存储器单元100L、100R、控制栅极线CGL、CGR、源极线SL、位线BLL、BLR。
高电压解码电路5包含第一解码器5-1、第二解码器5-2、第三解码器5-3(开关控制电路)。向第一解码器5-1、第二解码器5-2、第三解码器5-3供给VPPs、VPPu来作为正电源，供给VEEs、 VEEu来作为负电源。
如图7所示，该半导体器件包括2个块A、B。在写入时选择某一个块。
在块A中包括左簇存储器单元阵列1R及右存储器单元阵列的2 行(上的2行)的存储器单元、与这些存储器单元连接的存储栅极线MGAL＜0＞、MGAL＜1＞、MGAR＜0＞、MGAR＜1＞、控制栅极线(未图示)。另外，在块A中包括与块A中所含的上述存储栅极线连接的MG驱动器400AL＜0＞、400AL＜1＞，400AR＜0 ＞、400AR＜1＞、与块A中所含的控制栅极线连接的CG驱动器 (未图示)。另外，在块A中包括与块A中所含的MG驱动器 400AL＜0＞、400AL＜1＞、400AR＜0＞、400AR＜1＞的正电源、负电源分别连接的正侧电压线MGBPA、负侧电压线MGBNA。
在块B中包括左簇存储器单元阵列1R及右存储器单元阵列的2 行(下的2行)的存储器单元、与这些存储器单元连接的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞、控制栅极线(未图示)。另外，在块B中包括与块B中所含的上述存储栅极线连接的MG驱动器400BL＜0＞、400BL＜1＞、400BR＜0＞， 400BR＜1＞、与块B中所含的控制栅极线连接的CG驱动器(未图示)。另外，在块B中包括与块B中所含的MG驱动器400BL＜0 ＞、400BL＜1＞、400BR＜0＞、400BR＜1＞的正电源、负电源分别连接的正侧电压线MGBPB、负侧电压线MGBNB。
对选择块的正侧电压线、负侧电压线赋予选择控制电压 MGBPs、MGBNs。对非选择块的正侧电压线、负侧电压线赋予非选择控制电压MGBPu、MGBNu。本实施方式中，将选择块设为块 A，因此，对正侧电压线MGBPA、负侧电压线MGBNA分别赋予选择控制电压MGBPs、MGBNs，对正侧电压线MGBPB、负侧电压线 MGBNB分别赋予非选择控制电压MGBPu、MGBNu。
在写入时，从2个块中选择1个块，且从2个存储器簇中选择1 个存储器簇。进而，从所选的存储器簇中被选中的块所含的2行中选择1行。
本实施方式中，选择块A，且选择左存储器簇1L，进而选择块 A且左存储器簇1L的上侧的行。所选的行的存储器单元连接有存储栅极线MGAL＜0＞，存储栅极线MGAL＜0＞连接有MG驱动器 400AL＜0＞。
第一解码器5-1向所选的块A中所含的正侧电压线MGBPA及负侧电压线MGBNA分别供给正侧的选择控制电压MGBPs、负侧的选择控制电压MGBNs。第一解码器5-1向非选择的块B中所含的正侧电压线MGBPB及负侧电压线MGBNB分别供给正侧的非选择控制电压MGBPu、负侧的非选择控制电压MGBNu。
第一解码器5-1与MG驱动器电路4R相邻配置。
第二解码器5-2向用于右簇存储器阵列1R的控制的栅极电压线 MGGR＜0＞及栅极电压线MGGR＜1＞分别供给非选择控制电压 MGGu、MGGu。
第二解码器5-2与MG驱动器电路4R相邻配置。
第三解码器5-3向用于左簇存储器阵列1L的控制的栅极电压线 MGGL＜0＞及栅极电压线MGGL＜1＞分别供给选择控制电压 MGGs、非选择控制电压MGGu。
第三解码器5-3与MG驱动器电路4L相邻配置。
左存储器簇1L用的MG驱动器电路4L具备块A所含的MG驱动器400AL＜0＞、400AL＜1＞，具备块B所含的MG驱动器 400BL＜0＞、400BL＜1＞。栅极电压线MGGL＜0＞的电压被供给至左存储器簇1L的两块A、B的行(0)的MG驱动器400AL＜0 ＞、400BL＜0＞。栅极电压线MGGL＜1＞的电压被供给至左存储器簇1L的两块A、B的行(1)的MG驱动器400AL＜1＞、400BL＜1＞。
MG驱动器400AL＜0＞具备PMOS晶体管41AL＜0＞和NMOS 晶体管42AL＜0＞。PMOS晶体管41AL＜0＞和NMOS晶体管 42AL＜0＞的栅极与栅极电压线MGGL＜0＞连接。PMOS晶体管 41AL＜0＞的源极与正侧电压线MGBPA连接。NMOS晶体管42AL ＜0＞的源极与负侧电压线MGBNA连接。PMOS晶体管41AL＜0＞的漏极和NMOS晶体管42AL＜0＞的漏极连接，其连接点与存储栅极线MGAL＜0＞连接。
MG驱动器400AL＜1＞是由PMOS晶体管41AL＜1＞和NMOS 晶体管42AL＜1＞构成的反相器。PMOS晶体管41AL＜1＞和NMOS晶体管42AL＜1＞的栅极与栅极电压线MGGL＜1＞连接。 PMOS晶体管41AL＜1＞的源极与正侧电压线MGBPA连接。 NMOS晶体管42AL＜1＞的源极与负侧电压线MGBNA连接。 PMOS晶体管41AL＜1＞的漏极和NMoS晶体管42AL＜1＞的漏极连接，其连接点与存储栅极线MGAL＜1＞连接。
MG驱动器400BL＜0＞是由PMOS晶体管41BL＜0＞和NMOS 晶体管42BL＜0＞构成的反相器。PMOS晶体管41BL＜0＞和 NMOS晶体管42BL＜0＞的栅极与栅极电压线MGGL＜0＞连接。 PMOS晶体管41BL＜0＞的源极与正侧电压线MGBPB连接。NMOS 晶体管42BL＜0＞的源极与负侧电压线MGBNB连接。PMOS晶体管41BL＜0＞的漏极和NMOS晶体管42BL＜0＞的漏极连接，其连接点与存储栅极线MGBL＜0＞连接。
MG驱动器400BL＜1＞是由PMOS晶体管41BL＜1＞和NMOS 晶体管42BL＜1＞构成的反相器。PMOS晶体管41BL＜1＞和 NMOS晶体管42BL＜1＞的栅极与栅极电压线MGGL＜1＞连接。 PMOS晶体管41BL＜1＞的源极与正侧电压线MGBPB连接。NMOS 晶体管42BL＜1＞的源极与负侧电压线MGBNB连接。PMOS晶体管41BL＜1＞的漏极和NMOS晶体管42BL＜1＞的漏极连接，其连接点与存储栅极线MGBL＜1＞连接。
右存储器簇1R用的MG驱动器电路4R具备块A所含的MG驱动器400AR＜0＞、400AR＜1＞，且具备块B所含的MG驱动器 400BR＜0＞、400BR＜1＞。栅极电压线MGGR＜0＞的电压被供给至右存储器簇1R的两块A、B的行(0)的MG驱动器400AR＜0 ＞、400BR＜0＞。栅极电压线MGGR＜1＞的电压被供给至右存储器簇1R的两块A、B的行(1)的MG驱动器400AR＜1＞、400BR＜1＞。
MG驱动器400AR＜0＞是由PMOS晶体管41AR＜0＞和 NMOS晶体管42AR＜0＞构成的反相器。PMOS晶体管41AR＜0＞和NMOS晶体管42AR＜0＞的栅极与栅极电压线MGGR＜0＞连接。PMOS晶体管41AR＜0＞的源极与正侧电压线MGBPA连接。 NMOS晶体管42AR＜0＞的源极与负侧电压线MGBNA连接。 PMOS晶体管41AR＜0＞的漏极和NMOS晶体管42AR＜0＞的漏极连接，其连接点与存储栅极线MGAR＜0＞连接。
MG驱动器400AR＜1＞是由PMOS晶体管41AR＜1＞和 NMOS晶体管42AR＜1＞构成的反相器。PMOS晶体管41AR＜1＞和NMOS晶体管42AR＜1＞的栅极与栅极电压线MGGR＜1＞连接。PMOS晶体管41AR＜1＞的源极与正侧电压线MGBPA连接。 NMOS晶体管42AR＜1＞的源极与负侧电压线MGBNA连接。 PMOS晶体管41AR＜1＞的漏极和NMOS晶体管42AR＜1＞的漏极连接，其连接点与存储栅极线MGAR＜1＞连接。
MG驱动器400BR＜0＞是由PMOS晶体管41BR＜0＞和NMOS 晶体管42BR＜0＞构成的反相器。PMOS晶体管41BR＜0＞和 NMOS晶体管42BR＜0＞的栅极与栅极电压线MGGR＜0＞连接。 PMOS晶体管41BR＜0＞的源极与正侧电压线MGBPB连接。 NMOS晶体管42BR＜0＞的源极与负侧电压线MGBNB连接。 PMOS晶体管41BR＜0＞的漏极和NMOS晶体管42BR＜0＞的漏极连接，其连接点与存储栅极线MGBR＜0＞连接。
MG驱动器400BR＜1＞是由PMOS晶体管41BR＜1＞和NMOS 晶体管42BR＜1＞构成的反相器。PMOS晶体管41BR＜1＞和 NMOS晶体管42BR＜1＞的栅极与栅极电压线MGGR＜1＞连接。 PMOS晶体管41BR＜1＞的源极与正侧电压线MGBPB连接。 NMOS晶体管42BR＜1＞的源极与负侧电压线MGBNB连接。 PMOS晶体管41BR＜1＞的漏极和NMOS晶体管42BR＜1＞的漏极连接，其连接点与存储栅极线MGBR＜1＞连接。
左存储器簇1L用的MG抑制电路91L具备块A中所含的 NMOS晶体管91AL＜0＞、91AL＜1＞、和块B中所含的NMOS晶体管91BL＜0＞、91BL＜1＞。
NMOS晶体管91AL＜0＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91AL＜0＞的漏极与存储栅极线MGAL＜0＞连接。 NMOS晶体管91AL＜0＞的源极与源极电压线MGFIXD连接。 NMOS晶体管91AL＜1＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91AL＜1＞的漏极与存储栅极线MGAL＜1＞连接。 NMOS晶体管91AL＜1＞的源极与源极电压线MGFIXD连接。 NMOS晶体管91BL＜0＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91BL＜0＞的漏极与存储栅极线MGBL＜0＞连接。 NMOS晶体管91BL＜0＞的源极与源极电压线MGFIXD连接。NMOS晶体管91BL＜1＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91BL＜1＞的漏极与存储栅极线MGBL＜1＞连接。 NMOS晶体管91BL＜1＞的源极与源极电压线MGFIXD连接。
通过设置这样的NMOS晶体管91AL＜0＞、91AL＜1＞、91BL ＜0＞、91BL＜1＞，能够抑制在读取时因与控制栅极线的耦合而产生的存储栅极线MGAL＜0＞、MGAL＜1＞、MGBL＜0＞、MGBL ＜1＞的电压浮动，能够固定为源极电压线MGFIXD的电压。
右存储器簇1R用的MG抑制电路91R具备块A中所含的 NMOS晶体管91AR＜0＞、91AR＜1＞、和块B中所含的NMOS晶体管91BR＜0＞、91BR＜1＞。
NMOS晶体管91AR＜0＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91AR＜0＞的漏极与存储栅极线MGAR＜0＞连接。 NMOS晶体管91AR＜0＞的源极与源极电压线MGFIXD连接。 NMOS晶体管91AR＜1＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91AR＜1＞的漏极与存储栅极线MGAR＜1＞连接。 NMOS晶体管91AR＜1＞的源极与源极电压线MGFIXD连接。 NMOS晶体管91BR＜0＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91BR＜0＞的漏极与存储栅极线MGBR＜0＞连接。 NMOS晶体管91BR＜0＞的源极与源极电压线MGFIXD连接。NMOS晶体管91BR＜1＞的栅极与栅极电压线MGFIXG连接。 NMOS晶体管91BR＜1＞的漏极与存储栅极线MGBR＜1＞连接。 NMOS晶体管91BR＜1＞的源极与源极电压线MGFIXD连接。
通过设置这样的NMOS晶体管91AR＜0＞、91AR＜1＞、91BR ＜0＞、9lBR＜1＞，能够抑制在读取时因与控制栅极线的耦合而产生的存储栅极线MGAR＜0＞、MGAR＜1＞、MGBR＜0＞、MGBR ＜1＞的电压浮动，能够固定为源极电压线MGFIXD的电压。
此外，在写入时需要使NMOS晶体管91AR＜0＞、91AR＜1 ＞、91BR＜0＞、91BR＜1＞全部关断，因此，将源极电压线 MGFIXD设定为VSS，将栅极电压线MGFIXG设定为VEEu。
PMOS晶体管41AL＜0＞、41AL＜1＞、41BL＜0＞、41BL＜1 ＞、41AR＜0＞、41AR＜1＞、41BR＜0＞、41BR＜1＞的衬底电位被设定成半导体器件内的最大电压，在写入时设定为VPPs。
NMOS晶体管42AL＜0＞、42AL＜1＞、42BL＜0＞、42BL＜1 ＞、42AR＜0＞、42AR＜1＞、42BR＜0＞、42BR＜1＞、91AL＜0 ＞、91AL＜1＞、91BL＜0＞、91BL＜1＞、91AR＜0＞、91AR＜1 ＞、91BR＜0＞、91BR＜1＞的衬底电位被设定为半导体器件内的最小电压。在写入时，该衬底电位被设定为VEEu＝VSS。
图8是表示在对1行上的存储器单元实施写入的情况下的写入时序的顺序的流程图。
参照图8，步骤0A是全部存储器单元为非选择的空闲状态。
在步骤1A中，选择了左存储器簇1L的存储栅极线MGL，通过读出放大器/写入控制电路6L基于输入至外部数据输入输出端子15 的写入数据WD来对左存储器簇1L施加写入脉冲。
在步骤0B中，全部存储器单元返回至非选择的空闲状态。
在步骤2A中，为了确认是否向左存储器簇1L的存储器单元写入了数据，选择左存储器簇1L的存储栅极线MGL，通过读出放大器/写入控制电路6L实施验证。
在步骤3A中，在验证通过的情况下，处理前进至步骤4，在验证失败的情况下，处理返回至步骤0A。
在步骤4中，写入对象簇被切换为右存储器簇1R。
在步骤0C中，全部存储器单元返回至非选择的空闲状态。
在步骤1B中，选择了右存储器簇1R的存储栅极线MGR，通过读出放大器/写入控制电路6R基于被输入外部数据输入输出端子15 的写入数据WD来对右存储器簇1R施加写入脉冲。
在步骤0D中，全部存储器单元返回至非选择的空闲状态。
在步骤2B中，为了确认是否向存储器簇1R的存储器单元写入了数据，选择右存储器簇1R的存储栅极线MGR，通过读出放大器/ 写入控制电路6L来实施验证。
在步骤3B中，在验证通过的情况下，处理前进至步骤0E，在验证失败的情况下，处理返回至步骤0C。
此外，上述的处理顺序与以往同样，但在以往，存储栅极线未被分割，因此，在进行左存储器簇1L的写入时，不仅选择了与左存储器簇1L的存储器单元连接的存储栅极线的部分，还选择了与右存储器簇1R的存储器单元连接的存储栅极线的部分。同样地，在进行右存储器簇1R的写入时，不仅选择了与右存储器簇1R的存储器单元连接的存储栅极线的部分，还选择了与左存储器簇1L的存储器单元连接的存储栅极线的部分。
图9是表示第二实施方式的存储栅极线和栅极电压线的电压的转变、及控制电压的转变的图。
图9中，选择控制电压MGBPs、MGBNs、栅极电压线MGGL ＜0＞、MGGR＜0＞、存储栅极线MGAL＜0＞、MGAR＜0＞、 MGB＊＜＊＞的电压用实线表示，非选择控制电压MGBPu、MGBNu、栅极电压MGGL＜1＞、MGGR＜1＞、存储栅极线MGAL ＜1＞、MGAR＜I＞的电压用虚线表示。其中，MGB＊＜＊＞表示 MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、及MGBR＜1＞这些全部。
图9的右端所示的VPPs是10V左右的正电压，VPPu(＝ VEEs)是3V左右的正电压。VEEu是VSS电平。
以下，根据图8的流程图的顺序来说明电压的转变。与图8的流程图的各步骤对应的期间记载于图9的上部。
在步骤0A(空闲状态)中，全部信号为非选择状态，MGGL＜0 ＞、MGGL＜1＞、MGGR＜0＞、MGGR＜1＞为VR1电平，其他信号为VSS(＝VEEu)电平。
在步骤1A(对左存储器簇1L施加写入脉冲)中，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中的正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu成为VSS(＝VEEu)电平。
另外，通过第二解码器5-2及第三解码器5-3，使栅极电压线 MGGL＜0＞、MGGL＜1＞、MGGR＜0＞、MGGR＜1＞中，只有选择存储器簇1L的选择行(0)的栅极电压线MGGL＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
其结果，通过MG驱动器电路4L及4R，使存储栅极线MGAL ＜0＞、MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有选择存储器簇1L的选择块A的选择行(0)的存储栅极线MGAL＜0＞成为VPPs电平(被激活)，其他成为VPPu(＝VEEs)电平。
另外，通过MG驱动器电路4L及4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持 VSS(＝VEEu)。
通过读出放大器/写入控制电路6L，基于输入至外部数据输入输出端子15的写入数据WD，对左存储器簇1L施加写入脉冲。
然后，暂时返回至步骤0B(空闲状态)，并移至步骤2A。
在步骤2A(左存储器簇1L的验证)中，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，仅正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2及第三解码器5-3，使栅极电压线 MGGL＜0＞、MGGL＜1＞、MGGR＜0＞、MGGR＜1＞中，只有选择存储器簇1L的选择行(0)的栅极电压线MGGL＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
其结果，通过MG驱动器电路4L及4R，使存储栅极线MGAL ＜0＞、MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有选择存储器簇1L的选择块A的选择行(0)的存储栅极线MGAL＜0＞成为VR1电平，其他成为VSS(＝VEEu)电平。
另外，通过MG驱动器电路4L及4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持 VSS(＝VEEu)。
通过读出放大器/写入控制电路6L进行左存储器簇1L的验证。
然后，经由步骤4(将选择存储器簇切换为右存储器簇1R)、步骤0C(空闲状态)，移至步骤1B。
在步骤1B(对右存储器簇1R施加写入脉冲)中，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2及第三解码器5-3，使栅极电压线 MGGL＜0＞、MGGL＜1＞、MGGR＜0＞、MGGR＜1＞中，只有选择存储器簇1R的选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
其结果，通过MG驱动器电路4L及4R，使存储栅极线MGAL ＜0＞、MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有选择存储器簇1R的选择块A的选择行(0)的存储栅极线MGAR＜0＞成为VPPs电平(被激活)，其他成为VPPu(＝VEEs)电平。
另外，通过MG驱动器电路4L及4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持 VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，基于输入至外部数据输入输出端子15的写入数据WD对右存储器簇1R施加写入脉冲。
然后，暂时返回至步骤0D(空闲状态)，并移至步骤2B。
在步骤2B(右存储器簇1R的验证)中，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2及第三解码器5-3，使栅极电压线 MGGL＜0＞、MGGL＜1＞、MGGR＜0＞、MGGR＜1＞中，只有选择存储器簇1R的选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
其结果，通过MG驱动器电路4L及4R，使存储栅极线MGAL ＜0＞、MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有选择存储器簇1R的选择块A的选择行(0)的存储栅极线MGAR＜0＞成为VR1电平，其他成为VSS(＝VEEu)电平。
另外，通过MG驱动器电路4L及4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持 VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，进行右存储器簇1R的验证。
然后，返回至步骤0E(空闲状态)，写入时序结束。
如上，本实施方式中，将左存储器簇和右存储器簇的存储栅极线分割，并独立地控制，由此，在写入时能够将除了有写入对象存储器单元的存储器簇以外的存储栅极线设为非选择。由此，选择与非选择存储器单元连接的存储栅极的时间减半，减低了因干扰造成的存储器单元的误写入或误擦除。
另外，在本实施方式中，为了缩短控制栅极线也将其分割，因此，能够使控制栅极线高速上升，能够实现高速读出。
将驱动左存储器簇的控制栅极线的CG驱动器配置于左存储器簇的右侧，将驱动右存储器簇的控制栅极线的CG驱动器配置于右存储器簇的左侧，在这些CG驱动器之间配置控制这些CG驱动器的低电压解码电路。由于两个CG驱动器和低电压解码器接近配置，所以能够使左存储器簇的控制栅极线和右存储器簇的控制栅极线高速上升，并且能够减少这些控制栅极线的电压变化的时间差。
将驱动左存储器簇的存储栅极线的MG驱动器配置于左存储器簇的左侧，将驱动右存储器簇的存储栅极线的MG驱动器配置于右存储器簇的右侧，将控制这些MG驱动器的高电压解码电路配置于右存储器簇的MG驱动器的右侧。由此，被施加高电压的高电压解码电路能够配置在远离被施加低电压的低电压解码电路的位置。
第三实施方式
图10是表示第三实施方式的半导体器件的结构的图。
该半导体器件与第二实施方式的半导体器件不同点在于具备MG 开关电路52这一点。MG开关电路52将左存储器簇1L的存储栅极线MGL与右存储器簇1R的存储栅极线MGR连接或分割。
另外，该半导体器件代替第二实施方式的半导体器件中所含的左存储器簇1L用的MG驱动器电路4L，而具备用于使左簇1L的存储栅极线MGAL、MGBL转变为非选择的电压的MG复位电路81。
图11是表示第三实施方式的半导体器件的详细的结构的图。图 11中，省略了存储器单元100L、100R、控制栅极线CGL、CGR、源极线SL、位线BLL、BLR。
MG开关电路52配置在左存储器簇1L的CG驱动器电路2L和左存储器簇1L的MG抑制电路91L之间。
在第二实施方式中，正侧电压线MGBPA及MGBPB、负侧电压线MGBNA及MGBNB与MG驱动器电路4L和4R连接。因此，需要使正侧电压线MGBPA及MGBPB、负侧电压线MGBNA及 MGBNB从存储器阵列1L、1R之上穿过。另一方面，在第三实施方式中，MG复位电路81不使用正电源。因此，只有负侧电压线 MGBNA及MGBNB从存储器阵列1L、1R之上穿过。正侧电压线 MGBPA及MGBPB仅与右存储器簇1R的MG驱动器电路4R连接。
MG驱动器电路4R与第二实施方式同样地，配置在包围左簇存储器单元阵列1L及右簇存储器单元阵列1R这双方的区域的外侧的与右簇存储器单元阵列1R相邻的位置。具体而言，MG驱动器电路 4R与右簇存储器单元阵列1R的右侧相邻配置。
第一解码器5-1与第二实施方式同样地，向所选的块A中所含的正侧电压线MGBPA及负侧电压线MGBNA分别供给正侧的选择控制电压MGBPs、负侧的选择控制电压MGBNs。第一解码器5-1 向非选择的块B中所含的正侧电压线MGBPB及负侧电压线 MGBNB分别供给正侧的非选择控制电压MGBPu、负侧的非选择控制电压MGBNu。第一解码器5-1与MG驱动器电路4R相邻配置。
另外，在第二实施方式中，MG抑制电路91L、91R中所含的 NMOS晶体管91AL＜0＞、91AL＜1＞、91BL＜0＞、91BL＜1＞、 91AR＜0＞、91AR＜1＞、91BR＜0＞、91BR＜1＞的栅极与栅极电压线MGFIXG连接。
与之相对，在第三实施方式中，左存储器簇1L的MG抑制电路 91L中所含的NMOS晶体管91AL＜0＞、91AL＜1＞、91BL＜0 ＞、91BL＜1＞、和MG复位电路81中所含的NMOS晶体管81A＜ 0＞、81A＜1＞、81B＜0＞、81B＜1＞的栅极与栅极电压线 MGFIXGL连接。另外，右存储器簇1R的MG抑制电路91R中所含的91AR＜0＞、91AR＜1＞、91BR＜0＞、91BR＜1＞的栅极与栅极电压线MGFIXGR连接。
该半导体器件代替第二实施方式的半导体器件中所含的第三解码器5-3，而具备第三解码器5-32(开关控制电路)。
第三解码器5-32将作为由块共用的互补信号的开关信号MGTp 和MGTn供给至MG开关电路52。
MG开关电路52具备块A中所含的PMOS晶体管52A＜0＞、 NMOS晶体管53A＜0＞、PMOS晶体管52A＜1＞、NMOS晶体管 53A＜1＞、和块B中所含的PMOS晶体管52B＜0＞、NMOS晶体管53B＜0＞、PMOS晶体管52B＜1＞、NMOS晶体管53B＜1＞。
PMOS晶体管52A＜0＞和NMOS晶体管53A＜0＞构成CMOS (Complementary MOS：互补MOS)传输栅极。PMOS晶体管52A ＜0＞及NMOS晶体管53A＜0＞设置在左存储器簇1L的存储栅极线MGAL＜0＞的一端与右存储器簇1R的存储栅极线MGAR＜0＞的一端之间。PMOS晶体管52A＜0＞的栅极接收开关信号MGTn。 NMOS晶体管53A＜0＞的栅极接收开关信号MGTp。
PMOS晶体管52A＜1＞和NMOS晶体管53A＜1＞构成CMOS 传输栅极。PMOS晶体管52A＜1＞及NMOS晶体管53A＜1＞设置在左存储器簇1L的存储栅极线MGAL＜1＞的一端与右存储器簇1R 的存储栅极线MGAR＜1＞的一端之间。PMOS晶体管52A＜1＞的栅极接收开关信号MGTn。NMOS晶体管53A＜1＞的栅极接收开关信号MGTp。
PMOS晶体管52B＜0＞和NMOS晶体管53B＜0＞构成CMOS 传输栅极。PMOS晶体管52B＜0＞及NMOS晶体管53B＜0＞设置在左存储器簇1L的存储栅极线MGBL＜0＞的一端与右存储器簇1R 的存储栅极线MGBR＜0＞的一端之间。PMOS晶体管52B＜0＞的栅极接收开关信号MGTn。NMOS晶体管53B＜0＞的栅极接收开关信号MGTp。
PMOS晶体管52B＜1＞和NMOs晶体管53B＜1＞构成CMOS 传输栅极。PMOS晶体管52B＜1＞及NMOS晶体管53B＜1＞设置在左存储器簇1L的存储栅极线MGBL＜1＞的一端与右存储器簇1R 的存储栅极线MGBR＜1＞的一端之间。PMOS晶体管52B＜1＞的栅极接收开关信号MGTn。NMOS晶体管53B＜1＞的栅极接收开关信号MGTp。
MG复位电路81具备块A中所含的NMOS晶体管81A＜0＞、 81A＜1＞、和块B中所含的NMOS晶体管81B＜0＞、81B＜1＞。
NMOS晶体管81A＜0＞的栅极与栅极电压线MGFIXGL连接。NMOS晶体管81A＜0＞的漏极与存储栅极线MGAL＜0＞连接。 NMOS晶体管81A＜0＞的源极与负侧电压线MGBNA连接。
NMOS晶体管81A＜1＞的栅极与栅极电压线MGFIXGL连接。 NMOS晶体管81A＜1＞的漏极与存储栅极线MGAL＜1＞连接。 NMOS晶体管81A＜1＞的源极与负侧电压线MGBNA连接。
NMOS晶体管81B＜0＞的栅极与栅极电压线MGFIXGL连接。 NMOS晶体管81B＜0＞的漏极与存储栅极线MGBL＜0＞连接。NMOS晶体管81B＜0＞的源极与负侧电压线MGBNB连接。
NMOS晶体管81B＜1＞的栅极与栅极电压线MGFIXGL连接。 NMOS晶体管81B＜1＞的漏极与存储栅极线MGBL＜1＞连接。 NMOS晶体管81B＜1＞的源极与负侧电压线MGBNB连接。
图12是表示第三实施方式的存储栅极线及栅极电压线的电压的转变、和控制电压的转变的图。
图12中仅记载了相对于第二实施方式有变更的电压及追加了的电压。因此，未示出的正侧电压MGBPs、MGBPu、负侧电压MGBNs、MGBNu的转变与图9相同。
图12中，栅极电压线MGFIXGL、开关信号MGTp、栅极电压线MGGR＜0＞、存储栅极线MGAL＜0＞、MGAR＜0＞、MGB＊＜＊＞的电压用实线表示，栅极电压线MGFIXGR、开关信号MGTn、栅极电压线MGGR＜1＞、存储栅极线MGAL＜1＞、 MGAR＜1＞、MGB＊＜＊＞的电压用虚线表示。
以下，按照图8的流程图的顺序来说明电压的转变。与图8的流程图的各步骤对应的期间记载于图12的上部。
在步骤0A(空闲状态)，全部信号为非选择状态，MGTP、 MGGR＜0＞、MGGR＜1＞成为VR1电平，MGFIXGL、MGFIXGR 成为VPPu(＝VEEs)电平，其他信号成为VSS(＝VEEu)电平。
在步骤1A(对左存储器簇1L施加写入脉冲)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中的正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-32，使开关信号MGTp成为VPPs电平，开关信号MGTn成为VPPu(＝VEEs)电平。由此，MG开关电路52中所含的NMOS晶体管53A＜0＞、53A＜1＞、53B＜0＞、 53B＜1＞及PMOS晶体管52A＜0＞、52A＜1＞、52B＜0＞、52B ＜1＞全部成为导通。其结果，存储栅极线MGAL＜0＞和MGAR＜ 0＞连接，存储栅极线MGAL＜1＞和MGAR＜1＞连接，存储栅极线MGBL＜0＞和MGBR＜0＞连接，存储栅极线MGBL＜1＞和 MGBR＜1＞连接。
以上，通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、 MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇 (1L、1R)的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VPPs电平(被激活)，其他成为VPPu(＝ VEEs)电平。另外，通过MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6L，基于输入至外部数据输入输出端子15的写入数据WD对左存储器簇1L施加写入脉冲。
然后，暂时返回至步骤0B(空闲状态)，并移至步骤2A。
在步骤2A(左存储器簇1L的验证)中，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-32，使开关信号MGTp成为VRI水平，开关信号MGTn成为VSS(＝VEEu)电平。
由此，MG开关电路52中所含的NMOS晶体管53A＜0＞、53A ＜1＞、53B＜0＞、53B＜1＞成为关断，PMOS晶体管52A＜0＞、 52A＜1＞、52B＜0＞、52B＜1＞成为导通。其结果，维持了存储栅极线MGAL＜0＞和MGAR＜0＞的连接，维持了存储栅极线MGAL ＜1＞和MGAR＜1＞的连接，维持了存储栅极线MGBL＜0＞和 MGBR＜0＞的连接，维持了存储栅极线MGBL＜1＞和MGBR＜1＞的连接。
以上，通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、 MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇 (1L、1R)的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VR1电平，其他成为VSS(＝VEEu)电平。另外，通过MG驱动器电路4R，非选择块B的存储栅极线MGBL＜0 ＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝ VEEu)。
通过读出放大器/写入控制电路6L，进行左存储器簇1L的验证。
然后，经由步骤4(将选择存储器簇切换成右存储器簇1R)、步骤0C(空闲状态)，移至步骤1B。
在步骤1B(对右存储器簇1R施加写入脉冲)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-32，使开关信号MGTp成为VPPu(＝ VEEs)电平，开关信号MGTn成为VPPs电平。由此，MG开关电路52中所含的NMOS晶体管53A＜0＞、53A＜1＞、53B＜0＞、 53B＜1＞及pMos晶体管52A＜0＞、52A＜1＞、52B＜0＞、52B＜ 1＞全部成为关断。其结果，存储栅极线MGAL＜0＞和MGAR＜0 ＞断开，存储栅极线MGAL＜1＞和MGAR＜1＞断开，存储栅极线 MGBL＜0＞和MGBR＜0＞断开，存储栅极线MGBL＜1＞和MGBR ＜1＞断开。
另外，栅极电压MGFIXGL被设定成VPPs电平。由此，通过 MG复位电路81内的NMOS晶体管81A＜0＞、81A＜1＞，使左存储器簇1L的选择块A的存储栅极线MGAL＜0＞、MGAL＜1＞的电压放电，从而固定为负侧的选择控制电压MGBNs(＝VPPu)电平。另外，通过MG复位电路81内的NMOS晶体管81B＜0＞、 8BA＜1＞，使左存储器簇1L的非选择块B的存储栅极线MGBL＜0 ＞、MGBL＜1＞的电压放电，从而固定为负侧的非选择控制电压 MGBNu(＝VSS)电平。
以上，通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、 MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有右存储器簇1R 的选择块A的选择行(0)的存储栅极MGAR＜0＞成为VPPs电平 (被激活)，其他成为VPPu(＝VEEs)电平。另外，通过MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1 ＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，基于输入至外部数据输入输出端子15的写入数据WD对右存储器簇1R施加写入脉冲。
然后，暂时返回步骤0D(空闲状态)，并移至步骤2B。
在步骤2B(右存储器簇1R的验证)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-32，使开关信号MGTp成为VSS(＝ VEEu)电平，开关信号MGTn成为VR1电平。
由此，MG开关电路52中所含的NMOS晶体管53A＜0＞、53A ＜1＞、53B＜0＞、53B＜1＞及PMOS晶体管52A＜0＞、52A＜1 ＞、52B＜0＞、52B＜1＞全部成为关断。其结果，维持了存储栅极线MGAL＜0＞和MGAR＜0＞的断开，维持了存储栅极线MGAL＜ 1＞和MGAR＜1＞的断开，维持了存储栅极线MGBL＜0＞和 MGBR＜0＞的断开，维持了存储栅极线MGBL＜1＞和MGBR＜1＞的断开。
以上，通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、 MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有右存储器簇1R 的选择块A的选择行(0)的存储栅极线MGAR＜0＞成为VR1电平，其他成为VSS(＝VEEu)电平。另外，通过MG驱动器电路 4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、 MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，进行右存储器簇1R的验证。
在上述的动作中，左存储器簇1L与第二实施方式同样地，能够降低干扰压力，与之相对，右存储器簇1R虽看起来会受到干扰压力，但并非如此。
干扰有使“写入”单元转变成“擦除”单元的LOSS(损失)和使“擦除”单元转变成“写入”单元的GAIN(获取)。通常，在写入时，在对存储栅极线施加正的高电压的情况下，GAIN侧的干扰和LOSS 侧的干扰双方都会发生，而通过对源极线的电压等进行调整及改变存储器单元的结构，能够增加GAIN侧或LOSS侧的某一方的影响并削减另一方的影响。
具体而言，本实施方式中，没有使用如图3的(c)那样对存储栅极施加负的高电压以能够进行BTBT擦除的方式创建的存储器单元，而是使用如图3的(d)那样对存储栅极施加正的高电压以能够进行FN擦除的方式创建的存储器单元。在该情况下，擦除状态的电位关系接近图3的(b)的写入干扰时的电位关系，LOSS侧的影响变大，GAIN侧几乎可无视。而且，在初始状态下，所有存储器单元是擦除状态，因此，在进行左存储器簇1L的写入时，即使右存储器簇1R受到LOSS侧的干扰，存储器单元的状态也没有变化。因此，第三实施方式也与第二实施方式相同，能够取得干扰压力降低效果。
如上，根据本实施方式，只要使负侧电压线MGBN从存储器单元阵列之上穿过即可，因此，布设在存储器阵列上方的电压线变为一半，能够减少布局面积。
另外，本实施方式中，仅使用右存储器簇1R的右侧的MG驱动器，不需要左存储器簇1L的左侧的MG驱动器，能够削减布局面积。
另外，由于不需要将传送行地址信号的布线布设至右存储器簇 1R的左侧的MG驱动器，因此能够削减信号布线。
第四实施方式
本实施方式的半导体器件的整体结构与图10所示的第二实施方式的半导体器件的整体结构相同。因此，不再重复说明整体结构。
图13是表示第四实施方式的半导体器件的详细结构的图。图13 中，省略了存储器单元100L、100R、控制栅极线CGL、CGR、源极线SL、位线BLL、BLR。
第三实施方式中，设有栅极电压线MGFIXGL和MGFIXGR，但本实施方式中，与第二实施方式同样地设置1条的栅极电压线 MGFIXGL。另外，本实施方式中，代替第三实施方式的MG开关电路52及复位电路81，而具备MG开关&复位电路62。
MG开关&复位电路62与第三实施方式的MG开关电路52相同，具备块A中所含的PMOS晶体管52A＜0＞、52A＜1＞、和块 B中所含的PMOS晶体管52B＜0＞、52B＜1＞，但不具备NMOS 晶体管53A＜0＞、53A＜1＞、和53B＜0＞、53B＜1＞。
而且，MG开关&复位电路62具备第三实施方式的复位电路81 中所含的NMOS晶体管81A＜0＞、81A＜1＞、81B＜0＞、81B＜1 ＞。
PMOS晶体管52A＜0＞设置在左存储器簇1L的存储栅极线 MGAL＜0＞的一端与右存储器簇1R的存储栅极线MGAR＜0＞的一端之间。PMOS晶体管52A＜0＞的栅极接收开关信号MGTn。
PMOS晶体管52A＜1＞设置在左存储器簇1L的存储栅极线 MGAL＜1＞的一端与右存储器簇1R的存储栅极线MGAR＜1＞的一端之间。PMOS晶体管52A＜1＞的栅极接收开关信号MGTn。
PMOS晶体管52B＜0＞设置在左存储器簇1L的存储栅极线 MGBL＜0＞的一端与右存储器簇1R的存储栅极线MGBR＜0＞的一端之间。PMOS晶体管52B＜0＞的栅极接收开关信号MGTn。
PMOS晶体管52B＜1＞设置在左存储器簇1L的存储栅极线 MGBL＜1＞的一端与右存储器簇1R的存储栅极线MGBR＜1＞的一端之间。PMOS晶体管52B＜1＞的栅极接收开关信号MGTn。
NMOS晶体管81A＜0＞的栅极接收栅极信号MGD＜0＞。 NMOS晶体管8lA＜0＞的漏极与存储栅极线MGAL＜0＞连接。 NMOS晶体管81A＜0＞的源极与负侧电压线MGBNA连接。
NMOS晶体管81A＜1＞的栅极接收栅极信号MGD＜1＞。 NMOS晶体管81A＜1＞的漏极与存储栅极线MGAL＜1＞连接。 NMOS晶体管81A＜1＞的源极与负侧电压线MGBNA连接。
NMOS晶体管81B＜0＞的栅极接收栅极信号MGD＜0＞。 NMOS晶体管81B＜0＞的漏极与存储栅极线MGBL＜0＞连接。 NMOS晶体管81B＜0＞的源极与负侧电压线MGBNB连接。
NMOS晶体管81B＜1＞的栅极接收栅极信号MGD＜1＞。NMOS晶体管81B＜1＞的漏极与存储栅极线MGBL＜1＞连接。 NMOS晶体管81B＜1＞的源极与负侧电压线MGBNB连接。
该半导体器件代替第二实施方式的半导体器件中所含的第三解码器5-3，而具备第三解码器5-33(开关控制电路)。
第三解码器5-33将开关信号MGTn、和栅极信号MGD＜0＞、 MGD＜1＞供给至MG开关&复位电路62。
MG开关&复位电路62配置在左存储器簇1L的CG驱动器电路 2L与左存储器簇1L之间。
本实施方式中，MG抑制电路91L配置在左簇存储器阵列1L的左侧。该MG抑制电路91L与第二实施方式同样地连接有栅极电压线MGFIXG。栅极电压线MGFIXG与第二实施方式同样地在读出时被设定为固定值。
图14是表示第四实施方式的存储栅极线与栅极电压线的电压的转变、和控制电压的转变的图。
图14中仅记载了相对于第二实施方式有变更的电压及追加了的电压。因此，未示出的正侧电压MGBPs、MGBPu、负侧电压 MGBNs、MGBNu的转变与图9相同。
图14中，开关信号MGTn、栅极信号MGD＜0＞、栅极电压线 MGGR＜0＞、存储栅极线MGAL＜0＞、MGAR＜0＞、MGB＊＜＊＞的电压用实线表示，栅极信号MGD＜1＞、栅极电压线MGGR ＜1＞、存储栅极线MGAL＜1＞、MGAR＜1＞的电压用虚线表示。
以下，按照图8的流程图的顺序来说明电压的转变。与图8的流程图的各步骤对应的期间记载于图14的上部。
在步骤0A(空闲状态)，全部信号为非选择状态，MGD＜0 ＞、MGD＜1＞、MGGR＜0＞、MGGR＜1＞成为VR1电平，其他的信号成为VSS(＝VEEu)电平。
在步骤1A(对左存储器簇1L施加写入脉冲)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-33，使开关信号MGTn成为VPPu(＝ VEEs)电平。由此，MG开关电路62中所含的PMOS晶体管52A ＜0＞、52A＜1＞、52B＜0＞、52B＜1＞全部成为导通。其结果，存储栅极线MGAL＜0＞和MGAR＜0＞连接，存储栅极线MGAL＜ 1＞和MGAR＜1＞连接，存储栅极线MGBL＜0＞和MGBR＜0＞连接，存储栅极线MGBL＜1＞和MGBR＜1＞连接。
另外，通过第三解码器5-33，使栅极信号MGD＜0＞成为VPPu (＝VEEs)电平，栅极信号MGD＜1＞成为VPPs电平。由此， NMOS晶体管81A＜0＞，81B＜0＞成为关断，NMOS晶体管81A ＜1＞、81B＜1＞成为导通，存储栅极线MGAL＜1＞、MGAR＜1＞成为负侧的选择控制电压MGBNs(＝VPPu)电平，存储栅极线 MGBL＜1＞、MGBR＜1＞成为负侧的非选择控制电压MGBNu(＝ VSS)电平。
通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、MGAL ＜1＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇(1L、1R) 的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VPPs电平(被激活)。
通过读出放大器/写入控制电路6L，基于输入至外部数据输入输出端子15的写入数据WD，对左存储器簇1L施加写入脉冲。
然后，暂时返回步骤0B(空闲状态)，并移至步骤2A。
在步骤2A(左存储器簇1L的验证)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-33，使开关信号MGTn成为VSS(＝ VEEu)电平。由此，MG开关电路62中所含的PMOS晶体管52A ＜0＞、52A＜1＞、52B＜0＞、52B＜1＞维持导通状态。其结果，维持了存储栅极线MGAL＜0＞和MGAR＜0＞的连接，维持了存储栅极线MGAL＜1＞和MGAR＜1＞的连接，维持了存储栅极线 MGBL＜0＞和MGBR＜0＞的连接，维持了存储栅极线MGBL＜1＞和MGBR＜1＞的连接。
另外，通过第三解码器5-33，使栅极信号MGD＜0＞成为VSS (＝VEEu)电平，栅极信号MGD＜1＞成为VR1电平。由此， NMOS晶体管81A＜0＞、81B＜0＞成为关断，NMOS晶体管81A＜1＞、81B＜1＞成为关断。
通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、MGAL ＜1＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇(1L、1R) 的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VR1电平，其他成为VSS(＝VEEu)电平。另外，通过MG 驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL ＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6L，进行左存储器簇1L的验证。
然后，经由步骤4(将选择存储器簇切换为右存储器簇1R)、步骤0C(空闲状态)，并移至步骤1B。
在步骤1B(对右存储器簇1R施加写入脉冲)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-33，使开关信号MGTn成为VPPs电平。由此，MG开关电路62中所含的PMOS晶体管52A＜0＞、52A ＜1＞、52B＜0＞、52B＜1＞全部成为关断。其结果，存储栅极线 MGAL＜0＞和MGAR＜0＞断开，存储栅极线MGAL＜1＞和 MGAR＜1＞断开，存储栅极线MGBL＜0＞和MGBR＜0＞断开，存储栅极线MGBL＜1＞和MGBR＜1＞断开。
另外，通过第三解码器5-33，使栅极信号MGD＜0＞及MGD＜ 1＞成为VPPs电平。由此，NMOS晶体管81A＜0＞、81B＜0＞、 81A＜1＞、81B＜1＞成为导通，存储栅极线MGAL＜0＞、MGAL ＜1＞放电，成为负侧的选择控制电压MGBNs(＝VPPu)电平，存储栅极线MGBL＜0＞、MGBL＜1＞放电，成为负侧的非选择控制电压MGBNu(＝VSS)电平。
通过MG驱动器电路4R，使存储栅极线MGAR＜0＞、MGAR ＜1＞、MGBR＜0＞、MGBR＜1＞中，右存储器簇1R的选择块A 的选择行(0)的存储栅极线MGAR＜0＞成为VPPs电平(被激活)，MGAR＜1＞成为VPPu(＝VEEs)电平。通过MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、 MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，基于输入至外部数据输入输出端子15的写入数据WD对右存储器簇1R施加写入脉冲。
然后，暂时返回步骤0D(空闲状态)，移至步骤2B。
在步骤2B(右存储器簇1R的验证)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-33，使开关信号MGTn成为VR1电平。由此，MG开关电路62中所含的PMOS晶体管52A＜0＞、52A ＜1＞、52B＜0＞、52B＜1＞维持关断状态。其结果，维持了存储栅极线MGAL＜0＞和MGAR＜0＞的断开，维持了存储栅极线 MGAL＜1＞和MGAR＜1＞的断开，维持了存储栅极线MGBL＜0＞和MGBR＜0＞的断开，维持了存储栅极线MGBL＜1＞和MGBR＜ 1＞的断开。
另外，通过第三解码器5-33，栅极信号MGD＜0＞及MGD＜1 ＞成为VR1电平。由此，NMOS晶体管81A＜0＞、81B＜0＞成为关断，NMOS晶体管81A＜1＞、81B＜1＞成为关断。
通过MG驱动器电路4R，使存储栅极线MGAR＜0＞、MGAR ＜1＞、MGBR＜0＞、MGBR＜1＞中，右存储器簇1R的选择块A 的选择行(0)的存储栅极线MGAR＜0＞成为VR1电平，MGAR＜1＞成为VSS(＝VEEu)电平。通过MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、 MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，进行右存储器簇1R的验证。
如上，根据本实施方式，由于通过NMOS晶体管将左簇的存储栅极线和右存储器簇的存储栅极线连接/切断，因此，与使用CMOS 传输栅极的第三实施方式相比，元件数减少，能够削减布局面积。
第五实施方式
本实施方式的半导体器件的整体结构与图10所示的第二实施方式的半导体器件的整体结构相同。因此，不再重复说明整体结构。
图15是表示第五实施方式的半导体器件的详细结构的图。
图15中，省略了存储器单元100L、100R、控制栅极线CGL、 CGR、源极线SL、位线BLL、BLR。
第五实施方式的半导体器件与图13的第四实施方式的半导体器件不同点如下。
第五实施方式的半导体器件代替第三解码器5-33而具备第三解码器5-34(开关控制电路)。另外，第五实施方式的半导体器件代替MG开关&复位电路62而具备MG开关&复位电路72。
MG开关&复位电路72与第四实施方式的MG开关电路62相同，具备块A中所含的PMOS晶体管52A＜0＞、52A＜1＞、和块 B中所含的PMOS晶体管52B＜0＞、52B＜1＞。
经由PMOS晶体管52A＜0＞、52A＜1＞、52B＜0＞、52B＜1 ＞进行左簇1L的存储栅极线MGAL＜0＞、MGAL＜1＞、MGBL＜ 0＞、MGBL＜1＞的上升。另外，这些存储栅极线的下降通过 NMOS晶体管85A＜0＞、85A＜1＞、85B＜0＞、85B＜1＞执行。因此，基于MG开关的存储栅极线的连接只有在左簇1L的存储栅极线的上升时需要，因此，本实施方式中，不含第三实施方式中所含的NMOS晶体管53A＜0＞、53A＜1＞、53B＜0＞、53B＜1＞。
MG开关&复位电路72代替第四实施方式的MG开关电路62中所含的NMOS晶体管81A＜0＞、81A＜1＞、81B＜0＞、81B＜1 ＞而具备NMOS晶体管85A＜0＞、85A＜1＞、85B＜0＞、85B＜1 ＞。
NMOS晶体管85A＜0＞的栅极接收开关信号MGTn。NMOS晶体管85A＜0＞的漏极与存储栅极线MGAL＜0＞连接。NMOS晶体管85A＜0＞的源极与负侧电压线MGBNA连接。
NMOS晶体管85A＜1＞的栅极接收开关信号MGTn。NMOS晶体管85A＜1＞的漏极与存储栅极线MGAL＜1＞连接。NMOS晶体管85A＜1＞的源极与负侧电压线MGBNA连接。
NMOS晶体管85B＜0＞的漏极与存储栅极线MGBL＜0＞连接。NMOS晶体管85B＜0＞的源极与负侧电压线MGBNB连接。
NMOS晶体管85B＜1＞的栅极接收开关信号MGTn，NMOS晶体管85B＜1＞的漏极与存储栅极线MGBL＜1＞连接。NMOS晶体管85B＜1＞的源极与负侧电压线MGBNB连接。
在第四实施方式中，第三解码器5-33将开关信号MGTn、和栅极信号MGD＜0＞、MGD＜1＞供给至MG开关&复位电路62，但是，第五实施方式的第三解码器5-34仅将开关信号MGTn供给至 MG开关&复位电路72。为了通过开关信号MGTn使PMOS晶体管 52A＜0＞、52A＜1＞、52B＜0＞、52B＜1＞成为导通，第三解码器 5-34使用比MG驱动器40AR＜0＞、40AR＜1＞、40BR＜0＞、 40BR＜1＞输出的电压中的最小电压VSS更低的电位VEE2作为负电源，来生成开关信号MGTn。
图16是表示第五实施方式的存储栅极线及栅极电压线的电压的转变、及控制电压的转变的图。
图16中仅记载了相对于第二实施方式有变更的电压及追加了的电压。图16中，正侧的选择控制电压MGBPs、负侧的选择控制电压MGBNs、开关信号MGTn、栅极电压线MGGR＜0＞、存储栅极线MGAL＜0＞、MGAR＜0＞的电压用实线表示，正侧的非选择控制电压MGBPu、负侧的非选择控制电压MGBNu、栅极电压线 MGGR＜1＞、存储栅极线MGAL＜1＞、MGAR＜1＞的电压用虚线表示。
以下，按照图8的流程图的顺序来说明电压的转变。与图8的流程图的各步骤对应的期间记载于图16的上部。
在步骤0A(空闲状态)，全部信号为非选择状态，MGGR＜0 ＞、MGGR＜1＞成为VR1电平，MGTn成为VEE2电平，其他信号成为VSS(＝VEEu)电平。
在步骤1A(对左存储器簇1L施加写入脉冲)，通过第一解码器5-1，使该控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-34，使开关信号MGTn成为VEE2水平。由此，MG开关电路72中所含的PMOS晶体管52A＜0＞、52A ＜1＞、52B＜0＞、52B＜1＞全部成为导通。其结果，存储栅极线 MGAL＜0＞和MGAR＜0＞连接，存储栅极线MGAL＜1＞和 MGAR＜1＞连接，存储栅极线MGBL＜0＞和MGBR＜0＞连接，存储栅极线MGBL＜1＞和MGBR＜1＞连接。另外，NMOS晶体管 85A＜0＞、85A＜1＞、85B＜0＞、85B＜1＞成为关断。
通过MG驱动器电路4R，存储栅极线MGAL＜0＞、MGAL＜1 ＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇(1L、1R)的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VPPs电平(被激活)。另外，通过MG驱动器电路4R，使两存储器簇(1L、1R)的选择块A的非选择行(1)的存储栅极线 MGAL＜1＞、MGAR＜1＞成为VPPu(＝VEEs)电平。另外，通过 MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、 MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6L，基于输入至外部数据输入输出端子15的写入数据WD，对左存储器簇1L施加写入脉冲。
然后，暂时返回步骤0B(空闲状态)，并移至步骤2A。
在步骤2A(左存储器簇1L的验证)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-34，使开关信号MGTn维持VEE2电平。由此，MG开关电路72中所含的PMOS晶体管52A＜0＞、52A ＜1＞、52B＜0＞、52B＜1＞维持导通状态。其结果，维持了存储栅极线MGAL＜0＞和MGAR＜0＞的连接，维持了存储栅极线 MGAL＜1＞和MGAR＜1＞的连接，维持了存储栅极线MGBL＜0＞和MGBR＜0＞的连接，维持了存储栅极线MGBL＜1＞和MGBR＜ 1＞的连接。
通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、MGAL ＜1＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇(1L、1R) 的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VR1电平，其他成为VSS(＝VEEu)电平。另外，通过MG 驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL ＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6L，进行左存储器簇1L的验证。
然后，经由步骤4(将选择存储器簇切换为右存储器簇1R)、步骤0C(空闲状态)，并移至步骤1B。
在步骤1B(对左存储器簇1L施加写入脉冲)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-34，使开关信号MGTn成为VPPs电平。由此，MG开关电路72中所含的PMOS晶体管52A＜0＞、52A ＜1＞、52B＜0＞、52B＜1＞全部成为关断。其结果，存储栅极线 MGAL＜0＞和MGAR＜0＞断开，存储栅极线MGAL＜1＞和 MGAR＜1＞断开，存储栅极线MGBL＜0＞和MGBR＜0＞断开，存储栅极线MGBL＜1＞和MGBR＜1＞断开。另外，NMOS晶体管 85A＜0＞、85A＜1＞、85B＜0＞、85B＜1＞成为导通。其结果，存储栅极线MGAL＜0＞、MGAL＜1＞放电，成为负侧的选择控制电压MGBNs(＝VPPu)电平，存储栅极线MGBL＜0＞、MGBL＜1 ＞放电，成为负侧的非选择控制电压MGBNu(＝VSS)电平。
以上，通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、 MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有右存储器簇1R 的选择块A的选择行(0)的存储栅极MGAR＜0＞成为VPPs电平 (被激活)，其他成为VPPu(＝VEEs)电平。另外，通过MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1 ＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，基于输入至外部数据输入输出端子15的写入数据WD，对右存储器簇1R施加写入脉冲。
然后，暂时返回步骤0D(空闲状态)，并移至步骤2B。
在步骤2B(右存储器簇1R的验证)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-34，使开关信号MGTn成为VR1电平。由此，MG开关电路72中所含的PMOS晶体管52A＜0＞、52A ＜1＞、52B＜0＞、52B＜1＞维持关断状态。其结果，维持了存储栅极线MGAL＜0＞和MGAR＜0＞的断开，维持了存储栅极线 MGAL＜1＞和MGAR＜1＞的断开，维持了存储栅极线MGBL＜0＞和MGBR＜0＞的断开，维持了存储栅极线MGBL＜1＞和MGBR＜ 1＞的断开。
另外，由此，NMOS晶体管85A＜0＞、85A＜1＞、85B＜0 ＞、85B＜1＞维持导通。存储栅极线MGAL＜0＞、MGAL＜1＞成为负侧的选择控制电压MGBNs(＝VSS)电平，存储栅极线MGBL ＜0＞、MGBL＜1＞成为负侧的非选择控制电压MGBNu(＝VSS) 电平。
通过MG驱动器电路4R，使存储栅极线MGAR＜0＞、MGAR ＜1＞、MGBR＜0＞、MGBR＜1＞中，右存储器簇1R的选择块A 的选择行(0)的存储栅极线MGAR＜0＞成为VR1电平，MGAR＜1＞成为VSS电平。通过MG驱动器电路4R，非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持 VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，进行右存储器簇1R的验证。
如上，根据本实施方式，通过开关信号MGTn不仅控制将左存储器簇的存储栅极线和右簇的存储栅极线连接或断开的PMOS晶体管，还控制了将存储栅极线复位的NMOS晶体管。由此，本实施方式中，不需要第四实施方式的开关信号MGD＜0＞、MGD＜1＞，能够削减信号布线的数量，并且也不需要产生开关信号MGD＜0 ＞、MGD＜1＞的电路，因此，与第四实施方式相比能够更加削减布局面积。
此外，第三解码器5-34通过如通常那样使用VSS作为负电源来生成开关信号MGTn，在PMOS晶体管52A＜0＞、52A＜1＞、52B ＜0＞、52B＜1＞应用耗尽(depression)型，能够实现同样的功能。
第六实施方式
本实施方式的半导体器件的整体结构与图10所示的第二实施方式的半导体器件的整体结构相同。因此，不再重复说明整体结构。
图17是表示第六实施方式的半导体器件的详细结构的图。
在图17中，省略了存储器单元100L、100R、控制栅极线 CGL、CGR、源极线SL、位线BLL、BLR。
本实施方式的半导体器件与图15的第五实施方式的半导体器件不同点如下。
本实施方式的半导体器件代替第三解码器5-34，而具备第三解码器5-35(开关控制电路)。另外，本实施方式的半导体器件代替 MG开关&复位电路72而具备MG开关&复位电路92。
MG开关&复位电路92与第四实施方式的MG开关电路62相同，具备块A中所含的NMOS晶体管85A＜0＞、85A＜1＞、和块 B中所含的NMOS晶体管85B＜0＞、85B＜1＞。
MG开关&复位电路92代替第五实施方式的MG开关电路72中所含的PMOS晶体管52A＜0＞、52A＜1＞、52B＜0＞、52B＜1 ＞，而具备NMOS晶体管55A＜0＞、55A＜1＞、55B＜0＞、55B ＜1＞。
NMOS晶体管55A＜0＞设置于左存储器簇1L的存储栅极线 MGAL＜0＞的一端和右存储器簇1R的存储栅极线MGAR＜0＞的一端之间。NMOS晶体管55A＜0＞的栅极接收开关信号MGTp。
NMOS晶体管55A＜1＞设置于左存储器簇1L的存储栅极线 MGAL＜1＞的一端和右存储器簇1R的存储栅极线MGAR＜1＞的一端之间。NMOS晶体管55A＜1＞的栅极接收开关信号MGTp。
NMOS晶体管55B＜0＞设置于左存储器簇1L的存储栅极线 MGBL＜0＞的一端和右存储器簇1R的存储栅极线MGBR＜0＞的一端之间。NMOS晶体管55B＜0＞的栅极接收开关信号MGTp。
NMOS晶体管55B＜1＞设置于左存储器簇1L的存储栅极线 MGBL＜1＞的一端和右存储器簇1R的存储栅极线MGBR＜1＞的一端之间。NMOS晶体管55B＜1＞的栅极接收开关信号MGTp。
第六实施方式的第三解码器5-35将开关信号MGTn和MGTp供给至MG开关&复位电路92。为了使MG开关&复位电路92的 NMOS晶体管55A＜0＞、55A＜1＞、55B＜0＞、55B＜1＞导通，第三解码器5-35使用比MG驱动器40AR＜0＞、40AR＜1＞、40BR ＜0＞、40BR＜1＞输出的电压中的最大电压VPPs更高的电压VPP2 作为正电源，来生成开关信号MGTp。
另外，利用开关信号MGTn进行控制的仅为NMOS晶体管85A ＜0＞、85A＜1＞、85B＜0＞、85B＜1＞，不含PMOS晶体管，因此，开关信号MGTn的下限为VSS水平。因此，第三解码器5-35 不是使用VEE2而是使用VSS作为负电源，生成开关信号MGTn。
图18是表示第六实施方式的存储栅极线及栅极电压线的电压的转变、及控制电压的转变的图。
图18中仅记载了相对于第二实施方式有变更的电压及追加了的电压。图18中，开关信号MGTp、MGTn、栅极电压线MGGR＜0 ＞、存储栅极线MGAL＜0＞、MGAR＜0＞的电压用实线表示，栅极电压线MGGR＜1＞、存储栅极线MGAL＜1＞、MGAR＜1＞的电压用虚线表示。
以下，按照图8的流程图的顺序说明电压的转变。与图8的流程图的各步骤对应的期间记载于图18的上部。
在步骤0A(空闲状态)，全部信号为非选择状态，MGGR＜0 ＞、MGGR＜1＞、MGTp成为VR1电平，MGTn成为VEE2电平，其他的信号成为VSS(＝VEEu)电平。
在步骤1A(对左存储器簇1L施加写入脉冲)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs，正侧的非选择控制电压MGBPu 成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-35，使开关信号MGTp成为VPP2电平，开关信号MGTn成为VSS电平。由此，MG开关电路92中所含的NMOS晶体管55A＜0＞、55A＜1＞、55B＜0＞、55B＜1＞全部成为导通。其结果，存储栅极线MGAL＜0＞和MGAR＜0＞连接，存储栅极线MGAL＜1＞和MGAR＜1＞连接，存储栅极线 MGBL＜0＞和MGBR＜0＞连接，存储栅极线MGBL＜1＞和MGBR＜1＞连接。另外，NMOS晶体管85A＜0＞、85A＜1＞、85B＜0 ＞、85B＜1＞成为关断。
通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、MGAL ＜1＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇(1L、1R) 的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VPPs电平(被激活)。另外，通过MG驱动器电路4R，使两存储器簇(1L、1R)的选择块A的非选择行(1)的存储栅极线 MGAL＜1＞、MGAR＜1＞成为VPPu(＝VEEs)电平。另外，通过 MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、 MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6L，基于输入至外部数据输入输出端子l5的写入数据WD，对左存储器簇1L施加写入脉冲。
然后，暂时返回步骤0B(空闲状态)，并移至步骤2A。
在步骤2A(左存储器簇1L的验证)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，只有正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-35，使开关信号MGTp成为VR1电平。由此，MG开关电路92中所含的NMOS晶体管55A＜0＞、 55A＜1＞、55B＜0＞、55B＜1＞维持导通状态。其结果，维持了存储栅极线MGAL＜0＞和MGAR＜0＞的连接，维持了存储栅极线 MGAL＜1＞和MGAR＜1＞的连接，维持了存储栅极线MGBL＜0＞和MGBR＜0＞的连接，维持了存储栅极线MGBL＜1＞和MGBR＜ 1＞的连接。
另外，通过第三解码器5-35，使开关信号MGTn维持VSS电平。由此，NMOS晶体管85A＜0＞、85A＜1＞、85B＜0＞、85B＜ 1＞维持关断状态。
通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、MGAL ＜1＞、MGAR＜0＞、MGAR＜1＞中，只有两存储器簇(1L、1R) 的选择块A的选择行(0)的存储栅极线MGAL＜0＞、MGAR＜0＞成为VR1电平，其他成为VSS(＝VEEu)电平。另外，通过MG 驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL ＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6L，进行左存储器簇1L的验证。
然后，经由步骤4(将选择存储器簇切换为右存储器簇1R)、步骤0C(空闲状态)，并移至步骤1B。
在步骤1B(对右存储器簇1R施加写入脉冲)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，正侧的选择控制电压MGBPs成为VPPs电平，正侧的非选择控制电压 MGBPu成为VPPu电平，负侧的选择控制电压MGBNs成为VPPu 电平，负侧的非选择控制电压MGBNu维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VPPu (＝VEEs)电平，其他成为VPPs电平。
另外，通过第三解码器5-35，使开关信号MGTp成为VSS电平，开关信号MGTn成为VPPs电平。由此，MG开关电路92中所含的NMOS晶体管55A＜0＞、55A＜1＞、55B＜0＞、55B＜1＞全部成为关断。其结果，存储栅极线MGAL＜0＞和MGAR＜0＞断开，存储栅极线MGAL＜1＞和MGAR＜1＞断开，存储栅极线 MGBL＜0＞和MGBR＜0＞断开，存储栅极线MGBL＜1＞和MGBR＜1＞断开。另外，NMOS晶体管85A＜0＞、85A＜1＞、85B＜0 ＞、85B＜1＞成为导通。其结果，存储栅极线MGAL＜0＞、MGAL ＜1＞成为负侧的选择控制电压MGBNs(＝VPPu)电平，存储栅极线MGBL＜0＞、MGBL＜1＞的电压放电，成为负侧的非选择控制电压MGBNu(＝VSS)电平。
以上，通过MG驱动器电路4R，使存储栅极线MGAL＜0＞、 MGAL＜1＞、MGAR＜0＞、MGAR＜1＞中，只有右存储器簇1R 的选择块A的选择行(0)的存储栅极MGAR＜0＞成为VPPs电平 (被激活)，其他成为VPPu(＝VEEs)电平。另外，通过MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1 ＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，基于输入至外部数据输入输出端子15的写入数据WD，对右存储器簇1R施加写入脉冲。
然后，暂时返回步骤0D(空闲状态)，并移至步骤2B。
在步骤2B(右存储器簇1R的验证)，通过第一解码器5-1，使控制电压MGBPs、MGBPu、MGBNs、MGBNu中，仅正侧的选择控制电压MGBPs成为VR1电平，其他维持VSS(＝VEEu)电平。
另外，通过第二解码器5-2，使栅极电压线MGGR＜0＞、 MGGR＜1＞中，选择行(0)的栅极电压线MGGR＜0＞成为VSS (＝VEEu)电平，其他成为VR1电平。
另外，通过第三解码器5-35，使开关信号MGTn成为VR1电平。由此，NMOS晶体管85A＜0＞、85A＜1＞、85B＜0＞、85B＜ 1＞维持导通。存储栅极线MGAL＜0＞、MGAL＜1＞成为负侧的选择控制电压MGBNs(＝VSS)电平，存储栅极线MGBL＜0＞、 MGBL＜1＞成为负侧的非选择控制电压MGBNu(＝VSS)电平。
通过第三解码器5-35，使开关信号MGTp维持VSS电平。
通过MG驱动器电路4R，使存储栅极线MGAR＜0＞、MGAR ＜1＞、MGBR＜0＞、MGBR＜1＞中，右存储器簇lR的选择块A 的选择行(0)的存储栅极线MGAR＜0＞成为VR1电平，MGAR＜1＞成为VSS电平。通过MG驱动器电路4R，使非选择块B的存储栅极线MGBL＜0＞、MGBL＜1＞、MGBR＜0＞、MGBR＜1＞维持VSS(＝VEEu)。
通过读出放大器/写入控制电路6R，进行右存储器簇1R的验证。
如上，根据本实施方式，MG开关&复位电路仅由NMOS晶体管构成，由此，不需要如第五实施方式那样在MG开关&复位电路包含PMOS晶体管的情况下需要将PMOS晶体管和NMOS晶体管隔离。其结果，能够减少布局面积。
此外，第三解码器5-35通过如通常那样使用VPPs作为正电源，来生成开关信号MGTp，并在NMOS晶体管55A＜0＞、55A＜ 1＞、55B＜0＞、55B＜1＞中应用耗尽型，能够实现同样的功能。
第七实施方式
在第一～第六实施方式中，将存储栅极线分成两部分，但通过进一步分割存储栅极线，能够提高干扰降低效果。本实施方式中，变更成将第五实施方式的半导体器件的存储栅极线分成四部分的方式。
图19是表示第七实施方式的半导体器件的结构的图。
该半导体器件与第五实施方式的半导体器件不同点如下。
不同点在于存储器单元阵列被分成簇1存储器单元阵列1-1～簇 4存储器单元阵列1-4这一点。在簇1存储器单元阵列1-1设有存储栅极线MG1，在簇2存储器单元阵列1-2设有存储栅极线MG2，在簇3存储器单元阵列1-3设有存储栅极线MG3，在簇4存储器单元阵列1-4设有存储栅极线MG4。
MG开关&复位电路72-1配置于簇1存储器单元阵列1-1和簇2 存储器单元阵列1-2之间。MG开关&复位电路72-1进行存储栅极线 MG1和MG2的连接/断开，并且在写入的非选择时固定存储栅极线 MG1的电压。
MG开关&复位电路72-2配置于簇2存储器单元阵列1-2和簇3 存储器单元阵列1-3之间。MG开关&复位电路72-2进行存储栅极线 MG2和MG3的连接/断开，并且在写入的非选择时固定存储栅极线 MG2的电压。
MG开关&复位电路72-3配置于簇3存储器单元阵列1-3和簇4 存储器单元阵列1-4之间。MG开关&复位电路72-3进行存储栅极线 MG3和MG4的连接/断开，并且在写入的非选择时固定存储栅极线 MG3的电压。
图20是表示第七实施方式的半导体器件的详细的结构的图。
图20中，省略了存储器单元100L、100R、控制栅极线CGL、 CGR、源极线SL、位线BLL、BLR。
MG开关&复位电路72-X具备块A中所含的PMOS晶体管 52AX＜0＞、52AX＜1＞、和块B中所含的PMOS晶体管52BX＜0 ＞、52BX＜1＞、和NMOS晶体管85AX＜0＞、85AX＜1＞、85BX＜0＞、85BX＜1＞。其中，X为1～3。
NMOS晶体管85AX＜0＞的栅极接收开关信号MGTXn。NMOS 晶体管85AX＜0＞的漏极与存储栅极线MGAX＜0＞连接。NMOS 晶体管85AX＜0＞的源极与负侧电压线MGBNA连接。
NMOS晶体管85AX＜1＞的栅极接收开关信号MGTXn。NMOS 晶体管85AX＜1＞的漏极与存储栅极线MGAX＜1＞连接。NMOS 晶体管85AX＜1＞的源极与负侧电压线MGBNA连接。
NMOS晶体管85BX＜0＞的栅极接收开关信号MGTXn。NMOS 晶体管85BX＜0＞的漏极与存储栅极线MGBX＜0＞连接。NMOS 晶体管85BX＜0＞的源极与负侧电压线MGBNB连接。
NMOS晶体管85BX＜1＞的栅极接收开关信号MGTXn。NMOS 晶体管85BX＜1＞的漏极与存储栅极线MGBX＜1＞连接。NMOS 晶体管85BX＜1＞的源极与负侧电压线MGBNB连接。
PMOS晶体管52AX＜0＞设置于存储栅极线MGAX＜0＞的一端和存储栅极线MGA(X+1)＜0＞的一端之间。PMOS晶体管 52AX＜0＞的栅极接收开关信号MGTXn。
PMOS晶体管52AX＜1＞设置于存储栅极线MGAX＜1＞的一端和存储栅极线MGA(X+1)＜1＞的一端之间。PMOS晶体管 52AX＜1＞的栅极接收开关信号MGTXn。
PMOS晶体管52BX＜0＞设置于存储栅极线MGBX＜0＞的一端和存储栅极线MGB(X+1)＜0＞的一端之间。PMOS晶体管52BX ＜0＞的栅极接收开关信号MGTXn。
PMOS晶体管52BX＜1＞设置于存储栅极线MGBX＜1＞的一端和存储栅极线MGB(X+1)＜1＞的一端之间。PMOS晶体管52BX ＜1＞的栅极接收开关信号MGTXn。
第三解码器5-34-X(开关控制电路)将开关信号MGTXn供给至MG开关&复位电路72-X。为了通过开关信号MGTXn使PMOS 晶体管52AX＜0＞、52AX＜1＞、52BX＜0＞、52BX＜1＞导通，第三解码器5-34-X使用比VSS更低的电位VEE2作为负电源，生成开关信号MGTXn。其中，X为1～3。
图21是表示第七实施方式的存储栅极线及栅极电压线的电压的转变、及控制电压的转变的图。
图21中，省略验证的阶段，只显示写入脉冲施加的阶段[1A]、 [1b]、[1C]、[1D]、MG开关切换阶段[4A]、[4B]、[4C]、及最初和最后的空闲状态[0A]、[0B]。
图21中，MGT1n、MGA1＜0＞、MGA2＜0＞、MGA3＜0＞、 MGA4＜0＞用实线表示，MGT2n、MGA1＜1＞、MGA2＜1＞、 MGA3＜1＞、MGA4＜1＞用虚线表示，MGT3n用点线表示。其他的信号(MGGR＜0＞、MGGR＜1＞、MGBPs、MGBPu、MGBNs、 MGBNu)与图16中所记载的相同。
与图8的流程图的各步骤对应的期间记载于图21的上部。
在步骤0A(空闲状态)，MGT1n、MGT2n、MGT3n全部成为 VEE2电平。由此，MG开关&复位电路72-X(X＝1～3)的全部 PMOS晶体管52AX＜0＞、52AX＜1＞、52BX＜0＞、52BX＜1＞成为导通，全部NMOS晶体管85AX＜0＞、85AX＜1＞、85BX＜0 ＞、85BX＜1＞成为关断。
由此，在步骤1A(对簇1写入)，MGA1＜0＞、MGA2＜0 ＞、MGA3＜0＞、MGA4＜0＞的全部成为VPPs电平。
在步骤4A(从簇1向簇2切换)，MGT1n从VEE2电平切换成 VPPs电平。由此，MG开关&复位电路72-1的PMOS晶体管52A1 ＜0＞、52A1＜1＞、52B1＜0＞、52B1＜1＞成为关断。另外， NMOS晶体管85A1＜0＞、85A1＜1＞、85B1＜0＞、85B1＜1＞成为导通，因此，MGA1＜0＞与MG驱动器电路4R断开，被固定为 MGBNA的电压MGBNs。
由此，在步骤2A(对簇2写入)，除了MGA1＜0＞外，MGA2 ＜0＞、MGA3＜0＞、MGA4＜0＞成为VPPs电平。
在步骤4B(从簇2向簇3切换)中，MGT2n从VEE2电平切换成VPPs电平。由此，MG开关&复位电路72-2的PMOS晶体管 52A2＜0＞、52A2＜1＞、52B2＜0＞、52B2＜1＞成为关断。另外， NMOS晶体管85A2＜0＞、85A2＜1＞、85B2＜0＞、85B2＜1＞成为导通，因此，MGA2＜0＞与MG驱动器电路4R断开，被固定为 MGBNA的电压MGBNs。
由此，在步骤3A(对簇3写入)中，除了MGA1＜0＞及 MGA2＜0＞外，MGA3＜0＞、MGA4＜0＞成为VPPs电平。
在步骤4B(从簇3向簇4切换)，MGT3n从VEE2电平切换成 VPPs电平。由此，MG开关&复位电路72-3的PMOS晶体管52A3 ＜0＞、52A3＜1＞、52B3＜0＞、52B3＜1＞成为关断。另外， NMOS晶体管85A3＜0＞、85A3＜1＞、85B3＜0＞、85B3＜1＞成为导通，因此，MGA3＜0＞与MG驱动器电路4R断开，被固定为 MGBNA的电压MGBNs。
由此，在步骤4A(对簇4写入)，除了MGA1＜0＞、MGA2＜ 0＞及MGA3＜0＞外，MGA4＜0＞成为VPPs电平。
然后，返回至空闲状态[0B]。
如上，根据本实施方式，通过将存储器单元阵列及存储栅极线分成四部分，与分成两部分的情况相比，能够进一步缩短存储栅极线受到的干扰时间，因此，能够降低施加于存储栅极线的干扰压力。
另外，本实施方式中，与第五实施方式相同，不是将MG驱动器增加分割后的存储栅极线的数量，而是通过MG开关电路连接或分割多个存储栅极线，因此，能够削减控制电路及布线数等。其结果，能够减少布局面积。
此外，本实施方式中，对存储器单元阵列及存储栅极线被分成四部分的情况进行了说明，但能够使用同样的方法任意增加分割数。
接着，说明有关本发明的实施方式的半导体器件的整体结构。
(微型计算机)
图22是表示本发明实施方式的半导体器件的结构的框图。图22 中，作为半导体器件的例子，示出微型计算机(MAC)101的结构。
参照图22，微型计算机101通过例如使用CMOS (Complementary Metal OxideSemiconductor)集成电路制造技术等，而形成为如单晶硅那样的1个的半导体芯片。
如图22所示，微型计算机101具备中央处理装置(CPU) 102、随机存取存储器(RAM)105、闪存模块(FMDL)106。中央处理装置102具备命令控制部和执行部来执行命令。随机存取存储器105用作中央处理装置102的工作区域等。闪存模块106作为储存数据或程序的非易失性存储器模块设置。
微型计算机101还具备直接存储存取控制器(DMAC)103、总线接口电路(BIF)104、闪存定序器(FSQC)107、外部输入输出端口(PRT)108、109、定时器(TMR)110、时钟脉冲发生器 (CPG)111、高速总线(HBUS)112、周边总线(PBUS)113。
总线接口电路104进行高速总线1l2与周边总线113的总线接口控制或总线桥控制。闪存定序器107进行相对于闪存模块(FMDL) 106的指令访问控制。时钟脉冲发生器111产生用于控制微型计算机 101的内部时钟CLK。
微型计算机101的总线结构没有特别限制，在图22的情况下，设置有高速总线(HBUS)112及周边总线(PBUS)113。高速总线 112及周边总线113各自没有特别限制，但具有数据总线、地址总线及控制总线。通过设置高速总线1l2及周边总线113这两个总线，相较于在共用的总线上共用连接所有电路的情况，能够减轻总线的负荷，确保高速存取动作。
在高速总线112上连接中央处理装置102、直接存储存取控制器 103、总线接口电路104、随机存取存储器105、闪存模块106。在周边总线113上连接闪存定序器107、外部输入输出端口108、109、计时器110、时钟脉冲发生器111。
微型计算机101还具备连接有振荡器或供给了外部时钟的时钟端子XTAL/EXTAL、指示待机状态的外部硬件待机端子STB、指示复位的外部复位端子RES、外部电源端子VCC、外部接地端子 Vss。
图22中，由于作为逻辑电路的闪存定序器107和阵列结构的闪存模块106是额外使用CAD工具来设计的，所以为了便于说明作为分开的电路块而示出，但可将双方合并构成1个的闪存116。
闪存模块106经由读出专用的高速访问端口(HACSP)115与高速总线(HBUS)112连接。CPU102或DMAC103能够从高速总线112经由高速访问端口115读取访问闪存模块106。CPU102或 DMAC103在对闪存模块106进行写入及初始化的访问时，经由总线接口104并路径周边总线(PBUS)113对闪存定序器107发出指令。闪存定序器107响应该指令，从周边总线PBUS通过低速访问端口(LACSP)进行闪存模块的初始化或写入动作的控制。
本发明的实施方式中说明的结构相当于闪存模块106的存储器簇部分。
以上，基于实施方式具体说明本发明者提出的发明，但本发明不限于实施方式，当然能够在不脱离其宗旨的范围内实施各种的变更。
附图标记说明
1L左簇存储器单元阵列、1R右簇存储器单元阵列、2L、2R CG驱动器电路、3低电压解码电路、4L、4R MG驱动器电路、5 高电压解码电路、5-1第一解码器、5-2第二解码器、5-3、5-32、5- 33、5-34、5-34-1、5-34-2、5-34-3、5-34-4、5-35第三解码器、 6L、6R读出放大器/写入控制电路、7升压电路、8地址控制电路、9数据控制电路、10L、10R正电源端子、11L、11R负电源端子、12正电压端子、13负电压端子、14外部地址输入端子、15 外部数据输入端子、52MG开关电路、62、72、72-1、72-2、72-3、 72-4MG开关&复位电路、81MG复位电路、91L、91RMG抑制电路、100L、100R存储器单元、101微型计算机(半导体器件)、 102CPU、103DMAC、104BIF、105RAM、106闪存模块、107闪存定序器、108、109PRT、110TMR、111CPG、112HBUS、113PBUS、114LACSP、115HACSP、116FMDL、200L、200R CG驱动器、500SL驱动器、400、400L、400R、400AL＜0＞、400AL＜1 ＞、400BL＜0＞、400BL＜1＞、400AR＜0＞、400AR＜1＞、 400BR＜0＞、400BR＜1＞MG驱动器、401、41AL＜0＞、41AL＜ 1＞、41BL＜0＞、41BL＜1＞、41AR＜0＞、41AR＜1＞、41BR＜0 ＞、41BR＜1＞、52A＜0＞、52A＜1＞、52B＜0＞、52B＜1＞、 52A1＜0＞、52A1＜1＞、52B1＜0＞、52B1＜1＞、52A2＜0＞、 52A2＜1＞、52B2＜0＞、52B2＜1＞、52A3＜0＞、52A3＜1＞、 52B3＜0＞、52B3＜1＞、52A4＜0＞、52A4＜1＞、52B4＜0＞、 52B4＜1＞PMOS晶体管、402、42AL＜0＞、42AL＜1＞、42BL＜ 0＞、42BL＜1＞、42AR＜0＞、42AR＜1＞、42BR＜0＞、42BR＜1 ＞、53A＜0＞、53A＜1＞、53B＜0＞、53B＜1＞、55A＜0＞、55A ＜1＞、55B＜0＞、55B＜1＞、81A＜0＞、81A＜1＞、81B＜0＞、 81B＜1＞、85A＜0＞、85A＜1＞、85B＜0＞、85B＜1＞、85A1＜0 ＞、85A1＜1＞、85B1＜0＞、85B1＜1＞、85A2＜0＞、85A2＜1＞、85B2＜0＞、85B2＜1＞、85A3＜0＞、85A3＜1＞、85B3＜0 ＞、85B3＜1＞、85A4＜0＞、85A4＜1＞、85B4＜0＞、85B4＜1 ＞、91AL＜0＞、91AL＜1＞、91BL＜0＞、91BL＜1＞、91AR＜0 ＞、91AR＜1＞、91BR＜0＞、91BR＜1＞NMOS晶体管、MG存储栅极、CG控制栅极、MG1、MG2、MGAL＜1＞、MGAR＜1＞、 MGA1＜1＞、MGA2＜1＞、MGA3＜1＞、MG3、MG4、MGBL＜0 ＞、MGBR＜0＞、MGB1＜0＞、MGB2＜0＞、MGB3＜0＞、 MGL、MGRMGBL＜1＞、MGBR＜1＞、MGB1＜1＞、MGB2＜1 ＞、MGB3＜1＞、MGAL＜0＞、MGAR＜0＞、MGA1＜0＞、 MGA2＜0＞、MGA3＜0＞、MGA4＜0＞、MGA4＜1＞、MGB4＜0 ＞、MGB4＜1＞存储栅极线、MGBPA、MGBPB正侧电压线、 MGBNA、MGBNB负侧电压线、MGGL＜0＞、MGGL＜1＞、 MGGR＜0＞、MGGR＜1＞栅极电压线、CGL、CGR控制栅极线。

Claims (12)

1.一种半导体器件，其具备：
第一存储器簇及第二存储器簇，其包含多个分裂型存储器单元；
第一控制栅极线，其与所述第一存储器簇内的所述分裂型存储器单元的控制栅极连接；
第二控制栅极线，其与所述第二存储器簇内的所述分裂型存储器单元的控制栅极连接；
第一存储栅极线，其与所述第一存储器簇内的所述分裂型存储器单元的存储栅极连接；
第二存储栅极线，其与所述第二存储器簇内的所述分裂型存储器单元的存储栅极连接；
第一控制栅极驱动器，其驱动所述第一控制栅极线；
第二控制栅极驱动器，其驱动所述第二控制栅极线；以及
至少1个存储栅极驱动器，其驱动所述第一存储栅极线及所述第二存储栅极线，
所述第一控制栅极驱动器及所述第二控制栅极驱动器配置在所述第一存储器簇与所述第二存储器簇之间，
所述至少1个存储栅极驱动器配置在包围所述第一存储器簇和所述第二存储器簇两者的区域的外侧，
与所述第一存储栅极线连接且驱动所述第一存储栅极线及所述第二存储栅极线的1个存储栅极驱动器配置在所述区域的外侧的与所述第一存储器簇相邻的位置，
具备用于将所述第一存储栅极线和所述第二存储栅极线连接或断开的开关电路。
2.根据权利要求1所述的半导体器件，其中，具备：
第一解码器，其对于所述1个存储栅极驱动器，通过正侧电压线供给正侧电压，通过负侧电压线供给负侧电压，
所述第一解码器与所述1个存储栅极驱动器相邻配置。
3.根据权利要求2所述的半导体器件，其中，具备：
开关控制电路，其控制所述开关电路；以及
写入控制电路，其执行向所述第一存储器簇及所述第二存储器簇的存储器单元的写入，
在第一步骤中，所述开关控制电路使所述开关电路成为导通，所述存储栅极驱动器将所述第一存储栅极线及所述第二存储栅极线激活，所述写入控制电路执行向所述第二存储器簇的存储器单元的写入，
在所述第一步骤之后的第二步骤中，所述开关控制电路使所述开关电路成为关断，所述存储栅极驱动器将所述第一存储栅极线激活，所述写入控制电路执行向所述第一存储器簇的存储器单元的写入。
4.根据权利要求3所述的半导体器件，其中，
具备复位电路，该复位电路用于在所述开关电路为关断的期间，将所述第二存储栅极线的电位放电而固定为固定电压。
5.根据权利要求4所述的半导体器件，其中，
所述复位电路具备连接在所述第二存储栅极线和所述负侧电压线之间的复位晶体管。
6.根据权利要求5所述的半导体器件，其中，
所述开关电路由PMOS晶体管构成，
所述复位晶体管由NMOS晶体管构成。
7.根据权利要求6所述的半导体器件，其中，
所述开关控制电路向所述PMOS晶体管的栅极及所述NMOS晶体管的栅极供给同一栅极控制信号，
所述栅极控制信号的负侧的电压比所述存储栅极驱动器输出的电压中的最小的电压低。
8.根据权利要求6所述的半导体器件，其中，
所述开关控制电路向所述PMOS晶体管的栅极和所述NMOS晶体管的栅极供给同一栅极控制信号，
所述栅极控制信号的负侧的电压与所述存储栅极驱动器输出的电压中的最小的电压相等，
所述PMOS晶体管为耗尽型。
9.根据权利要求5所述的半导体器件，其中，
所述开关电路由第一NMOS晶体管构成，
所述复位晶体管由第二NMOS晶体管构成。
10.根据权利要求9所述的半导体器件，其中，
所述开关控制电路向所述第一NMOS晶体管的栅极供给第一栅极控制信号，向所述第二NMOS晶体管的栅极供给第二栅极控制信号，
所述第一栅极控制信号的正侧的电压比所述存储栅极驱动器输出的电压中的最大的电压高。
11.根据权利要求9所述的半导体器件，其中，
所述开关控制电路向所述第一NMOS晶体管的栅极供给第一栅极控制信号，向所述第二NMOS晶体管的栅极供给第二栅极控制信号，
所述第一栅极控制信号的正侧的电压与所述存储栅极驱动器输出的电压中的最大的电压相等，
所述第一NMOS晶体管为耗尽型。
12.根据权利要求1所述的半导体器件，其中，
所述开关电路由CMOS传输栅极构成。
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