JP5116987B2 - 集積半導体不揮発性記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 106
- 230000015654 memory Effects 0.000 claims description 227
- 238000009792 diffusion process Methods 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 72
- 239000000758 substrate Substances 0.000 claims description 67
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 125000006850 spacer group Chemical group 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 16
- 230000006870 function Effects 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 91
- 238000010586 diagram Methods 0.000 description 57
- 230000015572 biosynthetic process Effects 0.000 description 36
- 230000005669 field effect Effects 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 229910052785 arsenic Inorganic materials 0.000 description 9
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 9
- 238000000151 deposition Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- LPQOADBMXVRBNX-UHFFFAOYSA-N ac1ldcw0 Chemical group Cl.C1CN(C)CCN1C1=C(F)C=C2C(=O)C(C(O)=O)=CN3CCSC1=C32 LPQOADBMXVRBNX-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 238000011065 in-situ storage Methods 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 101001084254 Homo sapiens Peptidyl-tRNA hydrolase 2, mitochondrial Proteins 0.000 description 2
- 102100030867 Peptidyl-tRNA hydrolase 2, mitochondrial Human genes 0.000 description 2
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 101001047515 Homo sapiens Lethal(2) giant larvae protein homolog 1 Proteins 0.000 description 1
- 102100022956 Lethal(2) giant larvae protein homolog 1 Human genes 0.000 description 1
- 101100020724 Zea mays MGL3 gene Proteins 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 208000024891 symptom Diseases 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
ブ セミコンダクタ デバイス (Physics of Semiconductor Devices、2nd edition)」
第2版、ウィリー出版(Wiley-Interscience pub.)、p.496〜506(非特許文献1)に、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリの記載がみられる。ここでも見られるように、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄える形態は、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、CMOSLSIプロセスと整合性よくメモリを形成できることが知られている。しかし、これまでの絶縁膜中に電荷を蓄える形態は、電荷の注入と放出を行なわせながら、且つ、十分に電荷保持特性を持たせることが求められる。このため、こうした形態は、実際上実現が困難なものになっている。
(2)消去時の動作を模式的に示したのが図4である。メモリゲート550に負電位を与え、メモリゲート側拡散層200に正電位を与えることにより、拡散層端部のメモリゲートと拡散層がオーバーラップした領域で、強反転が生じるようにすることが出来る。このことで、バンド間トンネル現象を起こし、ホールを生成することができる。この動作を符号810で図示した。このバンド間トンネル現象については、例えば、「1987年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(1987 IEEE、 International Electron Device Meeting、 Technical Digest)」、p.718〜721(非特許文献5)にT.Y.Chan等による記述が見られる。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれMONOS膜中に注入されることにより消去動作が行なわれる。又、発生したホールが2次的な電子−正孔対を発生する様子を820で示した。これらのキャリアもMONOS膜中に注入される。即ち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。
(3)保持時、電荷は絶縁膜MONOS中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
(4)読み出し時、選択ゲート側拡散層200に正電位を与え、選択ゲート500に正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、(すなわち、書きこみ状態の閾値と消去状態の閾値の中間電位)を与えることで、保持していた電荷情報を電流として読み出すことができる。
以下、本発明の代表的なメモリセルの形成工程に従いつつ、その構造について説明する。図10は本例の集積半導体装置主要部の構成図である。高速読み出しを必要とするコードファイル部13と書き換え回数を必要とするデータファイル部14が、演算回路部15に繋がる構成を持った同一チップ5上に形成されている。ここでは、本発明の主眼である不揮発性メモリ部13、14のみを示している。勿論、これらの他、キャッシュメモリ等、通常集積されるメモリ部や、I/O部等、必要な領域もあるが、これらについては、本発明に直接関係を持たないので図示を省略した。
第2の実施例を,図26から図33を用いて説明する。図26から図33は当該メモリセルアレイの製造工程順に示した断面図である。これらの図の(a)はデータファイル部セルの断面図、(b)はコードファイル部セルの断面図である。これらの各断面図は図12のチャネル方向での断面(即ち、線A−Aに沿った断面)である。図12のチャネル方向での断面(線A−Aに沿った断面)を用いて示す。本発明では、コードファイル部とデータファイル部は同じアレイ平面配置をとることができるため、ここでは図12に示した同じレイアウトにより説明する。
以下、通常のCMOSプロセスの配線工程をとることで、メモリセルが形成される(図33)。図中、符号700はコンタクトプラグ、符号750は、第1金属配線層を示したものである。
図34から図42を用いて、第3の実施例を説明する。図34から図42は当該メモリセルアレイの製造工程順に示した断面図である。これらの図の(a)はデータファイル部セルの断面図、(b)はコードファイル部セルの断面図である。これらの各断面図は図12のチャネル方向での断面(即ち、線A−Aに沿った断面)である。図12のチャネル方向での断面(線A−Aに沿った断面)を用いて示す。本発明では、コードファイル部とデータファイル部は同じアレイ平面配置をとることができるため、ここでは図12に示した同じレイアウトにより説明する。
本発明の方式では、高速読み出しを行うメモリアレイと、これに比べ遅い読み出しを行うメモリアレイが同時に形成されることになる。その為、これらをモジュールとして、それぞれのモジュールを異なるクロック周波数で動作させることができる。
ここまで、スプリットゲート型のMONOSを用いたメモリセルに依存した特性として説明してきたが、同様のトレードオフは、浮遊ゲート型の不揮発性のメモリセルにおいても生じる。即ち、メモリセルのゲート長を長くすることで、電流駆動力は減少するが、安定したゲート電極によるチャネル制御性を得られる。このことから、注入、放出させる電荷量は少なくすることができ、書き換え耐性を向上することができる。そのため、ゲート長の異なるメモリセルの集積は有効である。浮遊ゲートにおいては、ゲート長はレイアウトサイズで決められるため、レイアウトにより変える事ができる。このように、セル特性にトレードオフがありゲート長がレイアウトサイズにより決められるセルの場合は、レイアウトを変えることで集積することができる。例えば、MONOS型のセルにおいても、図42のようにゲート長の異なるセルを集積することができる。
(1)半導体基板上に形成された電荷保持部を持った絶縁ゲート型電界効果トランジスタを用いて形成された複数の半導体不揮発性記憶素子を持ち、該記憶素子の絶縁ゲート型電界効果トランジスタのチャネル長が単一ではないことを特徴とする、集積半導体不揮発性記憶装置。
(2)前項(1)の集積半導体不揮発性記憶装置において、半導体不揮発性記憶素子が、シリコン基板上に形成された、第1の絶縁ゲート型電界効果トランジスタと、該トランジスタゲートと並行に、かつ接して形成された第2の絶縁ゲート型電界効果トランジスタを持ち、これらゲートと直行する方向に第1の拡散層電極と、第1のゲートと該ゲートにより制御された第1のチャネルと、第2のゲートと該ゲートに制御された第2のチャネルと、第2の拡散層電極が置かれ、第2の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、該電荷により第2の絶縁ゲート型電界効果トランジスタの第1の拡散層と第2の拡散層間を流れる電流の第2のゲートによる電圧特性を変化させる半導体不揮発性記憶素子であることを特徴とする集積半導体不揮発性記憶装置。
(3)前項(2)の集積半導体不揮発性記憶装置において、第2の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、該ゲート絶縁膜に、電子およびホールを注入することで、キャリアの持つ電荷により第2の絶縁ゲート型電界効果トランジスタの第1の拡散層と第2の拡散層間を流れる電流の第2のゲートによる電圧特性を変化させる半導体不揮発性記憶素子であることを特徴とする集積半導体不揮発性記憶装置。
(4)前項(2)の集積半導体不揮発性記憶装置において第2の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が、シリコン酸化膜とシリコン窒化膜の積層構造であることを特徴とする集積半導体不揮発性記憶装置。
(5)前項(2)の集積半導体不揮発性記憶装置において第2の絶縁ゲート型電界効果トランジスタのゲートが、第1の絶縁ゲート型電界効果トランジスタのゲートを用いたスペーサ構造により形成されていることを特徴とする集積半導体不揮発性記憶装置。
(6)前項(1)の集積半導体不揮発性記憶装置において、異なるチャネル長を有する半導体不揮発性記憶素子が、等しいゲート長を有することを特徴とする集積半導体不揮発性記憶装置。
(7)前項(1)の集積半導体不揮発性記憶装置において、チャネル長の異なる半導体不揮発性記憶素子は、別のメモリマットを構成していることを特徴とする集積半導体不揮発性記憶装置。
(8)前項(7)の集積半導体不揮発性記憶装置において、チャネル長の短い半導体不揮発性記憶素子により構成されたメモリマットにおいては、チャネル長の長い半導体不揮発性記憶素子に比べ短い時間で読み出しが行われることを特徴とする集積半導体不揮発性記憶装置。
(9)前項(7)の集積不揮発性半導体記憶装置において、チャネル長の長い半導体不揮発性記憶素子により構成されたメモリマットにおいては、チャネル長の短い不揮発性半導体記憶素子に比べ多くの書き換えが行われることを特徴とする集積半導体不揮発性記憶装置。
Claims (15)
- 半導体基板上のデータファイル部に形成されたデータファイル用の第1の不揮発性記憶素子と前記半導体基板上のコードファイル部に形成されたコードファイル用の第2の不揮発性記憶素子有する半導体装置であって、
前記第1の不揮発性記憶素子は、
前記半導体基板上に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1の選択ゲート電極と、
前記半導体基板上から前記第1の選択ゲート電極の側面に亘って形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜を介して前記第1の選択ゲート電極の側面及び前記半導体基板上に形成された第1のメモリゲート電極と、
前記半導体基板中の前記第1の選択ゲート電極側に形成された第1の拡散層領域と、
前記半導体基板中の前記第1のメモリゲート電極側に形成された第2の拡散領域と、を有し、
前記第2の不揮発性記憶素子は、
前記半導体基板上に形成された第3のゲート絶縁膜と、
前記第3のゲート絶縁膜上に形成された第2の選択ゲート電極と、
前記半導体基板上から前記第2選択ゲート電極の側面に亘って形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜を介して前記第2の選択ゲート電極の側面および前記半導体基板上に形成された第2のメモリゲート電極と、
前記半導体基板中の前記第2の選択ゲート電極側に形成された第3の拡散層領域と、
前記半導体基板中の前記第2のメモリゲート電極側に形成された第4の拡散層領域と、を有し、
前記第2のゲート絶縁膜及び前記第4のゲート絶縁膜は、電荷保持機能を有する絶縁膜であり、
前記第1のメモリゲート電極のゲート長は、前記第2のメモリゲート電極のゲート長と等しく、
前記第2の選択ゲート電極側の前記第2のメモリゲート電極の端から前記第2のメモリゲート電極下に形成される前記第4の拡散層領域の端までの長さは、前記第1の選択ゲート電極側の前記第1のメモリゲート電極の端から前記第1のメモリゲート電極下に形成される前記第2の拡散層領域の端までの長さよりも短いことを特徴とする半導体装置。 - 前記第2ゲート絶縁膜及び前記第4のゲート絶縁膜が、シリコン酸化膜とシリコン窒化膜との積層膜であることを特徴とする請求項1に記載の半導体装置。
- 前記第1の選択ゲート電極のゲート長は、前記第2の選択ゲート電極のゲート長と等しいことを特徴とする請求項2に記載の半導体装置。
- 前記第1の選択ゲート電極下に形成される前記第1の拡散層領域の端の位置は、前記第2の選択ゲート電極下に形成される前記第3の拡散層領域の端の位置と同じであることを特徴とする請求項3に記載の半導体装置。
- 前記第2の不揮発性記憶装置は、前記第1の不揮発性記憶装置よりも高速に読み出しが行われ、
前記第1の不揮発性記憶装置は、前記第2の不揮発性記憶装置よりも多くの書換えが行なわれることを特徴とする請求項1に記載の半導体装置。 - 半導体基板上のデータファイル部に形成され、第1の選択ゲート電極及び第1のメモリゲート電極を有するデータファイル用の第1の不揮発性記憶素子と、前記半導体基板上のコードファイル部に形成され、第2の選択ゲート電極及び第2のメモリゲート電極を有するコードファイル用の第2の不揮発性記憶素子を有する半導体装置の製造方法であって、
(a)前記データファイル部及びコードファイル部上に前記第1の選択ゲート電極及び前記第2の選択ゲート電極のゲート絶縁膜となる第1絶縁膜を形成する工程と、
(b)前記第1絶縁膜上に第1の多結晶シリコン層を形成する工程と、
(c)前記第1の多結晶シリコン層をパターニングすることにより、前記第1の選択ゲート電極及び前記第2の選択ゲート電極を形成する工程と、
(d)前記(c)工程の後、前記データファイル部及びコードファイル部上に前記第1のメモリゲート電極及び前記第2のメモリゲート電極のゲート絶縁膜となる第2の絶縁膜を形成する工程と、
(e)前記第2の絶縁膜上に第2の多結晶シリコン膜を形成する工程と、
(f)前記第2の多結晶シリコン膜を異方性エッチングすることにより、前記第1の選択ゲート電極の側面に前記第2の絶縁膜を介して前記第1のメモリゲート電極及び第1のスペーサを形成し、かつ、前記第2の選択ゲート電極の側面に前記第2の絶縁膜を介して前記第2のメモリゲート電極及び第2のスペーサを形成する工程と、
(g)前記第1のスペーサ及び前記第2のスペーサを除去する工程と、
(h)前記データファイル部の全面を覆い、かつ、前記コードファイル部の前記第2の選択ゲート電極側の前記半導体基板を覆うように第1のホトレジスト層を形成した状態で、前記コードファイル部の前記第2のメモリゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第1の拡散層領域を形成し、その後、前記第1のホトレジスト層を除去する工程と、
(i)前記データファイル部の前記第1の選択ゲート電極側の前記半導体基板を覆い、かつ、前記コードファイル部の全面を覆うように第2のホトレジスト層を形成した状態で、前記データファイル部の前記第1のメモリゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第2の拡散層領域を形成し、その後、前記第2のホトレジスト層を除去する工程と、
(j)前記データファイル部の前記第1のメモリゲート電極側の前記半導体基板を覆い、かつ、前記コードファイル部の前記第2のメモリゲート電極側の前記半導体基板を覆うように第3のホトレジスト層を形成した状態で、前記データファイル部の前記第1の選択ゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第3の拡散層領域を形成し、かつ、前記コードファイル部の前記第2の選択ゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第4の拡散層領域を形成し、その後、前記第3のホトレジスト層を除去する工程と、を有し、
前記第2の絶縁膜は、電荷保持機能を有する絶縁膜であり、
前記(h)工程における不純物を打ち込むエネルギーは、前記(i)工程における不純物を打ち込むエネルギーよりも大きく、
前記第2の選択ゲート電極側の前記第2のメモリゲート電極の端から前記第2のメモリゲート電極下に形成される前記第1の拡散層領域の端までの長さは、前記第1の選択ゲート電極側の前記第1のメモリゲート電極の端から前記第1のメモリゲート電極下に形成される前記第2の拡散層領域の端までの長さよりも短いことを特徴とする半導体装置の製造方法。 - 半導体基板上のデータファイル部に形成され、第1の選択ゲート電極及び第1のメモリゲート電極を有するデータファイル用の第1の不揮発性記憶素子と、前記半導体基板上のコードファイル部に形成され、第2の選択ゲート電極及び第2のメモリゲート電極を有するコードファイル用の第2の不揮発性記憶素子を有する半導体装置の製造方法であって、
(a)前記データファイル部及びコードファイル部上に前記第1の選択ゲート電極及び前記第2の選択ゲート電極のゲート絶縁膜となる第1絶縁膜を形成する工程と、
(b)前記第1絶縁膜上に第1の多結晶シリコン層を形成する工程と、
(c)前記第1の多結晶シリコン層をパターニングすることにより、前記第1の選択ゲート電極及び前記第2の選択ゲート電極を形成する工程と、
(d)前記(c)工程の後、前記データファイル部及びコードファイル部上に前記第1のメモリゲート電極及び前記第2のメモリゲート電極のゲート絶縁膜となる第2の絶縁膜を形成する工程と、
(e)前記第2の絶縁膜上に第2の多結晶シリコン膜を形成する工程と、
(f)前記第2の多結晶シリコン膜を異方性エッチングすることにより、前記第1の選択ゲート電極の側面に前記第2の絶縁膜を介して前記第1のメモリゲート電極及び第1のスペーサを形成し、かつ、前記第2の選択ゲート電極の側面に前記第2の絶縁膜を介して前記第2のメモリゲート電極及び第2のスペーサを形成する工程と、
(g)前記第1のスペーサ及び前記第2のスペーサを除去する工程と、
(h)前記データファイル部の前記第1のメモリゲート電極側の前記半導体基板を覆い、かつ、前記コードファイル部の前記第2のメモリゲート電極側の前記半導体基板を覆うように第1のホトレジスト層を形成した状態で、前記データファイル部の前記第1の選択ゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第1の拡散層領域を形成し、かつ、前記コードファイル部の前記第2の選択ゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第2の拡散層領域を形成し、その後、前記第1のホトレジスト層を除去する工程と、
(i)前記データファイル部の全面を覆い、かつ、前記コードファイル部の前記第2の選択ゲート電極側の前記半導体基板を覆うように第2のホトレジスト層を形成した状態で、前記コードファイル部の前記第2のメモリゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第3の拡散層領域を形成し、その後、前記第2のホトレジスト層を除去する工程と、
(j)前記(g)工程及び前記(h)工程の後、前記データファイル部及びコードファイル部上に第3絶縁膜を形成する工程と、
(k)前記第3絶縁膜を異方性エッチングすることにより、前記第1の選択ゲート電極の側面、前記第1のメモリゲート電極の側面、前記第2選択ゲート電極の側面、及び、前記第2メモリゲート電極の側面に絶縁膜スペーサを形成する工程と、
(l)前記データファイル部の前記第1の選択ゲート電極側の前記半導体基板を覆い、かつ、前記コードファイル部の全面を覆うように第3のホトレジスト層を形成した状態で、前記データファイル部の前記第1のメモリゲート電極側の前記半導体基板中に不純物を打ち込むことにより、前記半導体基板中に第4の拡散層領域を形成し、その後、前記第3のホトレジスト層を除去する工程と、を有し、
前記第2の絶縁膜は、電荷保持機能を有する絶縁膜であり、
前記第2の選択ゲート電極側の前記第2のメモリゲート電極の端から前記第2のメモリゲート電極下に形成される前記第3の拡散層領域の端までの長さは、前記第1の選択ゲート電極側の前記第1のメモリゲート電極の端から前記第1のメモリゲート電極下に形成される前記第4の拡散層領域の端までの長さよりも短いことを特徴とする半導体装置の製造方法。 - 前記第2の絶縁膜は、シリコン酸化膜とシリコン窒化膜との積層膜であることを特徴とする請求項6または7に記載の半導体装置の製造方法。
- 前記第1のメモリゲート電極のゲート長は、前記第2のメモリゲート電極のゲート長と等しいことを特徴とする請求項6に記載の半導体装置の製造方法。
- 前記第1の選択ゲート電極のゲート長は、前記第2の選択ゲート電極のゲート長と等しいことを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記第1の選択ゲート電極下に形成される前記第3の拡散層領域の端の位置は、前記第2の選択ゲート電極下に形成される前記第4の拡散層領域の端の位置と同じであることを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記第1のメモリゲート電極のゲート長は、前記第2のメモリゲート電極のゲート長と等しいことを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第1の選択ゲート電極のゲート長は、前記第2の選択ゲート電極のゲート長と等しいことを特徴とする請求項12に記載の半導体装置の製造方法。
- 前記第1の選択ゲート電極下に形成される前記第1の拡散層領域の端の位置は、前記第2の選択ゲート電極下に形成される前記第2の拡散層領域の端の位置と同じであることを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第2の不揮発性記憶装置は、前記第1の不揮発性記憶装置よりも高速に読み出しが行われ、
前記第1の不揮発性記憶装置は、前記第2の不揮発性記憶装置よりも多くの書換えが行なわれることを特徴とする請求項6または7に記載の半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006129887A JP5116987B2 (ja) | 2005-05-23 | 2006-05-09 | 集積半導体不揮発性記憶装置 |
US11/437,610 US7723779B2 (en) | 2005-05-23 | 2006-05-22 | Integrated semiconductor nonvolatile storage device |
US12/763,402 US8193053B2 (en) | 2005-05-23 | 2010-04-20 | Integrated semiconductor nonvolatile storage device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005149296 | 2005-05-23 | ||
JP2005149296 | 2005-05-23 | ||
JP2006129887A JP5116987B2 (ja) | 2005-05-23 | 2006-05-09 | 集積半導体不揮発性記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007005771A JP2007005771A (ja) | 2007-01-11 |
JP5116987B2 true JP5116987B2 (ja) | 2013-01-09 |
Family
ID=37524593
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006129887A Expired - Fee Related JP5116987B2 (ja) | 2005-05-23 | 2006-05-09 | 集積半導体不揮発性記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7723779B2 (ja) |
JP (1) | JP5116987B2 (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009146497A (ja) * | 2007-12-13 | 2009-07-02 | Renesas Technology Corp | 半導体装置 |
JP2010282987A (ja) | 2009-06-02 | 2010-12-16 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US8421159B2 (en) * | 2010-08-02 | 2013-04-16 | International Business Machines Corporation | Raised source/drain field effect transistor |
CN103366790A (zh) * | 2012-03-30 | 2013-10-23 | 硅存储技术公司 | 用于读出放大器的可调整参考发生器 |
US9368606B2 (en) | 2012-12-14 | 2016-06-14 | Cypress Semiconductor Corporation | Memory first process flow and device |
US20140167220A1 (en) | 2012-12-14 | 2014-06-19 | Spansion Llc | Three dimensional capacitor |
US8836006B2 (en) | 2012-12-14 | 2014-09-16 | Spansion Llc | Integrated circuits with non-volatile memory and methods for manufacture |
US8816438B2 (en) | 2012-12-14 | 2014-08-26 | Spansion Llc | Process charging protection for split gate charge trapping flash |
US20140167142A1 (en) | 2012-12-14 | 2014-06-19 | Spansion Llc | Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells |
US9209197B2 (en) | 2012-12-14 | 2015-12-08 | Cypress Semiconductor Corporation | Memory gate landing pad made from dummy features |
US20140167141A1 (en) | 2012-12-14 | 2014-06-19 | Spansion Llc | Charge Trapping Split Gate Embedded Flash Memory and Associated Methods |
US9966477B2 (en) | 2012-12-14 | 2018-05-08 | Cypress Semiconductor Corporation | Charge trapping split gate device and method of fabricating same |
US10014380B2 (en) | 2012-12-14 | 2018-07-03 | Cypress Semiconductor Corporation | Memory first process flow and device |
US8822289B2 (en) | 2012-12-14 | 2014-09-02 | Spansion Llc | High voltage gate formation |
US20140210012A1 (en) | 2013-01-31 | 2014-07-31 | Spansion Llc | Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions |
US9368644B2 (en) * | 2013-12-20 | 2016-06-14 | Cypress Semiconductor Corporation | Gate formation memory by planarization |
JP5684414B2 (ja) * | 2014-01-24 | 2015-03-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9466669B2 (en) | 2014-05-05 | 2016-10-11 | Samsung Electronics Co., Ltd. | Multiple channel length finFETs with same physical gate length |
WO2016024355A1 (ja) * | 2014-08-14 | 2016-02-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6385873B2 (ja) | 2015-03-30 | 2018-09-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP7038607B2 (ja) * | 2018-06-08 | 2022-03-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0888362A (ja) * | 1994-09-19 | 1996-04-02 | Sony Corp | 半導体装置とその製造方法 |
US5969383A (en) | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
US6215148B1 (en) | 1998-05-20 | 2001-04-10 | Saifun Semiconductors Ltd. | NROM cell with improved programming, erasing and cycling |
JP2000269470A (ja) * | 1999-03-18 | 2000-09-29 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP4647175B2 (ja) * | 2002-04-18 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
WO2004019408A1 (en) * | 2002-08-26 | 2004-03-04 | Solid State System Co., Ltd. | Contactless mask programmable rom |
JP4601287B2 (ja) * | 2002-12-26 | 2010-12-22 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置 |
-
2006
- 2006-05-09 JP JP2006129887A patent/JP5116987B2/ja not_active Expired - Fee Related
- 2006-05-22 US US11/437,610 patent/US7723779B2/en active Active
-
2010
- 2010-04-20 US US12/763,402 patent/US8193053B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20060281262A1 (en) | 2006-12-14 |
US20100203697A1 (en) | 2010-08-12 |
US7723779B2 (en) | 2010-05-25 |
US8193053B2 (en) | 2012-06-05 |
JP2007005771A (ja) | 2007-01-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090220 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100510 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120424 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120621 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120903 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120925 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121017 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151026 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
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|
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