JP2007005771A - 集積半導体不揮発性記憶装置 - Google Patents

集積半導体不揮発性記憶装置 Download PDF

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Abstract

【課題】不揮発性半導体記憶装置に求められる高速読み出しと、高書き換え耐性を有した集積半導体装置を提供する。
【解決手段】スプリットゲート構造の不揮発性半導体記憶装置において、読み出し電流と書き換え耐性はメモリゲートのゲート長によりトレードオフの関係にあるため、ゲート長の異なるメモリセルを集積する。これにより、高速読み出しと高書き換え耐性を両立した集積半導体装置を得ることができる。
【選択図】図２０

Description

本発明は、特に、安定動作が可能な、不揮発性メモリ構造を有する半導体記憶装置に関するものである。
ＬＳＩに組み込まれた集積半導体記憶装置の一つに不揮発性メモリがある。これは、ＬＳＩの電源を切っても記憶情報が残る素子であり、ＬＳＩを様々な応用に用いるためには、極めて重要な素子になっている。
半導体素子の不揮発性メモリについては、例えば、Ｓ．Ｓｚｅ著、「フィジックス オ
ブ セミコンダクタ デバイス (Physics of Semiconductor Devices、２nd edition)」
第２版、ウィリー出版(Wiley-Interscience pub.)、ｐ．４９６〜５０６（非特許文献１）に、いわゆる浮遊ゲート型メモリや絶縁膜を用いたメモリの記載がみられる。ここでも見られるように、絶縁膜を積層し、その界面や絶縁膜中のトラップ等に電荷を蓄える形態は、浮遊ゲート型に比べて新たな導電層を形成する必要がなく、ＣＭＯＳＬＳＩプロセスと整合性よくメモリを形成できることが知られている。しかし、これまでの絶縁膜中に電荷を蓄える形態は、電荷の注入と放出を行なわせながら、且つ、十分に電荷保持特性を持たせることが求められる。このため、こうした形態は、実際上実現が困難なものになっている。
これに対して、電荷を放出させる代わりに、異なる符号を持った電荷を注入することで記憶情報の書き換えを行なう方式が提案されている。この動作については、例えば、「１９９７年シンポジウムオンＶＬＳＩテクノロジー(１997 Symposium on VLSI Technology)」、１９９７年、p.６３〜６４（非特許文献３）にみられる。この構造では、メモリ動作させる多結晶シリコンゲートとセルの選択を行なうゲートが分かれて形成されている。又、同様の記載が、例えば、米国特許００５９６９３８３号明細書（特許文献１）或るいは米国特許ＵＳ６４７７０８４号明細書（特許文献２）にも見ることができる。
このメモリセル構造では、基本的にはＮＭＯＳをベースとした２つのトランジスタが、選択トランジスタの脇にメモリトランジスタを、いわゆる「縦積み」の配置で連結させるように置かれている。この等価回路は図１Ｃと同様である。選択トランジスタ１とメモリトランジスタ２が直列に接続されている。尚、図１Ａ及び図１Ｂにはそれぞれ図１Ｃに示す等価回路に対応する、メモリ素子の平面図および断面図を一例として示す。図１Ａにおいては、選択ゲートのパターン１５００、メモリゲートのパターン１５５０及び活性領域のパターン１１５０が、一つのメモリ素子の基板上での配置を示すものである。図１Ｂはこれに対応する断面図である。半導体基板１００に、選択トランジスタのゲート５００（以下、選択ゲートと略称する）及びメモリトランジスタのゲート５５０（以下、メモリゲートと略称する）が搭載されている。半導体基板１００には、当該メモリ素子部の電極部を構成する拡散層電極２００及び３００が形成される。更に、各ゲート５００、５５０の側壁にスペーサ絶縁物９４０を形成して、拡散層３１０、２１０が形成されている。尚、選択トランジスタのゲート絶縁膜は、符号９００で示され、一方、メモリトランジスタのゲート絶縁膜は符号９５０で示される。
本発明では、図１Ｂに例示したように、スペーサプロセスと呼ばれるプロセスにより形成したゲートを用いることが有効である。このプロセスは、選択トランジスタのゲート５００を形成した後、メモリゲートのゲート絶縁膜９５０を形成する。更に、この上にメモリゲート５５０のゲート材料を堆積した後、ウエハ面に垂直方向への異方性エッチングを行う。こうすることで、メモリゲート５５０を選択ゲート５００側面に形成するプロセスである。以降、こうしたプロセスを「スペーサプロセス」と略称する。
さて、ここでは、まず動作方法について説明し、形成方法等については、本発明の実施例を用いて詳しく述べる。このメモリセル（ＢＩＴ１、ＢＩＴ２）を用いてアレイを構成した場合の配置構成例を図２に示した。このメモリセルの等価回路は図１Ｃに示したものである。選択トランジスタ１とメモリトランジスタ２のゲート（選択ゲート、メモリゲート）が、それぞれＳＧＬ、ＭＧＬで示したワードライン（複数の各々がＳＧＬ０、ＳＧＬ１、ＳＧＬ３及びＭＧＬ０、ＭＧＬ１、ＭＧＬ３と例示される）を構成し、選択トランジスタの拡散層がビット線（ＢＬ：複数の各々がＢＬ０、ＢＬ１と例示される）に、又、メモリトランジスタの拡散層がソース線（ＳＬ：複数の各々がＳＬ０、ＳＬ１と例示される）になっている。また、ＢＩＴ１とＢＩＴ２のゲートは、同じワードラインにつながっているため、図２に記したように、同じワードラインにつながるものをＷＯＲＤ１、あるいはＷＯＲＤ２と呼ぶことができる。
図３、図４に、このメモリセルの代表的な書き込み及び消去動作の模式的な説明を図示した。両図はいずれもメモリセル部の断面図である。両図は動作の骨子を説明する為のものであるので模式図で、詳細な具体的構造は省略されている。図中符号は図１Ｂと同様である。メモリゲートのゲート絶縁膜９５０は、シリコン酸化膜でシリコン窒化膜を挟む構造で形成しており、いわゆるＭＯＮＯＳ構造（Metal-Oxide-Nitride-Oxide Semiconductor(Silicon)）になっている。選択ゲートのゲート絶縁膜９００はシリコン酸化膜である。拡散層電極２００、３００は、それぞれ、選択ゲート５００とメモリゲート５５０をマスクに形成している。
このメモリセルの基本的な動作として、（１）書きこみ、（２）消去、（３）保持、（４）読み出し、の４つの状態が考えられる。但し、この４つの状態の呼び名は、代表的なものとして用いており、書き込みと消去については、逆の呼び方をすることもできる。又、動作オペレーションも代表的なものを用いて説明するが、様々な異なるオペレーション法が考えられている。ここでは、説明のため、ＮＭＯＳタイプで形成したメモリセルについて述べるが、ＰＭＯＳタイプでも、原理的には同様に形成することができる。
（１）書きこみ時の動作を模式的に図３に示した。メモリゲート側拡散層２００に正電位を与え、選択ゲート側拡散層３００には、基板１００と同じ接地電位を与える。メモリゲート５５０に基板１００に対して高いゲートオーバードライブ電圧を加えることで、メモリゲート５５０下のチャネルをオン状態にする。ここで選択ゲート５００の電位を閾値より０．１Ｖないし０．２Ｖ高い値をとることで、オン状態にする。従って、図示するように、電子が導通状態となる。このとき、２つのゲートの境付近に最も強い電界を生じるため、多くのホットエレクトロンが発生し、メモリゲート側に注入される。尚、図において、選択ゲート５００下の白抜きの丸印に矢印をつけたものは、チャネル電子が加速されることでホットエレクトロンとなり、ＭＯＮＯＳ膜に注入される様子示している。また、インパクトイオン化によるキャリアの発生の様子を符号８００として図示した。電子を白抜きの丸印、正孔をハッチングを付した丸で示した。この現象は、ソースサイドインジェクション(Source side injection:ＳＳＩ)として知られているものである。このこと自体については、例えば、「１９８６年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(１986 IEEE、 International Electron Device Meeting、 Technical Digest)」、１９８６年、ｐ．５８６〜５８９（非特許文献４）にＡ．Ｔ．Ｗｕ等による報告がある。ここでは、浮遊ゲート型のメモリセルを用いているが、絶縁膜型においても注入機構は同様である。この方式でのホットエレクトロン注入の特長として、電界が選択ゲートとメモリゲート境界付近に集中するため、メモリゲートの選択ゲート側端部に集中的に注入が行なわれることである。又、浮遊ゲート型では、電荷保持層が電極により構成されているが、絶縁膜型では、絶縁膜中に蓄積されることになるため、極めて狭い領域にエレクトロンが保持されることになる。
（２）消去時の動作を模式的に示したのが図４である。メモリゲート５５０に負電位を与え、メモリゲート側拡散層２００に正電位を与えることにより、拡散層端部のメモリゲートと拡散層がオーバーラップした領域で、強反転が生じるようにすることが出来る。このことで、バンド間トンネル現象を起こし、ホールを生成することができる。この動作を符号８１０で図示した。このバンド間トンネル現象については、例えば、「１９８７年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(１987 IEEE、 International Electron Device Meeting、 Technical Digest)」、ｐ．７１８〜７２１（非特許文献５）にＴ．Ｙ．Ｃｈａｎ等による記述が見られる。このメモリセルにおいては、発生したホールがチャネル方向へ加速され、メモリゲートのバイアスにより引かれＭＯＮＯＳ膜中に注入されることにより消去動作が行なわれる。又、発生したホールが２次的な電子−正孔対を発生する様子を８２０で示した。これらのキャリアもＭＯＮＯＳ膜中に注入される。即ち、エレクトロンの電荷により上昇していたメモリゲートの閾値を、注入されたホールの電荷により引き下げることができる。
（３）保持時、電荷は絶縁膜ＭＯＮＯＳ中に注入されたキャリアの電荷として保持される。絶縁膜中でのキャリア移動は極めて少なく遅いため電極に電圧がかけられていなくても、良好に保持することができる。
（４）読み出し時、選択ゲート側拡散層２００に正電位を与え、選択ゲート５００に正電位を与えることで、選択ゲート下のチャネルをオン状態にする。ここで、書きこみ、消去状態により与えられるメモリゲートの閾値差を判別できる適当なメモリゲート電位、（すなわち、書きこみ状態の閾値と消去状態の閾値の中間電位）を与えることで、保持していた電荷情報を電流として読み出すことができる。
米国特許００５９６９３８３号明細書 米国特許ＵＳ６４７７０８４号明細書 Ｓ．Ｓｚｅ著、「フィジックス オブ セミコンダクタ デバイス(Physics of Semiconductor Devices、２nd edition)」 第２版、ウィリー出版(Wiley-Interscience pub.)、ｐ．４９６〜５０６ Ｓ．Ｓｚｅ著、「フィジックス オブ セミコンダクタ デバイス (Physics of Semiconductor Devices、２nd edition)」 第２版、ウィリー出版(Wiley-Interscience pub.)、ｐ．４４７ 「１９９７年シンポジウムオンＶＬＳＩテクノロジー(1997 Symposium on VLSI Technology)」、１９９７年、p.６３〜６４ 「１９８６年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(１986 IEEE、 International Electron Device Meeting、 Technical Digest)」、１９８６年、ｐ．５８６〜５８９ 「１９８７年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(１987 IEEE、 International Electron Device Meeting、 Technical Digest)」、ｐ．７１８〜７２１ 「２００１年アイ・イー・イー・イー、インターナショナル エレクトロン デバイス ミィーティング、テクニカルダイジェスト(２00１ IEEE、International Electron Device Meeting、 Technical Digest)」、ｐ．７１９〜７２２
このメモリセルを用いてメモリチップやメモリモジュールを高速で動作させるには、メモリセルの、いわゆる「セル電流」を大きくすることが有効である。図１Ｃで示したように、このメモリセルは、選択トランジスタ１とメモリトランジスタ２の２つのトランジスタで形成されている。選択トランジスタ１には、通常のＭＯＳトランジスタを用いることができるため、プロセスの加工レベルに合わせた高度に最適化された高性能なデバイス構造を当てることができる。そのためセル電流を大きくするには、メモリトランジスタ２の高性能化が重要となる。同じ電圧動作環境を仮定した場合、ＭＯＳトランジスタの電流駆動力を向上させるには、ゲート絶縁膜厚を薄くするか、又は、チャネル長を短くすることが求められる。しかし、ゲート絶縁膜は電荷保持部として動作させるため、薄膜化にはメモリ特性からの制約がある。その為、チャネル長を短くすることが最も有効とみることができる。後述するが、ゲート長はゲート端までの距離、チャネル長は拡散層端までの距離を示すものである。そのため、チャネル長は、ゲート端と拡散層端の差を、ゲート長から補正したものになる。
メモリゲートのチャネル長を短くする上で、図１Ｂに示した、いわゆるスペーサプロセスにより形成したメモリゲート構造が有効な方法と考えられる。この工程により形成されたメモリゲートのゲート長は、メモリゲート材料の堆積膜厚により決められる。その為、通常のリソグラフィ技術により決められる最小加工寸法より小さなゲート長を実現することができる。その為、チャネル長も短く、大きな電流駆動力を得ることができる。この様子を図５に示した。図５は、メモリゲート電圧と読み出し電流の関係をメモリゲート長（Ｌｍｇ）をパラメータとして示したものである。図５は、最小加工寸法１３０ｎｍを用いて、メモリゲート長５０ｎｍ、６０ｎｍ、７０ｎｍを形成し、電流駆動力を比べたものである。ゲート長を短くすることで、大きな電流駆動力を得られることが理解される。
一方、正孔注入を用いたセルにおいては、正孔の注入により、絶縁膜およびその界面にダメージを与えることが知られている。これが、電荷保持特性の劣化を引き起こす。即ち、ホットキャリアの注入により界面準位やトラップが生成され、これらへの電荷注入や放出、或いは、これらを介した電荷注入や放出が引き起こされる。このダメージ部からの電荷脱離等による閾値変化を考えると、メモリゲートのゲート長を短くした場合、チャネル全域で電荷脱離等が生じるため、閾値の変化は大きなものになる。図６に、同じダメージ層幅を仮定した場合の、閾値の変動量を、チャネル長をパラメータ（２０ｎｍ、４０ｎｍの例）として比較したものを示す。横軸は界面準位の密度、縦軸は読み出し電流の閾値変動を示す。チャネル長が短いもので、大きな閾値変動が引き起こされることがわかる。そのため、チャネル長の短いものでは、強いダメージを与えると、大きな閾値変動を引き起こすという問題が生じる。
そこで、本発明の目的は、上記諸問題点を解決し、高性能と安定した動作を両立させることができる、不揮発性メモリ素子を有する集積半導体不揮発性記憶装置を提供するとである。
集積半導体装置で用いられている不揮発性メモリには、２つに大別される、異なる性能が求められていることが知られている。システムの構成により個々の具体的要求の数値は変わるが、大きくは、高速読み出しと高書き換え耐性の２つに分けることができる。その代表的な例として、例えば、コードファイルと呼ばれる演算処理のプログラムなどを格納するものと、データファイルと呼ばれる大容量のデータを格納するものを挙げることができる。前者においては高速の読み出し速度が求められ、後者では、より多くの書き換え回数が求められることになる。以下、「コードファイル」及び「データファイル」という呼び名を、高速性が求められるメモリセル部と書き換え回数が求められるメモリセル部を、それぞれ表現するものとして用いる。
これまで、不揮発性メモリ装置にとっては、上述のように、書き換え回数、即ちダメージ耐性と、読み出し速度、即ち電流駆動力には、相反する関係にある。この為、不揮発性メモリ装置のチップ構成を図７に例示するように、演算処理用のチップを軸にコードファイル用の不揮発性メモリチップ、データファイル用の不揮発性メモリチップを別々にもつシステム構成がなされている。又、図８に別な例を示す。即ち、演算処理機能を持つチップにプログラムを持つコードファイル用不揮発性メモリを混載させ、データファイル用の不揮発性メモリチップを別に持たせることが行われている。
又、その他の構成例として、制御用のシステムにおいては、逆に小容量の多数の書き換えが求められるデータファイル領域が求められる場合がある。この場合、図９に示すように、演算処理機能を持つチップにデータファイルを混載させ、且つコードファイル用の不揮発性メモリチップを別に持たせる構成がとられている。
本発明に用いるスプリットゲート型メモリセルでは、上述したようにメモリゲートのゲート長を変えることで、異なる特性を得ることができる。そこで、本発明では、後述の実施例において詳細に説明する各種製造プロセスを用いて、異なるメモリゲートのチャネル長を持つメモリセルを同一チップ上に形成し、一つの集積半導体装置を構成する。高速読み出しを必要とするメモリセルでは、メモリゲートのチャネル長を短くし、書き換え回数の必要なメモリセルでは、チャネル長を長くし、そして、この両者を同一チップ上に集積する。
少なくとも、高速読み出しを必要とするセルと、書き換え回数の必要なセルの両者を同一チップ上に集積することで、高速読み出しと、高書き換え耐性を持ったメモリセルを有する集積半導体不揮発性記憶装置を提供することが出来る。
＜実施例１＞
以下、本発明の代表的なメモリセルの形成工程に従いつつ、その構造について説明する。図１０は本例の集積半導体装置主要部の構成図である。高速読み出しを必要とするコードファイル部１３と書き換え回数を必要とするデータファイル部１４が、演算回路部１５に繋がる構成を持った同一チップ５上に形成されている。ここでは、本発明の主眼である不揮発性メモリ部１３、１４のみを示している。勿論、これらの他、キャッシュメモリ等、通常集積されるメモリ部や、Ｉ／Ｏ部等、必要な領域もあるが、これらについては、本発明に直接関係を持たないので図示を省略した。
図１１から図２０は、本発明の第１の実施例である半導体装置のメモリセルアレイを説明する各種模式図である。図１１はメモリセルアレイのアレイ構成の等価回路図、図１２は平面配置図、図１３から図２０は当該メモリセルアレイの製造工程順に示した断面図である。これらの図の（ａ）はデータファイル部セルの断面図、（ｂ）はコードファイル部セルの断面図である。これらの各断面図は図１２のチャネル方向での断面（即ち、線Ａ−Ａに沿った断面）である。又、図（ａ）及び（ｂ）においては、いずれも、メモリ部の主要なトランジスタ部のみ示している。本発明では、コードファイル部とデータファイル部は同じアレイ平面配置をとることができるため、ここでは図１２に示した同じレイアウトにより説明する。又、形成工程においては、いわゆる０．１３ミクロン世代相当のプロセスを用いて説明する。
通例の浅溝素子分離(STI: Shallow Trench Isolation)プロセスを用いて、半導体基板表面に活性領域と、素子分離領域を形成する。尚、この素子分離領域は図中では省略されている。活性領域にシリコン表面を露出させ、基板表面１００を熱酸化により、２．５ｎｍのゲート絶縁膜９００を形成したのち、多結晶シリコン層をＣＶＤ法により２００ｎｍ堆積する。選択ゲートパターン（図１２の符号１５００にて示される）によりパターニングした後、多結晶シリコン層をエッチングし、選択ゲート電極５００を形成する（図１３の（ａ）、（ｂ））。この時、ここでは図示していないが、演算回路部のゲート電極を同時に加工することができる。
メモリゲート領域のゲート絶縁膜９００を除去した後、露出した基板表面を４ｎｍ酸化し、酸化膜９５１を形成する。次いでＣＶＤ法によりシリコン窒化膜９５２を厚さ８ｎｍ堆積し、更に、この上部にシリコン酸化膜９５３を厚さ７ｎｍに堆積することで、ＯＮＯ膜９５０を形成する(図１４の（ａ）、（ｂ）)。このＯＮＯ膜９５０は、前記の酸化膜９５１、シリコン窒化膜９５２、及びシリコン酸化膜９５３の積層膜で構成される。このＯＮＯ膜の形成においては、ISSG（In-Situ Steam Generation）酸化法を用いることができる。即ち、基板表面をISSG酸化することで、５ｎｍ成長させる。そして、シリコン窒化膜を１４ｎｍ堆積したのち、このシリコン窒化膜をISSG酸化することで、上部酸化膜６ｎｍを形成することができる。
ＯＮＯ膜９５０を形成したのち、高濃度にリンをin-situでドーピングした多結晶シリコン層を７０ｎｍ堆積する。この多結晶シリコン層を、異方性エッチングを行うことで、選択ゲート５００側面にスペーサ形状のメモリゲート５５０を形成する。この時、コンタクト形成部には、ホトレジストパターンによりマスクをおくことができる。又、ここでは図示していないが、不要部分の凸型側面から多結晶シリコン５５０を除くように、追加エッチングを行うことができる。
本例の構成では、メモリゲート５５０は選択ゲート５００の片側のみに形成すればよいため、不要部分となる多結晶シリコン５５０をエッチング除去する。このときＯＮＯ膜９５０を下地保護層として用いることができる。露出したＯＮＯ膜をエッチング除去し、洗浄した後、熱酸化することで基板表面に膜厚２ｎｍの酸化膜を形成する。尚、ここで形成される膜厚２ｎｍ程度の酸化膜は、後の工程、例えば図１８の段階では表面洗浄などによってほとんど除去されてしまうので、図面では図示が省略されている。
ホトレジスト層によるマスク層ＰＲを形成し、コードファイル部のメモリゲート５５０側の拡散層領域に砒素を１０ＫｅＶ、１０１５ｃｍ−２のドーズ量イオン打ち込みすることで、ソース２０１を形成する(図１５)。以下、図中において、ホトレジストによるマスク層を符号ＰＲにより示す。
次いで、改めてホトレジスト層によるマスク層ＰＲを形成し、データファイル部のメモリゲート５５０側の拡散層領域に砒素を３ＫｅＶ、１０１５ｃｍ−２のドーズ量イオン打ち込みすることで、ソース２０２を形成する(図１６)。
更に、改めてホトレジスト層によるマスク層ＰＲを形成し、データファイル部及びコードファイル部の選択ゲート５００側の拡散層領域に砒素を５ＫｅＶ、８×１０１４ｃｍ−２のドーズ量イオン打ち込みすることで、ドレイン３００を形成する(図１７)。本例の構成では、並置された２つのメモリセル部のドレインが共通の不純物領域３００で構成されている。このドレイン形成は、必要に応じて前の２つのソース拡散層形成プロセスと組み合わせることができる。又、演算回路部の拡散層形成を同時に行うことができる。
次いでスペーサを形成するに先立って、これまで準備した半導体基板１００を洗浄する。この時、前述したように、表面に形成された酸化膜はほとんど除去される。そして、改めて、シリコン酸化膜を１００ｎｍ堆積する。このシリコン酸化膜を、異方性エッチングを用いてエッチングすることで、選択ゲート５００及びメモリゲート５５０側面に、スペーサ９４０を形成する。このスペーサ９４０をマスクに、拡散層２１０及び拡散層３１０を砒素のイオン打ち込み法により形成する（図１８）。これらの不純物ドーピングにあわせて選択ゲート５００にも、不純物をドーピングすることができる。これらのプロセスは通常のＬＤＤ（Lightly doped drain）プロセスを適用したものである。
通例のサリサイドプロセスにより、選択ゲート上６５０、メモリゲート上６５５、ソース拡散層上、ドレイン拡散層上にシリサイド層（６２０及び６３０）を形成する(図１９)。サリサイドプロセスは、多結晶シリコンゲート側面を絶縁物スペーサで覆い、露出するゲート上面と、シリコン基板に形成されたソース・ドレイン拡散層領域のみを選択的にシリサイド化するものである。ここでは、選択ゲートとメモリゲート上面を同時にシリサイド化を行う。
以下、通常のＣＭＯＳプロセスの配線工程の方法を用いて、メモリセルが形成される（図２０）。図において、符号７００はコンタクトプラグ、符号７５０は第１金属配線層を示したものである。
前述の製造工程により、高いイオン打ち込みエネルギーを用いて形成されたコードファイル部のメモリゲートでは、データファイル部に比べ、拡散層がゲート下に多く入り込んでくる為、実効的なチャネル長を短くすることができる。図２１Ａはデータファイル部、図２１Ｂはコードファイル部のメモリセルに対応した主要部の断面図である。各図における各部位はこれまでのものと同じ符号を用いて示される。これら図２１Ａ、図２１Ｂに模式的に示したように、メモリセルのゲート長(Ｌｍｇ)は同じであっても、拡散層端までのチャネル長（Ｌｅｆｆ）を変えることができる。尚、符号Ｌｃｇは選択セルのチャネル長である。
データファイル部では、読み出し速度を遅くできるため、書き込み、消去条件をコードファイル部と変えることができる。代表的な書き込み消去条件及び読み出し条件を図２２Ａ、図２２Ｂ及び図２２Ｃにまとめる。図中、Ｖｍｇはメモリゲートの電位、Ｖｄはビット線の電位、Ｖｓはソース線の電位、Ｖｃｇは選択ゲートの電位、Ｖｂｂは基板の電位を表す。
早い読み出し速度の求められるコードファイルでは、大きな読み出し電流を得るため、閾値をより低い状態まで消去を行っている。ここでは、消去パルスを伸ばすことで消去をしているが、図２３Ａ、図２３Ｂ及び図２３Ｃに例示するように、メモリゲート（Ｖｍｇ）をより低い電圧まで下げることや、図２４Ａ、図２４Ｂ及び図２４Ｃに例示するように拡散層電圧（Ｖｓ）をより高くすることで、低い消去を行うことができる。これにより、周辺読み出し回路は同じものを用いて、より早い読み出しを行うことが可能になる。又、図２５Ａ、図２５Ｂ及び図２５Ｃに示すように、読み出し条件を変えることで、より高速な読み出し速度を得ることができる。
＜実施例２＞
第２の実施例を，図２６から図３３を用いて説明する。図２６から図３３は当該メモリセルアレイの製造工程順に示した断面図である。これらの図の（ａ）はデータファイル部セルの断面図、（ｂ）はコードファイル部セルの断面図である。これらの各断面図は図１２のチャネル方向での断面（即ち、線Ａ−Ａに沿った断面）である。図１２のチャネル方向での断面（線Ａ−Ａに沿った断面）を用いて示す。本発明では、コードファイル部とデータファイル部は同じアレイ平面配置をとることができるため、ここでは図１２に示した同じレイアウトにより説明する。
通例の浅溝素子分離(STI: Shallow Trench Isolation)プロセスを用いて、半導体基板表面に活性領域と、素子分離領域を形成する。素子分離領域自体は図中で省略されている。活性領域にシリコン表面を露出させ、基板表面を熱酸化により、２．５ｎｍのゲート絶縁膜（符号９００に相当する）を形成する。この後、多結晶シリコン層（符号５００に相当する）をＣＶＤ法により２００ｎｍ堆積する。この上部に選択ゲートパターン（図１２の符号１５００）によりパターニングしたのち、前記多結晶シリコンをエッチングし、選択ゲート電極５００を形成する(図２６)。このときここでは示していないが、演算回路部のゲート電極を同時に加工することができる。
次いで、メモリゲート領域のゲート絶縁膜９００を除去した後、露出した基板表面を４ｎｍ酸化する。この上部に、ＣＶＤ法によりシリコン窒化膜を８ｎｍ堆積し、更にシリコン酸化膜７ｎｍを堆積することで、ＯＮＯ膜を形成する(図２７)。このＯＮＯ膜の形成においては、ISSG（In-Situ Steam Generation）酸化を用いることができる。即ち、基板表面をISSG酸化することで、シリコン酸化膜を５ｎｍ成長させ、次いで、シリコン窒化膜を１４ｎｍ堆積したのち、このシリコン窒化膜をISSG酸化することで、上部酸化膜６ｎｍを形成することができる。
ＯＮＯ膜９５０を形成したのち、高濃度にリンをin-situでドーピングした多結晶シリコンを７０ｎｍ堆積する。この多結晶シリコンを異方性エッチングを行うことで、選択ゲート５００側面にスペーサ形状のメモリゲート５５０を形成する。この時、コンタクト形成部には、ホトレジストパターンによりマスクをおくことができる。又、ここでは図示していないが、不要部分の凸型側面から多結晶シリコン５５０を除くように、追加エッチングを行うことができる。
メモリゲート５５０は選択ゲートの片側のみに形成すればよいため、不要部分となる多結晶シリコン５５０をエッチング除去する。このときＯＮＯ膜９５０を下地保護層として用いることができる。露出したＯＮＯ膜をエッチング除去し、洗浄した後、熱酸化することで基板表面に２ｎｍの酸化膜を形成する。この酸化膜は図中で省略されている。実施例１において説明した状況と同じである。
更に、ホトレジスト層によるマスク層ＰＲを形成し、データファイル部およびコードファイル部の選択ゲート側拡散層領域に砒素を５ＫｅＶ、８×１０１４ｃｍ−２のドーズ量のイオン打ち込みすることで、ドレイン３００を形成する。このドレイン形成は、必要に応じて前の２つのソース拡散層形成プロセスと組み合わせることができる。又、演算回路部の拡散層形成を同時に行うことができる。
改めて、ホトレジスト層によるマスク層ＰＲを形成し、コードファイル部のメモリゲート側拡散層領域に砒素を５ＫｅＶ、８×１０１５ｃｍ−２のドーズ量イオン打ち込みすることで、ソース２０１を形成する(図２８)。
更に、シリコン酸化膜を２０ｎｍ堆積し、異方性エッチングすることで、選択ゲート５００及びメモリゲート５５０側面にスペーサ９４１を形成する(図２９)。
改めて、ホトレジスト層によるマスク層ＰＲを形成し、データファイル部のメモリゲート側拡散層領域に砒素を５ＫｅＶ、１０１５ｃｍ−２のドーズ量イオン打ち込みすることで、ソース２０２を形成する(図３０)。
更に、シリコン酸化膜を１００ｎｍ堆積する。このシリコン酸化膜を異方性エッチングすることで、選択ゲート５００及びメモリゲート５５０側面にスペーサ９４２を形成し、これをマスクに拡散層２１０および３１０を砒素のイオン打ち込み法により形成する（図３１）。これらの不純物ドーピングにあわせて選択ゲート５００にも不純物をドーピングすることができる。これらのプロセスは通常のＬＤＤ（Lightly doped drain）プロセスを適用したものである。
通例のサリサイドプロセスにより、選択ゲート上６５０、メモリゲート上６５５、ソース拡散層上６２０、ドレイン拡散層上６３０にシリサイド層を形成する(図３２)
以下、通常のＣＭＯＳプロセスの配線工程をとることで、メモリセルが形成される（図３３）。図中、符号７００はコンタクトプラグ、符号７５０は、第１金属配線層を示したものである。
こうした製造工程により、２重のスペーサを形成したデータファイル部のメモリゲートでは、コードファイル部に比べ、拡散層のゲート下への入り込みを抑えることができるため、実効的なチャネル長を長くすることができる。
＜実施例３＞
図３４から図４２を用いて、第３の実施例を説明する。図３４から図４２は当該メモリセルアレイの製造工程順に示した断面図である。これらの図の（ａ）はデータファイル部セルの断面図、（ｂ）はコードファイル部セルの断面図である。これらの各断面図は図１２のチャネル方向での断面（即ち、線Ａ−Ａに沿った断面）である。図１２のチャネル方向での断面（線Ａ−Ａに沿った断面）を用いて示す。本発明では、コードファイル部とデータファイル部は同じアレイ平面配置をとることができるため、ここでは図１２に示した同じレイアウトにより説明する。
通例の浅溝素子分離(STI: Shallow Trench Isolation)プロセスを用いて、半導体基板表面に活性領域と、素子分離領域を形成する。尚、ここで素子分離領域自体は、図中から省略されている。活性領域にシリコン表面を露出させ、基板表面を熱酸化により、２．５ｎｍのゲート絶縁膜（符号９００に相当する）を形成する。こののち、多結晶シリコン層（符号５００に相当する）をＣＶＤ法により２００ｎｍ堆積する。この上部に選択ゲートパターン（図１２の符号１５００）によりパターニングしたのち、前記多結晶シリコン層をエッチングし、選択ゲート電極５００を形成する(図３４)。このときここでは示していないが、演算回路部のゲート電極を同時に加工することができる。
メモリゲート領域の前記ゲート絶縁膜（露出した領域の符号９００に相当する絶縁膜）を除去した後、露出した基板表面を４ｎｍ酸化する。この酸化膜上に、ＣＶＤ法によりシリコン窒化膜を８ｎｍ堆積し、更にシリコン酸化膜７ｎｍを堆積することで、ＯＮＯ膜９５０を形成する。このＯＮＯ膜の形成においては、ISSG（In-Situ Steam Generation）酸化を用いることができる。即ち、基板表面をISSG酸化することで、酸化膜を５ｎｍ成長させる。この上部に、シリコン窒化膜を１４ｎｍ堆積したのち、このシリコン窒化膜をISSG酸化することで、上部酸化膜６ｎｍを形成することができる。
ＯＮＯ膜９５０を形成したのち、高濃度にリンをin-situでドーピングした多結晶シリコン層を７０ｎｍ堆積する。この多結晶シリコン層を異方性エッチングを行うことで、選択ゲート５００側面にスペーサ形状のメモリゲート５５０を形成する。この時、コンタクト形成部には、ホトレジストパターンによりマスクをおくことができる。又、ここでは図示していないが、不要部分の凸型側面から多結晶シリコン層５５０を除くように、追加エッチングを行うことができる。メモリゲート５５０は選択ゲートの片側のみに形成すればよいため、不要部分となる多結晶シリコン層５５０をエッチング除去する(図３５)。このときＯＮＯ膜９５０を下地保護層として用いることができる。
ホトレジスト層によるマスク層ＰＲを形成し、コードファイル部のメモリゲート側拡散層領域に砒素を５ＫｅＶ、１０１５ｃｍ−２のドーズ量イオン打ち込みすることで、ソース２０１を形成する(図３６)。
更に、ＯＮＯ膜３５０のシリコン窒化膜上の酸化膜を除去したのち、多結晶シリコン層を２０ｎｍ堆積する。この多結晶シリコン層を異方性エッチングすることで、選択ゲート５００及びメモリゲート５５０側面に第２スペーサメモリゲート５５５を形成する(図３７)。
露出したシリコン酸化膜とシリコン窒化膜の積層膜を除去し、基板表面を熱酸化することで２ｎｍのシリコン酸化膜を形成する。ホトレジストによるパターニングを行い、データファイル部のメモリゲート側拡散層領域に砒素を５ＫｅＶ、１０１５ｃｍ−２のドーズ量のイオン打ち込みすることで、ソース２０２を形成する。
改めて、ホトレジスト層によるマスク層ＰＲを形成し、選択ゲート側の拡散層領域に砒素を５ＫｅＶ、１０１５ｃｍ−２のドーズ量イオン打ち込みすることで、ソース３００を形成する(図３８)。
更に、この上部に、シリコン酸化膜を８０ｎｍ堆積する。そして、このシリコン酸化膜を異方性エッチングすることで、選択ゲート５００およびメモリゲート５５０、５５５側面にスペーサ９４０を形成し、これをマスクに拡散層２１０及び３１０を砒素のイオン打ち込み法により形成する（図３９）。これらの不純物ドーピングにあわせて選択ゲート５００にも不純物をドーピングすることができる。これらのプロセスは通常のLDD（Lightly doped drain）プロセスを適用したものである。
通例のサリサイドプロセスにより、選択ゲート上６５０、メモリゲート上６５５、ソース拡散層上６２０、ドレイン拡散層上６３０にシリサイド層を形成する(図４０)。
以下、通常のＣＭＯＳプロセスの配線工程をとることで、メモリセルが形成される（図４１）。符号７００はコンタクトプラグ、符号７５０は第１金属配線層を示したものである。
こうした製造工程により、図４２に模式的に示したように、データファイル部では、メモリゲート側拡散層２０２のゲートとのオーバーラップ領域はゲート５５５で覆われている。この図において、ＯＮＯ積層膜はシリコン酸化膜９５１、シリコン窒化膜９５２、シリコン酸化膜９５３で示している。ゲート５５５においては、シリコン酸化膜９５３が除かれ、９５１、９５２の２重積層膜で構成することができている。これにより、書き込み消去特性及びリテンション特性を劣化させる拡散層上の絶縁膜に注入された過剰電荷を、有効に減じることができる。
＜実施例４＞
本発明の方式では、高速読み出しを行うメモリアレイと、これに比べ遅い読み出しを行うメモリアレイが同時に形成されることになる。その為、これらをモジュールとして、それぞれのモジュールを異なるクロック周波数で動作させることができる。
図４３は本例のモジュールの主要部の構成図である。図では、制御回路１５、メモリファイル１（１６）及びメモリファイル２（１７）がバスでつながれた状態を示す。バス６８０での同一クロックに対して、読み出しの遅いメモリマット（データファイル）では、複数サイクルに対して、バス６８１にデータを出力することができる。
図４４は別な構成例である。図では、やはり制御回路１５、メモリファイル１（１６）及びメモリファイル２（１７）がバスでつながれた状態を示す。チップ上に、異なる周波数で動作するバス６８１及び６８２を設けることで、異なる速度で動作させることができる。図４５は、更に別な構成例である。制御回路１５に対して、複数のメモリマット１６、１７、１８、１９、及び２０が配置され、各メモリマットは各々の変換装置２１、２２、２３、２４、及び２５を介してバス６８０、６８１に接続されている。メモリマット毎に、クロック６８０の周期をダウンコンバートさせる変換装置を介して受けるようにすることで、低速で動作させるメモリマットのみ、例えば１/２周期で動作させることができる。これにより、プログラムによりそれぞれのマットの選択するクロックを与えることができるため、前述したような異なるチャネル長を持ったメモリセルの形成プロセスと組み合わせることで、同じマット構成でも、様々なコードファイルとデータファイルの組み合わせを持った集積半導体装置を実現することができる。
＜実施例５＞
ここまで、スプリットゲート型のＭＯＮＯＳを用いたメモリセルに依存した特性として説明してきたが、同様のトレードオフは、浮遊ゲート型の不揮発性のメモリセルにおいても生じる。即ち、メモリセルのゲート長を長くすることで、電流駆動力は減少するが、安定したゲート電極によるチャネル制御性を得られる。このことから、注入、放出させる電荷量は少なくすることができ、書き換え耐性を向上することができる。そのため、ゲート長の異なるメモリセルの集積は有効である。浮遊ゲートにおいては、ゲート長はレイアウトサイズで決められるため、レイアウトにより変える事ができる。このように、セル特性にトレードオフがありゲート長がレイアウトサイズにより決められるセルの場合は、レイアウトを変えることで集積することができる。例えば、ＭＯＮＯＳ型のセルにおいても、図４２のようにゲート長の異なるセルを集積することができる。
図４６のセルは、図１Ｃに示したセルの、そのほかの形成法である。図における符号はこれまでのものと同様である。この例は、メモリゲート５５０を選択ゲート５００に対するスペーサプロセスを用いないで、形成する例である。データファイル部及びコードファイル部の双方に、次の方法を用いる点が、これまでの方法と異なっている。即ち、半導体基板上にシリコン酸化膜９５１、シリコン窒化膜９５２、及びシリコン酸化膜９５３を形成し、この上部に選択ゲート５００を形成する。そして、この選択ゲート５００の上部に、所望形状の絶縁膜形成し、所望形状のメモリゲート５５０を搭載する。ここで、メモリゲート及び選択ゲートの寸法を調整することはいうまでもない。
これまで、諸実施例を用いて説明したが、本発明は、集積半導体不揮発性メモリ素子を、より安定に動作させることができるため、高い利用可能性を持つ。高速読み出しを必要とするセルでは、メモリゲートのチャネル長を短くし、書き換え回数の必要なセルでは、チャネル長を長くし、この両者を同一チップ上に集積することで、高速読み出しと、高書き換え耐性を持ったメモリセルを供することができる。
以上、本発明を詳しく説明したが、その主な形態を列挙すれば、次の通りである。
（１）半導体基板上に形成された電荷保持部を持った絶縁ゲート型電界効果トランジスタを用いて形成された複数の半導体不揮発性記憶素子を持ち、該記憶素子の絶縁ゲート型電界効果トランジスタのチャネル長が単一ではないことを特徴とする、集積半導体不揮発性記憶装置。
（２）前項（１）の集積半導体不揮発性記憶装置において、半導体不揮発性記憶素子が、シリコン基板上に形成された、第１の絶縁ゲート型電界効果トランジスタと、該トランジスタゲートと並行に、かつ接して形成された第2の絶縁ゲート型電界効果トランジスタを持ち、これらゲートと直行する方向に第１の拡散層電極と、第１のゲートと該ゲートにより制御された第１のチャネルと、第２のゲートと該ゲートに制御された第２のチャネルと、第２の拡散層電極が置かれ、第2の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、該電荷により第２の絶縁ゲート型電界効果トランジスタの第１の拡散層と第２の拡散層間を流れる電流の第２のゲートによる電圧特性を変化させる半導体不揮発性記憶素子であることを特徴とする集積半導体不揮発性記憶装置。
（３）前項（２）の集積半導体不揮発性記憶装置において、第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能をもち、該ゲート絶縁膜に、電子およびホールを注入することで、キャリアの持つ電荷により第２の絶縁ゲート型電界効果トランジスタの第１の拡散層と第２の拡散層間を流れる電流の第２のゲートによる電圧特性を変化させる半導体不揮発性記憶素子であることを特徴とする集積半導体不揮発性記憶装置。
（４）前項（２）の集積半導体不揮発性記憶装置において第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が、シリコン酸化膜とシリコン窒化膜の積層構造であることを特徴とする集積半導体不揮発性記憶装置。
（５）前項（２）の集積半導体不揮発性記憶装置において第2の絶縁ゲート型電界効果トランジスタのゲートが、第１の絶縁ゲート型電界効果トランジスタのゲートを用いたスペーサ構造により形成されていることを特徴とする集積半導体不揮発性記憶装置。
（６）前項（１）の集積半導体不揮発性記憶装置において、異なるチャネル長を有する半導体不揮発性記憶素子が、等しいゲート長を有することを特徴とする集積半導体不揮発性記憶装置。
（７）前項（１）の集積半導体不揮発性記憶装置において、チャネル長の異なる半導体不揮発性記憶素子は、別のメモリマットを構成していることを特徴とする集積半導体不揮発性記憶装置。
（８）前項（７）の集積半導体不揮発性記憶装置において、チャネル長の短い半導体不揮発性記憶素子により構成されたメモリマットにおいては、チャネル長の長い半導体不揮発性記憶素子に比べ短い時間で読み出しが行われることを特徴とする集積半導体不揮発性記憶装置。
（９）前項（７）の集積不揮発性半導体記憶装置において、チャネル長の長い半導体不揮発性記憶素子により構成されたメモリマットにおいては、チャネル長の短い不揮発性半導体記憶素子に比べ多くの書き換えが行われることを特徴とする集積半導体不揮発性記憶装置。
図１Ａは、スプリットメモリセルを説明するための代表的な平面レイアウト図である。 図１Ｂは、スプリットメモリセルを説明するための代表的な断面構造図である。 図１Ｃは、スプリットメモリセルを説明するための等価回路図である。 図２は、スプリットメモリセルを用いたメモリアレイの等価回路図。 図３は、メモリセル構造および書き込み動作を説明するための模式的素子断面構造図である。 図４は、メモリセル構造および消去動作を説明するための模式的素子断面構造図である。 図５は、読み出し電流のメモリゲート長依存性を説明する電流電圧特性図である。 図６は、閾値変化のメモリゲート長依存性説明図である。 図７は、チップ構成図である。 図８は、チップ構成図である。 図９は、チップ構成図である。 図１０は、複数のメモリファイルをもったチップ内構成図である。 図１１は、メモリアレイ等価回路図である。 図１２は、メモリアレイ平面配置図である。 図１３は、第１実施例の素子形成工程を説明する断面構造図である。 図１４は、第１実施例の素子形成工程を説明する断面構造図である。 図１５は、第１実施例の素子形成工程を説明する断面構造図である。 図１６は、第１実施例の素子形成工程を説明する断面構造図である。 図１７は、第１実施例の素子形成工程を説明する断面構造図である。 図１８は、第１実施例の素子形成工程を説明する断面構造図である。 図１９は、第１実施例の素子形成工程を説明する断面構造図である。 図２０は、第１実施例の素子形成工程を説明する断面構造図である。 図２１Ａは、第１実施例の効果を説明する断面構造図である。 図２１Ｂは、第１実施例の効果を説明する断面構造図である。 図２２Ａは、書き込み動作条件を示す説明図である。 図２２Ｂは、消去動作条件を示す説明図である。 図２２Ｃは、読み出し動作条件を示す説明図である。 図２３Ａは、書き込み動作条件を示す説明図である。 図２３Ｂは、消去動作条件を示す説明図である。 図２３Ｃは、読み出し動作条件を示す説明図である。 図２４Ａは、書き込み動作条件を示す説明図である。 図２４Ｂは、消去動作条件を示す説明図である。 図２４Ｃは、読み出し動作条件を示す説明図である。 図２５Ａは、書き込み動作条件を示す説明図である。 図２５Ｂは、消去動作条件を示す説明図である。 図２５Ｃは、読み出し動作条件を示す説明図である。 図２６は、第２実施例の素子形成工程を説明する断面構造図である。 図２７は、第２実施例の素子形成工程を説明する断面構造図である。 図２８は、第２実施例の素子形成工程を説明する断面構造図である。 図２９は、第２実施例の素子形成工程を説明する断面構造図である。 図３０は、第２実施例の素子形成工程を説明する断面構造図である。 図３１は、第２実施例の素子形成工程を説明する断面構造図である。 図３２は、第２実施例の素子形成工程を説明する断面構造図である。 図３３は、第２実施例の素子形成工程を説明する断面構造図である。 図３４は、第３実施例の素子形成工程を説明する断面構造図である。 図３５は、第３実施例の素子形成工程を説明する断面構造図である。 図３６は、第３実施例の素子形成工程を説明する断面構造図である。 図３７は、第３実施例の素子形成工程を説明する断面構造図である。 図３８は、第３実施例の素子形成工程を説明する断面構造図である。 図３９は、第３実施例の素子形成工程を説明する断面構造図である。 図４０は、第３実施例の素子形成工程を説明する断面構造図である。 図４１は、第３実施例の素子形成工程を説明する断面構造図である。 図４２は、第３実施例の効果を説明する断面構造図である。 図４３は、メモリファイル構成図である。 図４４は、メモリファイル構成図である。 図４５は、メモリファイル構成図である。 図４６は、第５の実施例を説明する断面図である。
符号の説明
１００：基板、２００、３００、２０１、２０２、２１０、３１０：拡散層電極、５００：選択トランジスタ、５５０、５５５：メモリトランジスタ、６２０、６３０、６５５、６５０：シリサイド層、６８０：クロック配線、６８１、６８２：バス配線、７００、７５０：金属配線層、８００、８１０、８２０：キャリア発生領域、９００：選択ゲート絶縁膜、９５０、９５１、９５２、９５３：メモリゲート絶縁膜、９４０、９４１、９４２：絶縁膜。

Claims (13)

  1. 半導体基板と、この半導体基板上に、電荷保持部を有する絶縁ゲート型電界効果型トランジスタを少なくとも有して形成された複数の半導体不揮発性記憶素子を、少なくとも有し、前記半導体不揮発性記憶素子が有する複数の絶縁ゲート型電界効果トランジスタにおける各チャネル長が、単一のチャネル長でないことを特徴とする集積半導体不揮発性記憶装置。
  2. 前記半導体不揮発性記憶素子は、第１の絶縁ゲート型電界効果型トランジスタと、第２の絶縁ゲート型電界効果型トランジスタとが、それらのゲートを相互に平行に並置されたトランジスタの組を有し、
    前記第１の絶縁ゲート型電界効果型トランジスタと第２の絶縁ゲート型電界効果型トランジスタは、各々、各々のゲートと平行な方向と直行する方向に、一対の第１の拡散層電極と第２の拡散層電極とを有し、前記第１の拡散層電極と前記第２の拡散層電極とに挟まれて、前記第１の絶縁ゲート型電界効果型トランジスタの有する第１のゲートにより制御された第１のチャネルと、前記第２の絶縁ゲート型電界効果型トランジスタの有する第２のゲートに制御された第２のチャネルとが形成され、且つ
    前記第２の絶縁ゲート型電界効果トランジスタのゲート絶縁膜が電荷保持機能を有し、前記電荷保持機能を有するゲート絶縁膜が保持する電荷の変化により、前記第２の絶縁ゲート型電界効果トランジスタの第１の拡散層電極と第２の拡散層電極間を流れる電流に対する、第２のゲートによる電圧特性を変化させることを特徴とする請求項１に記載の集積半導体不揮発性記憶装置。
  3. 前記半導体不揮発性記憶素子が、前記電荷保持機能を有する第２の絶縁ゲート型電界効果型トランジスタのゲート絶縁膜に、電子及びホールを注入することで生ずるキャリアの持つ電荷量の変化により、前記第２の絶縁ゲート型電界効果型トランジスタにおける第１の拡散層電極と第２の拡散層電極間を流れる電流の、前記第２のゲートによる電圧特性を変化させる半導体不揮発性記憶素子であることを特徴とする請求項２に記載の集積半導体不揮発性記憶装置。
  4. 前記第２の絶縁ゲート型電界効果型トランジスタのゲート絶縁膜が、シリコン酸化膜とシリコン窒化膜との積層膜であることを特徴とする請求項２に記載の集積半導体不揮発性記憶装置。
  5. 前記第１の絶縁ゲート型電界効果型トランジスタは、前記半導体基板上に、少なくとも、第１の絶縁膜と、前記第１の絶縁膜上に、この第１の絶縁膜をゲート絶縁膜として形成された第１のゲートとを有し、
    前記第２の絶縁ゲート型電界効果型トランジスタは、少なくとも、前記半導体基板の上面を基準面とした場合の、前記第１のゲートの側面及びこの側面より延在する前記半導体基板の上面に、第２の絶縁膜と、前記第２の絶縁膜を介して形成された第２のゲートとを有し、且つ前記半導体基板の前記延在領域に搭載された前記第２の絶縁膜が、第２の絶縁ゲート型電界効果型トランジスタのゲート絶縁膜となされていることを特徴とする請求項２に記載の集積半導体不揮発性記憶装置。
  6. 単一のチャネル長でない前記半導体不揮発性記憶素子は、等しいゲート長を有することを特徴とする請求項１に記載の集積半導体不揮発性記憶装置。
  7. 前記複数の半導体不揮発性記憶素子が、少なくとも第１のメモリマットと、第２のメモリマットとに配置され、且つ前記第１のメモリマットに配置された半導体不揮発性記憶素子と前記第２のメモリマットに配置された半導体不揮発性記憶素子とが、相互にチャネル長を異にすることを特徴とする請求項１に記載の集積半導体不揮発性記憶装置。
  8. チャネル長の短い半導体不揮発性記憶素子により構成された前記メモリマットにおいては、前記チャネル長の長い半導体不揮発性記憶素子と比較して、短い時間で読み出しが行われることを特徴とする請求項７に記載の集積半導体不揮発性記憶装置。
  9. チャネル長の長い半導体不揮発性記憶素子により構成された前記メモリマットにおいては、前記チャネル長の短い不揮発性半導体記憶素子と比較して、多くの回数の書き換えが行われることを特徴とする請求項７に記載の集積半導体不揮発性記憶装置。
  10. 一対の第１のゲート部材と第２のゲート部材とを相互に平行に並置され、前記第１及び第２のゲート部材の平行な方向と直行する方向に、第１の拡散層電極と第２の拡散層電極とを有する絶縁ゲート型電界効果型トランジスタを、複数有する第１の半導体記憶素子領域と、一対の第３のゲート部材と第４のゲート部材とを相互に平行に並置され、前記第３及び第４のゲート部材の平行な方向と直行する方向に、第３の拡散層電極と第４の拡散層電極とを有する絶縁ゲート型電界効果型トランジスタを、複数有する第２の半導体記憶素子領域と、を少なくとも有する半導体基板を準備し、
    前記第１の半導体記憶素子領域に配置された、絶縁ゲート型電界効果型トランジスタの第２の拡散層電極と、前記第２の半導体記憶素子領域に配置された、絶縁ゲート型電界効果型トランジスタの第２の拡散層電極と、ドーズ量を異にするイオン打ち込みによって形成することを特徴とする集積半導体不揮発性記憶装置の製造方法。
  11. 一対の第１のゲート部材と第２のゲート部材とを相互に平行に並置され、前記第１及び第２のゲート部材の平行な方向と直行する方向に、第１の拡散層電極と第２の拡散層電極とを有する絶縁ゲート型電界効果型トランジスタを、複数有する第１の半導体記憶素子領域と、一対の第３のゲート部材と第４のゲート部材とを相互に平行に並置され、前記第３及び第４のゲート部材の平行な方向と直行する方向に、第３の拡散層電極と第４の拡散層電極とを有する絶縁ゲート型電界効果型トランジスタを、複数有する第２の半導体記憶素子領域と、を少なくとも有する半導体基板を準備し、
    前記第１の半導体記憶素子領域に配置された、絶縁ゲート型電界効果型トランジスタの第２の拡散層電極と、前記第２の半導体記憶素子領域に配置された、絶縁ゲート型電界効果型トランジスタの第２の拡散層電極とを、イオン打ち込みによって形成し、且つ少なくとも設ける第２の拡散層電極とをイオン打ち込みで形成する際、前記第２のゲート部材と前記第４のゲート部材との少なくともいずれか一方に、側壁スペーサを設けてイオン打ち込みすることを特徴とする集積半導体不揮発性記憶装置の製造方法。
  12. 前記側壁スペーザが、シリコン酸化膜で形成されたことを特徴とする請求項１１に記載の集積半導体不揮発性記憶装置の製造方法。
  13. 前記側壁スペーサが、ポリシリコン膜で形成されたことを特徴とする請求項１１に記載の集積半導体不揮発性記憶装置の製造方法。
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