IT201600084790A1 - Dispositivo di memoria a cambiamento di fase, sistema includente il dispositivo di memoria e metodo di funzionamento del dispositivo di memoria a cambiamento di fase - Google Patents

Description

“DISPOSITIVO DI MEMORIA A CAMBIAMENTO DI FASE, SISTEMA INCLUDENTE IL DISPOSITIVO DI MEMORIA E METODO DI FUNZIONAMENTO DEL DISPOSITIVO DI MEMORIA A CAMBIAMENTO DI FASE”

La presente invenzione è relativa ad un dispositivo di memoria a cambiamento di fase, ad un sistema includente il dispositivo di memoria a cambiamento di fase e ad un metodo di funzionamento del dispositivo di memoria a cambiamento di fase.

Sono note memorie non volatili a cambiamento di fase (cosiddette PCM, dall’inglese “Phase Change Memory”), in cui, per immagazzinare informazioni, si sfruttano le caratteristiche di materiali che hanno la proprietà di commutare fra fasi aventi caratteristiche elettriche diverse. Ad esempio, tali materiali possono commutare fra una fase amorfa, disordinata, ed una fase cristallina o policristallina, ordinata, e le due fasi sono associate a resistività di valore notevolmente differente, e conseguentemente ad un differente valore di un dato memorizzato. Ad esempio, gli elementi del VI gruppo della tavola periodica, quali Tellurio (Te), Selenio (Se), o Antimonio (Sb), chiamati calcogenuri o materiali calcogenici, sono utilizzabili vantaggiosamente per la realizzazione di celle di memoria a cambiamento di fase. I cambiamenti di fase vengono ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi (generalmente noti come riscaldatori) disposti a contatto con rispettive regioni di materiale calcogenico. Dispositivi di selezione (ad esempio transistori MOSFET), sono collegati ai riscaldatori, ed abilitano il passaggio di una corrente elettrica di programmazione attraverso un rispettivo riscaldatore; tale corrente elettrica, per effetto Joule, genera le temperature necessarie per il cambiamento di fase. In lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causare un sensibile riscaldamento, e quindi leggendo il valore della corrente che fluisce nella cella. Dato che la corrente è proporzionale alla conduttività del materiale calcogenico, è possibile determinare in quale stato si trovi il materiale, e quindi risalire al dato memorizzato nelle celle di memoria.

In modo noto, le memorie non volatili comprendono una matrice di celle di memoria organizzate in righe (linee di parola, o “word line”) e colonne (linee di bit, o “bit line”); ciascuna cella di memoria è realizzata, nel caso delle memorie PCM, da un elemento di memorizzazione a cambiamento di fase e da un transistore selettore, collegati in serie. Un decodificatore di colonna ed un decodificatore di riga permettono di selezionare, sulla base di segnali logici di indirizzo ricevuti in ingresso e schemi di decodifica più o meno complessi, le celle di memoria, ed in particolare le relative word line e bit line, di volta in volta indirizzate.

Il decodificatore di colonna comprende una pluralità di interruttori analogici di selezione (realizzati da transistori), riceventi ai rispettivi terminali di controllo i segnali di indirizzo; gli interruttori di selezione sono organizzati secondo una struttura ad albero in livelli gerarchici, ed il loro numero in ogni livello gerarchico è legato all’organizzazione ed alla dimensione della matrice di memoria. Gli interruttori di selezione, quando abilitati, permettono di portare la bit line selezionata ad un valore definito di tensione e/o corrente, a seconda delle operazioni che si desidera implementare; in particolare, un percorso di corrente viene creato tra uno stadio di programmazione o uno stadio di lettura e la bit line selezionata. Tale percorso di corrente è definito dalla serie di un certo numero di interruttori di selezione. In modo noto, amplificatori di lettura (“sense amplifier”) eseguono la lettura dei dati memorizzati nelle celle di memoria, confrontando la corrente che fluisce nella cella di memoria selezionata (o una quantità elettrica ad essa correlata) con una corrente di riferimento che scorre in una cella di riferimento (lettura cosiddetta “double-ended”), oppure con una corrente di riferimento fornita da un generatore di corrente di riferimento (lettura cosiddetta “singleended”). La lettura “single-ended” è utilizzata tipicamente in fase di verifica dell’avvenuta programmazione della cella o in fase di test, mentre la lettura “double-ended” durante il normale utilizzo della memoria, per leggere il dato logico memorizzato nella cella che si vuole leggere.

Per effettuare la lettura “single-ended”, un ingresso dell’amplificatore di lettura riceve la corrente della cella di memoria che si desidera leggere mentre l’altro ingresso dell’amplificatore di lettura riceve la corrente di riferimento fornita dal generatore di corrente di riferimento.

In entrambe le modalità citate è opportuno garantire, quanto più possibile, analoghe condizioni di lavoro all’amplificatore di lettura con particolare attenzione al carico capacitivo sui due ingressi dello stesso. Questa necessità, tuttavia, è difficilmente riscontrabile nei sistemi di lettura “single-ended” in quanto, in modo di per sé evidente, la capacità associata ad un generatore di corrente di riferimento utilizzato in lettura “singleended” è diversa dalla capacità che deriva dalle linee di bit utilizzate per portare il segnale di corrente della cella che si desidera leggere.

Inoltre, si nota che l’effettivo valore di capacità associato alle bit line è influenzato da una serie di fattori non prevedibili a priori, quali ad esempio le variazioni di processo di fabbricazione. Di conseguenza, fluttuazioni possono verificarsi e non rendono conveniente l’utilizzo di una capacità preimpostata associata al generatore di corrente di riferimento.

Scopo della presente invenzione è pertanto quello di fornire un dispositivo di memoria PCM che consenta di risolvere, in tutto o in parte, i problemi associati ai decodificatori di tipo noto, e che risulti ottimizzato per quanto riguarda le caratteristiche di carico capacitivo visto dall’amplificatore di lettura in entrambe le modalità di lettura “single-ended” e “double-ended”. Scopo della presente invenzione è altresì insegnare un metodo di funzionamento del dispositivo di memoria PCM.

Secondo la presente invenzione vengono pertanto forniti un dispositivo di memoria a cambiamento di fase, un sistema includente il dispositivo di memoria a cambiamento di fase ed un metodo di funzionamento del dispositivo di memoria a cambiamento di fase, come definiti rispettivamente nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo e con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra un diagramma circuitale schematico di una porzione di un dispositivo di memoria non volatile, in particolare di tipo PCM, e di un relativo decodificatore di colonna, secondo una forma di realizzazione della presente invenzione;

- la figura 2 mostra con maggior dettaglio un buffer di pilotaggio che è parte del decodificatore di colonna di figura 1; e

- la figura 3 è uno schema a blocchi semplificato di un sistema elettronico incorporante il dispositivo di memoria non volatile, in una forma di realizzazione della presente invenzione.

Come sarà descritto in dettaglio nel seguito, un aspetto della presente divulgazione prevede di suddividere il decodificatore di colonna in due porzioni comandabili indipendentemente l’una dall’altra e configurare i segnali di pilotaggio delle due porzioni del decodificatore di colonna in modo tale da garantire un carico capacitivo comparabile ai due ingressi dell’amplificatore di lettura in entrambe le operazioni di lettura “single-ended” (lettura di un dato logico memorizzato in una cella di memoria mediante confronto con un riferimento di corrente) e “double-ended” (lettura di un dato logico memorizzato in una cella di memoria mediante confronto con una ulteriore cella di memoria). La lettura “single-ended” è tipicamente utilizzata durante la verifica di dati precedentemente scritti in memoria.

In particolare, nel caso di lettura “single-ended” di una cella di memoria selezionata tramite la relativa word line ed accoppiata ad una bit line locale di un settore di memoria, l’amplificatore di lettura avrà, su un suo primo ingresso, la capacità associata alla bit line locale più la capacità associata ad una prima bit line principale a cui la bit line lcale è connessa. Inoltre, l’amplificatore di lettura riceverà, su un suo secondo ingresso, la corrente di riferimento utilizzata per la comparazione ma anche una capacità associata ad una ulteriore bit line principale che, durante questa operazione, è disaccoppiata da bit line locali. In altre parole, l’amplificatore di lettura riceve su entrambi gli ingressi un carico capacitivo di analoga entità.

Poiché, il valore capacitivo delle bit line principali di una memoria PCM è fino a 10 volte maggiore di quello delle bit line locali, l’apporto capacitivo di queste ultime può essere trascurato (es., 40fF la bit line locale e 400fF la bit line principale).

Nella figura 1 è mostrata schematicamente, ed indicata nel suo complesso con il numero di riferimento 1, una porzione di un dispositivo di memoria non volatile, in particolare di tipo PCM, limitatamente alle sole parti necessarie alla comprensione della presente divulgazione.

In particolare, il dispositivo di memoria non volatile 1 comprende una matrice di memoria 2, costituita da una pluralità di prime celle di memoria 3, e da una pluralità di seconde celle di memoria 3’, selezionabili mediante word line locali WL e bit line locali BL. In modo di per sé noto, le seconde celle di memoria 3’ corrispondono, per numero e caratteristiche di fabbricazione, alle prime celle di memoria 3 e, in uso, memorizzano lo stesso dato logico delle prime celle di memoria 3 (rappresentano, di fatto, una copia fisica e logica delle prime celle di memoria 3). Le seconde celle di memoria 3’ vengono interrogate durante la lettura “double-ended” delle prime celle di memoria 3, per leggere il dato logico memorizzato nelle prime celle di memoria 3 mediante confronto con il dato logico memorizzato in rispettive seconde celle di memoria 3’.

In figura 1 sono mostrate prime celle di memoria 3, operativamente accoppiate a rispettive word line locali WL, indicate con WL<0> e WL<1>, ed a rispettive bit line locali BLL, qui in numero pari a otto e indicate con BLL<0>, ..., BLL<7>. Sono altresì mostrate seconde celle di memoria 3’, operativamente accoppiate alle word line locali WL<0> e WL<1>, ed a rispettive bit line locali BLR, qui in numero pari a otto e indicate con BLR<0>, ..., BLR<7>.

Le bit line locali BLL<0>, ..., BLL<7> e le prime celle di memoria 3 formano una prima porzione di memoria 2a; le bit line locali BLR<0>, ..., BLR<7> e le seconde celle di memoria 3’ formano una seconda porzione di memoria 2b.

Le prime e le seconde celle di memoria 3, 3’ sono tra loro identiche e comprendono un elemento a cambiamento di fase 3a ed un elemento selettore 3b, ad esso operativamente accoppiato. L’elemento a cambiamento di fase 3a include un materiale a cambiamento di fase (ad esempio un calcogenuro), ed è quindi in grado di immagazzinare dati sotto forma di livelli di resistenza associati alle differenti fasi assunte dal materiale a cambiamento di fase (in figura 1, l’elemento a cambiamento di fase 3a è mostrato come un resistore con resistenza variabile). L’elemento selettore 3b, nella forma di realizzazione illustrata, è un transistore NMOS avente terminale di porta (gate) collegato alla rispettiva word line WL, un primo terminale di conduzione collegato all’elemento a cambiamento di fase 3a, ed un secondo terminale di conduzione collegato ad un potenziale di riferimento (ad esempio a massa). L’elemento selettore 3b è controllato in modo da consentire, quando selezionato (ovvero, acceso mediante il segnale della rispettiva word line locale WL a cui è accoppiato), il passaggio di una corrente di lettura attraverso l’elemento a cambiamento di fase 3a durante una operazione di lettura del dato logico in esso memorizzato.

Il dispositivo di memoria non volatile 1 comprende inoltre un decodificatore di riga (qui non illustrato), atto a selezionare la word line locale WL corrispondente alla cella di memoria 3, 3’ di volta in volta da indirizzare, ed un decodificatore di colonna 5, atto a selezionare la bit line della cella di memoria 3, 3’ da indirizzare. Data la struttura matriciale, l’attivazione di una word line locale WL e di una bit line locale BL consente di selezionare univocamente una ed una sola cella di memoria 3, 3’. Il decodificatore di colonna 5 è interposto tra la matrice di memoria 2, ed uno stadio di lettura 7, di tipo per sé noto e dotato di un amplificatore di lettura 6. Uno stadio di programmazione delle prime e seconde celle di memoria 3, 3’, anch’esso di per sé noto e dotato di driver di programmazione, è presente ma non illustrato in quanto non oggetto della presente divulgazione.

In particolare, durante l’uso, il decodificatore di colonna 5 riceve in ingresso segnali di selezione indirizzo (anche noti come “Decoded Address Signals”, o DAS) SYO<0>,..., SYO<7> per selezionare una rispettiva bit line locale BLL<0>, ..., BLL<7> e/o BLR<0>, ..., BLR<7> al fine di accedere alle prime e/o seconde celle di memoria 3, 3’. La modalità di selezione delle bit line locali BLL<7:0> e BLR<7:0> è meglio illustrata nel seguito con riferimento alla figura 2. I segnali SYO<7:0> sono a bassa tensione, operanti cioè nel range di tensioni logiche [GND,VDD], dove VDD è, ad esempio, compresa tra 1V e 1.4V e GND è una tensione di riferimento di terra, ad esempio 0 V.

Più in dettaglio, il decodificatore di colonna 5 è configurato in modo da generare un percorso di corrente tra una bit line selezionata fra BLL<0>, ..., BLL<7> e un primo ingresso 6a dell’amplificatore di lettura 6 e tra una bit line selezionata fra BLR<0>, ..., BLR<7> e un secondo ingresso 6b dell’amplificatore di lettura 6.

Una prima bit line principale MBLLsi estende tra il primo ingresso 6a dell’amplificatore di lettura 6 e un nodo A comune a tutte le bit line locali BLL<0>, ..., BLL<7>, mediante l’interposizione di un interruttore di selezione principale 12a. Una seconda bit line principale MBLRsi estende tra il secondo ingresso 6b dell’amplificatore di lettura 6 e un nodo B comune a tutte le bit line locali BLR<0>, ..., BLR<7>, mediante l’interposizione di un rispettivo interruttore di selezione principale 12b.

Ciascuna bit line locale BLL<0>,..., BLL<7> della prima porzione di memoria 2a è elettricamente accoppiata al nodo A mediante un rispettivo interruttore di selezione locale 13a (nell’esempio di figura 1 sono presenti interruttori di selezione locale 13a in forma di transistori NMOS). Analogamente, ciascuna bit line locale BLR<0>, ..., BLR<7> della seconda porzione di memoria 2b è elettricamente accoppiata al nodo B mediante un rispettivo interruttore di selezione locale 13b (in questo esempio, transistori NMOS.

Secondo un aspetto della presente divulgazione, il decodificatore di colonna 5 comprende dunque due circuiti di decodifica di lettura distinti, ed in particolare un primo blocco di decodifica di lettura 5a ed un secondo blocco di decodifica di lettura 5b, atti a generare un rispettivo percorso di corrente tra una prima cella di memoria 3 selezionata ed il primo ingresso 6a dell’amplificatore di lettura e, rispettivamente, tra una seconda cella di memoria 3’ selezionata ed il secondo ingresso 6b dell’amplificatore di lettura 6. I percorsi di corrente così generati sono completamente distinti e separati l’uno dall’altro.

Il primo blocco di decodifica di lettura 5a e il secondo blocco di decodifica di lettura 5b presentano una struttura circuitale speculare. Il numero di interruttori di selezione formanti il decodificatore di colonna 5 dipende dalla dimensione della matrice di memoria 2 e/o dei settori della matrice di memoria 2 e dall’organizzazione gerarchica dei selettori di colonna.

Il primo ed il secondo blocco di decodifica di lettura 5a, 5b comprendono inoltre buffer principali 9a che pilotano gli interruttori di selezione principali 12a, 12b. Per semplicità di rappresentazione, in figura 1 sono mostrati due buffer principali 9a accoppiati ai rispettivi interruttori di selezione 12a, 12b. Tuttavia, poiché il pilotaggio degli interruttori di selezione 12a, 12b è comune ad entrambi, è possibile utilizzare un buffer principale 9a comune la cui uscita è collegata agli interruttori di selezione 12a, 12b. Si suppone pertanto nel seguito della descrizione che sia presente un unico buffer principale 9a che pilota entrambi gli interruttori di selezione 12a, 12b. Il buffer principale 9a riceve il segnale SYN e fornisce ai terminali di controllo dei rispettivi interruttori di selezione 12a, 12b un segnale di decodifica di colonna YN.

Il primo ed il secondo blocco di decodifica di lettura 5a, 5b comprendono inoltre una rispettiva pluralità di buffer locali 19a, 19a’. Bit line appartenenti alla prima porzione 2a e corrispondenti a rispettive bit line della seconda porzione 2b della matrice di memoria 2 (cioè le bit line selezionate da uno stesso segnale SYO<7:0>) possono condividere uno stesso buffer locale 19a, 19a’. In questo caso, i buffer locali sono in numero pari a metà della somma degli interruttori di selezione locali 13a e 13b, e sono configurati per ricevere un rispettivo segnale tra SYO<0>,..., SYO<7> e fornire ai terminali di controllo dei rispettivi interruttori di selezione locali 13a, 13b segnali di decodifica di colonna YOL<0>,..., YOL<7>, YOR<0>,..., YOR<7>. Più in dettaglio, il buffer locale 19a che riceve in ingresso il segnale SYO<0> genera in uscita entrambi i segnali YOL<0> e YOR<0> che pilotano due rispettivi interruttori 13a, 13b associati alle bit line BLL<0> e BLR<0> appartenenti alle rispettive porzioni 2a, 2b della matrice di memoria 2; analogamente, il buffer locale che riceve in ingresso il segnale SYO<1> genera in uscita i segnali YOL<1> e YOR<1> che pilotano i due rispettivi interruttori 13a, 13b associati alle bit line BLL<1> e BLR<1>; e così via, il buffer locale 19a’ che riceve in ingresso il segnale SYO<7> genera in uscita i segnali YOL<7> e YOR<7> che pilotano i due rispettivi interruttori 13a, 13b associati alle bit line BLL<7> e BLR<7>.

Secondo un aspetto della presente divulgazione, i segnali di decodifica di colonna YOL<0>,..., YOL<7> possono avere valore diverso dai segnali di decodifica di colonna YOR<0>,..., YOR<7>, per effetto di operazioni eseguite dai buffer locali 19a, 19a’, come meglio illustrato in seguito. In questo modo, partendo da uno stesso segnale SYO<7:0> ricevuto in ingresso dal decodificatore di colonna 5, è possibile generare due segnali di comando YOL<7:0> e YOR<7:0> indipendenti tra loro, per comandare in modo indipendente rispettivi interruttori di selezione 13a, 13b e rendere quindi la prima e la seconda porzione di memoria 2a, 2b comandabili in modo separato ed indipendente l’una dall’altra.

Sebbene nella figura 1 siano illustrati un primo ed un secondo blocco di decodifica di lettura 5a, 5b includenti due soli interruttori di selezione principali 12a, 12b, risulta evidente che, in modo noto, possono essere presenti una pluralità di interruttori principali 12a, 12b collegati tra un nodo C e rispettive ulteriori bit line principali appartenenti alla prima porzione di memoria 2a e tra un nodo D e rispettive ulteriori bit line principali appartenenti alla seconda porzione di memoria 2b (ciascuna ulteriore bit line principale essendo, a sua volta, accoppiata ad una rispettiva pluralità di bit line locali) analogamente a quanto mostrato con riferimento alla figura 1).

Gli interruttori di selezione 12a, 12b, 13a, 13b sono implementati mediante transistori NMOS, aventi un terminale di controllo (gate) ricevente il rispettivo segnale di decodifica di colonna YN, YOL<7:0>, YOR<7:0>, che è un segnale logico avente un valore di tensione nell’intervallo 0-3.6V (dove il valore 0V corrisponde al segnale logico basso “0” che spegne il rispettivo transistore, ed il valore 3.6V corrisponde al segnale logico alto “1” che accende il rispettivo transistore). In uso, i segnali SYO<0>,..., SYO<7> e SYN sono, come detto, segnali a bassa tensione ed una delle operazioni eseguite dai buffer principali 9a e locali 19a, 19a’ è quella di elevare tale tensione generando un segnale a tensione adeguata al pilotaggio del rispettivo transistore NMOS.

Il dispositivo di memoria non volatile 1 comprende inoltre un primo ramo di riferimento 20 includente un generatore di riferimento 21, configurato per generare una corrente di riferimento iREF, elettricamente accoppiato al secondo ingresso 6b dell’amplificatore di lettura 6 mediante un interruttore di selezione 22. L’interruttore di selezione 22 è pilotato da un segnale Si’, configurato per accendere e spegnere l’interruttore di selezione 22 in rispettive modalità operative del dispositivo di memoria non volatile 1, al fine di instaurare o interrompere un percorso elettrico per la corrente di riferimento iREF verso il secondo ingresso 6b dell’amplificatore di lettura 6.

Il dispositivo di memoria non volatile 1 comprende inoltre un secondo ramo di riferimento 23 includente un generatore di riferimento 24, configurato per generare una corrente di riferimento iREF, elettricamente accoppiato al primo ingresso 6a dell’amplificatore di lettura 6 mediante un interruttore di selezione 25. L’interruttore di selezione 25 è pilotato da un segnale Si”, configurato per accendere e spegnere l’interruttore di selezione 25 in rispettive modalità operative del dispositivo di memoria non volatile 1, al fine di instaurare o interrompere un percorso elettrico per la corrente di riferimento iREF verso il primo ingresso 6a dell’amplificatore di lettura 6.

La figura 2 mostra una forma di realizzazione dei buffer locali 19a o 19a’ (identici nella realizzazione fisica). Ciascun buffer locale 19a, 19a’ presenta due ingressi 17a, 17ab riceventi, rispettivamente, uno tra i segnali SYO<0>,..., SYO<7> e la tensione VDD compresa tra 1V e 1.4V. Questi due ingressi sono, in particolare, gli ingressi di un “level shifter” 26, configurato per generare in uscita un segnale intermedio SYO_HV<0>,..., SYO_HV<7> elevando il valore di tensione del segnale SYO<0>,..., SYO<7>. Il segnale intermedio SYO_HV<0>,..., SYO_HV<7> ha valore compreso tra 0 e 3.6V.

Il buffer locale 19a, 19a’ presenta inoltre una prima ed una seconda porta logica 28, 29, ciascuna configurata per eseguire una operazione di AND logico. La prima porta logica 28 riceve su un primo ingresso 28’ il segnale intermedio SYO_HV<0>,..., SYO_HV<7> e su un secondo ingresso 28” un segnale SSE_L. Il segnale SSE_Lè un segnale logico il cui valore alto “1” (es., 3.6V) o basso “0” (es., 0V) è indicativo di una condizione operativa del dispositivo di memoria non volatile 1 tra: lettura di tipo “single-ended” e lettura di tipo “double-ended”.

La seconda porta logica 29 riceve su un primo ingresso 29’ il segnale intermedio SYO_HV<0>,..., SYO_HV<7> e su un secondo ingresso 29” un segnale SSE_R. Il segnale SSE_R è un segnale logico il cui valore alto “1” o basso “0” è indicativo di una condizione operativa del dispositivo di memoria non volatile 1 tra: lettura di tipo “single-ended” e lettura di tipo “double-ended”.

Ad esempio, per operazioni di lettura di tipo “doubleended” della cella di memoria 3 indirizzata dalla bit line BLL<0>, il segnale SYO<0> assume un valore pari a 1V. I restanti segnali SYO<7:1> assumono valore pari a 0V.

Il level shifter 26 eleva il valore del segnale SYO<0> dal valore 1V al valore3.6V, generando così il segnale SYO_HV<0> (valore logico alto “1”).

Poiché nella lettura “double-ended” si vuole eseguire una lettura comparata di due corrispondenti celle di memoria 3, 3’, entrambi i segnali SSE_Le SSE_Rvengono generati con valore logico alto “1”, cosicché entrambi i segnali YOL<0> e YOR<0> in uscita dalle porte logiche 28, 29 abbiano valore logico alto “1”, in particolare pari a 3.6V. Come descritto con riferimento alla figura 1, un tale segnale YOL<0> accende il rispettivo transistore 13a accoppiando elettricamente la cella di memoria 3 selezionata al nodo A. Analogamente, il segnale YOR<0> accende il rispettivo transistore 13b accoppiando elettricamente la cella di memoria 3’ selezionata al nodo B.

In questa condizione operativa, il segnale YN è tale da comandare in stato acceso entrambi i transistori 12a e 12b. Le celle di memoria 3, 3’ selezionate sono quindi elettricamente collegate all’ingresso 6a e, rispettivamente, all’ingresso 6b dell’amplificatore di lettura 6 che quindi può eseguire una lettura di tipo “double-ended” in modo di per sé noto e non oggetto della presente divulgazione.

Quanto descritto si applica, in modo analogo, per la lettura di qualsiasi altra cella di memoria 3.

Per quanto riguarda invece una lettura di tipo “single-ended” della cella di memoria 3 indirizzata dalla bit line BLL<0>, il segnale SYO<0> assume un valore pari a 1V. I restanti segnali SYO<7:1> assumono valore pari a 0V.

L’operazione del level shifter 26 è quella di elevare il segnale SYO<0> al valore 3.6V, generando così il segnale SYO_HV<0> con valore logico alto “1”.

Poiché nella lettura “single-ended” si vuole eseguire una lettura della cella di memoria 3 comparandola con la corrente di riferimento iREF, il segnale SSE_L viene generato con valore logico alto “1”, mentre il segnale SSE_Rviene generati con valore logico basso “0”, cosicché solo il segnale YOL<0> in uscita dalla porta logica 28 abbia valore logico alto “1”, in particolare pari a 3.6V. Invece, il segnale YOR<0> in uscita dalla porta logica 29 ha valore logico basso “0”, in particolare pari a 0V. Come descritto con riferimento alla figura 1, il segnale YOL<0> accende il rispettivo transistore 13a accoppiando elettricamente la cella di memoria 3 selezionata al nodo A. Invece, il segnale YOR<0> non è in grado di accendere il rispettivo transistore 13b mantenendo le celle di memoria 3’ della bit line locale BLR<0> disaccoppiate dal nodo B.

In questa condizione operativa, il segnale YN è generato con valore tale da comandare in stato acceso entrambi i transistori 12a e 12b. La cella di memoria 3 selezionata è quindi elettricamente collegata all’ingresso 6a dell’amplificatore di lettura 6.

Inoltre, durante la lettura “single-ended”, il segnale Si’ assume valore tale da accendere l’interruttore di selezione 22, accoppiando elettricamente il generatore di corrente di riferimento 21 al secondo ingresso 6b dell’amplificatore di lettura 6.

L’amplificatore di lettura 6 può quindi eseguire una lettura di tipo “single-ended” in modo di per sé noto e non oggetto della presente divulgazione.

Quanto descritto si applica, in modo analogo, per la lettura “single-ended” di qualsiasi altra cella di memoria 3. Quanto descritto si applica altresì, in modo analogo, per la verifica in lettura “single-ended” delle celle di memoria 3’, utilizzando come riferimento di corrente ca corrente iREF generata dal generatore di corrente 24 ed alimentata all’ingresso 6a dell’amplificatore di lettura 6.

Si nota che, durante la lettura “single-ended” della prima porzione di memoria 2a, gli interruttori di selezione 13b sono spenti, mentre l’interruttore di selezione 12b è acceso. Si nota altresì che, durante la lettura “singleended” della seconda porzione di memoria 2b, gli interruttori di selezione 13a sono spenti, mentre l’interruttore di selezione 12a è acceso.

In questo modo, entrambe le bit line principali MBLLe MBLR risultano capacitivamente accoppiate ai rispettivi primo e secondo ingresso 6a, 6b dell’amplificatore di lettura 6. Poiché la componente capacitiva più rilevante, nelle memorie PCM, è data proprio dalla bit line principale (che viene tipicamente realizzata in forma di pista conduttiva di metallo con dimensioni lunghezza x larghezza tipicamente pari a 2mm x 1µm), si garantisce in questo modo un carico capacitivo analogo, o comparabile, su entrambi gli ingressi 6a, 6b dell’amplificatore di lettura 6.

Inoltre, i contributi delle capacità parassite dovute ai transistori 12a, 12b influenzano in egual modo gli ingressi 6a, 6b dell’amplificatore di lettura 6, diminuendo quindi gli effetti negativi che differenti valori di capacità applicate agli ingressi 6a, 6b possono avere sulle operazioni di lettura.

In figura 3 viene mostrata una porzione di un sistema elettronico 30, secondo una ulteriore forma di realizzazione delle presente invenzione. Il sistema elettronico 30 può essere utilizzato in dispositivi elettronici, quali ad esempio: un PDA (Personal Digital Assistant); un computer portatile o fisso, eventualmente con capacità di trasferimento dati wireless; un telefono cellulare; un riproduttore di audio digitale; una foto- o video-camera; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.

In dettaglio, il sistema elettronico 30 comprende: un controller 31 (ad esempio dotato di un microprocessore, un DSP, o un microcontrollore); un dispositivo di input/output 32 (ad esempio provvisto di una tastiera e un display), per immettere e visualizzare dati; il dispositivo di memoria non volatile 1, dotato della matrice di celle di memoria del tipo a cambiamento di fase, precedentemente descritto; un’interfaccia wireless 34, ad esempio un’antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione wireless a radiofrequenza; ed una memoria RAM 35, tutti accoppiati attraverso un bus 36. Una batteria 37 può essere utilizzata come sorgente di alimentazione elettrica nel sistema elettronico 30, che può essere inoltre dotato di una foto o videocamera 38.

Da quanto precedentemente descritto ed illustrato, sono evidenti i vantaggi che il decodificatore di colonna secondo l’invenzione consente di ottenere.

In ogni caso, si sottolinea nuovamente come la separazione dei cammini di corrente nella decodifica di colonna consenta di dimensionare e progettare in maniera indipendente ed ottimizzata i relativi segnali di comando degli interruttori di selezione, consentendo di ottenere prestazioni migliorate in lettura.

L’architettura proposta consente di ridurre gli errori in lettura, migliorando inoltre i tempi di accesso alla memoria.

Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.

In particolare, il decodificatore di colonna descritto ed illustrato può essere vantaggiosamente applicato anche in altri tipi di dispositivi di memoria, ad esempio in dispositivi di memoria flash.

È evidente che può essere previsto un differente numero di interruttori di selezione nel decodificatore di colonna, ed una loro differente organizzazione in livelli gerarchici. Ad esempio possono essere presenti una pluralità di interruttore di selezione 12a, 12b, ciascuno accoppiato a rispettivi otto interruttori di selezione 13a secondo una struttura ad albero.

Inoltre, con riferimento al buffer 19a, 19a’ di figura 2, il level shifter 26 può essere omesso qualora il segnale SYO<7:0> abbia valore logico compatibile con le porte logiche AND 28 e 29.

Claims (17)

1. RIVENDICAZIONI 1. Dispositivo di memoria a cambiamento di fase, comprendente: - una matrice di memoria (2) includente: una prima porzione (2a) dotata di una pluralità di prime linee di bit locali (BLL<7:0>) connesse a prime celle di memoria (3) memorizzanti rispettivi dati logici; ed una seconda porzione (2b) dotata di una pluralità di seconde linee di bit locali (BLR<7:0>) connesse a seconde celle di memoria (3’) memorizzanti rispettivi dati logici; - uno stadio di lettura (6) dei dati logici contenuti in dette prime e seconde celle di memoria (3, 3’), avente un primo ed un secondo ingresso di comparazione (6a, 6b); - una prima linea di bit principale (MBLL), avente una prima capacità parassita, estendentesi tra il primo ingresso di comparazione (6a) dello stadio di lettura (6) e le prime linee di bit locali (BLL<7:0>); - un primo interruttore principale (12a) configurato per accoppiare e disaccoppiare la prima linea di bit principale (MBLL) al/dal primo ingresso di comparazione (6a); - una seconda linea di bit principale (MBLR), avente una seconda capacità parassita, estendentesi tra il secondo ingresso di comparazione (6b) dello stadio di lettura (6) e le seconde linee di bit locali (BLR<7:0>); - un secondo interruttore principale (12b) configurato per accoppiare e disaccoppiare la seconda linea di bit principale (MBLR) al/dal secondo ingresso di comparazione (6b); - una pluralità di primi interruttori locali (13a) associati alle prime linee di bit locali (BLL<7:0>) per accoppiare e disaccoppiare ciascuna rispettiva prima linea di bit locale (BLL<7:0>) alla/dalla prima linea di bit principale (MBLL), al fine di instaurare e, rispettivamente, interrompere un primo percorso elettrico tra una prima cella di memoria (3) selezionata e la prima linea di bit principale (MBLL); - una pluralità di secondi interruttori di selezione locali (13b) associati alle seconde linee di bit locali (BLR<7:0>) per accoppiare e disaccoppiare ciascuna rispettiva seconda linea di bit locale (BLR<7:0>) alla/dalla seconda linea di bit principale (MBLR), al fine di instaurare e, rispettivamente, interrompere un secondo percorso elettrico tra una seconda cella di memoria (3’) selezionata e la seconda linea di bit principale (MBLR); e - un primo generatore (21) di segnale di riferimento (iREF) accoppiato al secondo ingresso di comparazione (6b) dello stadio di lettura (6), caratterizzato dal fatto che il dispositivo di memoria a cambiamento di fase (1) è configurato per funzionare in una prima modalità di lettura in cui il dato logico memorizzato dalla prima cella di memoria (3) selezionata viene letto dallo stadio di lettura (6) mediate comparazione con il segnale di riferimento (iREF) in cui: (i) il primo interruttore principale (12a) ed il primo interruttore locale (13a), associato alla prima linea di bit locale (BLL<7:0>) connessa alla prima cella di memoria (3) selezionata, sono accesi consentendo un primo flusso di corrente tra la prima cella di memoria (3) selezionata e il primo ingresso di comparazione (6a) dello stadio di lettura (6), (ii) tutti i secondi interruttori di selezione locali (13b) sono spenti interrompendo il secondo percorso elettrico, e (iii) il secondo interruttore di selezione principale (12b) è acceso accoppiando la seconda linea di bit principale (MBLR), e quindi la seconda capacità parassita, al secondo ingresso di comparazione (6b) dello stadio di lettura (6).
2. 2. Dispositivo di memoria secondo la rivendicazione 1, in cui la prima modalità di lettura è una modalità di verifica o test dei dati logici memorizzati nelle prime celle di memoria, il dispositivo di memoria a cambiamento di fase essendo configurato per funzionare in una seconda modalità di lettura in cui il dato logico memorizzato dalla prima cella di memoria (3) selezionata viene letto dallo stadio di lettura (6) mediante comparazione con il dato logico memorizzato dalla seconda cella di memoria (3’) selezionata.
3. 3. Dispositivo di memoria secondo la rivendicazione 2, in cui, nella seconda modalità di lettura: (iv) il primo interruttore principale (12a), e il primo interruttore locale (13a) associato alla prima linea di bit locale (BLL<7:0>) connessa alla prima cella di memoria (3) selezionata, sono accesi consentendo il primo flusso di corrente, e (v) il secondo interruttore principale (12b), e il secondo interruttore locale (13b) associato alla seconda linea di bit locale (BLR<7:0>) connessa alla seconda cella di memoria (3’) selezionata, sono accesi consentendo un secondo flusso di corrente tra la seconda cella di memoria (3’) selezionata e il secondo ingresso di comparazione (6b) dello stadio di lettura (6).
4. 4. Dispositivo di memoria secondo la rivendicazione 2, comprendente inoltre un secondo generatore (24) di segnale di riferimento (iREF) accoppiato al primo ingresso di comparazione (6a) dello stadio di lettura (6), il dispositivo di memoria a cambiamento di fase essendo inoltre configurato per funzionare in una terza modalità di lettura in cui il dato logico memorizzato dalla seconda cella di memoria (3’) selezionata viene letto dallo stadio di lettura (6) mediate comparazione con il segnale di riferimento (iREF) al primo ingresso di comparazione (6a) in cui: (vi) il secondo interruttore principale (12b) e il secondo interruttore locale (13b) associato alla seconda linea di bit locale (BLR<7:0>) connessa alla seconda cella di memoria (3’) selezionata sono accesi consentendo un secondo flusso di corrente tra la seconda cella di memoria (3’) selezionata e il secondo ingresso di comparazione (6b) dello stadio di lettura (6), (vii) tutti i primi interruttori di selezione locali (13a) sono spenti interrompendo il primo percorso elettrico, e (viii) il primo interruttore di selezione principale (12a) è acceso accoppiando la prima linea di bit principale (MBLL), e quindi la prima capacità parassita, al primo ingresso di comparazione (6a) dello stadio di lettura (6), detta terza modalità di lettura essendo una modalità di verifica o test dei dati logici memorizzati nelle seconde celle di memoria (3’).
5. 5. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, comprendente inoltre una pluralità di dispositivi di pilotaggio (19a, 19a’) dei primi e dei secondi interruttori locali (13a, 13b), in cui, in uso, ciascun dispositivo di pilotaggio (19a, 19a’) riceve in ingresso un segnale di controllo (SYO<7:0>) e fornisce in uscita un primo ed un secondo segnale di comando (YOL<7:0>, YOR<7:0>), e in cui il primo segnale di comando (YOL<7:0>) è, in uso, alimentato ad un terminale di controllo del primo interruttore locale (13a) associato alla linea di bit connessa alla prima cella di memoria (3) selezionata, e il secondo segnale di comando (YOR<7:0>) è alimentato ad un terminale di controllo del secondo interruttore locale (13b) associato alla linea di bit connessa alla seconda cella di memoria (3’) selezionata.
6. 6. Dispositivo di memoria secondo la rivendicazione 5, in cui durante la prima modalità di lettura il primo segnale di comando (YOL<7:0>) assume valore tale da accendere il primo interruttore locale (13a) associato alla linea di bit connessa alla prima cella di memoria (3) selezionata, ed il secondo segnale di comando (YOR<7:0>) assume valore tale da spegnere il secondo interruttore locale (13b) associato alla linea di bit connessa alla seconda cella di memoria (3’) selezionata.
7. 7. Dispositivo di memoria secondo la rivendicazione 5 o 6, in cui ciascun dispositivo di pilotaggio (19a, 19a’) comprende: una prima porta logica AND (28) ricevente in ingresso un segnale logico correlato al segnale di controllo (SYO<7:0>) ed un primo segnale di selezione modalità operativa (SSE_L), e generante in uscita detto primo segnale di comando (YOL<7:0>); una seconda porta logica AND (29) ricevente in ingresso il segnale logico correlato al segnale di controllo (SYO<7:0>) ed un secondo segnale di selezione modalità operativa (SSE_R) e generante in uscita detto secondo segnale di comando (YOR<7:0>); in cui, quando il segnale logico correlato al segnale di controllo (SYO<7:0>) ha valore logico alto ed entrambi il primo ed il secondo segnale di selezione modalità operativa (SSE_L, SSE_R) hanno valore logico alto, allora il primo segnale di comando (YOL<7:0>) ha valore tale da accendere il rispettivo primo interruttore locale (13a) per far funzionare il dispositivo di memoria nella seconda modalità di lettura, e quando il segnale logico correlato al segnale di controllo (SYO<7:0>) ha valore logico alto, il primo segnale di selezione modalità operativa (SSE_L) ha valore logico alto ed il secondo segnale di selezione modalità operativa (SSE_R) ha valore logico basso, allora il secondo segnale di comando (YOR<7:0>) ha valore tale da spegnere il rispettivo secondo interruttore locale (13b) per far funzionare il dispositivo di memoria nella prima modalità di lettura.
8. 8. Dispositivo di memoria secondo la rivendicazione 7, in cui ciascun dispositivo di pilotaggio (19a, 19a’) comprende inoltre un level shifter (26), ricevente in ingresso il segnale di controllo (SYO<7:0>) ed un segnale di alimentazione (VDD) e generante in uscita il segnale logico (SYO_HV<7:0>) correlato al segnale di controllo (SYO<7:0>) eseguendo una operazione di elevazione del valore di tensione del segnale di controllo (SYO<7:0>).
9. 9. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui ciascuna di dette prime e seconde celle di memoria (3, 3’) comprende: una regione a cambiamento di fase (3a), collegabile elettricamente ad una tra dette prime e seconde linee di bit (BLL<7:0>, BLR<7:0>), rispettivamente; ed un selettore a transistore (3b), operativamente accoppiato a detta regione a cambiamento di fase (3a) ed avente un terminale di controllo collegato ad una rispettiva linea di parola (WL; WL<0>, WL<1>) di detta matrice (2).
10. 10. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui detti primo e secondo interruttore principale (12a, 12b) e detti primi e secondi interruttori locali (13a, 13b) sono transistori NMOS.
11. 11. Sistema elettronico (30), comprendente un dispositivo di memoria a cambiamento di fase (1) secondo una qualsiasi delle rivendicazioni 1-10, scelto tra: un PDA (Personal Digital Assistant); un computer portatile; un telefono cellulare; un riproduttore di audio digitale; una foto- o video-camera.
12. 12. Metodo di decodifica di lettura di un dispositivo di memoria a cambiamento di fase che comprende: una matrice di memoria (2) includente una prima porzione (2a) dotata di una pluralità di prime linee di bit locali (BLL<7:0>) connesse a prime celle di memoria (3) memorizzanti rispettivi dati logici; una seconda porzione (2b) dotata di una pluralità di seconde linee di bit locali (BLR<7:0>) connesse a seconde celle di memoria (3’) memorizzanti rispettivi dati logici; una prima linea di bit principale (MBLL), avente una prima capacità parassita, estendentesi tra il primo ingresso di comparazione (6a) dello stadio di lettura (6) e le prime linee di bit locali (BLL<7:0>); una seconda linea di bit principale (MBLR), avente una seconda capacità parassita, estendentesi tra il secondo ingresso di comparazione (6b) dello stadio di lettura (6) e le seconde linee di bit locali (BLR<7:0>), il metodo comprendendo le fasi di: - selezionare una prima cella di memoria (3); e - in una prima condizione operativa, leggere il dato logico memorizzato dalla prima cella di memoria (3) selezionata mediate comparazione con un segnale di riferimento (iREF), includendo le sotto-fasi di: (i) accoppiare la prima linea di bit principale (MBLL) al primo ingresso di comparazione (6a); (ii) accoppiare la prima linea di bit locale (BLL<7:0>) connessa alla prima cella di memoria (3) selezionata alla prima linea di bit principale (MBLL), consentendo un primo flusso di corrente tra la prima cella di memoria (3) selezionata e il primo ingresso di comparazione (6a) dello stadio di lettura (6), (iii) disaccoppiare le seconde linee di bit locali (BLR<7:0>) da detta seconda linea di bit principale (MBLR), (iv) fornire il segnale di riferimento (iREF) al secondo ingresso di comparazione (6b) dello stadio di lettura (6), e (v) accoppiare detta seconda linea di bit principale (MBLR) al secondo ingresso di comparazione (6b) dello stadio di lettura (6), accoppiando così la seconda capacità parassita al secondo ingresso di comparazione (6b).
13. 13. Metodo secondo la rivendicazione 12, comprendente inoltre le fasi di: - selezionare una seconda cella di memoria (3’); e - leggere, in una seconda condizione operativa alternativa alla prima condizione operativa, il dato logico memorizzato dalla prima cella di memoria (3) selezionata mediate comparazione con il dato logico memorizzato dalla seconda cella di memoria (3’) selezionata, includendo le sotto-fasi di: (vi) accoppiare la prima linea di bit principale (MBLL) al primo ingresso di comparazione (6a); (vii) accoppiare la prima linea di bit locale (BLL<7:0>) connessa alla prima cella di memoria (3) selezionata alla prima linea di bit principale (MBLL), consentendo il primo flusso di corrente, (viii) accoppiare la seconda linea di bit principale (MBLR) al secondo ingresso di comparazione (6a); (ix) accoppiare la seconda linea di bit locale (BLR<7:0>) connessa alla seconda cella di memoria (3’) selezionata alla seconda linea di bit principale (MBLR), consentendo un secondo flusso di corrente tra la seconda cella di memoria (3’) selezionata e il secondo ingresso di comparazione (6a) dello stadio di lettura (6).
14. 14. Metodo secondo la rivendicazione 12, comprendente inoltre le fasi di: - selezionare una seconda cella di memoria (3’); e - in una terza condizione operativa, alternativa alla prima condizione operativa, leggere il dato logico memorizzato dalla seconda cella di memoria (3’) selezionata, mediate comparazione con un segnale di riferimento (iREF), includendo le sotto-fasi di: (x) accoppiare la seconda linea di bit principale (MBLR) al secondo ingresso di comparazione (6b); (xi) accoppiare la seconda linea di bit locale (BLR<7:0>) connessa alla seconda cella di memoria (3’) selezionata alla seconda linea di bit principale (MBLR), consentendo un secondo flusso di corrente tra la seconda cella di memoria (3’) selezionata e il secondo ingresso di comparazione (6b) dello stadio di lettura (6), (xii) disaccoppiare le prime linee di bit locali (BLL<7:0>) da detta prima linea di bit principale (MBLL), (xiii) fornire il segnale di riferimento (iREF) al primo ingresso di comparazione (6a) dello stadio di lettura (6), e (xiv) accoppiare detta prima linea di bit principale (MBLL) al primo ingresso di comparazione (6a) dello stadio di lettura (6), accoppiando così la prima capacità parassita al primo ingresso di comparazione (6a).
15. 15. Metodo secondo la rivendicazione 12 o 13, comprendente inoltre le fasi di - generare, sulla base di un segnale di controllo (SYO<7:0>), un primo ed un secondo segnale di comando (YOL<7:0>, YOR<7:0>), - utilizzare il primo segnale di comando (YOL<7:0>) per accoppiare, nella prima modalità operativa, la prima linea di bit locale (BLL<7:0>) connessa alla prima cella di memoria (3) selezionata alla prima linea di bit principale (MBLL), - utilizzare il secondo segnale di comando (YOR<7:0>) per disaccoppiare, nella seconda modalità operativa, la seconda linea di bit locale (BLR<7:0>) connessa alla seconda cella di memoria (3’) selezionata dalla seconda linea di bit principale (MBLR).
16. 16. Metodo secondo la rivendicazione 15, in cui la fase di generare il primo ed il secondo segnale di comando (YOL<7:0>, YOR<7:0>) include, nella prima condizione operativa: alimentare, su rispettivi ingressi di una prima porta logica AND (28), un segnale logico correlato al segnale di controllo (SYO<7:0>) ed un primo segnale di selezione modalità operativa (SSE_L), entrambi il segnale logico correlato al segnale di controllo (SYO<7:0>) ed il primo segnale di selezione modalità operativa (SSE_L) avendo valore logico alto; e alimentare, su rispettivi ingressi di una seconda porta logica AND (29), il segnale logico correlato al segnale di controllo (SYO<7:0>) ed un secondo segnale di selezione modalità operativa (SSE_R), in cui il secondo segnale di selezione modalità operativa (SSE_R) ha valore logico basso.
17. 17. Metodo secondo le rivendicazioni 13 e 16, in cui la fase di generare il primo ed il secondo segnale di comando (YOL<7:0>, YOR<7:0>) include, nella seconda condizione operativa: alimentare, su rispettivi ingressi di una prima porta logica AND (28), un segnale logico correlato al segnale di controllo (SYO<7:0>) ed un primo segnale di selezione modalità operativa (SSE_L), entrambi il segnale logico correlato al segnale di controllo (SYO<7:0>) ed il primo segnale di selezione modalità operativa (SSE_L) avendo valore logico alto; e alimentare, su rispettivi ingressi di una seconda porta logica AND (29), il segnale logico correlato al segnale di controllo (SYO<7:0>) ed un secondo segnale di selezione modalità operativa (SSE_R), in cui il secondo segnale di selezione modalità operativa (SSE_R) ha valore logico alto.