CN112992228A - 相变存储器设备及其操作方法和包括存储器设备的系统 - Google Patents

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Abstract

公开了相变存储器设备及其操作方法和包括存储器设备的系统。在一个实施例中，PCM装置的列解码器被划分成两个部分，这两个部分可以相互独立地被控制，并且这两个部分的驱动信号被配置为在单端读取和双端读取的两个操作中保证在读出放大器的两个输入处具有可比较的电容性负载。特别地，在单端读取期间，读出放大器具有第一输入和第二输入，第一输入接收对应于所选择的直接存储器单元的电容性负载，第二输入接收与未选择的互补存储器单元相关联的电容性负载。

Description

相变存储器设备及其操作方法和包括存储器设备的系统
相关申请的交叉引用
本申请要求2019年12月17日提交的意大利申请第102019000024253号的权益，该申请通过引用结合于此。
技术领域
本发明涉及相变存储器设备、涉及包括相变存储器设备的系统，以及涉及用于操作相变存储器设备的方法。
背景技术
已知非易失性相变存储器(PCM)，在该非易失性相变存储器中，为了存储信息，利用呈现在具有不同电特性的相之间切换的属性的材料的特性。例如，这种材料能够在无序的无定形相和有序的结晶或多晶相之间切换，并且这两个相与具有相当不同值的电阻率相关联，并且因此与存储的数据的不同值相关联。例如，周期表第VI族元素，诸如碲(Te)、硒(Se)或锑(Sb)，称为硫族化合物或硫族材料，可有利地用于生产相变存储器单元。通过与硫族材料的相应的区域接触布置的电阻电极(通常称为加热器)，通过局部提高硫族材料电池的温度来获得相变。选择装置(例如，MOSFET)连接到加热器，并使电编程电流能够通过相应的加热器。电流通过焦耳效应产生相变所必需的温度。在读取期间，通过施加足够低的电压以不引起相当大的加热，然后通过读取在电池中流动的电流的值来检测硫族材料的状态。假定电流与硫族材料的导电性成正比，则可以确定材料处于何种状态，并因此得出存储在存储器单元中的数据。
发明内容
以已知的方式，非易失性存储器包括以行(字线)和列(位线)组织的存储器单元阵列。在PCM的情况下，每个存储器单元由串联连接的相变存储元件和选择晶体管构成。列解码器和行解码器能够基于在输入处接收的地址逻辑信号和或多或少复杂的解码方案来选择存储器单元，并且特别是每次寻址时对应的字线和位线。
列解码器包括多个模拟选择开关(由晶体管实现)，它们在各自的控制端子处接收地址信号。选择开关按照树状结构在分层层次中被组织，并且它们在每个分层层次中的数目与存储器阵列的组织和大小相关联。当使能时，选择开关使得能够根据要实施的操作使所选择的位线达到电压和/或电流的确定值。特别地，在编程级或读取级与所选择的位线之间创建电流路径。电流路径由一系列一定数量的选择开关定义。以公知的方式，读出放大器执行存储在存储器单元中的数据的读取，将在所选择的存储器单元中流动的电流(或与其相关的电量)与在参考单元中流动的参考电流进行比较(所谓的双端读取)，或者与由参考电流发生器提供的参考电流进行比较(所谓的单端读取)。单端读取通常在验证单元的编程已经发生期间或在测试期间使用，而双端读取通常在存储器的正常使用期间使用，以读取存储在待读取的单元中的逻辑数据。
为了执行单端读取，读出放大器的输入接收待读取的存储器单元的电流，而读出放大器的另一输入接收由参考电流发生器提供的参考电流。
在所提及的两种模式中，有利的是尽可能地保证读出放大器的类似工作条件，特别注意其两个输入的电容性负载。然而，这一需要在单端读取系统中不太可能得到满足，因为与在单端读取中使用的参考电流发生器相关联的电容与从用于承载待读取的单元的电流信号的位线导出的电容不同。
此外，可以注意到，与位线相关联的电容的有效值受到一系列不可预见的因素的影响，例如制造工艺扩展。因此，可能会出现波动，使得与参考电流发生器相关联的预设电容的使用变得不方便。
为了克服这些缺点，已知通过相应的位线将接收参考电流的读出放大器的输入也连接到取消选择的存储器单元(即，关断的单元)。这样，在单端读取(通过与电流参考进行比较来读取存储在存储器单元中的逻辑数据)的操作中和在双端读取(通过与另一存储器单元进行比较来读取存储在存储器单元中的逻辑数据)的操作中，都可以保证在读出放大器的两个输入处具有相当的电容性负载。
特别地，在单端读取经由对应的字线选择并耦合到存储器扇区的局部位线的存储器单元的情况下，读出放大器将在其第一输入上具有与局部位线相关联的电容加上与局部位线所连接的第一主位线相关联的电容。此外，读出放大器将在其第二输入接收用于比较的参考电流，而且还接收与另一主位线相关联的电容，在此操作期间，该另一主位线与局部位线去耦。换句话说，读出放大器在两个输入上接收类似量的电容性负载。
在图1中示意性地示出并且整体上由附图标记1表示的是非易失性存储器设备的一部分，特别是PCM类型的非易失性存储器设备的一部分，仅限于理解本公开所必需的部分。
特别地，非易失性存储器设备1包括存储器阵列2，存储器阵列2由多个第一存储器单元3(每个第一存储器单元3包括相变区域3a和局部选择晶体管3b)和多个第二存储器单元3'(每个第二存储器单元3'包括相变区域3a'和局部选择晶体管3b')构成，第一存储器单元3和第二存储器单元3'可以由局部字线WL和局部位线BL选择。以本身已知的方式，第二存储器单元3'在数量和制造特性方面与第一存储器单元3相对应，并且在使用中存储与第一存储器单元3的逻辑数据互补的逻辑数据。在第一存储器单元3的双端读取期间，查询第二存储器单元3'，以便通过与存储在相应的第二存储器单元3'中的逻辑数据进行比较来读取存储在第一存储器单元3中的逻辑数据。
图1示出了可操作地耦合到相应的局部字线WL<>(WL<0>，WL<1>，…)和相应的局部位线BLL<>(BLL<0>，BLL<1>，…)等的第一存储器单元3(“直接”单元)。同样示出了可操作地耦合到局部字线WL<>(在图1中指定为WL<0>，WL<1>，…)和相应的局部位线BLR<>(在图1中指定为BLR<0>，BLR<1>，…)等的第二存储器单元3'(“互补”单元)。
局部位线BLL<>和第一存储器单元3形成第一存储器部分2a。局部位线BLR<>和第二存储器单元3'形成第二存储器部分2b。
相变元件3a，3a'包括相变材料(例如硫属化物)，并且因此能够以与相变材料假定的不同相相关联的电阻水平的形式存储数据。选择器元件3b，3b'例如是PMOS晶体管，其栅极端子连接到相应的字线WL<>，第一导电端子连接到相变元件，并且第二导电端子连接到参考电位(例如，接地)。控制选择器元件，以便当选择(即，由其耦合到的相应的局部字线WL<>的信号接通)时，在读取存储在其中的逻辑数据的操作期间，允许读取电流通过相变元件。
非易失性存储器设备1还包括行解码器(此处未示出)，其适于每次选择与存储器单元3，3'相对应的局部字线WL<>以被寻址。
如图1中示意性地示出的，存储器阵列2被组织成多个扇区(在图中通过示例的方式示出仅为四个扇区S1-S4)。每个扇区包括相应的局部位线BL<>(直接位线BLL<>和互补位线BLR<>)，其可由专用于每个扇区的局部列解码器5寻址。扇区S1和S2的局部位线BL<>可以通过偶数个地址来寻址，并且相应的扇区S1和S2可以在以下被称为“偶数扇区”。扇区S3和S4的局部位线BL<>可以通过奇数个地址来寻址，并且相应的扇区S3和S4可以在下面被称为“奇数扇区”。
给定矩阵结构，激活局部字线WL<>和局部位线BLL，R<>使得能够唯一地选择仅一个存储器单元3，3'。
本身已知类型的读取级7设置有第一读出放大器6a和第二读出放大器6b。两个读出放大器6a，6b的存在是由存储器1的特定结构决定的，其中，为了提高读取速度，由两个放大器6a，6b同时执行对彼此不同的数据的读取(根据偶数和奇数划分，前面提到并在下文中更充分地示出)。
读取级7通过主位线MBLL<>(在部分2a中)和主位线MBLR<>(在部分2b中)耦合到局部位线BLL，R<>。
全局列解码器4适于选择要寻址的存储器单元3，3'耦合到的主位线。在以示例方式提供的实施例中，全局列解码器4包括：耦合到存储器部分2a的主位线MBLL<>的多个主选择开关12a-12d；以及耦合到存储器部分2b的主位线MBLR<>的多个主选择开关12e-12h。
属于存储器部分2a的第一主位线MBLL<0>将第一扇区S1的局部位线BLL<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第一主位线MBLL<0>在主选择开关12a的端子和属于第一存储器部分2a(直接单元)中的扇区S1的所有局部位线BLL<>公共的节点A之间延伸。主选择开关12a的另一端子耦合到读出放大器6a的第一输入6a'。
属于存储器部分2a的第二主位线MBLL<1>将第二扇区S2的局部位线BLL<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第二主位线MBLL<1>在主选择开关12b的端子与属于第一存储器部分2a(直接单元)中的扇区S2的所有局部位线BLL<>公共的节点B之间延伸。主选择开关12b的另一端子耦合到读出放大器6a的第一输入6a'。
属于存储器部分2a的第三主位线MBLL<2>将第三扇区S3的局部位线BLL<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第三主位线MBLL<2>在主选择开关12c的端子和属于第一存储器部分2a(直接单元)中的扇区S3的所有局部位线BLL<>公共的节点C之间延伸。主选择开关12c的另一端子耦合到读出放大器6b的第一输入6b'。
属于存储器部分2a的第四主位线MBLL<3>将第四扇区S4的局部位线BLL<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第四主位线MBLL<3>在主选择开关12d的端子和属于第一存储器部分2a(直接单元)中的扇区S4的所有局部位线BLL<>公共的节点D之间延伸。主选择开关12d的另一端子耦合到读出放大器6b的第一输入6b'。
如下所述，存储器部分2b(互补单元)以类似于直接单元的存储器部分2a的方式被组织。
因此，存在属于存储器部分2b的第五主位线MBLR<0>，其将第一扇区S1的局部位线BLR<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第五主位线MBLR<0>在主选择开关12e的端子和属于第二存储器部分2b(互补单元)中的扇区S1的所有局部位线BLR<>公共的节点E之间延伸。主选择开关12e的另一端子耦合到读出放大器6a的第二输入6a”。
属于存储器部分2b的第六主位线MBLR<1>将第二扇区S2的局部位线BLR<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第六主位线MBLR<1>在主选择开关12f的端子和属于第二存储器部分2b(互补单元)中的扇区S2的所有局部位线BLR<>公共的节点F之间延伸。主选择开关12f的另一端子耦合到读出放大器6a的第二输入6a”。
属于存储器部分2b的第七主位线MBLR<2>将第三扇区S3的局部位线BLR<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第七主位线MBLR<2>在主选择开关12g的端子与属于第二存储器部分2b(互补单元)中的扇区S3的所有局部位线BLR<>公共的节点G之间延伸。主选择开关12g的另一端子耦合到读出放大器6b的第二输入6b”。
属于存储器部分2b的第八主位线MBLR<3>将第四扇区S4的局部位线BLR<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第四主位线MBLL<3>在主选择开关12d的端子和属于第一存储器部分2a(直接单元)中的扇区S4的所有局部位线BLR<>公共的节点D之间延伸。主选择开关12d的另一端子耦合到读出放大器6b的第一输入6b'。
第一存储器部分2a的扇区S1的每个局部位线BLL<>通过相应的局部选择开关13a电耦合到节点A(在图1的示例中，局部选择开关13a以PMOS晶体管的形式存在)。同样，第二存储器部分2b的扇区S1的每个局部位线BLR<>通过相应的局部选择开关13b(在该示例中，PMOS晶体管)电耦合到节点E。
同样，第一存储器部分2a的扇区S2的每个局部位线BLL<>通过相应的局部选择开关13a电耦合到节点B(在图1的示例中，局部选择开关13a以PMOS晶体管的形式存在)。同样，第二存储器部分2b的扇区S2的每个局部位线BLR<>通过相应的局部选择开关13b(在该示例中，PMOS晶体管)电耦合到节点F。
对于扇区S3和S4的剩余局部位线BLL，R<>，以类似的方式复制相同的结构，且在此不再进一步描述。
局部选择开关13a，13b形成相应的局部列解码器5的一部分。
在使用期间，局部列解码器5在输入处接收地址选择信号(也称为解码地址信号，或DAS)SYO<>(具体地，SYO<0>，…，SYO<1>，…)，用于选择相应的局部位线BLL<>(BLL<0>，BLL<1>，…)和/或BLR<>(BLR<0>，BLR<1>，…)，以便访问第一存储器单元3和/或第二存储器单元3'。
信号SYO<>是低压信号，即在逻辑电压[GND，VDD]的范围内工作，其中VDD例如包括在1V和1.4V之间，并且GND是接地参考电压，例如0V。
如前所述，为了增加读取并行性，读出放大器6a耦合到属于扇区S1，S2的所谓偶数位线BL<>的子集(即，通过偶数索引来索引，诸如BL<0>，BL<2>，BL<4>等)，而读出放大器6b耦合到属于扇区S3，S4的所谓奇数位线BL<>的子集(即，通过奇数索引来索引，诸如BL<1>，BL<3>，BL<5>等)。读取操作由读出放大器6a和6b同时针对分别耦合到偶数位线BL<>和奇数位线BL<>的相应的存储器单元3，3'执行。
局部列解码器5被配置为在从BLL<0>，BLL<2>等(属于部分2a)中选择的偶数直接位线和读出放大器6a的第一输入6a'之间，以及在从BLR<0>，BLR<2>等(属于部分2b)中选择的偶数互补位线和读出放大器6a的第二输入6a”之间产生电流路径。
此外，局部列解码器5被配置为在从BLL<1>，BLL<3>等(属于部分2a)中选择的奇数直接位线和读出放大器6b的第一输入6b'之间以及从BLR<1>，BLR<3>等(属于部分2b)中选择的奇数互补位线和读出放大器6b的第二输入6b'之间产生电流路径。
可以注意到，扇区S1-S4中的组织也考虑偶数和奇数之间的读取划分。实际上，扇区S1和S2将可以通过偶数地址选择的位线分组在一起，而扇区S3和S4将可以通过奇数地址选择的位线分组在一起。主位线MBLL，R<0，1>访问偶数扇区S1和S2；主位线MBLL，R<2，3>访问奇数扇区S3和S4。
实际上，全局列解码器4包括两个不同的读解码电路，适于在部分2a的存储器单元3和读出放大器6a，6b的相应的输入6a'，6b'之间以及在部分2b的第二存储器单元3'和读出放大器6a，6b的相应的输入6a”，6b”之间产生相应的电流路径。这样产生的电流路径是完全不同的，彼此分开的。
全局列解码器4的上述两个读解码电路呈现镜面电路结构。形成全局列解码器4的选择开关的数目取决于存储器阵列2和/或存储器阵列2的扇区的大小，以及取决于列选择器的分级组织。
此外，全局列解码器4的读解码电路包括驱动选择开关12a-12h的缓冲器(未示出)。每个缓冲器9a接收控制信号SYN，并向各个选择开关12a-12h的控制端子提供列解码信号YN。
此外，存在多个局部缓冲器(未示出)。属于第一部分2a并且对应于存储器阵列2的第二部分2b的各个位线BLR<>的位线BLL<>(即，由相同信号SYO<>选择的位线)可以共享相同的局部缓冲器。局部缓冲器被配置为接收相应的控制信号SYO<>，并向相应的局部选择开关13a，13b的控制端子提供列解码信号YOL<>，YOR<>。
图1电路的选择开关由PMOS晶体管实现，PMOS晶体管具有接收相应的列解码信号YN，YOL<>，YOR<>的控制端子(栅极)，该列解码信号是接通相应的晶体管的逻辑信号“0”，或者是关断相应的晶体管的逻辑信号“1”。在使用中，信号SYO<>和SYN是低电压信号，并且缓冲器执行的操作之一是通过产生足以驱动相应的PMOS晶体管的电压信号以升高电压。
非易失性存储器设备1还包括第一参考支路20，该第一参考支路20包括参考发生器21，该参考发生器21被配置为产生参考电流iREF，该参考电流iREF通过选择开关22电耦合到读出放大器6a的第二输入6a”。选择开关22由信号Si'驱动，信号Si'被配置为在非易失性存储器设备1的各个操作模式中接通和断开选择开关22，以便建立或中断用于参考电流iREF朝向读出放大器6a的第二输入6a”的电路径。
非易失性存储器设备1还包括第二参考支路23，该第二参考支路23包括参考发生器24，该参考发生器24被配置为产生参考电流iREF，该参考电流iREF通过选择开关25电耦合到读出放大器6b的第二输入6b”。选择开关25由信号Si”驱动，该信号Si”被配置为在非易失性存储器设备1的各个操作模式中接通和断开选择开关25，以便建立或中断用于参考电流iREF朝向读出放大器6b的第二输入6b”的电路径。
在双端读取中使用非易失性存储器设备1期间，参考发生器21，24关断。因此，每个读出放大器6a，6b通过在各自的输入处接收存储在直接单元中的数据(电压/电流值)和存储在互补单元中的数据来执行读取。在读取数据期间，正在被读取的各个(直接和互补)单元属于相同的扇区S1-S4，但是属于各个存储器部分2a，2b。存储器单元和读出放大器之间的连接已经在前面描述过。
相反，在单端读取中使用非易失性存储器设备1期间，参考发生器21，24接通，并且通过比较在所选择的存储器单元中流动的电流与参考电流iREF来执行读取。在该读取模式中，为了在读出放大器6a，6b的两个输入上保持相同的(电容性)负载，控制全局列解码器4，以便将读出放大器6a，6b的输入6a”，6b”连接到属于存储器部分2b的相应的主位线MBLR<>。另外，控制局部列解码器5，以便将各个主位线MBLR<>连接到各个存储器扇区S1-S4的局部位线BLR<>。然而，字线WL<>被取消选择，使得实际上没有特定存储器单元3'被寻址。以这种方式，在读出放大器6a，6b的输入6a”，6b”处流动的唯一电流是相应的参考电流iREF。相反，电容性负载由与已连接到读出放大器6a，6b的输入6a”，6b”的相应的主位线和局部位线相关联的电容之和给出。
为了更充分地阐明上述内容，现参照图2提出一个示例。
图2对应于图1(如未另有说明)。
为了以单端模式读取属于扇区S1的直接存储器单元，接通对应的局部选择开关13a(在扇区S1的部分2a中由虚线圈限定)，并且通过激活相应的字线WL(图2中的WL<0>)来选择待读取的单元。因此，主选择器12a接通，从而将放大器6a的输入6a'连接到主位线MBLL<0>。以这种方式，在待读取的存储器单元3和读出放大器6a之间建立电连接。如上所述，在输入6a”处提供的是参考电流信号iREF。为了在输入6a”处提供与存在于输入6a'处的电容性负载相当的电容性负载，在扇区S2的部分2b中由虚线限定的局部选择开关13b被接通，但是没有互补存储器单元被相应的字线WL<>选择(该字线WL<>保持取消选择)。此外，主选择器12f被接通，以将主位线MBLL<1>连接到经由已接通的局部选择开关选择的局部位线BLR<>。其它选择器12b-12d，12e，12g，12h保持关断。应当注意的是，选择器12f的接通的选择由以下事实决定：该选择器耦合到主位线MBLR<1>，主位线MBLR<1>又连接到扇区S2，即，连接到物理上“最接近”待读取的直接存储器单元所属的扇区S1的扇区。这样，由于两个存储器部分2a，2b是镜面的，我们最好地保证在输入6a'和6a”处的电容性负载之间具有尽可能精确的匹配。事实上，与主位线MBLL，R<>相关联的电容直接取决于主位线MBLL，R<>的长度。可以注意到，只要为访问待读取的存储器单元3而选择的字线WL<>在部分2a和部分2b中对整个扇区S1都是公共的，则不可能通过接通选择器12e将主位线MBLR<0>连接到输入6a”。因此，这种条件在单端读取中是不可行的。
对于由读出放大器6b执行的读取，出现类似的情况。
本申请人已经发现，为了减少存储器阵列2所占据的总面积，将存储器扇区S1，S2，…等物理地分组在一起是有利的。例如，通过将存储器扇区S2和存储器扇区S1分组在一起，将获得新的存储器扇区S1'，该新的存储器扇区S1'的大小等于分组之前扇区S1和S2的大小之和。以这种方式，通过消除与已被消除的扇区(即，分组在一起)相关联的局部列解码器5，将节省面积。在该示例中，将消除专用于扇区S2的局部列解码器5。整个新的扇区S1'将由其局部列解码器处理。
然而，在单端读取模式中，将扇区S2和S1分组在一起将不再能够适当地寻址待读取的存储器单元3，并且同时保证在接收参考电流iREF的读出放大器6a的输入6a”处的所期望的电容负载(对于放大器6b)。事实上，由于在这种情况下不可能将输入6a”与第二扇区S2的主位线MBLR<1>连接(其已被消除)，因此将需要使用另一个不同的主位线MBLR<>，从而至少部分地失去在读出放大器6a(同样地，6b)的输入处看到的电容匹配的条件。事实上，扇区的这种分组涉及对这两个扇区使用单个列解码器，因此这两个扇区将被同时寻址。
此外，通过复制上面针对所有偶数扇区和针对所有奇数扇区提出的概念(即，通过创建仅由一个局部列解码器可访问的单个偶数扇区和仅由一个相应的局部列解码器可访问的单个奇数扇区)，将不可能实现上面参考图2描述的策略，因为将不再存在要在单端读取中使用的取消选择扇区以在接收参考电流iREF的端子处复制电容性负载。
因此，本发明的目的是提供一种PCM装置，该PCM装置将能够全部或部分地解决上述问题，并且将在单端读取模式和双端读取模式中的读出放大器所看到的电容性负载的特性方面得到优化。本发明的目的同样是公开一种用于操作PCM装置的方法。
根据本发明，因此提供了一种相变存储器设备、包括相变存储器设备的系统、以及用于操作相变存储器设备的方法，如所附权利要求中所限定的。
附图说明
为了更好地理解本发明，现在参考附图，纯粹通过非限制性示例来描述其优选实施例，其中：
图1是根据不构成本发明一部分的实施例的非易失性存储器设备，特别是PCM类型的非易失性存储器设备的一部分的示意图；
图2示出图1的存储器设备处于操作状态；
图3是根据本发明的实施例的非易失性存储器设备的一部分，特别是PCM类型的非易失性存储器设备的示意图；
图4至图6表示在本发明的各个操作条件下的图3的存储器设备；和
图7是本发明的实施例中结合非易失性存储器设备的电子系统的简化框图。
具体实施方式
在图3中示意性地示出并且整体上由附图标记100表示的是非易失性存储器设备的一部分，特别是PCM类型的非易失性存储器设备的一部分，仅限于理解本公开所必需的部分。
已经参照图1描述的存储器设备100的元件在此不再进一步描述，并且由相同的附图标记来表示。
非易失性存储器设备100包括由多个第一存储器单元3和多个第二存储器单元3'构成的存储器阵列102，存储器阵列102可以由局部字线WL和局部位线BL选择。以本身已知的方式，第二存储器单元3'在数量和制造特性上对应于第一存储器单元3，并且在使用中存储与第一存储器单元3的逻辑数据互补的逻辑数据。在第一存储器单元3的双端读取期间查询第二存储器单元3'，以便通过与存储在相应的第二存储器单元3'中的逻辑数据进行比较来读取存储在第一存储器单元3中的逻辑数据。
局部位线BLL<>和第一存储器单元3形成第一存储器部分102a。局部位线BLR<>和第二存储器单元3'形成第二存储器部分102b。
存储器阵列102至少被组织在第一扇区S101和第二扇区S102中。每个扇区包括各自的局部位线BL<>(直接位线BLL<>和互补位线BLR<>)，其可由局部列解码器5针对每个扇区寻址。扇区S101的局部位线BL<>可以经由偶数地址号来寻址(S101因此也被称为“偶数扇区”)，并且扇区S102的局部位线BL<>可以经由奇数地址号来寻址(S102因此也被称为“奇数扇区”)。
给定矩阵结构，激活局部字线WL<>和局部位线BLL，R<>使得能够唯一地选择仅一个存储器单元3，3'。
读取级7对应于已经参照图1描述的内容。读取级7通过主位线MBLL<>(用于部分2a)和主位线MBLR<>(用于部分2b)耦合到局部位线BLL，R<>。
全局列解码器4对应于已经参照图1描述的内容，并且适于选择要寻址的存储器单元3，3'耦合到的主位线。
这里，属于存储器部分2a的第一主位线MBLL<0>将扇区S101的局部位线BLL<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。第一主位线MBLL<0>连接到属于第一存储器部分2a(直接单元)中的扇区S101的所有局部位线BLL<>公共的节点A。关于全局列解码器4，主选择开关12a和12d都具有连接到第一主位线MBLL<0>的相应的端子。换句话说，第一主位线MBLL<0>在节点A和节点A'之间延伸，从其向主选择开关12a和12d的相应的端子分支连接。主选择开关12a的另一端子连接到读出放大器6a的第一输入6a'。相反，主选择开关12d的另一端子连接到读出放大器6b的第一输入6b'。
属于存储器部分2a的第二主位线MBLL<1>将第二扇区S102的局部位线BLL<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。第二主位线MBLL<1>连接到与属于第一存储器部分2a(直接单元)中的扇区S102的所有局部位线BLL<>公共的节点B。关于全局列解码器4，主选择开关12b和12c都具有连接到第二主位线MBLL<1>的相应的端子。换句话说，第二主位线MBLL<1>在节点B和节点B'之间延伸，从其向主选择开关12b和12c的相应的端子分支连接。主选择开关12b的另一端子连接到读出放大器6a的第一输入6a'。相反，主选择开关12c的另一端子连接到读出放大器6b的第一输入6b'。
如下所述，存储器部分2b(互补单元)以类似于直接单元的存储器部分2a的方式被组织。
因此存在属于存储器部分2b的第三主位线MBLR<0>，其将第一扇区S101的局部位线BLR<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第三主位线MBLR<0>连接到属于第二存储器部分2b(互补单元)中的扇区S101的所有局部位线BLR<>公共的节点E。关于全局列解码器4，主选择开关12e和12h都具有连接到第三主位线MBLR<0>的相应的端子。换句话说，第三主位线MBLR<0>在节点E和节点E'之间延伸，从其向主选择开关12e和12h的相应的端子分支连接。主选择开关12e的另一端子连接到读出放大器6a的第二输入6a”。相反，主选择开关12h的另一端子连接到读出放大器6b的第二输入6b”。
属于存储器部分2b的第四主位线MBLR<1>将第二扇区S102的局部位线BLR<>连接到全局列解码器4，并经由全局列解码器4连接到读取级7。具体地，第四主位线MBLR<1>连接到属于第二存储器部分2b(互补单元)中的扇区S102的所有局部位线BLR<>公共的节点G。关于全局列解码器4，主选择开关12g和12f都具有连接到第四主位线MBLR<1>的相应的端子。换句话说，第四主位线MBLR<1>在节点G和节点G'之间延伸，从其向主选择开关12f和12G的相应的端子分支连接。主选择开关12f的另一端子连接到读出放大器6a的第二输入6a”。相反，主选择开关12g的另一端子连接到读出放大器6b的第二输入6b”。
第一存储器部分2a的扇区S101的每个局部位线BLL<>通过相应的局部选择开关13a(这里，相应的PMOS晶体管)电耦合到节点A。同样，第二存储器部分2b的扇区S101的每个局部位线BLR<>通过相应的局部选择开关13b(在该示例中，相应的PMOS晶体管)电耦合到节点E。
同样地，第一存储器部分2a的扇区S102的每个局部位线BLL<>通过相应的局部选择开关13a(这里，相应的PMOS晶体管)电耦合到节点B。同样，第二存储器部分2b的扇区S102的每个局部位线BLR<>通过相应的局部选择开关13b(这里，相应的PMOS晶体管)电耦合到节点G。
局部选择开关13a，13b形成相应的局部列解码器5的一部分。在使用中，局部列解码器5在输入处接收地址选择信号(DAS)SYO<>，如已经参照图1描述的，并且因此在此不再进一步描述。
如参照图1所述，同样在这种情况下，读出放大器6a耦合到属于扇区101的被称为偶数位线的位线BL<>子集(即，由偶数索引来索引，诸如BL<0>，BL<2>，BL<4>等)，而读出放大器6b耦合到被称为奇数位线的位线BL<>子集(即，由奇数索引来索引，诸如BL<1>，BL<3>，BL<5>等)。双端读取操作由读出放大器6a和6b对分别耦合到偶数位线BL<>和奇数位线BL<>的相应的存储器单元3，3'同时执行。根据现有技术来执行双端读取操作，并且在下文中参考图6以示例的方式描述该双端读取操作。
关于单端模式下的读取，存储器设备100还包括第一参考支路20，其包括参考发生器21，被配置为产生参考电流iREF，该参考电流iREF将由选择开关22提供给读出放大器6a的第二输入6a”。存储器设备100还包括第二参考支路23，其包括参考发生器24，被配置为产生参考电流iREF，并且通过选择开关25电耦合到读出放大器6b的第二输入6b”。
在以单端读取模式使用存储器设备100期间，参考发生器21，24接通，并且通过比较在所选择的存储器单元中流动的电流与参考电流iREF来执行读取。
在该读取模式中，为了在读出放大器6a，6b的两个输入上保持相同的电容负载，控制全局列解码器4，以便将读出放大器6a，6b的第二输入6a”，6b”连接到属于存储器部分2b的相应的主位线MBLR<>。
然而，在该实施例中，偶数扇区S101和奇数扇区S102的同时读取是不可能的，因为将不再存在用于电容匹配的取消选择的扇区。
因此，为了从扇区S101的存储器单元3读取数据，扇区S102被取消选择(即，没有选择扇区S102的字线)，并且选择开关12b-12d，12e，12g，12h被关断。替代地，选择开关12a，12f被接通。读取由读出放大器6a执行。
如图4所示，通过将存储器单元3连接到读出放大器6a的输入6a'，并使能存储器单元3与输入6a'之间的电路径(即，通过接通耦合到待读取的存储器单元3的位线BL<>的开关13a和接通选择开关12a来选择对应的字线WL<0>)，来执行对存储在由扇区S101中的虚线圈限定的存储器单元3中的逻辑数据的读取。读取电流的路径在图4中用粗实线P1表示。输入6a”接收来自发生器21的参考电流iREF。
为了在输入6a处提供“所需的电容性负载”，输入6a”经由开关12f连接到主位线MBLR<1>，开关12f接通。此外，连接到节点G的开关13b中的一个也被接通，特别是用于位线BL<>的开关13b，该位线BL<>在物理上布置成尽可能接近待读取的存储器单元3的电路径(以及因此电容性负载)。由于扇区S102的所有字线WL<>被取消选择，所以上述电路径的激活不产生朝向输入6a”的电流传输，而是表示输入6a”的电容性负载。构成电容性负载的路径如图4中粗虚线P2所示。可以注意到，在该读取条件下，读出放大器6b被关断并且在其输入6b'，6b”处不接收任何数据/电流信号。
存储在扇区S102(奇数扇区)的存储器单元3中的逻辑数据的读取以与参考图4所描述的相同的方式发生。同样在这种情况下，偶数扇区S101和奇数扇区S102的同时读取是不可能的，因为将不再存在用于电容匹配的取消选择的扇区。
因此，为了从扇区S102的存储器单元3读取数据，扇区S101被取消选择(即，没有选择扇区S101的字线)，并且选择开关12a，12b，12d，12e-12g被关断。替代地，选择开关12c，12h被接通。读取由读出放大器6b执行。
如图5中图示的，通过将存储器单元3连接到读出放大器6b的输入6b'并使能存储器单元3和输入6b'之间的电路径(即，通过接通耦合到待读取的存储器单元3的位线BL<>的开关13a并接通选择开关12c来选择对应的字线WL<>)，来读取存储在由扇区S102中的虚线圈限定的存储器单元3中的逻辑数据。读取电流的路径在图5中用粗实线P3表示。输入6b”从发生器24接收参考电流iREF。
为了在输入6b'处提供所需的电容性负载，输入6b'经由开关12h连接到主位线MBLR<0>，开关12h接通。此外，连接到节点E的开关13b中的一个也被接通，特别是用于位线BL<>的开关13b被物理地布置成尽可能接近待读取的存储器单元3的电路径(以及因此电容负载)。由于扇区S101的所有字线WL<>被取消选择，所以上述电路径的激活不产生朝向输入6b'的电流传输，而是表示输入6b'的电容性负载。形成电容性负载的路径在图5中用粗实线P4表示。可以注意到，在该读取条件下，读出放大器6a关断并且在其输入6a'，6a”处不接收任何数据/电流信号。
在以双端读取模式使用存储器设备100期间，参考发生器21，24关断。关于主选择开关，双端读取模式设想(图6)同时接通选择开关12a，12c，12e，12g，并保持其余开关12b，12d，12f，12h断开。
以这种方式，通过选择(激活)扇区S101，S102中的适当字线WL<>(以便选择待读取的直接存储器单元和同时选择相应的互补存储器单元)，可以设置朝向以下方向的期望电流路径：输入6a'(图6中的路径L1)；输入6a”(图6中的路径L2)；输入6b'(图6中的路径L3)；和输入6b”(图6中的路径L4)。
激活或选择主位线和局部位线的操作，如激活或选择字线的操作，以实现根据本发明的单端和双端读取操作，由为此目的适当配置的控制器执行，其本身对本领域技术人员来说是明显的。控制器控制前面描述的选择器(开关，特别是由晶体管构成)，发送用于接通和断开它们的信号，以便与读出放大器6a，6b的输入建立适当的电连接。缓冲器(未详细示出)典型地存在以使(电压/电流)信号的电平适应于选择器的控制端子(栅极)在输入处接受的电平。在图7中以示例的方式示出了控制器201。
图7示出了根据本发明的另一实施例的电子系统200的一部分。电子系统200可用于电子设备中，例如：PDA(个人数字助理)；便携式或固定式计算机，可能具有无线数据传输能力；移动电话；数字音频播放器；摄影机或摄像机；或其它能够处理、存储、传输和接收信息的设备。
详细地，电子系统200包括控制器201(例如，设置有微处理器、DSP或微控制器)和存储器设备100，存储器设备100设置有先前描述的相变类型的存储器单元阵列。另外且可选地，电子系统200还包括输入/输出设备202(例如，设置有小键盘和显示器)，用于输入和显示数据、无线接口204，例如天线，用于通过无线通信射频网络发送和接收数据、以及RAM205中的一个或多个，所有这些都通过总线206耦合。电池207可用作电子系统200中的电力供应源，电子系统200还可设置有摄影机或摄像机208。
从前面已经描述和说明的内容中，根据本发明的列解码器提供的优点是明显的。
特别地，提供如所述操作并具有所述电路结构的非易失性存储器(特别是PCM)所需的硅面积被最小化。
此外，所提出的架构可以保证电容性负载与读出放大器输入之间的良好匹配，无论是在单端读取还是在双端读取期间。
最后，清楚的是，可以对本文中所描述和示出的内容进行修改和变化，而不因此脱离如所附权利要求书中所限定的本发明的范围。
所描述的内容以类似的方式适用于任何其它存储器单元3的单端读取或双端读取。所描述的同样以类似的方式使用提供给读出放大器6a/6b的输入6a'/6b'的电流参考，应用于存储器单元3'的单端读取模式中的验证。
可以注意到，在扇区S101(存储器部分102a)的单端读取期间，扇区S102的选择开关13b可以关断，而对于扇区S102的存储器单元的读取，扇区S101的选择开关13b可以关断。事实上，PCM中最重要的电容元件由主位线表示(通常以长2mm，宽1μm的导电金属路径形式获得)。因此，同样通过关断开关13b，在任何情况下都将保证在读取过程中所涉及的读出放大器的两个输入上具有可比较的电容性负载。
此外，所描述和示出的本发明还可以有利地应用于其它类型的存储设备，例如闪存设备。
显然，可以在列解码器中提供不同数量的选择开关，并且在分层级别中提供其不同的组织。
此外，仅参考两个读出放大器6a，6b描述了本发明。显然，PCM装置通常包括多个高于两个的读出放大器(例如，128、256等)，每个读出放大器专用于并行读取来自存储器单元3和3'(在双端读取的情况下)或来自存储器单元3和来自电流参考(在单端读取的情况下)的相应的数据。
此外，可以省略参考电流发生器21和24中的一个，并且在单端读取期间，参考电流iREF在输入6a”，6b”处(可选地)由单个参考电流发生器21或24提供。

Claims (20)

1.一种相变存储器设备，包括：
存储器阵列，包括第一扇区和第二扇区，所述第一扇区被划分成直接存储器单元的存储器部分和互补存储器单元的存储器部分，所述第二扇区被划分成直接存储器单元的相应的存储器部分和互补存储器单元的相应的存储器部分；
读取级，包括第一读出放大器和第二读出放大器，所述第一读出放大器被配置为读取存储在所述第一扇区的直接存储器单元中的逻辑数据，所述第二读出放大器被配置为读取存储在所述第二扇区的直接存储器单元中的逻辑数据；
全局列解码器，功能性地连接在所述读取级与所述第一扇区和所述第二扇区之间；
第一主位线，具有第一寄生电容，所述第一主位线在所述第一扇区的所述直接存储器单元和所述全局列解码器之间延伸；
第二主位线，具有第二寄生电容，所述第二主位线在所述第一扇区的所述互补存储器单元和所述全局列解码器之间延伸；
第三主位线，具有第三寄生电容，所述第三主位线在所述第二扇区的所述直接存储器单元和所述全局列解码器之间延伸；
第四主位线，具有第四寄生电容，所述第四主位线在所述第二扇区的所述互补存储器单元和所述全局列解码器之间延伸；
至少一个参考电流发生器，耦合到所述第一读出放大器和所述第二读出放大器，用于在单端读取的第一操作模式期间提供参考读取电流；以及
控制器，被配置为执行以下操作，以在所述第一操作模式期间读取存储在所述第一扇区中的逻辑数据：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元；
取消选择属于所述第二扇区的对应的存储器部分的所有所述互补存储器单元；
经由所述全局列解码器将所述第一主位线连接到所述第一读出放大器的第一输入，从而将所述第一寄生电容耦合到所述第一读出放大器的所述第一输入，并且使得在所述第一扇区中待读取的所述直接存储器单元与所述第一读出放大器的所述第一输入之间能够有电流流动；
将所述参考电流发生器连接到所述第一读出放大器的第二输入，从而使得所述参考读取电流能够流向所述第一读出放大器的所述第二输入；以及
经由所述全局列解码器将所述第四主位线连接到所述第一读出放大器的所述第二输入，从而将所述第四寄生电容耦合到所述第一读出放大器的所述第二输入，
所述控制器还被配置为执行以下操作，以在所述第一操作模式期间读取存储在所述第二扇区中的逻辑数据：
选择属于所述第二扇区的对应的存储器部分的待读取的直接存储器单元；
取消选择属于所述第一扇区的对应的存储器部分的所有所述互补存储器单元；
经由所述全局列解码器将所述第二主位线连接到所述第二读出放大器的第一输入，从而将所述第二寄生电容耦合到所述第二读出放大器的所述第一输入，并且使得在所述第二扇区中待读取的所述直接存储器单元与所述第二读出放大器的所述第一输入之间能够有电流流动；
将所述参考电流发生器连接到所述第二读出放大器的第二输入，从而使得所述参考读取电流能够流向所述第二读出放大器的所述第二输入；以及
经由所述全局列解码器将所述第三主位线连接到所述第二读出放大器的所述第二输入，从而将所述第三寄生电容耦合到所述第二读出放大器的所述第二输入。
2.根据权利要求1所述的存储器设备，其中所述第一扇区和所述第二扇区的直接存储器单元的每个存储器部分被设置有连接到对应的直接存储器单元的多个第一局部位线，并且其中所述第一扇区和所述第二扇区的互补存储器单元的每个存储器部分被设置有连接到对应的互补存储器单元的相应的多个第二局部位线；
所述第一主位线至少部分地在第二电节点和所述第一扇区的所有所述第一局部位线公共的第一电节点之间延伸；
所述第二主位线至少部分地在第四电节点和所述第一扇区的所有所述第二局部位线公共的第三电节点之间延伸；
所述第三主位线至少部分地在第六电节点和所述第二扇区的所有所述第一局部位线公共的第五电节点之间延伸；以及
所述第四主位线至少部分地在第八电节点和所述第二扇区的所有所述第二局部位线公共的第七电节点之间延伸；
并且其中所述全局列解码器包括多个选择开关，其中：
第一选择开关，耦合在所述第二电节点和所述第一读出放大器的所述第一输入之间；
第二选择开关，耦合在所述第二电节点和所述第二读出放大器的所述第一输入之间；
第三选择开关，耦合在所述第六电节点和所述第二读出放大器的所述第一输入之间；
第四选择开关，耦合在所述第六电节点和所述第一读出放大器的所述第一输入之间；
第五选择开关，耦合在所述第四电节点和所述第一读出放大器的所述第二输入之间；
第六选择开关，耦合在所述第四电节点和所述第二读出放大器的所述第二输入之间；
第七选择开关，耦合在所述第八电节点和所述第二读出放大器的所述第二输入之间；以及
第八选择开关，耦合在所述第八电节点和所述第一读出放大器的所述第二输入之间；
其中，为了在所述第一操作模式期间读取存储在所述第一扇区中的所述逻辑数据，所述控制器被配置为：
接通所述第一选择开关，以将所述第一主位线连接到所述第一读出放大器的所述第一输入；
接通所述第八选择开关，以将所述第四主位线连接到所述第一读出放大器的所述第二输入；以及
关断所述第二选择开关、所述第三选择开关、所述第四选择开关、所述第五选择开关、所述第六选择开关和所述第七选择开关；
并且其中，为了在所述第一操作模式期间读取存储在所述第二扇区中的所述逻辑数据，所述控制器被配置为：
接通所述第三选择开关，以将所述第三主位线连接到所述第二读出放大器的所述第一输入；
接通所述第六选择开关，以将所述第二主位线连接到所述第二读出放大器的所述第二输入；以及
关断所述第一选择开关、所述第二选择开关、所述第四选择开关、所述第五选择开关、所述第七选择开关和所述第八选择开关。
3.根据权利要求2所述的存储器设备，其中所述直接存储器单元和所述互补存储器单元中的每个包括：相变区域，所述相变区域能够被分别电连接到所述第一局部位线和所述第二局部位线中的一个；以及局部选择晶体管，所述局部选择晶体管操作性地耦合到所述相变区域并且具有连接到相应的字线的控制端子，
其中选择待读取的直接存储器单元的步骤包括经由所述相应的字线接通相应的局部选择晶体管，并且取消选择所述互补存储器单元的步骤包括经由所述相应的字线关断所述相应的局部选择晶体管。
4.根据权利要求1所述的存储器设备，其中所述控制器还被配置为在双端读取存储在所述第一扇区中的逻辑数据的第二操作模式期间执行以下操作：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第一扇区的对应的存储器部分的相应的互补存储器单元；
选择属于所述第二扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第二扇区的对应的存储器部分的相应的互补存储器单元；
经由所述全局列解码器将所述第一主位线连接到所述第一读出放大器的所述第一输入，从而将所述第一寄生电容耦合到所述第一读出放大器的所述第一输入，并且使得在所述第一扇区中待读取的所述直接存储器单元与所述第一读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第二主位线连接到所述第一读出放大器的所述第二输入，从而将所述第二寄生电容耦合到所述第一读出放大器的所述第二输入，并且使得在所述第一扇区中选择的相应的互补存储器单元与所述第一读出放大器的所述第二输入之间能够有电流流动；
经由所述全局列解码器将所述第三主位线连接到所述第二读出放大器的所述第一输入，从而将所述第三寄生电容耦合到所述第二读出放大器的所述第一输入，并且使得在所述第二扇区中待读取的所述直接存储器单元与所述第二读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第四主位线连接到所述第二读出放大器的所述第二输入，从而将所述第四寄生电容耦合到所述第二读出放大器的所述第二输入，并且使得在所述第二扇区中选择的相应的互补存储器单元与所述第二读出放大器的所述第二输入之间能够有电流流动；以及
使所述参考电流发生器与所述第一读出放大器和所述第二读出放大器电去耦。
5.根据权利要求2所述的存储器设备，
其中所述控制器还被配置为在双端读取存储在所述第一扇区中的逻辑数据的第二操作模式期间执行以下操作：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第一扇区的对应的存储器部分的相应的互补存储器单元；
选择属于所述第二扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第二扇区的对应的存储器部分的相应的互补存储器单元；
经由所述全局列解码器将所述第一主位线连接到所述第一读出放大器的所述第一输入，从而将所述第一寄生电容耦合到所述第一读出放大器的所述第一输入，并且使得在所述第一扇区中待读取的所述直接存储器单元与所述第一读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第二主位线连接到所述第一读出放大器的所述第二输入，从而将所述第二寄生电容耦合到所述第一读出放大器的所述第二输入，并且使得在所述第一扇区中选择的相应的互补存储器单元与所述第一读出放大器的所述第二输入之间能够有电流流动；
经由所述全局列解码器将所述第三主位线连接到所述第二读出放大器的所述第一输入，从而将所述第三寄生电容耦合到所述第二读出放大器的所述第一输入，并且使得在所述第二扇区中待读取的所述直接存储器单元与所述第二读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第四主位线连接到所述第二读出放大器的所述第二输入，从而将所述第四寄生电容耦合到所述第二读出放大器的所述第二输入，并且使得在所述第二扇区中选择的相应的互补存储器单元与所述第二读出放大器的所述第二输入之间能够有电流流动；以及
将所述参考电流发生器与所述第一读出放大器和所述第二读出放大器电去耦；
其中将所述第一主位线连接到所述第一读出放大器的所述第一输入的步骤包括接通所述第一选择开关和关断所述第二选择开关；
其中将所述第二主位线连接到所述第一读出放大器的所述第二输入的步骤包括接通所述第五选择开关和关断所述第六选择开关；
其中将所述第三主位线连接到所述第二读出放大器的所述第一输入的步骤包括接通所述第三选择开关和关断所述第四选择开关；以及
其中将所述第四主位线连接到所述第二读出放大器的所述第二输入的步骤包括接通所述第七选择开关和关断所述第八选择开关。
6.根据权利要求1所述的存储器设备，其中所述第一操作模式是对存储在所述第一扇区和所述第二扇区的所述存储器单元中的所述逻辑数据进行验证或测试的模式。
7.根据权利要求4所述的存储器设备，其中在所述第二操作模式中，在所选择的所述直接存储器单元中存储的逻辑数据被所述读取级经由与存储在所选择的并且属于所述直接存储器单元的相同的第一扇区或第二扇区的相应的互补存储器单元中的逻辑数据进行比较来读取。
8.一种电子系统，包括：
控制器；以及
相变存储器设备，耦合到所述控制器，所述相变存储器设备包括：
存储器阵列，包括第一扇区和第二扇区，所述第一扇区被划分成直接存储器单元的存储器部分和互补存储器单元的存储器部分，所述第二扇区被划分成直接存储器单元的相应的存储器部分和互补存储器单元的相应的存储器部分；
读取级，包括第一读出放大器和第二读出放大器，所述第一读出放大器被配置为读取存储在所述第一扇区的直接存储器单元中的逻辑数据，所述第二读出放大器被配置为读取存储在所述第二扇区的直接存储器单元中的逻辑数据；
全局列解码器，功能性地连接在所述读取级与所述第一扇区和所述第二扇区之间；
第一主位线，具有第一寄生电容，所述第一主位线在所述第一扇区的所述直接存储器单元和所述全局列解码器之间延伸；
第二主位线，具有第二寄生电容，所述第二主位线在所述第一扇区的所述互补存储器单元和所述全局列解码器之间延伸；
第三主位线，具有第三寄生电容，所述第三主位线在所述第二扇区的所述直接存储器单元和所述全局列解码器之间延伸；
第四主位线，具有第四寄生电容，所述第四主位线在所述第二扇区的所述互补存储器单元和所述全局列解码器之间延伸；
至少一个参考电流发生器，被耦合到所述第一读出放大器和所述第二读出放大器，用于在单端读取的第一操作模式期间提供参考读取电流；以及
控制器，被配置为执行以下操作，以在所述第一操作模式期间读取存储在所述第一扇区中的逻辑数据：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元；
取消选择属于所述第二扇区的对应的存储器部分的所有所述互补存储器单元；
经由所述全局列解码器将所述第一主位线连接到所述第一读出放大器的第一输入，从而将所述第一寄生电容耦合到所述第一读出放大器的所述第一输入，并且使得在所述第一扇区中待读取的所述直接存储器单元与所述第一读出放大器的所述第一输入之间能够有电流流动；
将所述参考电流发生器连接到所述第一读出放大器的第二输入，从而使得所述参考读取电流能够流向所述第一读出放大器的所述第二输入；以及
经由所述全局列解码器将所述第四主位线连接到所述第一读出放大器的所述第二输入，从而将所述第四寄生电容耦合到所述第一读出放大器的所述第二输入，
所述控制器还被配置为执行以下操作，以便在所述第一操作模式期间读取存储在所述第二扇区中的逻辑数据：
选择属于所述第二扇区的对应的存储器部分的待读取的直接存储器单元；
取消选择属于所述第一扇区的对应的存储器部分的所有所述互补存储器单元；
经由所述全局列解码器将所述第二主位线连接到所述第二读出放大器的第一输入，从而将所述第二寄生电容耦合到所述第二读出放大器的所述第一输入，并且使得在所述第二扇区中待读取的所述直接存储器单元与所述第二读出放大器的所述第一输入之间能够有电流流动；
将所述参考电流发生器连接到所述第二读出放大器的第二输入，从而使得所述参考读取电流能够流向所述第二读出放大器的所述第二输入；以及
经由所述全局列解码器将所述第三主位线连接到所述第二读出放大器的所述第二输入，从而将所述第三寄生电容耦合到所述第二读出放大器的所述第二输入。
9.根据权利要求8所述的电子系统，还包括与所述控制器耦合的以下中的一个或多个：
输入/输出设备；
无线接口；
随机存取存储器；
总线；
电池；或
相机。
10.根据权利要求8所述的电子系统，其中所述第一扇区和所述第二扇区的直接存储器单元的每个存储器部分被设置有连接到对应的直接存储器单元的多个第一局部位线，并且其中所述第一扇区和所述第二扇区的互补存储器单元的每个存储器部分被设置有连接到对应的互补存储器单元的相应的多个第二局部位线；
所述第一主位线至少部分地在第二电节点和所述第一扇区的所有所述第一局部位线公共的第一电节点之间延伸；
所述第二主位线至少部分地在第四电节点和所述第一扇区的所有所述第二局部位线公共的第三电节点之间延伸；
所述第三主位线至少部分地在第六电节点和所述第二扇区的所有所述第一局部位线公共的第五电节点之间延伸；以及
所述第四主位线至少部分地在第八电节点和所述第二扇区的所有所述第二局部位线公共的第七电节点之间延伸；
并且其中所述全局列解码器包括多个选择开关，其中：
第一选择开关，被耦合在所述第二电节点和所述第一读出放大器的所述第一输入之间；
第二选择开关，被耦合在所述第二电节点和所述第二读出放大器的所述第一输入之间；
第三选择开关，被耦合在所述第六电节点和所述第二读出放大器的所述第一输入之间；
第四选择开关，被耦合在所述第六电节点和所述第一读出放大器的所述第一输入之间；
第五选择开关，被耦合在所述第四电节点和所述第一读出放大器的所述第二输入之间；
第六选择开关，被耦合在所述第四电节点和所述第二读出放大器的所述第二输入之间；
第七选择开关，被耦合在所述第八电节点和所述第二读出放大器的所述第二输入之间；以及
第八选择开关，被耦合在所述第八电节点和所述第一读出放大器的所述第二输入之间；
其中为了在所述第一操作模式期间读取存储在所述第一扇区中的所述逻辑数据，所述控制器被配置为：
接通所述第一选择开关，以将所述第一主位线连接到所述第一读出放大器的所述第一输入；
接通所述第八选择开关，以将所述第四主位线连接到所述第一读出放大器的所述第二输入；以及
关断所述第二选择开关、所述第三选择开关、所述第四选择开关、所述第五选择开关、所述第六选择开关和所述第七选择开关；
并且其中，为了在所述第一操作模式期间读取存储在所述第二扇区中的所述逻辑数据，所述控制器被配置为：
接通所述第三选择开关，以将所述第三主位线连接到所述第二读出放大器的所述第一输入；
接通所述第六选择开关，以将所述第二主位线连接到所述第二读出放大器的所述第二输入；以及
关断所述第一选择开关、所述第二选择开关、所述第四选择开关、所述第五选择开关、所述第七选择开关和所述第八选择开关。
11.根据权利要求10所述的电子系统，其中所述直接存储器单元和所述互补存储器单元中的每个包括：相变区域，所述相变区域能够被分别电连接到所述第一局部位线和第二局部位线中的一个；以及局部选择晶体管，所述局部选择晶体管操作性地被耦合到所述相变区域并且具有连接到相应的字线的控制端子，
其中选择待读取的直接存储器单元的步骤包括经由所述相应的字线接通相应的局部选择晶体管，并且取消选择所述互补存储器单元的步骤包括经由所述相应的字线关断所述相应的局部选择晶体管。
12.根据权利要求8所述的电子系统，其中所述控制器还被配置为在双端读取存储在所述第一扇区中的逻辑数据的第二操作模式期间执行以下操作：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第一扇区的对应的存储器部分的相应的互补存储器单元；
选择属于所述第二扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第二扇区的对应的存储器部分的相应的互补存储器单元；
经由所述全局列解码器将所述第一主位线连接到所述第一读出放大器的所述第一输入，从而将所述第一寄生电容耦合到所述第一读出放大器的所述第一输入，并且使得在所述第一扇区中待读取的所述直接存储器单元与所述第一读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第二主位线连接到所述第一读出放大器的所述第二输入，从而将所述第二寄生电容耦合到所述第一读出放大器的所述第二输入，并且使得在所述第一扇区中选择的相应的互补存储器单元与所述第一读出放大器的所述第二输入之间能够有电流流动；
经由所述全局列解码器将所述第三主位线连接到所述第二读出放大器的所述第一输入，从而将所述第三寄生电容耦合到所述第二读出放大器的所述第一输入，并且使得在所述第二扇区中待读取的所述直接存储器单元与所述第二读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第四主位线连接到所述第二读出放大器的所述第二输入，从而将所述第四寄生电容耦合到所述第二读出放大器的所述第二输入，并且使得在所述第二扇区中选择的相应的互补存储器单元与所述第二读出放大器的所述第二输入之间能够有电流流动；以及
使所述参考电流发生器与所述第一读出放大器和所述第二读出放大器电去耦。
13.根据权利要求10所述的电子系统，
其中所述控制器还被配置为在双端读取存储在所述第一扇区中的逻辑数据的第二操作模式期间执行以下操作：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第一扇区的对应的存储器部分的相应的互补存储器单元；
选择属于所述第二扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第二扇区的对应的存储器部分的相应的互补存储器单元；
经由所述全局列解码器将所述第一主位线连接到所述第一读出放大器的所述第一输入，从而将所述第一寄生电容耦合到所述第一读出放大器的所述第一输入，并且使得在所述第一扇区中待读取的所述直接存储器单元与所述第一读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第二主位线连接到所述第一读出放大器的所述第二输入，从而将所述第二寄生电容耦合到所述第一读出放大器的所述第二输入，并且使得在所述第一扇区中选择的相应的互补存储器单元与所述第一读出放大器的所述第二输入之间能够有电流流动；
经由所述全局列解码器将所述第三主位线连接到所述第二读出放大器的所述第一输入，从而将所述第三寄生电容耦合到所述第二读出放大器的所述第一输入，并且使得在所述第二扇区中待读取的所述直接存储器单元与所述第二读出放大器的所述第一输入之间能够有电流流动；
经由所述全局列解码器将所述第四主位线连接到所述第二读出放大器的所述第二输入，从而将所述第四寄生电容耦合到所述第二读出放大器的所述第二输入，并且使得在所述第二扇区中选择的相应的互补存储器单元与所述第二读出放大器的所述第二输入之间能够有电流流动；以及
将所述参考电流发生器与所述第一读出放大器和所述第二读出放大器电去耦；
其中将所述第一主位线连接到所述第一读出放大器的所述第一输入的步骤包括接通所述第一选择开关和关断所述第二选择开关；
其中将所述第二主位线连接到所述第一读出放大器的所述第二输入的步骤包括接通所述第五选择开关和关断所述第六选择开关；
其中将所述第三主位线连接到所述第二读出放大器的所述第一输入的步骤包括接通所述第三选择开关和关断所述第四选择开关；以及
其中将所述第四主位线连接到所述第二读出放大器的所述第二输入的步骤包括接通所述第七选择开关和关断所述第八选择开关。
14.根据权利要求8所述的电子系统，其中所述第一操作模式是对存储在所述第一扇区和所述第二扇区的所述存储器单元中的所述逻辑数据进行验证或测试的模式。
15.根据权利要求12所述的电子系统，其中在所述第二操作模式中，在所选择的所述直接存储器单元中存储的逻辑数据被所述读取级经由与存储在所选择的并且属于所述直接存储器单元的相同的第一扇区或第二扇区的相应的互补存储器单元中的逻辑数据进行比较来读取。
16.一种用于相变存储器设备的读解码的方法，所述相变存储器设备包括：存储器阵列，所述存储器阵列包括第一扇区和第二扇区，所述第一扇区被划分成直接存储器单元的存储器部分和互补存储器单元的存储器部分，所述第二扇区被划分成直接存储器单元的相应的存储器部分和互补存储器单元的相应的存储器部分；读取级，包括第一读出放大器和第二读出放大器，所述第一读出放大器被配置为读取存储在所述第一扇区的直接存储器单元中的逻辑数据，所述第二读出放大器被配置为读取存储在所述第二扇区的直接存储器单元中的逻辑数据；列解码器，功能性地连接在所述读取级与所述第一扇区和所述第二扇区之间；第一主位线，具有第一寄生电容，所述第一主位线在所述第一扇区的所述直接存储器单元和所述列解码器之间延伸；第二主位线，具有第二寄生电容，所述第二主位线在所述第一扇区的所述互补存储器单元和所述列解码器之间延伸；第三主位线，具有第三寄生电容，所述第三主位线在所述第二扇区的所述直接存储器单元和所述列解码器之间延伸；第四主位线，具有第四寄生电容，所述第四主位线在所述第二扇区的所述互补存储器单元和所述列解码器之间延伸；以及至少一个参考电流发生器，被耦合到所述第一读出放大器和所述第二读出放大器，用于在第一操作模式期间提供参考读取电流，
所述方法包括在所述第一操作模式期间用于读取存储在所述第一扇区中的逻辑数据的步骤：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元；
取消选择属于所述第二扇区的相应的存储器部分的所有所述互补存储器单元；
经由所述列解码器将所述第一主位线连接到所述第一读出放大器的第一输入；
将所述参考电流发生器连接到所述第一读出放大器的第二输入；以及
经由所述列解码器将所述第四主位线连接到所述第一读出放大器的所述第二输入，
所述方法还包括在所述第一操作模式期间用于读取存储在所述第二扇区中的逻辑数据的步骤：
选择属于所述第二扇区的相应的存储器部分的待读取的直接存储器单元；
取消选择属于所述第一扇区的相应的存储器部分的所有所述互补存储器单元；
经由所述列解码器将所述第二主位线连接到所述第二读出放大器的第一输入；
将所述参考电流发生器连接到所述第二读出放大器的第二输入；以及
经由所述列解码器将所述第三主位线连接到所述第二读出放大器的所述第二输入。
17.根据权利要求16所述的方法，其中所述第一扇区和所述第二扇区的直接存储器单元的每个存储器部分被设置有连接到对应的直接存储器单元的多个第一局部位线，并且其中所述第一扇区和所述第二扇区的互补存储器单元的每个存储器部分被设置有连接到对应的互补存储器单元的相应的多个第二局部位线；其中所述第一扇区和所述第二扇区的所述直接存储器单元和所述互补存储器单元中的每一个包括：相变区域，所述相变区域能够分别电连接到所述第一局部位线和所述第二局部位线中的一个；以及局部选择晶体管，被操作性地耦合到所述相变区域并且具有连接到相应的字线的控制端子，
其中选择待读取的直接存储器单元的步骤包括经由所述相应的字线接通相应的局部选择晶体管，并且取消选择所述互补存储器单元的步骤包括经由所述相应的字线关断所述相应的局部选择晶体管。
18.根据权利要求16所述的方法，还包括以双端读取存储在所述第一扇区中的逻辑数据的第二操作模式操作的步骤，以所述第二操作模式操作的步骤包括以下子步骤：
选择属于所述第一扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第一扇区的对应的存储器部分的相应的互补存储器单元；
选择属于所述第二扇区的对应的存储器部分的待读取的直接存储器单元和属于所述第二扇区的对应的存储器部分的相应的互补存储器单元；
经由所述列解码器将所述第一主位线连接到所述第一读出放大器的所述第一输入，从而将所述第一寄生电容耦合到所述第一读出放大器的所述第一输入，并且使得在所述第一扇区中待读取的所述直接存储器单元与所述第一读出放大器的所述第一输入之间能够有电流流动；
经由所述列解码器将所述第二主位线连接到所述第一读出放大器的所述第二输入，从而将所述第二寄生电容耦合到所述第一读出放大器的所述第二输入，并且使得在所述第一扇区中选择的相应的互补存储器单元与所述第一读出放大器的所述第二输入之间能够有电流流动；
经由所述列解码器将所述第三主位线连接到所述第二读出放大器的所述第一输入，从而将所述第三寄生电容耦合到所述第二读出放大器的所述第一输入，并且使得在所述第二扇区中待读取的所述直接存储器单元与所述第二读出放大器的所述第一输入之间能够有电流流动；
经由所述列解码器将所述第四主位线连接到所述第二读出放大器的所述第二输入，从而将所述第四寄生电容耦合到所述第二读出放大器的所述第二输入，并且使得在所述第二扇区中选择的相应的互补存储器单元与所述第二读出放大器的所述第二输入之间能够有电流流动；以及
使所述参考电流发生器与所述第一读出放大器和所述第二读出放大器电去耦。
19.根据权利要求16所述的方法，其中所述第一操作模式是对存储在所述第一扇区和所述第二扇区的所述存储器单元中的所述逻辑数据进行验证或测试的模式。
20.根据权利要求18所述的方法，其中在所述第二操作模式中，在所选择的所述直接存储器单元中存储的逻辑数据被所述读取级经由与存储在所选择的属于所述直接存储器单元的相同的第一扇区或第二扇区的相应的互补存储器单元中的逻辑数据进行比较来读取。
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