ITTO20120188A1 - Stadio di pilotaggio per dispositivi di memoria non volatile a cambiamento di fase dotato di proprieta' di auto-calibrazione - Google Patents

Description

DESCRIZIONE

del brevetto per invenzione industriale dal titolo: “STADIO DI PILOTAGGIO PER DISPOSITIVI DI MEMORIA NON VOLATILE A CAMBIAMENTO DI FASE DOTATO DI PROPRIETA' DI AUTO-CALIBRAZIONEâ€

La presente invenzione à ̈ relativa ad uno stadio di pilotaggio per dispositivi di memoria non volatile a cambiamento di fase, destinato alla fornitura di correnti di pilotaggio durante operazioni di programmazione delle celle di memoria e dotato di proprietà di autocalibrazione.

In modo noto, le memorie non volatili a cambiamento di fase (cosiddette ePCM, dall’inglese “embedded Phase Change Memory†) rappresentano una nuova generazione di memorie integrate, in cui, per immagazzinare informazioni, vengono sfruttate le caratteristiche di materiali che hanno la proprietà di commutare fra fasi aventi caratteristiche elettriche diverse. Tali materiali possono commutare fra una fase amorfa, disordinata, ed una fase cristallina o policristallina, ordinata, e le due fasi sono associate a resistività di valore notevolmente differente, e conseguentemente ad un differente valore di un dato memorizzato. Ad esempio, gli elementi del VI gruppo della tavola periodica, quali Tellurio (Te), Selenio (Se), o Antimonio (Sb), chiamati calcogenuri o materiali calcogenici, sono utilizzabili vantaggiosamente per la realizzazione di celle di memoria a cambiamento di fase; in particolare, una lega composta da Germanio (Ge), Antimonio (Sb) e Tellurio (Te), nota come GST (avente composizione chimica Ge2Sb2Te5) trova attualmente largo utilizzo in tali celle di memoria.

I cambiamenti di fase possono essere ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi (generalmente noti come riscaldatori) disposti a contatto con rispettive regioni di materiale calcogenico. Dispositivi di selezione (ad esempio transistori MOSFET), sono collegati ai riscaldatori, ed abilitano il passaggio di una corrente elettrica di programmazione attraverso un rispettivo riscaldatore; tale corrente elettrica, per effetto Joule, genera le temperature necessarie per il cambiamento di fase. In particolare, quando il materiale calcogenico si trova nello stato amorfo, ad alta resistività (cosiddetto stato di “RESET†), à ̈ necessario applicare un impulso (o un numero opportuno di impulsi) in corrente/tensione di durata ed ampiezza tali da consentire al materiale calcogenico di raffreddarsi lentamente. Sottoposto a questo trattamento, il materiale calcogenico cambia il suo stato e commuta dallo stato di alta resistività ad uno stato di bassa resistività (cosiddetto stato di “SET†). Viceversa, quando il materiale calcogenico si trova nello stato di SET, à ̈ necessario applicare un impulso di corrente/tensione di durata appropriata ed elevata ampiezza in modo da far sì che il materiale calcogenico ritorni nello stato amorfo ad elevata resistività.

In lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che fluisce nella cella di memoria. Dato che la corrente à ̈ proporzionale alla conduttività del materiale calcogenico, à ̈ possibile determinare in quale stato si trovi il materiale, e quindi risalire al dato memorizzato nella cella di memoria.

In generale, le memorie PCM offrono importanti vantaggi, tra cui elevate scalabilità e velocità di lettura abbinate ad un ridotto consumo di corrente ed un elevato rendimento.

In modo noto, e come mostrato schematicamente in figura 1 (limitatamente alle sole parti richieste per la descrizione della presente invenzione), un dispositivo di memoria non volatile PCM, indicato con 1, comprende in generale una matrice di memoria 2 composta da una pluralità di celle di memoria 3, organizzate in righe (linee di parola, o “WL - Word Line†) e colonne (linee di bit, o “BL - Bit Line†).

Ciascuna cella di memoria 3 à ̈ realizzata da un elemento di memorizzazione 3a e da un elemento selettore 3b, collegati in serie tra una rispettiva linea di bit BL ed un terminale a potenziale di riferimento (ad esempio a massa, GND). In particolare, una word line WL à ̈ definita dall’insieme di tutti i terminali di controllo degli elementi selettori 3b allineati lungo una stessa riga.

L’elemento di memorizzazione 3a include un materiale a cambiamento di fase (ad esempio un calcogenuro, quale il GST), ed à ̈ quindi in grado di immagazzinare dati sotto forma di livelli di resistenza associati alle differenti fasi assunte dal materiale stesso. L’elemento selettore 3b, come nella forma di realizzazione illustrata, può essere un transistore NMOS avente terminale di porta (gate) collegato alla word line WL, terminale di pozzo (drain) collegato all’elemento di memorizzazione 3a, e terminale di sorgente (source) collegato al terminale a potenziale di riferimento. L’elemento selettore 3b à ̈ controllato in modo da consentire, quando selezionato, il passaggio di una corrente di pilotaggio di lettura/programmazione attraverso l’elemento di memorizzazione 3a, durante rispettive operazioni di lettura/programmazione.

Un decodificatore di colonna 4 ed un decodificatore di riga 5 permettono di selezionare, sulla base di segnali di indirizzo ricevuti in ingresso e schemi di decodifica più o meno complessi, le celle di memoria 3, ed in particolare le relative word line WL e bit line BL, di volta in volta indirizzate, consentendone la polarizzazione a valori di tensione e corrente opportuni da parte di relativi stadi di pilotaggio; in particolare, in figura 1 viene mostrato ed indicato con 6 lo stadio di pilotaggio atto a fornire le correnti di pilotaggio per le bit line BL della matrice di memoria 2 durante le operazioni di programmazione degli stati di SET o RESET nelle celle di memoria 3.

In particolare, à ̈ noto che tali operazioni di programmazione, sia nel caso in cui si richieda la programmazione dello stato di SET, sia nel caso in cui venga richiesta la programmazione dello stato di RESET del materiale calcogenuro delle celle di memoria 3, necessitano la fornitura agli elementi di memorizzazione 3a di impulsi di corrente di valore elevato, per l’attivazione dei meccanismi di cambiamento di stato. Inoltre, un accurato controllo dei parametri degli impulsi di corrente di programmazione à ̈ critico per assicurare efficienti e ripetibili transizioni tra gli stati di SET e RESET, e tale controllo deve essere assicurato in un ampio intervallo di valori di corrente, in modo da far fronte alle varie condizioni operative del dispositivo di memoria 1. Ad esempio, una bassa distorsione della forma d’onda degli impulsi di corrente di pilotaggio può essere richiesta in un ampio intervallo compreso tra 100 Î1⁄4A e 1000 Î1⁄4A (con una tensione massima generata sulle bit line BL dal decodificatore di colonna 4 che può raggiungere un valore pari a circa 3 V, ed una tensione sulle word line WL di valore intorno ai 2,7 V).

La presente richiedente ha verificato che lo stato programmato di SET può subire spostamenti anche di svariati Î1⁄4A qualora l’impulso di corrente di SET devii in maniera significativa rispetto a quello ottimale, desiderato, e che in generale tale deviazione non dovrebbe superare il /-10% (ad esempio: 200 Î1⁄4A /- 20 Î1⁄4A), tenendo in considerazione sia errori sistematici che errori statistici.

A titolo esemplificativo, le figure 2a e 2b mostrano possibili andamenti degli impulsi di RESET e, rispettivamente, degli impulsi di SET per le rispettive operazioni di programmazione delle celle di memoria 3.

È evidente che il soddisfacimento dei suddetti stringenti requisiti nel controllo dei parametri delle forme d’onda degli impulsi di corrente di programmazione à ̈ un importante aspetto che deve essere indirizzato nel progetto dei dispositivi di memoria e che ne può rappresentare una delle maggiori criticità.

In figura 3 à ̈ mostrato schematicamente uno stadio di pilotaggio 6, di tipo noto, per la fornitura, durante le operazioni di programmazione, di correnti di pilotaggio di uscita, qui indicate con Ik(dove k à ̈ un indice di valore intero, ad esempio compreso tra 0 e 31, nel caso in cui lo stadio di pilotaggio 6 sia collegato ad un numero di bit line BL pari a 32), destinate alla polarizzazione delle celle di memoria 3; tali correnti di pilotaggio di uscita Ikvengono fornite al decodificatore di colonna 4 per essere alimentate, secondo gli schemi di decodifica implementati, alle bit line BL della matrice di memoria 2.

In dettaglio, lo stadio di pilotaggio 6 comprende: un’unità di controllo pilotaggio 7, avente un ingresso a bassa impedenza ricevente una corrente di ingresso Iindi valore ridotto (ovvero sensibilmente minore del valore richiesto per le correnti di pilotaggio di uscita Ik), ad esempio pari a 200 µA nel caso in cui il valore richiesto della corrente di pilotaggio di uscita Iksia di 800 µA), generata da uno stadio di ingresso 8 in funzione della specifica operazione di memoria richiesta (ad esempio, avente valore differente per le operazioni di programmazione di SET e di RESET). Tale stadio generatore di corrente di ingresso 8 può essere realizzato in una larga variabilità di modi, più che altro dipendente dal tipo di applicazione; ad esempio, può essere utilizzato un convertitore di tipo digitale analogico (DAC), per il quale, a una determinata configurazione di un certo numero di bit in ingresso, corrisponde una determinata corrente in uscita.

Lo stadio di pilotaggio 6 comprende inoltre un’unità di uscita di pilotaggio 9, collegata all’unità di controllo pilotaggio 7 ed atta a generare e distribuire verso le bit line le correnti di pilotaggio di uscita Ik.

L’unità di controllo pilotaggio 7 e l’unità di uscita di pilotaggio 9 sono alimentate da uno stadio a pompa di carica 10, che fornisce opportune grandezze elettriche di alimentazione, in particolare una tensione survoltata Vcpnel range delle alte tensioni (HV – High Voltage, ad esempio nell’intervallo compreso tra 4 V e 5 V), di valore maggiore rispetto alle basse tensioni logiche utilizzate nel dispositivo di memoria 1 (aventi ad esempio valore compreso nell’intervallo tra 1,08 V e 1,32 V).

L’unità di controllo pilotaggio 7 comprende una pluralità di sotto-unità di controllo 11, e l’unità di uscita di pilotaggio 9 comprende una rispettiva pluralità di sotto-unità di pilotaggio 12, ciascuna delle quali, opportunamente alimentata dallo stadio a pompa di carica 10, à ̈ atta a fornire una rispettiva corrente di pilotaggio di uscita Ik, avente un valore amplificato di un fattore β rispetto alla corrente di ingresso Iin, secondo la relazione: Ik= Iin∙β. Le tensioni fornite in uscita dalle sotto-unità di pilotaggio 12 sono ad esempio nell’intorno di 3 V.

In particolare, ciascuna sotto-unità di controllo 11 pilota in maniera opportuna un rispettivo gruppo di sottounità di pilotaggio 12, fornendo opportuni segnali di comando per abilitare la fornitura in uscita delle rispettive correnti di pilotaggio di uscita Ik. Ad esempio, ciascuna sotto-unità di controllo 11 può pilotare quattro rispettive sotto-unità di pilotaggio 12 (così che possono ad esempio essere presenti nello stadio di pilotaggio otto sotto-unità di controllo 11 per fornire trentadue correnti di pilotaggio di uscita Iktramite un numero corrispondente di sotto-unità di pilotaggio 12).

Come illustrato in figura 4 (che si riferisce, per semplicità illustrativa, ad una singola sotto-unità di controllo 11 ed al relativo gruppo di sotto-unità di pilotaggio 12, nell’esempio in numero pari a quattro), ciascuna sotto-unità di controllo 11 forma, con il relativo gruppo di sotto-unità di pilotaggio 12, uno specchio di corrente in configurazione cascode, atto a specchiare sulle varie uscite la corrente di ingresso Iincon fattore di amplificazione β. La sotto-unità di controllo 11 costituisce il ramo di ingresso dello specchio di corrente, mentre le sotto-unità di pilotaggio 12 costituiscono rispettivi rami di uscita dello stesso specchio, tra loro collegati in parallelo.

In maggiore dettaglio, la sotto-unità di controllo 11 comprende un transistore cascode di controllo MCCed un transistore di specchio di ingresso MPC, entrambi di tipo PMOS e collegati in serie tra un primo ingresso In1dello stadio di pilotaggio 6, ricevente la corrente di ingresso Iined un secondo ingresso In2dello stesso stadio di pilotaggio 6, collegato all’uscita dello stadio a pompa di carica 10 e ricevente la tensione survoltata Vcp. Il terminale di controllo del transistore cascode di controllo MCCà ̈ collegato ad un terzo ingresso In3, ricevente una tensione di polarizzazione cascode Vcascp, di valore opportuno, mentre il terminale di controllo del transistore di specchio di ingresso MPCà ̈ collegato al primo ingresso In1ed al rispettivo terminale di conduzione del transistore cascode di controllo MCC, in modo da realizzare la configurazione a diodo per l’operazione di specchiaggio di corrente.

Ciascuna sotto-unità di pilotaggio 12 (per comodità si descrive una n-esima sotto-unità di pilotaggio 12, ma considerazioni del tutto analoghe si applicano alle altre sotto-unità del relativo gruppo, indicate con n+1, n+2 e n+3, dove n à ̈ un indice intero rappresentativo del gruppo stesso) comprende un rispettivo transistore cascode di pilotaggio MCned un transistore di specchio di uscita MPn, entrambi di tipo PMOS e collegati in serie tra il secondo ingresso In2ed una rispettiva uscita dello stadio di pilotaggio 6 fornente la rispettiva corrente di pilotaggio di uscita In; i terminali di controllo del transistore cascode di pilotaggio MCne del transistore di specchio di uscita MPnsono collegati rispettivamente ai terminali di controllo del transistore cascode di controllo MCCe del transistore di specchio di ingresso MPC.

La configurazione circuitale descritta consente di specchiare la corrente di pilotaggio di ingresso Iincon il desiderato fattore di amplificazione β, dato dai differenti rapporti di dimensionamento (larghezza/lunghezza, W/L) dei transistori nei rami di ingresso e uscita.

In particolare, la configurazione cascode consente vantaggiosamente di ottenere una caduta di tensione drainsource Vds sui transistori di specchio di uscita MPnsostanzialmente costante, in modo da assicurare una buona ripetibilità delle prestazioni elettriche. La stessa configurazione cascode consente di ottenere una buona linearità, relativamente sia all’unità di controllo pilotaggio 7, sia all’unità di uscita di pilotaggio 9.

Tuttavia, la configurazione descritta presenta anche alcune limitazioni che non consentono di sfruttarne appieno i vantaggi.

In particolare, per motivi di velocità e di consumo, ciascuna sotto-unità di controllo 11 può pilotare un numero limitato (pari ad esempio a tre o al più, come nel caso illustrato, quattro) di sotto-unità di pilotaggio 12 collegate in parallelo, così che à ̈ richiesta una notevole occupazione di area per la realizzazione integrata della sola unità di controllo pilotaggio 7.

Inoltre, à ̈ richiesto che tutti i transistori nel circuito siano del tipo high-voltage per sopportare gli alti valori di tensione presenti tra i loro terminali, il che, abbinato alle elevate richieste di corrente in uscita, comporta l’utilizzo di transistori di grandi dimensioni, con ossidi spessi, e costi elevati e nuovamente una considerevole occupazione di spazio. Dato che l’intero stadio di pilotaggio 6 à ̈ alimentato dallo stadio a pompa di carica 10, quest’ultimo deve essere dimensionato in modo da soddisfarne le elevate richieste di corrente, ed in particolare l’inefficienza dello stesso stadio di pilotaggio 6 si riflette in un elevato consumo di corrente richiesta allo stadio a pompa di carica 10.

Inoltre, il funzionamento del circuito descritto, in configurazione cascode, risulta corretto ed effettivamente avere una buona linearità quando l’unità di controllo pilotaggio 7 opera nell’intervallo delle alte tensioni, in modo tale da assicurare una sufficiente caduta di tensione drain-source Vds sui transistori di specchio di uscita MPn. Al contrario, à ̈ evidente che la configurazione cascode presenta limitazioni qualora la stessa unità di controllo pilotaggio 7 venga alimentata con bassi valori di tensione (ad esempio nell’intorno del valore di una tensione di alimentazione logica Vdd del dispositivo di memoria 1).

Scopo della presente invenzione à ̈ pertanto quello di risolvere, almeno in parte, i problemi precedentemente evidenziati, in particolare relativamente alla richiesta di correnti di pilotaggio con valori controllati e ripetibili e di linearità in un ampio intervallo di valori delle stesse correnti di pilotaggio.

Secondo la presente invenzione vengono forniti uno stadio di pilotaggio per un dispositivo di memoria non volatile a cambiamento di fase, ed un relativo metodo di calibrazione, come definiti nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra uno schema a blocchi generale di un dispositivo di memoria non volatile PCM, di tipo noto; - le figure 2a e 2b mostrano impulsi di corrente di pilotaggio in differenti condizioni operative del dispositivo di memoria di figura 1;

- la figura 3 mostra uno schema a blocchi di massima di uno stadio di pilotaggio, di tipo noto, del dispositivo di figura 1;

- la figura 4 mostra in maggiore dettaglio l’implementazione circuitale di una porzione dello stadio di pilotaggio di figura 3;

- la figura 5 mostra uno schema a blocchi di massima di uno stadio di pilotaggio per un dispositivo di memoria non volatile a cambiamento di fase, secondo un aspetto della presente invenzione;

- la figura 6 mostra in maggiore dettaglio una possibile realizzazione circuitale di parti dello stadio di pilotaggio di figura 5;

- la figura 7 mostra uno schema circuitale di un’unità di controllo pilotaggio dello stadio di pilotaggio di figura 5;

- la figura 8 mostra uno schema circuitale di parte di un’unità di calibrazione dello stadio di pilotaggio di figura 5; e

- la figura 9 mostra diagrammi temporali di grandezze elettriche nello stadio di pilotaggio di figura 5.

Come mostrato in figura 5, secondo una forma di realizzazione dell’invenzione, uno stadio di pilotaggio per un dispositivo di memoria non volatile a cambiamento di fase (ad esempio del tipo descritto in figura 1, a cui si fa qui riferimento, anche se non viene descritto nuovamente), indicato con 20, comprende: un’unità di controllo pilotaggio, qui indicata con 21, che riceve, su un primo ingresso a bassa impedenza, una corrente di ingresso Iin, con valore opportuno che à ̈ funzione della specifica operazione di memoria richiesta; ed un’unità di uscita di pilotaggio, qui indicata con 22, comprendente (in maniera sostanzialmente analoga a quanto precedentemente illustrato) una pluralità di sotto-unità di pilotaggio, qui indicate con 23 (e schematizzate come generatori di corrente controllati), ciascuna delle quali, opportunamente alimentata da uno stadio a pompa di carica, qui indicato con 24, fornisce su una rispettiva uscita una rispettiva corrente di pilotaggio di uscita Ik, avente un valore amplificato di un fattore β rispetto alla corrente di ingresso Iin, secondo la relazione: Ik= Iin∙β.

Come sarà descritto in dettaglio in seguito, oltre a ricevere una tensione survoltata Vcpdallo stadio a pompa di carica 24, l’unità di uscita di pilotaggio 22 riceve in ingresso un segnale di controllo ad alta tensione VgHV, in particolare destinato a pilotare i terminali di controllo di rispettivi transistori di uscita collegati tra loro in parallelo e, ciascuno, ad una rispettiva uscita della stessa unità di uscita di pilotaggio 22.

L’unità di controllo pilotaggio 21, anziché essere alimentata, come in soluzioni note (ad esempio come descritto con riferimento alla figura 3), dallo stadio a pompa di carica 24, presenta un ingresso di alimentazione collegato ad una sorgente di alimentazione a bassa tensione del dispositivo di memoria 1, fornente una tensione di alimentazione logica VDD, ad esempio di valore compreso tra 1,08 V e 1,32 V.

Inoltre, anziché pilotare direttamente l’unità di uscita di pilotaggio 22 (nuovamente come in soluzioni note), l’unità di controllo pilotaggio 21 fornisce in uscita un segnale di controllo a bassa tensione VgLV, che viene alimentato ad un primo morsetto 25a di un condensatore traslatore di livello 25, di tipo per alta tensione. Un secondo morsetto 25b di tale condensatore traslatore di livello 25 fornisce il segnale di controllo ad alta tensione VgHVper l’unità di uscita di pilotaggio 22, con valore pari alla somma della tensione del segnale di controllo a bassa tensione VgLVe della tensione immagazzinata sullo stesso condensatore traslatore di livello 25.

In altre parole, l’unità di controllo pilotaggio 21 fornisce in uscita un segnale di controllo nel range delle basse tensioni, che, solo dopo opportuna traslazione di livello operata da parte del condensatore traslatore di livello 25 (mediante addizione di una componente continua), pilota in maniera opportuna le sotto-unità di pilotaggio 23 collegate in parallelo tra loro in uscita. In particolare, sul condensatore traslatore di livello 25 si accumula in uso una tensione di traslazione Vc, di valore opportuno e tale che, una volta sommata al segnale di controllo a bassa tensione VgLV, consenta di generare, attraverso le sottounità di pilotaggio 23 pilotate dal risultante segnale di controllo ad alta tensione VgHV, i valori desiderati per le correnti di pilotaggio di uscita Ik.

Lo stadio di pilotaggio 20 comprende inoltre un’unità di aggiornamento 26, avente un’uscita collegata al secondo morsetto 25b del condensatore traslatore di livello 25 ed un ingresso di alimentazione ricevente la tensione survoltata Vcpdallo stadio a pompa di carica 24. Come sarà descritto in dettaglio in seguito, l’unità di aggiornamento 26 riceve inoltre in ingresso un segnale di abilitazione aggiornamento Enup, ad esempio di tipo impulsivo, ed una grandezza di aggiornamento IDCbias, ad esempio una corrente elettrica, ed à ̈ configurata in modo da attivare, a seconda del valore di tale segnale di abilitazione aggiornamento Enup, l’aggiornamento ad un valore opportuno della tensione di traslazione Vcsul condensatore traslatore di livello 25 in funzione della grandezza di aggiornamento IDCbias. Lo stesso segnale di abilitazione aggiornamento Enupviene inoltre fornito in ingresso all’unità di controllo pilotaggio 21.

Secondo un aspetto particolare della presente invenzione, lo stadio di pilotaggio 20 comprende inoltre un’unità di calibrazione 27, ricevente in ingresso un segnale di attivazione En ed un segnale di temporizzazione (o clock) Ck, da un’unità di gestione (non illustrata) del dispositivo di memoria 1, che sovraintende in modo di per sé noto al suo funzionamento generale, determinando tra l’altro la temporizzazione delle operazioni di lettura e programmazione.

Come meglio descritto in seguito, l’unità di calibrazione 27 comprende un modulo di logica di calibrazione 27a, configurato per generare in uscita, in funzione del segnale di attivazione En e del segnale di temporizzazione Ck, il segnale di abilitazione aggiornamento Enupper l’unità di aggiornamento 26 e l’unità di controllo pilotaggio 21, ed inoltre un segnale di abilitazione pilotaggio Endrdestinato ad abilitare la fornitura delle correnti di pilotaggio di uscita Ikda parte dell’unità di uscita di pilotaggio 22. L’unità di calibrazione 27 comprende inoltre un modulo di modifica 27b, che riceve in ingresso il segnale di abilitazione aggiornamento Enupdal modulo di logica di calibrazione 27a ed inoltre una grandezza di errore ΔV dall’unità di controllo pilotaggio 21, ed à ̈ configurato in modo da generare in uscita la grandezza di aggiornamento IDCbiasper l’unità di aggiornamento 26, avente un valore che à ̈ funzione della stessa grandezza di errore ΔV.

Come sarà descritto in dettaglio in seguito, la grandezza di errore ΔV à ̈ infatti indicativa di un errore nella generazione del segnale di controllo a bassa tensione VgLVdovuto ad uno sbilanciamento del relativo circuito, ed il modulo di modifica 27b à ̈ configurato in modo da consentire la correzione di tale errore mediante la modifica della grandezza di aggiornamento IDCbiasdestinata all’aggiornamento del valore della tensione di traslazione Vcsul condensatore traslatore di livello 25.

Lo stadio di pilotaggio 20 comprende inoltre un’unità di retroazione (feedback) 28, avente un primo ingresso collegato al secondo morsetto 25b del condensatore traslatore di livello 25 ed un secondo ingresso ricevente la tensione survoltata Vcpdallo stadio a pompa di carica 24. L’unità di retroazione 28 fornisce in uscita una grandezza di retroazione, ad esempio una corrente di retroazione IF, all’unità di controllo pilotaggio 21, in base alla quale la stessa unità di controllo pilotaggio 21 à ̈ in grado di controllare che la corrente di pilotaggio di uscita Ikraggiunga il valore desiderato (implementando un anello chiuso di controllo in retroazione). In particolare, il valore della corrente di retroazione IFrappresenta soltanto una piccola frazione della corrente di pilotaggio di uscita Ik, ad esempio essendo soddisfatta la relazione: IF= Ik/10.

Viene ora descritta più nel dettaglio una possibile realizzazione circuitale di parti dello stadio di pilotaggio 20, ad eccezione di quanto riguarda l’unità di controllo pilotaggio 21 e l’unità di calibrazione 27, che verranno descritte separatamente in seguito, sottolineando in generale il fatto che vengono utilizzati per la realizzazione delle unità e sotto-unità precedentemente elencate solamente transistori a bassa tensione (a differenza di quanto richiesto in soluzioni circuitali note, ad esempio del tipo descritto in precedenza con riferimento alla figura 3).

Come illustrato in figura 6, l’unità di uscita di pilotaggio 22 comprende una pluralità di sotto-unità di pilotaggio 23, in numero pari a trentadue nell’esempio illustrato (ed in ogni caso corrispondenti al numero totale di uscite dello stadio di pilotaggio 20 verso il decodificatore di colonna 4 del dispositivo di memoria 1, qui non illustrato), collegate in parallelo tra l’uscita dello stadio a pompa di carica 24 ed una rispettiva uscita dello stesso stadio di pilotaggio 20. Ciascuna sotto-unità di pilotaggio 23 comprende un rispettivo transistore cascode di pilotaggio MCk (con k che va in questo caso da 0 a 31) ed un transistore di uscita MPk, entrambi di tipo PMOS per bassa tensione, collegati in serie e ad una rispettiva uscita dello stadio di pilotaggio 20 fornente la rispettiva corrente di pilotaggio di uscita Ik.

Il terminale di controllo di ciascun transistore cascode di pilotaggio MCk à ̈ collegato all’uscita di un’unità di polarizzazione cascode 29 (di tipo per sé noto, qui non descritto in dettaglio) fornente una opportuna tensione di polarizzazione cascode Vcascp, con valore tale da ottenere una tensione tra drain e source VDSsui transistori di uscita MPk che consenta il funzionamento in regione di saturazione; il terminale di controllo di ciascun transistore di uscita MPk à ̈ invece collegato al secondo morsetto 25b del condensatore traslatore di livello 25, ricevendo in tal modo il segnale di controllo ad alta tensione VgHV.

L’unità di aggiornamento 26 comprende: un primo transistore di aggiornamento MPr1, di tipo PMOS, collegato tra il secondo morsetto 25b del condensatore traslatore di livello 25 ed un nodo interno 30, ed avente terminale di controllo ricevente il segnale di abilitazione aggiornamento Enup; ed un secondo transistore di aggiornamento MPr2, anch’esso di tipo PMOS, collegato tra il nodo interno 30 e l’uscita dello stadio a pompa di carica 24, ed avente terminale di controllo collegato al suddetto secondo morsetto 25b del condensatore traslatore di livello 25.

L’unità di aggiornamento 26 riceve la grandezza di aggiornamento IDCbias, in particolare una corrente di valore opportuno, in corrispondenza del secondo morsetto 25b del condensatore traslatore di livello 25, in modo tale che, in particolari condizioni operative, venga alimentata al primo transistore di aggiornamento MPr1.

In uso, un opportuno primo valore del segnale di abilitazione aggiornamento Enup(indicativo della presenza di una fase di aggiornamento del valore della tensione di traslazione Vc), nell’esempio un valore basso, fa sì che il primo ed il secondo transistore di aggiornamento MPr1, MPr2 assumano una configurazione di diodo, sostanzialmente creando selettivamente un percorso conduttivo tra l’uscita dello stadio a pompa di carica 24 ed il secondo morsetto 25b del condensatore traslatore di livello 25; in questa configurazione, la grandezza di aggiornamento IDCbiascostituisce una corrente di polarizzazione del diodo suddetto, determinando, con il suo valore, l’entità della caduta di tensione ai suoi capi.

Di conseguenza, nella fase di aggiornamento, il valore della tensione di traslazione Vcai capi del condensatore traslatore di livello 25 viene opportunamente aggiornata ad un valore desiderato, sostanzialmente definito dal valore della tensione survoltata Vcp, diminuito della caduta di tensione ai capi del diodo realizzato dal primo e dal secondo transistore di aggiornamento MPr1, MPr2 (il cui valore à ̈ funzione della grandezza di aggiornamento IDCbias) e della tensione presente sul primo morsetto 25a dello stesso condensatore traslatore di livello 25, determinata, come descritto più in dettaglio in seguito, dall’unità di controllo pilotaggio 21 (operante a sua volta in funzione del valore del segnale di abilitazione aggiornamento Enup). In particolare, si sottolinea nuovamente come il valore della grandezza di aggiornamento IDCbiasconsenta di variare il valore della tensione di traslazione Vce di conseguenza il valore assunto dal segnale di controllo ad alta tensione VgHVin una successiva fase operativa.

Quando infatti il segnale di abilitazione aggiornamento Enuppresenta un secondo valore, nell’esempio un valore alto, il valore di tensione sul secondo morsetto 25b del condensatore traslatore di livello 25, corrispondente al valore del segnale di controllo ad alta tensione VgHV, à ̈ fissato dal valore del segnale di controllo a bassa tensione VgLV(in questa fase, funzione della richiesta di corrente di ingresso Iin) e dalla tensione di traslazione Vcai capi dello stesso condensatore traslatore di livello 25, il cui valore à ̈ stato in precedenza opportunamente aggiornato; in questa fase, il primo transistore di aggiornamento MPr1à ̈ spento dal segnale di abilitazione aggiornamento Enup, scollegando il secondo morsetto 25b del condensatore traslatore di livello 25 dall’uscita dello stadio a pompa di carica 24.

L’unità di retroazione 28 definisce un ramo circuitale sostanzialmente speculare e specchiato rispetto a ciascuna delle sotto-unità di pilotaggio 23, comprendendo infatti un transistore cascode di retroazione MCf ed un transistore di retroazione MPf, entrambi di tipo PMOS per bassa tensione e collegati in serie tra l’uscita dello stadio a pompa di carica 24 e l’ingresso di retroazione dell’unità di controllo pilotaggio 21. Il terminale di controllo del transistore cascode di retroazione MCf riceve la tensione di polarizzazione cascode Vcascpdall’unità di polarizzazione cascode 29 (analogamente a ciascuno dei transistori cascode di polarizzazione MCk), ed il terminale di controllo del transistore di retroazione MPf riceve il segnale di controllo ad alta tensione VgHV, essendo collegato al secondo morsetto 25b del condensatore traslatore di livello 25 (analogamente a ciascuno dei transistori di uscita MPk).

In particolare, il transistore di retroazione MPf presenta un primo rapporto di dimensionamento (rapporto larghezza/lunghezza) W1/L1che à ̈ una frazione del corrispondente rapporto di dimensionamento di ciascuno dei transistori di uscita MPk (aventi ad esempio un rapporto dieci volte maggiore, 10∙W1/L1); analogamente, il transistore cascode di retroazione MCf presenta un secondo rapporto di dimensionamento W2/L2che à ̈ pari alla stessa frazione del corrispondente rapporto di dimensionamento di ciascuno dei transistori cascode di uscita MCk (ad esempio aventi un rapporto dieci volte maggiore, 10∙W2/L2).

In uso, data la suddetta configurazione circuitale ed il suddetto dimensionamento dei componenti dell’unità di retroazione 28, la corrente di retroazione Iffornita all’ingresso di retroazione dell’unità di controllo pilotaggio 21 risulta automaticamente diminuita rispetto alla corrente di pilotaggio di uscita Ikdello stesso fattore, nuovamente indicato con β, che lega i rapporti di dimensionamento dei transistori suddetti, nell’esempio un fattore pari a dieci, così che si dimostra valida la relazione: Ik= β∙If, con β = 10.

Viene ora descritta più nel dettaglio la configurazione circuitale dell’unità di controllo pilotaggio 21, con riferimento alla figura 7.

In generale, l’unità di controllo pilotaggio 21 realizza, utilizzando anch’essa solamente transistori per bassa tensione, un amplificatore differenziale di corrente di transresistenza, ricevendo in ingresso la corrente di ingresso Iine la corrente di retroazione If, ed operando in modo tale da fornire in uscita (in particolare, un’uscita ad elevata impedenza) un valore del segnale di controllo a bassa tensione VgLVtale per cui, in condizione di equilibrio, sussista una relazione desiderata tra i valori delle stesse correnti di ingresso Iine di retroazione If(ad esempio, al fine di ridurre quanto più possibile una differenza o sbilanciamento tra valori ad esse associati).

In particolare, nella forma di realizzazione illustrata, la configurazione circuitale à ̈ tale per cui sussiste la relazione: If= 2∙Iin; di conseguenza, le correnti di ingresso Iine di pilotaggio di uscita Ikrisultano legate dalla relazione:

IK= 2∙β∙Iin

dove, come precedentemente evidenziato, il fattore β à ̈ ad esempio pari a 10.

In maggiore dettaglio, l’unità di controllo pilotaggio 21 comprende un primo ramo di ingresso 32, costituito da: un primo transistore NMOS MNd1, collegato a diodo tra l’ingresso dell’unità di controllo pilotaggio 21 ricevente la corrente di ingresso Iined un nodo 33; ed un secondo transistore NMOS MNd2, collegato in serie al primo transistore NMOS MNd1, tra il nodo 33 ed il terminale a potenziale di riferimento del circuito, ed avente terminale di controllo ricevente il segnale di abilitazione aggiornamento Enup.

L’unità di controllo pilotaggio 21 comprende inoltre un primo ramo di uscita 34 ed un ramo interno di confronto 35.

Il primo ramo di uscita 34, specchiato rispetto al primo ramo di ingresso 32, à ̈ costituito da: un terzo transistore NMOS MNd3, collegato tra una prima uscita Out1dell’unità di controllo pilotaggio 21 fornente il segnale di controllo a bassa tensione VgLVed un nodo 36, ed avente terminale di controllo collegato al terminale di controllo del primo transistore NMOS MNd1; ed un quarto transistore NMOS MNd4, collegato in serie al terzo transistore NMOS MNd3, tra il nodo 36 ed il terminale a potenziale di riferimento del circuito, ed avente terminale di controllo ricevente il segnale di abilitazione aggiornamento Enup.

Il ramo interno di confronto 35, anch’esso specchiato rispetto al primo ramo di ingresso 32, à ̈ costituito da: un quinto transistore NMOS MNd5, collegato tra l’ingresso di feedback dell’unità di controllo pilotaggio 21 ricevente la corrente di retroazione Ifed un nodo 37, ed avente terminale di controllo collegato al terminale di controllo del primo transistore NMOS MNd1; ed un sesto transistore NMOS MNd6, collegato in serie al quinto transistore NMOS MNd5, tra il nodo 37 ed il terminale a potenziale di riferimento del circuito, ed avente terminale di controllo ricevente il segnale di abilitazione aggiornamento Enup.

L’unità di controllo pilotaggio 21 comprende inoltre un secondo ramo di ingresso 38 ed un secondo ramo di uscita 39.

Il secondo ramo di ingresso 38 à ̈ costituito da: un settimo transistore NMOS MNd7, collegato a diodo tra l’ingresso di retroazione dell’unità di controllo pilotaggio 21 ricevente la corrente di retroazione Ifed un nodo 40; ed un ottavo transistore NMOS MNd8, collegato in serie al settimo transistore NMOS MNd7, tra il nodo 40 ed il terminale a potenziale di riferimento del circuito, ed avente terminale di controllo collegato alla sorgente di alimentazione fornente la tensione di alimentazione logica Vdd.

Il secondo ramo di uscita 39, specchiato rispetto al secondo ramo di ingresso 38, comprende a sua volta: un nono transistore NMOS MNd9, collegato tra una seconda uscita Out2dell’unità di controllo pilotaggio 21 fornente un segnale di confronto Vged un nodo 42, ed avente terminale di controllo collegato al terminale di controllo del settimo transistore NMOS MNd7; ed un decimo transistore NMOS MNd10, collegato in serie al nono transistore NMOS MNd9, tra il nodo 42 ed il terminale a potenziale di riferimento del circuito, ed avente terminale di controllo ricevente il segnale di abilitazione aggiornamento Enup.

In particolare, il primo, terzo, quinto, settimo e nono transistore NMOS MNd1, MNd3, MNd5, MNd7, MNd9presentano uno stesso rapporto di dimensionamento Wa/La, così come il secondo, quarto, sesto, ottavo e decimo transistore NMOS MNd2, MNd4, MNd6, MNd8, MNd10presentano un rispettivo stesso rapporto di dimensionamento Wb/Lb.

L’unità di controllo pilotaggio 21 comprende inoltre un primo ed un secondo transistore di uscita MPu1e MPu2, di tipo PMOS, ed un terzo ed un quarto transistore di aggiornamento MPr3, MPr4, anch’essi di tipo PMOS.

Il primo transistore di uscita MPu1Ã ̈ collegato a diodo tra la sorgente di alimentazione fornente la tensione di alimentazione logica Vdd e la seconda uscita Out2(il segnale di confronto Vgcostituendo quindi la tensione sul terminale di controllo dello stesso primo transistore di uscita MPu1); il secondo transistore di uscita MPu2Ã ̈ collegato tra la sorgente di alimentazione fornente la tensione di alimentazione logica Vdd e la prima uscita Out1ed ha terminale di controllo collegato al terminale di controllo del primo transistore di uscita MPu1. Il primo ed il secondo transistore di uscita MPu1, MPu2presentano uno stesso rapporto di dimensionamento Wp/Lp.

Il terzo transistore di aggiornamento MPr3à ̈ collegato tra la sorgente di alimentazione fornente la tensione di alimentazione logica Vdd e la prima uscita Out1e presenta terminale di controllo ricevente il segnale di abilitazione aggiornamento Enup; il quarto transistore di aggiornamento MPr4à ̈ collegato tra la sorgente di alimentazione fornente la tensione di alimentazione logica Vdd e la seconda uscita Out2, e presenta anch’esso terminale di controllo ricevente il segnale di abilitazione aggiornamento Enup.

In uso, ed in maniera che apparirà di per sé evidente dall’esame del circuito descritto, durante la modalità di normale funzionamento (ovvero con il segnale di abilitazione aggiornamento Enupavente valore, nell’esempio, alto), nel circuito tende a sussistere una condizione di sostanziale equilibrio, per cui una corrente di valore sostanzialmente uguale alla corrente di ingresso Iincircola nei vari rami circuitali, essendo questi ultimi composti da transistori con le stesse caratteristiche e polarizzati nelle stesse condizioni operative. La corrente di retroazione Ifrisulta uguale a due volte il valore della corrente di ingresso Iin, dato che all’ingresso di retroazione afferiscono sia il ramo interno di confronto 35 che il secondo ramo di ingresso 38. Inoltre, in tale condizione di equilibrio, nuovamente data la sostanziale simmetria circuitale, il valore di tensione del segnale di controllo a bassa tensione VgLVrisulta sostanzialmente uguale al valore di tensione del segnale di confronto Vg. Si noti che, anche per effetto del meccanismo di retroazione, il valore del segnale di controllo a bassa tensione VgLVsi sposta in maniera opportuna tra 0 V ed il valore della tensione di alimentazione logica Vdd, al fine di riportare il circuito in condizione di equilibrio.

Il valore del segnale di controllo a bassa tensione VgLV, dopo l’opportuna traslazione di livello da parte del condensatore traslatore di livello 25, pilota quindi i terminali di controllo dei transistori di pilotaggio di uscita, al fine di ottenere, in situazione di equilibrio, il valore desiderato per la corrente di pilotaggio di uscita Ik(ad esempio, nel caso illustrato, Ik= 2∙β∙Iin).

Durante la modalità di aggiornamento, al contrario, il valore basso del segnale di abilitazione aggiornamento Enupspegne il secondo, quarto, sesto, ottavo e decimo transistore NMOS MNd2, MNd4, MNd6, MNd8, MNd10(e dunque lo stesso amplificatore) ed accende il terzo ed il quarto transistore di aggiornamento MPr3, MPr4, così che il segnale di controllo a bassa tensione VgLV, così come il segnale di confronto Vg,si porta sostanzialmente al valore della tensione di alimentazione logica Vdd. In questa modalità operativa, come precedentemente evidenziato, avviene l’aggiornamento della tensione di traslazione Vcsul condensatore traslatore di livello 25, in presenza di un valore prefissato e controllato del segnale di controllo a bassa tensione VgLV(coincidente sostanzialmente con Vdd).

La presente richiedente ha osservato che il funzionamento teorico precedentemente descritto à ̈ verificato quando gli spostamenti richiesti al valore del segnale di controllo a bassa tensione VgLVsono limitati e tali da consentire di riportare il circuito in condizione di equilibrio; qualora invece le richieste di corrente di ingresso Iinsiano troppo elevate o troppo ridotte (rispetto ad una condizione di funzionamento precedente), lo spostamento richiesto al valore del segnale di controllo a bassa tensione VgLVpuò essere troppo elevato e tale da portare il circuito a lavorare in condizioni non ottimali, ovvero al di fuori della condizione di equilibrio (in sostanza, i vari transistori nel circuito si trovano a lavorare al di fuori della condizione di saturazione, in linearità o in condizione a triodo). Si determina quindi in questa condizione un errore sistematico sul valore del segnale di controllo a bassa tensione VgLVe conseguentemente sul valore della corrente di pilotaggio di uscita Ik, che si discosta dal valore desiderato.

Lo sbilanciamento del circuito comporta in particolare la presenza di una differenza tra i valori di tensione del segnale di controllo a bassa tensione VgLVe del segnale di confronto Vg; tale differenza costituisce la grandezza di errore ΔV che viene fornita in uscita dall’unità di controllo pilotaggio 21 all’unità di calibrazione 27, essendo valida la relazione:

ΔV = VgLV- Vg.

In dettaglio, si dimostra che nel caso di elevate richieste di corrente, si determina una grandezza di errore ΔV di valore negativo, ad esempio minore, o molto minore, di -0,1 V; al contrario, nel caso di ridotte richieste di corrente, si determina una grandezza di errore ΔV di valore positivo, ad esempio maggiore, o molto maggiore, di 0,1 V. In entrambi i casi (che si possono ad esempio riassumere con la condizione |ΔV| > 0,1 V), si viene quindi a determinare, a causa della condizione di lavoro non ottimale, un errore sistematico tra i due rami di uscita del circuito amplificatore.

Al fine di compensare tale errore sistematico, secondo un aspetto della presente invenzione, l’unità di calibrazione 27 opera in modo tale da variare il valore della tensione di traslazione Vcimmagazzinata sul condensatore traslatore di livello 25 (mediante la variazione della grandezza di aggiornamento IDCbias) in funzione dell’entità della grandezza di errore ΔV, così da determinare uno spostamento del valore del segnale di controllo ad alta tensione VgHVe dunque ridurre lo spostamento richiesto al segnale di controllo a bassa tensione VgLVnell’unità di controllo pilotaggio 21.

In dettaglio, il modulo di modifica 27b dell’unità di calibrazione 27 opera in modo tale da determinare, in funzione del valore della grandezza di errore ΔV, una modifica da apportare al valore della grandezza di aggiornamento IDCbias(rispetto ad una fase operativa precedente), tale da aggiornare il valore della tensione di traslazione Vced avvicinare il circuito amplificatore dell’unità di controllo pilotaggio 21 al punto di lavoro desiderato, ovvero alla condizione di equilibrio. Il procedimento di aggiornamento della tensione di traslazione Vcviene ripetuto in modo iterativo per approssimazioni successive (ogni volta modificando il valore corrente della grandezza di aggiornamento IDCbiasrispetto ad una fase operativa precedente), fino a quando, almeno idealmente, viene raggiunta una condizione di perfetto equilibrio, tale da annullare la grandezza di errore ΔV.

Come illustrato in figura 8, il modulo di modifica 27b presenta a tal fine una struttura differenziale di ingresso comprendente un primo ramo di ingresso differenziale 44, costituito da: un transistore PMOS MPe1, collegato tra i nodi interni 45 e 46, ed avente terminale di controllo collegato alla seconda uscita Out2dell’unità di controllo pilotaggio 21 ricevente il segnale di confronto Vg; ed un transistore NMOS MNe1, collegato a diodo in serie al transistore PMOS MPe1, tra il nodo interno 46 ed il terminale a potenziale di riferimento del circuito.

Un secondo ramo di ingresso differenziale, indicato con 48 della struttura differenziale di ingresso, specchiato rispetto al primo, à ̈ a sua volta costituito da: un transistore PMOS MPe2, collegato tra il nodo interno 45 ed un nodo interno 49, ed avente terminale di controllo collegato alla prima uscita Out1dell’unità di controllo pilotaggio 21 ricevente il segnale di controllo a bassa tensione VgLV; ed un transistore NMOS MNe2, collegato in serie al transistore PMOS MPe2, tra il nodo interno 49 ed il terminale a potenziale di riferimento del circuito, ed avente terminale di controllo collegato al terminale di controllo del transistore NMOS MNe1del primo ramo di ingresso differenziale 44.

La struttura differenziale di ingresso comprende inoltre un transistore PMOS MPe3, collegato tra un ingresso ricevente la tensione di alimentazione logica Vdd ed il nodo interno 45, ed atto a polarizzare, in uso, il primo ed il secondo ramo di ingresso differenziale 44, 48.

Il modulo di modifica 27b comprende inoltre un ramo di riferimento 50 ed un ramo di uscita 51.

Il ramo di riferimento 50 à ̈ costituito da un transistore PMOS MPe4, in configurazione a diodo, e da un transistore NMOS MNe3, collegati in serie tra l’ingresso ricevente la tensione di alimentazione logica Vdd ed il terminale a potenziale di riferimento; il terminale di controllo del transistore PMOS MPe4à ̈ collegato al terminale di controllo del transistore PMOS MPe3, che risulta dunque ad esso accoppiato in configurazione a specchio di corrente, mentre il terminale di controllo del transistore NMOS MNe3à ̈ collegato ad un nodo interno 52.

Il ramo di uscita 51 à ̈ costituito da un transistore PMOS MPe5e da un transistore NMOS MNe4, quest’ultimo in configurazione a diodo, collegati in serie tra l’ingresso ricevente la tensione di alimentazione logica Vdd ed il terminale a potenziale di riferimento; il terminale di controllo del transistore PMOS MPe5à ̈ collegato al terminale di controllo del transistore PMOS MPe4, risultando dunque anch’esso accoppiato in configurazione a specchio di corrente, mentre il terminale di controllo del transistore NMOS MNe3à ̈ collegato al nodo interno 49.

Il modulo di modifica 27b comprende inoltre: un primo ed un secondo interruttore di uscita 54, 55, interposti tra il nodo interno 52 e, rispettivamente, il nodo interno 49 ed un nodo di regolazione 56 dello stesso modulo di modifica 27b; ed un primo ed un secondo elemento condensatore di accumulo 57, 58 collegati tra il nodo interno 52 e, rispettivamente, il nodo di regolazione 56 ed il terminale a potenziale di riferimento. In particolare, il primo interruttore di uscita 54 Ã ̈ comandato dalla versione negata del segnale di abilitazione aggiornamento En up, mentre il secondo interruttore di uscita 56 Ã ̈ comandato dallo stesso segnale di abilitazione aggiornamento Enup(in modo tale da aprirsi/chiudersi alla chiusura/apertura del primo interruttore di uscita 56).

Il modulo di modifica 27b comprende inoltre un transistore di uscita di aggiornamento MNe5, di tipo NMOS, collegato tra il terminale a potenziale di riferimento ed un’uscita di aggiornamento Outupdello stesso modulo di modifica 27b (corrispondente all’uscita dell’unità di calibrazione 27 verso l’unità di aggiornamento 26), ed avente terminale di controllo collegato al nodo di regolazione 56, risultando dunque selettivamente associato in configurazione a specchio di corrente con il transistore NMOS MNe4(in condizione di chiusura del secondo interruttore di uscita 55); la corrente circolante nel transistore NMOS MNe5rappresenta la grandezza di aggiornamento IDCbias, fornita all’uscita di aggiornamento OUTupdell’unità di calibrazione 27.

In particolare, il transistore PMOS MPe3presenta un rapporto di dimensionamento (2∙Wpe1/Lpe1) pari al doppio del corrispondente rapporto di dimensionamento dei transistori PMOS MPe4, MPe5, così da fornire sul nodo interno 45 una corrente specchiata di valore doppio rispetto alla corrente circolante nel ramo di riferimento 50 e nel ramo di uscita 51; i transistori PMOS MPe1, MPe2presentano uno stesso rispettivo rapporto di dimensionamento Wpe2/Lpe2; ed inoltre i transistori NMOS MNe3, MNe4, MNe5presentano anch’essi uno stesso rispettivo rapporto di dimensionamento Wne1/Lne1.

In una prima fase operativa, il segnale di abilitazione aggiornamento Enupà ̈ alto, determinando quindi la disattivazione dell’unità di aggiornamento 26 e dell’operazione di aggiornamento del valore della tensione di traslazione Vc; il primo interruttore di uscita 54 à ̈ aperto, mentre il secondo interruttore di uscita 55 à ̈ chiuso.

In questa prima fase operativa, data la configurazione circuitale descritta ed i rapporti di dimensionamento indicati, la corrente circolante nel transistore NMOS MNe4, che viene specchiata con rapporto 1:1 nel transistore NMOS MNe5, rappresentando dunque un valore attuale della grandezza di aggiornamento IDCbias(tn), presenta un valore che à ̈ pari alla corrente circolante nel ramo di riferimento 50 decrementata o incrementata di una corrente di sbilanciamento, indicata con Iu, afferente al, o fuoriuscente dal, nodo interno 49 e funzione dello sbilanciamento della struttura differenziale di ingresso e, quindi, dell’entità della grandezza di errore ΔV.

Secondo un aspetto dell’invenzione, inoltre, la corrente circolante nel ramo di riferimento 50 rappresenta un valore precedente della grandezza di aggiornamento IDCbias(tn-1), così che nella suddetta prima fase operativa, si determina la modifica, in funzione della grandezza di errore ΔV, del valore attuale della grandezza di aggiornamento IDCbias(tn) rispetto al valore precedente della stessa grandezza di aggiornamento IDCbias(tn-1). In particolare, quando ΔV > 0 si determina un decremento del valore attuale della grandezza di aggiornamento IDCbias(tn), mentre quando ΔV < 0 si determina un incremento del valore attuale della stessa grandezza di aggiornamento IDCbias(tn), rispetto al valore precedente IDCbias(tn-1).

In una seconda fase operativa, successiva alla prima fase operativa, il segnale di abilitazione aggiornamento Enupà ̈ basso, determinando quindi l’attivazione dell’unità di aggiornamento 26 e dell’operazione di aggiornamento del valore della tensione di traslazione Vcin funzione del valore attuale della grandezza di aggiornamento IDCbias(tn); il primo interruttore di uscita 54 à ̈ chiuso, mentre il secondo interruttore di uscita 55 à ̈ aperto.

In tale seconda fase operativa, come precedentemente evidenziato, l’unità di controllo pilotaggio 21 à ̈ configurata in modo tale che il valore del segnale di controllo a bassa tensione VgLV, così come il valore del segnale di confronto Vg, sia sostanzialmente pari al valore della tensione di alimentazione logica Vdd, così che à ̈ valida la relazione ΔV = 0 (l’amplificatore interno alla stessa unità di controllo pilotaggio 21 risulta spento).

In questa seconda fase operativa, si determina quindi l’aggiornamento della corrente circolante nel ramo di riferimento 50 al valore attuale della grandezza di aggiornamento IDCbias(tn), grazie tra l’altro alla presenza del collegamento diretto tra i terminali di controllo dei transistori NMOS MNe3, MNe5creato dalla chiusura del primo interruttore 54.

Le suddette prima e seconda fase operativa si susseguono quindi (con cadenza determinata dal periodo del segnale di abilitazione aggiornamento Enup, in questo caso costituito da un treno di impulsi) per tutta la durata di un intervallo temporale di aggiornamento in cui il segnale di attivazione En ricevuto in ingresso dall’unità di calibrazione 27 rimane ad un primo valore (ad esempio alto), così che il modulo di modifica 27b procede in modo iterativo e per approssimazioni successive alla generazione di un valore ottimale della grandezza di aggiornamento IDCbias, tale da consentire di ottenere un valore della tensione di traslazione Vcche porti il sistema, ed in particolare l’amplificatore dell’unità di controllo pilotaggio 21, a lavorare in condizione ottimale di sostanziale equilibrio tra i rami circuitali interni.

In particolare, il fatto che la modifica del valore attuale della grandezza di aggiornamento IDCbias(tn) venga effettuato, in funzione della grandezza di errore ΔV, a partire dal valore precedente della stessa grandezza di aggiornamento IDCbias(tn-1) consente vantaggiosamente al metodo di aggiornamento di convergere effettivamente verso un valore ottimale della tensione di traslazione Vc(rapportato alla richiesta di corrente in ingresso).

All’interno dello stesso intervallo temporale di aggiornamento, una volta raggiunta una condizione di sostanziale equilibrio, l’operazione di aggiornamento del valore della tensione di traslazione Vcconsente in ogni caso di compensare cali della tensione ai capi del condensatore traslatore di livello 25 e di ripristinarne/mantenerne un valore desiderato.

Durante il suddetto intervallo temporale di aggiornamento, il segnale di abilitazione pilotaggio Endrgenerato dal modulo di logica di calibrazione 27a disabilita inoltre la fornitura della corrente di pilotaggio di uscita Ikda parte dell’unità di uscita di pilotaggio 22; ad esempio, possono essere previsti a tal fine transistori PMOS di abilitazione in serie alle uscite fornenti le correnti di pilotaggio di uscita Ik, comandati dal segnale di abilitazione pilotaggio Endr, eventualmente avente livello opportunamente traslato da un traslatore di livello. La corrente di retroazione Ifviene invece comunque generata all’interno dello stadio di pilotaggio 21, al fine di consentire le operazioni di aggiornamento precedentemente descritte.

Solo al termine di tale intervallo temporale di aggiornamento, con il sistema riportato in condizione di funzionamento ottimale (o comunque quanto più vicino possibile a tale condizione), la fornitura della corrente di pilotaggio di uscita Ikviene nuovamente abilitata, ad esempio per l’esecuzione di una nuova operazione di programmazione di SET o di RESET nelle celle di memoria 3 indirizzate.

In altre parole, l’intervallo temporale di aggiornamento (con la ripetizione alternata delle suddette prima e seconda fase operativa di aggiornamento, corrispondenti sostanzialmente alla fase bassa, e rispettivamente, alta degli impulsi del segnale di abilitazione aggiornamento Enupgenerato dal modulo di logica di calibrazione 27a) viene determinato dallo stesso modulo di logica di calibrazione 27a prima dell’esecuzione di una nuova operazione di programmazione, in modo tale da assicurare l’esecuzione della stessa operazione di programmazione in una condizione circuitale ottimale, sostanzialmente priva di errori sistematici.

A questo riguardo, la figura 9 mostra l’alternarsi, in una porzione iniziale dell’intervallo temporale di aggiornamento, qui indicato con Tup, di una prima e di una seconda fase operativa di aggiornamento.

In particolare, in corrispondenza della prima fase operativa (†̃Fase 1’), una richiesta di corrente di ingresso Iinper una successiva fase di programmazione presenta un valore tale da causare un evidente sbilanciamento nel circuito, evidenziato da un valore iniziale ∆V1non nullo della grandezza di errore ∆V; durante la seconda fase operativa (†̃Fase 2’), si provvede quindi ad aggiornare il valore della tensione di traslazione Vcsul condensatore traslatore di livello 25 (che passa dal valore indicato con Vc1al valore indicato con Vc2), ed in seguito a tale aggiornamento si riduce il valore della grandezza di errore, indicato ora con ∆V2, ed il valore della corrente di polarizzazione di uscita Iksi avvicina ad un valore effettivamente atteso o desiderato (in questo caso un valore pari 700 Î1⁄4A). Si noti in particolare la sostanziale uguaglianza dei valori del segnale di controllo a bassa tensione VgLVe del segnale di confronto Vg, in questo caso già dopo una sola ripetizione delle suddette prima e seconda fase operativa (ed una singola iterazione del metodo di aggiornamento); ovviamente, a seconda della richiesta di corrente in ingresso e del conseguente sbilanciamento iniziale del circuito, può essere richiesto un numero maggiore di iterazioni per il raggiungimento della condizione di sostanziale equilibrio.

I vantaggi dello stadio di pilotaggio secondo la presente invenzione emergono in maniera evidente dalla descrizione precedente.

In ogni caso, si sottolinea nuovamente che la soluzione descritta consente di ottenere un’ottima linearità di uscita in tutto l’ampio intervallo di variabilità di corrente richiesto (ad esempio che racchiude un’intera decade, da 100 Î1⁄4A a 1000 Î1⁄4A), minimizzando gli errori; in particolare, la presente richiedente ha verificato la possibilità di ridurre l’errore sistematico al di sotto dell’1%.

Tali prestazioni sono infatti ottenute mediante la proprietà di auto-calibrazione del circuito descritto, che risulta in grado di adattarsi automaticamente alle richieste di corrente di ingresso, portando il punto di lavoro nella, o prossimo alla, condizione ottimale di equilibrio.

Il fatto di poter evitare l’utilizzo di una configurazione cascode per valori molto bassi della tensione di alimentazione logica Vdd consente inoltre di ottenere una risposta ai transitori molto più veloce ed un’ottima stabilità.

Inoltre, risulta possibile ottenere un evidente risparmio nell’occupazione di area richiesta nella realizzazione integrata ed un’elevata efficienza nel consumo di corrente; in particolare, la presente richiedente ha verificato la possibilità di ottenere un risparmio nell’occupazione di area anche fino a cinque volte rispetto a soluzioni tradizionali, con un’efficienza (valutata come rapporto tra la corrente fornita dallo stadio di alimentazione e la corrente fornita in uscita) minore di 1,2.

In maniera evidente, i suddetti risparmi nel consumo di area e di corrente consentono di ottenere un associato risparmio nei costi di realizzazione e di utilizzo in condizione operativa del dispositivo di memoria.

Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.

In particolare, à ̈ evidente che il dispositivo di memoria non volatile a cambiamento di fase incorporante lo stadio di polarizzazione descritto può avere svariati utilizzi, tra cui ad esempio in microcontrollori, in applicazioni ad elevata richiesta di sicurezza che fanno uso di Smart Card con interfaccia contact (quali sistemi PAYTV, moduli SIM, TPM) che devono soddisfare le specifiche di consumo ETSI, e in applicazioni Smart Card contactless (RFID, NFC, carte di credito bancarie, ecc.), dove il modulo di memoria ha un budget di corrente limitato dal sistema di “energy harvesting†(recupero di energia dalla portante) per tutte le operazioni (sia di scrittura che di lettura).

Claims (17)

1. RIVENDICAZIONI 1. Stadio di pilotaggio (20) per un dispositivo di memoria non volatile a cambiamento di fase (1), comprendente: un’unità di uscita di pilotaggio (22), azionabile in modo da fornire una corrente di pilotaggio di uscita (Ik) durante un’operazione di programmazione di almeno una cella di memoria (3) di detto dispositivo di memoria non volatile a cambiamento di fase (1); un’unità di controllo pilotaggio (21), configurata in modo da ricevere una corrente di ingresso (Iin) e da generare su un’uscita di controllo un primo segnale di controllo (VgLV) destinato a controllare la fornitura della corrente di pilotaggio di uscita (Ik) da parte di detta unità di uscita di pilotaggio (22), in modo tale che un valore di detta corrente di pilotaggio di uscita (Ik) presenti una relazione desiderata con detta corrente di ingresso (Iin); ed un elemento traslatore di livello (25), interposto tra l’uscita di controllo di detta unità di controllo pilotaggio (21) ed un ingresso di controllo di detta unità di uscita di pilotaggio (22), ed atto a traslare di livello una tensione di detto primo segnale di controllo (VgLV) per fornire a detto ingresso di controllo di detta unità di uscita di pilotaggio (22) un secondo segnale di controllo (VgHV), avente valore di tensione incrementato rispetto a, e funzione di, detto primo segnale di controllo (VgLV), caratterizzato dal fatto di comprendere un’unità di calibrazione (27) configurata in modo da causare un’operazione di aggiornamento del valore di una tensione di traslazione (Vc) definita dall’elemento traslatore di livello (25), al variare del valore della corrente di ingresso (Iin).
2. 2. Stadio di pilotaggio secondo la rivendicazione 1, in cui detta unità di calibrazione (27) à ̈ configurata in modo da generare una grandezza di aggiornamento (IDCbias) avente un valore dipendente da detta corrente di ingresso (Iin); detto stadio di pilotaggio (20) comprendendo inoltre un’unità di aggiornamento (26) configurata in modo da ricevere detta grandezza di aggiornamento (IDCbias) e determinare l’aggiornamento del valore di detta tensione di traslazione (Vc) in funzione di detta grandezza di aggiornamento (IDCbias), in modo tale da ottenere un punto di lavoro desiderato di detta unità di controllo pilotaggio (21), indipendentemente dal valore di detta corrente di ingresso (Iin).
3. 3. Stadio di pilotaggio secondo la rivendicazione 2, comprendente inoltre un’unità di retroazione (28), collegata all’ingresso di controllo di detta unità di uscita di pilotaggio (22), e configurata in modo da fornire ad un ingresso di retroazione di detta unità di controllo pilotaggio (21) una corrente di retroazione (If), un cui valore corrisponde ad una frazione desiderata del valore di detta corrente di pilotaggio di uscita (Ik).
4. 4. Stadio di pilotaggio secondo la rivendicazione 3, in cui detta unità di pilotaggio di uscita (22) comprende una pluralità di rami di uscita (23), atti a fornire detta corrente di pilotaggio di uscita (Ik) su una rispettiva uscita di detta unità di uscita di pilotaggio (22); ed in cui detta unità di retroazione (28) comprende un ramo circuitale specchiato rispetto a detti rami di uscita (23), con fattore di specchiaggio tale che il valore di detta corrente di retroazione (If) corrisponde alla frazione desiderata del valore di detta corrente di pilotaggio di uscita (Ik).
5. 5. Stadio di pilotaggio secondo la rivendicazione 3 o 4, in cui detta unità di controllo pilotaggio (21) comprende un amplificatore differenziale di corrente, configurato in modo da ricevere su un primo (32) ed un secondo (38) ramo di ingresso differenziale detta corrente di ingresso (Iin) e, rispettivamente, detta corrente di retroazione (If), ed in modo da generare su un primo ramo di uscita (34) detto primo segnale di controllo (VgLV) avente un valore tale da ottenere, in una condizione di equilibrio, un rapporto prefissato tra detta corrente di retroazione (If) e detta corrente di ingresso (Iin); in cui detta unità di calibrazione (27) à ̈ configurata in modo da generare detta grandezza di aggiornamento (IDCbias) in funzione di un errore di sbilanciamento (ΔV) rispetto a detta condizione di equilibrio in detto amplificatore differenziale di corrente tra detto primo ramo di uscita (34), associato a detto primo ramo di ingresso (32), ed un secondo ramo di uscita (39), associato a detto secondo ramo di ingresso (38).
6. 6. Stadio di pilotaggio secondo la rivendicazione 5, in cui detto elemento traslatore di livello (25) comprende un elemento condensatore, e detta unità di aggiornamento (26) comprende un elemento di conduzione selettiva (MPr1, MPr2), azionabile per stabilire un percorso conduttivo tra un morsetto ad alta tensione (25b) di detto elemento condensatore ed un nodo a potenziale prefissato (Vcp) durante detta operazione di aggiornamento, e detta unità di controllo pilotaggio (21) à ̈ configurata per fornire detto primo segnale di controllo (VgLV) ad un morsetto a bassa tensione (25a) di detto elemento condensatore con un valore di tensione prefissato e controllato durante detta operazione di aggiornamento; ed in cui detta unità di calibrazione (27) à ̈ configurata in modo da fornire detta grandezza di aggiornamento (IDCbias) a detta unità di aggiornamento (26) in corrispondenza di detto morsetto ad alta tensione (25b), in modo tale da determinare una corrispondente caduta di tensione su detto elemento di conduzione selettiva (MPr1, MPr2).
7. 7. Stadio di pilotaggio secondo la rivendicazione 6, in cui detta grandezza di aggiornamento (IDCbias) Ã ̈ una corrente di polarizzazione in continua per detto elemento di conduzione selettiva (MPr1, MPr2).
8. 8. Stadio di pilotaggio secondo una qualsiasi delle rivendicazioni 5-7, in cui detta unità di calibrazione (27) à ̈ configurata in modo da generare detta grandezza di aggiornamento (IDCbias) iterativamente e per approssimazioni successive, per cui ad ogni passo iterativo un valore attuale (IDCbias(tn)) di detta grandezza di aggiornamento (IDCbias) à ̈ modificato rispetto ad un valore precedente (IDCbias(tn-1)), in funzione di detto errore di sbilanciamento (ΔV).
9. 9. Stadio di pilotaggio secondo la rivendicazione 8, in cui detta unità di calibrazione (27) à ̈ configurata in modo da: determinare un intervallo temporale di aggiornamento (Tup) in cui comandare l’esecuzione di detta operazione di aggiornamento e disabilitare la fornitura della corrente di pilotaggio di uscita (Ik) da parte di detta unità di uscita di pilotaggio (22); e determinare, durante detto intervallo temporale di aggiornamento (Tup), una pluralità di passi iterativi di aggiornamento, ciascuno dei quali comprendendo una prima fase di modifica del valore attuale (IDCbias(tn)) di detta grandezza di aggiornamento (IDCbias) rispetto al valore precedente (IDCbias(tn-1)), in funzione di detto errore di sbilanciamento (ΔV), ed una seconda fase di aggiornamento del valore di detta tensione di traslazione (Vc) definita dall’elemento traslatore di livello (25) sulla base di detto valore attuale (IDCbias(tn)).
10. 10. Stadio di pilotaggio secondo la rivendicazione 9, in cui detto intervallo temporale di aggiornamento (Tup) corrisponde ad un intervallo temporale precedente detta operazione di programmazione effettuata su detta cella di memoria (3).
11. 11. Stadio di pilotaggio secondo una qualsiasi delle rivendicazioni 8-10, in cui detta unità di calibrazione (27) comprende un circuito amplificatore (27b) avente: un primo (44) ed un secondo (48) ramo di ingresso differenziali atti a ricevere detto errore di sbilanciamento (ΔV); un ramo di riferimento (50), sui cui à ̈ alimentato in uso detto valore precedente (IDCbias(tn-1)) di detta grandezza di aggiornamento (IDCbias); ed un ramo di uscita (51), operativamente accoppiato a detto ramo di riferimento (50) e a detto primo (44) e/o secondo (48) ramo di ingresso differenziale, in modo tale da fornire in uscita detto valore attuale (IDCbias(tn)) di detta grandezza di aggiornamento (IDCbias), incrementato o decrementato rispetto a detto valore precedente (IDCbias(tn-1)) sulla base di detto errore di sbilanciamento (ΔV).
12. 12. Stadio di pilotaggio secondo una qualsiasi delle rivendicazioni precedenti, in cui detta unità di uscita di pilotaggio (22) comprende una pluralità di transistori di uscita (MPk), aventi un rispettivo terminale di controllo ricevente detto secondo segnale di controllo (VgHV), ed un rispettivo terminale di conduzione fornente detta corrente di pilotaggio di uscita (Ik) su una rispettiva uscita di pilotaggio di detta unità di uscita di pilotaggio (22).
13. 13. Stadio di pilotaggio secondo una qualsiasi delle rivendicazioni precedenti, comprendente una pompa di carica (24) configurata in modo da generare una tensione survoltata (Vcp); ed in cui detta unità di controllo pilotaggio (21) presenta un ingresso di alimentazione atto a ricevere una tensione di alimentazione logica (Vdd), di valore minore di detta tensione survoltata (Vcp), e detto primo segnale di controllo (VgLV) presenta un valore massimo non superiore a detta tensione di alimentazione logica (Vdd); ed in cui detto elemento traslatore di livello (25) à ̈ configurato in modo da generare detta tensione di traslazione (Vc) con valore tale per cui detto secondo segnale di controllo (VgHV) presenta un valore maggiore rispetto a detta tensione di alimentazione logica (Vdd).
14. 14. Dispositivo di memoria non volatile a cambiamento di fase (1) comprendente una matrice (2) di celle di memoria (3), ed uno stadio di pilotaggio (20) secondo una qualsiasi delle rivendicazioni precedenti, operativamente accoppiato a dette celle di memoria (3).
15. 15. Dispositivo di memoria secondo la rivendicazione 14, comprendente inoltre un decodificatore di colonna (4), configurato in modo da selezionare linee di bit (BL) di detta matrice (2) in funzione di segnali di indirizzo durante detta operazione di programmazione, ed interposto tra detto stadio di pilotaggio (20) e detta matrice (2), in modo da ricevere detta corrente di pilotaggio di uscita (Ik) e fornirla alle linee di bit (BL) selezionate.
16. 16. Metodo di calibrazione di uno stadio di pilotaggio (20) per un dispositivo di memoria non volatile a cambiamento di fase (1), detto stadio di pilotaggio (20) comprendendo: un’unità di uscita di pilotaggio (22), azionabile in modo da fornire una corrente di pilotaggio di uscita (Ik) durante un’operazione di programmazione di almeno una cella di memoria (3) di detto dispositivo di memoria non volatile a cambiamento di fase (1); un’unità di controllo pilotaggio (21), configurata in modo da ricevere una corrente di ingresso (Iin) e da generare su un’uscita di controllo un primo segnale di controllo (VgLV) destinato a controllare la fornitura della corrente di pilotaggio di uscita (Ik) da parte di detta unità di uscita di pilotaggio (22), in modo tale che un valore di detta corrente di pilotaggio di uscita (Ik) presenti una relazione desiderata con detta corrente di ingresso (Iin); ed un elemento traslatore di livello (25), interposto tra l’uscita di controllo di detta unità di controllo pilotaggio (21) ed un ingresso di controllo di detta unità di uscita di pilotaggio (22), ed atto a traslare di livello una tensione di detto primo segnale di controllo (VgLV) per fornire a detto ingresso di controllo di detta unità di uscita di pilotaggio (22) un secondo segnale di controllo (VgHV), avente valore di tensione incrementato rispetto a, e funzione di, detto primo segnale di controllo (VgLV), caratterizzato dal fatto di comprendere la fase di eseguire un’operazione di aggiornamento del valore di una tensione di traslazione (Vc) definita dall’elemento traslatore di livello (25), al variare del valore della corrente di ingresso (Iin).
17. 17. Metodo secondo la rivendicazione 16, in cui detta fase di eseguire un’operazione di aggiornamento comprende aggiornare iterativamente e per approssimazioni successive il valore di detta tensione di traslazione (Vc) in modo tale da ottenere un punto di lavoro desiderato di detta unità di controllo pilotaggio (21), indipendentemente dal valore di detta corrente di ingresso (Iin).