ITTO20120412A1 - Circuito decodificatore di riga per un dispositivo di memoria non volatile a cambiamento di fase - Google Patents

Description

DESCRIZIONE

“CIRCUITO DECODIFICATORE DI RIGA PER UN DISPOSITIVO DI MEMORIA NON VOLATILE A CAMBIAMENTO DI FASEâ€

La presente invenzione à ̈ relativa ad un circuito decodificatore di riga per un dispositivo di memoria non volatile a cambiamento di fase, per la selezione e polarizzazione di righe della relativa matrice di memoria durante operazioni di lettura e programmazione delle celle di memoria di volta in volta selezionate.

In modo noto, le memorie non volatili a cambiamento di fase (cosiddette ePCM, dall’inglese “embedded Phase Change Memory†) rappresentano una nuova generazione di memorie integrate, in cui, per immagazzinare informazioni, vengono sfruttate le caratteristiche di materiali che hanno la proprietà di commutare fra fasi aventi caratteristiche elettriche diverse. Tali materiali possono commutare fra una fase amorfa, disordinata, ed una fase cristallina o policristallina, ordinata, e alle due fasi sono associate resistività di valore notevolmente differente, e conseguentemente un differente valore di un dato memorizzato. Ad esempio, gli elementi del VI gruppo della tavola periodica, quali Tellurio (Te), Selenio (Se), o Antimonio (Sb), chiamati calcogenuri o materiali calcogenici, sono utilizzabili vantaggiosamente per la realizzazione di celle di memoria a cambiamento di fase; in particolare, una lega composta da Germanio (Ge), Antimonio (Sb) e Tellurio (Te), nota come GST (avente composizione chimica Ge2Sb2Te5) trova attualmente largo utilizzo in tali celle di memoria.

I cambiamenti di fase possono essere ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi (generalmente noti come riscaldatori) disposti a contatto con rispettive regioni di materiale calcogenico. Dispositivi di accesso (ad esempio transistori MOSFET), sono collegati ai riscaldatori, ed abilitano selettivamente il passaggio di una corrente elettrica di programmazione attraverso un rispettivo riscaldatore; tale corrente elettrica, per effetto Joule, genera le temperature necessarie per il cambiamento di fase. In particolare, quando il materiale calcogenico si trova nello stato amorfo, ad alta resistività (cosiddetto stato di “RESET†), à ̈ necessario applicare un impulso (o un numero opportuno di impulsi) in corrente/tensione di durata ed ampiezza tali da consentire al materiale calcogenico di raffreddarsi lentamente. Sottoposto a questo trattamento, il materiale calcogenico cambia il suo stato e commuta dallo stato di alta resistività ad uno stato di bassa resistività (cosiddetto stato di “SET†). Viceversa, quando il materiale calcogenico si trova nello stato di SET, à ̈ necessario applicare un impulso di corrente/tensione di durata appropriata ed elevata ampiezza in modo da far sì che il materiale calcogenico ritorni nello stato amorfo ad elevata resistività.

In lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che fluisce nella cella di memoria. Dato che la corrente à ̈ proporzionale alla conduttività del materiale calcogenico, à ̈ possibile determinare in quale stato si trovi il materiale, e quindi risalire al dato memorizzato nella cella di memoria.

In generale, le memorie PCM offrono importanti vantaggi, tra cui elevate scalabilità e velocità di lettura abbinate a un ridotto consumo di corrente e ad un elevato rendimento.

In modo noto, e come mostrato schematicamente in figura 1, un dispositivo di memoria non volatile PCM, indicato con 1, comprende in generale una matrice di memoria 2 composta da una pluralità di celle di memoria 3, organizzate in righe (linee di parola, o “WL - Word Line†) e colonne (linee di bit, o “BL - Bit Line†).

Ciascuna cella di memoria 3 à ̈ costituita da un elemento di memorizzazione 3a e da un elemento di accesso 3b, collegati in serie tra una rispettiva linea di bit BL ed un terminale a potenziale di riferimento (ad esempio a massa, GND). In particolare, una word line WL à ̈ definita dall’insieme di tutti i terminali di controllo degli elementi di accesso 3b allineati lungo una stessa riga.

L’elemento di memorizzazione 3a include un materiale a cambiamento di fase (ad esempio un calcogenuro, quale il GST), ed à ̈ quindi in grado di immagazzinare dati sotto forma di livelli di resistenza associati alle differenti fasi assunte dal materiale stesso. L’elemento di accesso 3b, nella forma di realizzazione illustrata, à ̈ un transistore CMOS a canale N avente terminale di porta (gate) collegato ad una rispettiva word line WL, terminale di pozzo (drain) collegato all’elemento di memorizzazione 3a, e terminale di sorgente (source) collegato al terminale a potenziale di riferimento. L’elemento di accesso 3b à ̈ controllato e polarizzato in modo da consentire, quando selezionato, il passaggio di una corrente di pilotaggio di lettura/programmazione(modifica) attraverso l’elemento di memorizzazione 3a, di valore opportuno durante rispettive operazioni di lettura/programmazione.

Un decodificatore di colonna 4 ed un decodificatore di riga 5 permettono di selezionare, sulla base di segnali di indirizzo ricevuti in ingresso (generati in maniera di per sé nota ed indicati in generale con AS – “Address Signal†), le celle di memoria 3, ed in particolare le relative word line WL e bit line BL, di volta in volta indirizzate, consentendone la polarizzazione a valori di tensione e corrente opportuni.

Il decodificatore di colonna 4 Ã ̈ inoltre vantaggiosamente configurato per realizzare internamente due percorsi distinti verso le bit line BL della matrice di memoria 2 di volta in volta selezionate: un percorso di lettura, destinato a creare selettivamente un cammino conduttivo tra la bit line BL selezionata ed uno stadio amplificatore di lettura 7, atto a confrontare la corrente circolante nella cella di memoria 3 indirizzata con una corrente di riferimento al fine di determinare il dato memorizzato; ed un percorso di programmazione, destinato a creare selettivamente un cammino conduttivo tra la bit line BL selezionata ed uno stadio di pilotaggio 8, configurato in modo da fornire le elevate correnti richieste per generare i cambiamenti di stato durante le operazioni di programmazione degli stati di Set e Reset.

Nel caso specifico delle memorie PCM, à ̈ noto inoltre che le operazioni di lettura richiedono, rispetto alle operazioni di programmazione, valori sensibilmente minori della tensione di polarizzazione applicata alle word line, per consentire il passaggio della corrente desiderata attraverso l’elemento di memorizzazione 3a, specialmente nel caso in cui vengano utilizzati transistori selettori di tipo MOS (ad esempio un valore di 1.2V in lettura e di 2.8V in programmazione).

A questo riguardo, dispositivi di memoria di tipo noto lavorano con due tensioni di alimentazione disponibili internamente: una prima tensione di alimentazione Vdd, di valore logico, generalmente compreso tra 1,08V e 1,32V, ad esempio pari a 1,2V; ed una seconda tensione di alimentazione Vcc, di valore maggiore, generalmente compreso tra 3V e 3,6V. Internamente al dispositivo di memoria, vengono inoltre generate, ad esempio mediante stadi traslatori di livello, tensioni intermedie, richieste per le operazioni di programmazione delle celle di memoria.

Come mostrato schematicamente in figura 2, la matrice di memoria 2 à ̈ generalmente organizzata in una pluralità di settori Sn (n essendo un indice intero che va da 1 al numero totale di settori), ciascuno dei quali comprende una pluralità di celle di memoria 3; ciascun settore Sn presenta una pluralità di rispettive word line locali (nel seguito richiamate come word line di settore WLs), distinte rispetto a quelle degli altri settori e che risultano fisicamente collegate alle celle di memoria 3 presenti in tale settore Sn.

In una forma di realizzazione nota, il decodificatore di riga 5 comprende uno stadio di predecodifica di riga globale 9, ricevente in ingresso la prima tensione di alimentazione Vdd (operando dunque nell’intervallo delle basse tensioni, ovvero con tensioni non superiori alla stessa prima tensione di alimentazione Vdd) ed i segnali di indirizzo AS da un bus di indirizzi. Lo stadio di predecodifica di riga globale 9 genera, sulla base dei segnali di indirizzo AS, opportuni segnali di indirizzo decodificati, anch’essi di tipo a bassa tensione, indicati in generale con DAS, comuni a tutti i settori Sn della matrice di memoria 2.

Il decodificatore di riga 5 presenta un’architettura gerarchica e comprende, per ciascun settore Sn, due stadi circuitali distinti: uno stadio decodificatore di riga globale 10, ricevente i segnali di indirizzo decodificati DAS e generante un primo segnale di word line globale MWL, per le operazioni di lettura, ed un secondo segnale di word line globale MWL_MV, per le operazioni di scrittura (programmazione/cancellazione); ed uno stadio decodificatore di riga locale 12, accoppiato operativamente allo stadio decodificatore di riga globale 10 e ricevente i segnali di word line globale MWL e MWL_MV, atto a pilotare in maniera opportuna, sulla base dei segnali ricevuti in ingresso, le word line di settore WLs. A tal fine, il decodificatore di riga locale 12 comprende una pluralità di driver di pilotaggio di riga, non illustrati in figura 2, ciascuno atto a fornire opportuni segnali di polarizzazione a rispettive word line di settore WLs, in modo tale da realizzare l’indirizzamento delle relative celle di memoria.

Come descritto in dettaglio nella domanda di brevetto EP-A-2 159 800, a nome della stessa Richiedente, in una forma di realizzazione nota, all’interno del decodificatore di riga globale 10, sono presenti opportuni traslatori di livello, non mostrati in figura 2, per elevare la tensione dei segnali di indirizzo decodificati DAS sulla base di una tensione regolata Vreg, richiesta per le operazioni di programmazione (ad esempio pari a 2,3V o 2,8V, nel caso della programmazione dello stato di Set e, rispettivamente, dello stato di Reset), ed in particolare per la generazione del secondo segnale di word line globale MWL_MV.

Il decodificatore di riga locale 12 realizza due percorsi distinti per la polarizzazione delle word line di settore WLs: un primo percorso, selezionato durante le operazioni di lettura mediante il primo segnale di word line globale MWL ed operante nell’intervallo delle basse tensioni; ed un secondo percorso, selezionato durante le operazioni di programmazione mediante il secondo segnale di word line globale MWL_MV ed operante nell’intervallo delle medie tensioni (ovvero con tensioni di valore compreso tra la prima tensione di alimentazione Vdd e la seconda tensione di alimentazione Vcc).

Questa architettura di decodifica di riga presenta il vantaggio, rispetto ad altre soluzioni note (relative a differenti tipologie di dispositivi di memoria, ad esempio di tipo Flash), di considerare le specifiche caratteristiche delle memorie PCM, in particolare per quanto riguarda i differenti livelli di tensione utilizzati nelle operazioni di lettura e programmazione. Infatti, tale architettura di decodifica di riga prevede due percorsi distinti, ciascuno ottimizzato per le operazioni di lettura e, rispettivamente, scrittura; ad esempio, il percorso di lettura può vantaggiosamente comprendere solamente transistori per bassa tensione (ovvero in grado di sopportare tensioni operative generalmente non superiori alla prima tensione di alimentazione Vdd), aventi ridotto spessore degli ossidi di gate e ridotta occupazione di area.

Tuttavia, la stessa architettura di decodifica di riga presenta una complessità piuttosto elevata, dovuta alla presenza di differenti livelli di decodifica gerarchica e dei differenti percorsi di decodifica in lettura e programmazione, che può comportare una corrispondente elevata occupazione di area (nonostante l’impiego dei soli transistori per bassa tensione per la decodifica durante le operazioni di lettura).

Scopo della presente invenzione à ̈ pertanto quello di risolvere, almeno in parte, i problemi precedentemente evidenziati, al fine di fornire una architettura di decodifica di riga che risulti particolarmente ottimizzata per le specifiche caratteristiche delle memorie PCM.

Secondo la presente invenzione viene fornito un circuito decodificatore di riga, come definito nelle rivendicazioni allegate.

Per una migliore comprensione della presente invenzione, ne vengono ora descritte forme di realizzazione preferite, a puro titolo di esempio non limitativo, con riferimento ai disegni allegati, nei quali:

- la figura 1 mostra uno schema a blocchi di un dispositivo di memoria non volatile PCM, di tipo noto;

- la figura 2 mostra uno schema a blocchi generale di un decodificatore di riga nel dispositivo di memoria di figura 1, anch’esso di tipo noto;

- la figura 3 mostra uno schema a blocchi generale di un circuito decodificatore di riga per un dispositivo di memoria non volatile PCM, secondo una forma di realizzazione della presente invenzione;

- le figure 4-7 mostrano schemi più dettagliati di stadi circuitali del circuito decodificatore di figura 3; e - la figura 8 mostra uno schema a blocchi di massima di un sistema elettronico incorporante il dispositivo di memoria non volatile PCM, secondo un aspetto della presente invenzione.

La figura 3 mostra un circuito decodificatore di riga 20 per un dispositivo di memoria PCM, secondo una forma di realizzazione dell’invenzione; in modo noto, ed in analogia a quanto descritto in precedenza, il dispositivo di memoria PCM presenta due tensioni di alimentazione: una prima tensione di alimentazione Vdd, di valore logico, ad esempio compreso tra 1,08V e 1,32V; ed una seconda tensione di alimentazione Vcc, di valore maggiore, ad esempio compreso tra 3V e 3,6V.

Nuovamente in analogia a quanto precedentemente discusso, il dispositivo di memoria comprende una matrice di memoria, nuovamente indicata con 2, suddivisa in settori Sn (in numero pari a quattro nell’esempio non limitativo mostrato in figura 3). In particolare, in modo di per sé noto, al fine di ridurre la lunghezza delle word line di settore WLs ed incrementare la velocità di accesso alla memoria, ciascun settore Sn à ̈ suddiviso in due semisettori, indicati come semisettore destro Sn_dx e semisettore sinistro Sn_sx, ciascuno avente lo stesso numero di word line di settore WLs_dx, WLs_sx.

Il circuito decodificatore di riga 20 comprende uno stadio di predecodifica di riga globale, qui indicato con 21, ricevente in ingresso la prima e la seconda tensione di alimentazione Vdd, Vcc ed inoltre segnali di indirizzo AS da un bus di indirizzi (tali segnali di indirizzo AS vengono generati in modo noto nel dispositivo di memoria, per la selezione delle righe e delle colonne corrispondenti alle celle di memoria su cui si desidera operare in lettura o programmazione).

Lo stadio di predecodifica di riga globale 21 genera, sulla base dei segnali di indirizzo AS, opportuni segnali di indirizzo decodificati, di tipo ad alta tensione, indicati in generale con DAS_HV, comuni a tutti i settori Sn della matrice di memoria 2. I segnali di indirizzo decodificati ad alta tensione DAS_HV comprendono in particolare, come viene mostrato in figura 4: un primo gruppo di segnali di indirizzo decodificati, indicati con Ls_HV, ad esempio includente quattro segnali (Ls_HV<3:0>) nel caso in cui ciascun semisettore Sn_dx, Sn_sx abbia un numero di word line di settore WLs pari a 512; un secondo gruppo di segnali di indirizzo decodificati, indicati con Lx_HV, ad esempio includente otto segnali (Lx_HV<7:0>) nel caso suddetto; un terzo gruppo di segnali di indirizzo decodificati, indicati con Ly_HV, ad esempio includente quattro segnali (Ly_HV<3:0>); ed un quarto gruppo di segnali di indirizzo decodificati, indicati con Px_HV, ad esempio includente sedici segnali (Px_HV<15:0>), nel caso indicato.

In particolare, e come sarà descritto in dettaglio in seguito, i segnali di indirizzo decodificati ad alta tensione DAS_HV sono dunque elevati, ad esempio fino a valori corrispondenti alla seconda tensione di alimentazione Vcc, prima di raggiungere i settori Sn della matrice di memoria 2.

Lo stadio di predecodifica di riga globale 21 genera inoltre, nuovamente come sarà descritto in dettaglio in seguito, un segnale di polarizzazione Vcc_DEC, che viene anch’esso generato a livello globale (ovvero, prima di raggiungere i settori Sn della matrice di memoria 2), e viene fornito agli stessi settori Sn.

Il circuito decodificatore di riga 20 comprende, per ciascun settore Sn, uno stadio di decodifica di riga 22, includente: un’unità di pilotaggio di selezione 24, ricevente in ingresso i segnali di indirizzo decodificati ad alta tensione DAS_HV ed includente un primo driver 24a generante, come descritto in dettaglio in seguito, primi segnali di indirizzo di blocco GN (ad esempio in numero pari a trentadue, GN<31:0>, nel caso suddetto in cui ciascun settore Sn presenta un numero di word line di settore WLs pari a 512), ed un secondo driver 24b generante secondi segnali di indirizzo di blocco DN (ad esempio in numero pari a sedici, DN<15:0>); ed un’unità di pilotaggio di riga 26, ricevente i primi ed i secondi segnali di indirizzo di blocco GN, DN e generante, come descritto in dettaglio in seguito, segnali di pilotaggio di riga S_WL per rispettive word line di settore WLs.

In particolare, nella forma di realizzazione illustrata, l’unità di pilotaggio di riga 26 comprende due sotto-unità speculari, 26a e 26b, destinate a pilotare rispettive word line di settore WLs_dx, WLs_sx dei semisettori destro Sn_dx e, rispettivamente, sinistro Sn_sx della matrice di memoria 2. L’unità di pilotaggio di selezione 24 risulta in comune per entrambe le sotto-unità 26a, 26b dell’unità di pilotaggio di riga 26.

In maggiore dettaglio, e come mostrato in figura 4, lo stadio di predecodifica di riga globale 21 comprende: un’unità di predecodifica 30, operante nell’intervallo delle basse tensioni (ovvero con tensioni con valore massimo pari alla prima tensione di alimentazione Vdd), ricevente la prima tensione di alimentazione Vdd ed i segnali di indirizzo AS e generante, in modo di per sé noto, segnali di indirizzo decodificati a bassa tensione, indicati in generale con DAS_LV; ed una prima unità di traslatore di livello (“level shifter†) 32, ricevente la seconda tensione di alimentazione Vcc ed i segnali di indirizzo decodificati a bassa tensione DAS_LV, per generare, mediante traslazione verso l’alto, i segnali di indirizzo decodificati ad alta tensione DAS_HV, ed in particolare i segnali Ls_HV, Lx_HV, Ly_HV e Px_HV.

Lo stadio di predecodifica di riga globale 21 comprende inoltre: una seconda unità traslatore di livello 35, ricevente un segnale di abilitazione scrittura EN_Write, generato in modo di per sé noto nel dispositivo di memoria ed un cui valore (ad esempio alto) à ̈ indicativo di una condizione operativa di programmazione, e la seconda tensione di alimentazione Vcc, ed atto a generare in uscita una versione traslata verso l’alto dello stesso segnale di abilitazione scrittura, EN_Write_HV; ed un’unità multiplexer 36, ricevente in ingresso la prima tensione di alimentazione Vdd ed inoltre la tensione regolata Vreg, richiesta per le operazioni di programmazione (ad esempio pari a 2,3V o 2,8V, nel caso della programmazione dello stato di Set e, rispettivamente, dello stato di Reset), e fornente in uscita, in funzione del segnale di abilitazione scrittura traslato EN_Write_HV, alternativamente le stesse prima tensione di alimentazione Vdd o tensione regolata Vreg, come segnale di polarizzazione Vcc_DEC (l’unità multiplexer 36 presenta dunque due ingressi, un’uscita ed un segnale di controllo).

In maggiore dettaglio, l’unità multiplexer 36 comprende: un transistore NMOS 36a, avente terminale di controllo ricevente il segnale di abilitazione scrittura traslato EN_Write_HV, un primo terminale di conduzione ricevente la prima tensione di alimentazione Vdd, ed un secondo terminale di conduzione collegato all’uscita dell’unità multiplexer 36 su cui viene fornito il segnale di polarizzazione Vcc_DEC; ed un transistore PMOS 36b, avente terminale di controllo ricevente il segnale di abilitazione scrittura traslato EN_Write_HV, un primo terminale di conduzione ricevente la tensione regolata Vreg, ed un secondo terminale di conduzione collegato all’uscita dell’unità multiplexer 36.

Le figure 5 e 6 mostrano rispettivamente il primo driver 24a, configurato in modo da generare i primi segnali di indirizzo di blocco GN, ed il secondo driver 24b, configurato in modo da generare i secondi segnali di indirizzo di blocco DN, dell’unità di pilotaggio di selezione 24 dello stadio di decodifica di riga 22.

In dettaglio, il primo driver 24a, interamente alimentato dalla seconda tensione di alimentazione Vcc, comprende: un’unità logica AND 38, ricevente in ingresso i segnali di indirizzo decodificati Lx_HV, Ly_HV e Ls_HV, e fornente in uscita i primi segnali di indirizzo di blocco GN; ed una prima unità invertitore 39, ricevente i primi segnali di indirizzo di blocco GN e fornente una versione negata degli stessi, indicata con GNN. Nell’esempio illustrato, i primi segnali di indirizzo di blocco GN, e la loro versione negata GNN, sono in numero pari a 32 (GN<31:0>, GNN<31:0>).

Il secondo driver 24b comprende un blocco di ingresso 40, alimentato dalla seconda tensione di alimentazione Vcc, ed un blocco di uscita 41, alimentato dal segnale di polarizzazione Vcc_DEC. A questo riguardo, la differenziazione delle tensioni di alimentazione per il primo ed il secondo driver 24a, 24b consente vantaggiosamente il trasferimento con bassa impedenza di tutte le tensioni utilizzate, ad esempio anche tensioni basse come la prima tensione di alimentazione Vdd (che può arrivare anche fino a 1,08V).

Il blocco di ingresso 40 comprende: un’unità logica AND 42, ricevente in ingresso i segnali di indirizzo decodificati Px_HV e Ls_HV, e fornente in uscita segnali di controllo Out (nell’esempio in numero pari a sedici, OUT<15:0>); ed una seconda unità invertitore 43, ricevente i segnali di controllo Out e fornente una versione negata degli stessi, indicata con Out_n.

Il blocco di uscita 41 comprende, per ciascuno dei segnali di controllo Out<i> (dove i à ̈ un indice intero che va da 0 al numero totale di segnali di controllo Out, nell’esempio pari a sedici): un invertitore 44, formato da un transistore PMOS di pull-up 45 e da un transistore NMOS di pull-down 46, aventi terminali di porta collegati insieme e riceventi in ingresso il rispettivo segnale di controllo negato Out_n<i>, e terminali di pozzo collegati insieme e fornenti un rispettivo secondo segnale di indirizzo di blocco DN<i>; il transistore PMOS di pull-up 45 presenta inoltre terminale di sorgente ricevente il segnale di polarizzazione Vcc_DEC, mentre il terminale di sorgente del transistore NMOS di pull-down 46 à ̈ collegato a massa GND. Il blocco di uscita 41 comprende inoltre un interruttore CMOS 47, formato dal suddetto transistore PMOS di pull-up 45 e da un transistore NMOS 48, avente terminale di porta ricevente il segnale di controllo Out<i>, e terminali di pozzo e sorgente collegati ai rispettivi terminali di pozzo e sorgente del transistore PMOS di pullup 45.

In uso, in funzione del valore dei segnali di controllo Out<i> generati dal blocco di ingresso 40, il blocco di uscita 41 genera dunque gli opportuni valori dei secondi segnali di indirizzo di blocco DN<i>, polarizzandoli, quando selezionati, al valore del segnale di polarizzazione Vcc_DEC.

In generale, la struttura a tre transistori MOS del blocco di uscita 41 consente di utilizzare il segnale di polarizzazione Vcc_DEC come segnale di configurazione, con la decodifica dei segnali di indirizzo che à ̈ demandata a porte logiche presenti a monte nel circuito decodificatore di riga 20.

Con riferimento ora alla figura 7, l’unità di pilotaggio di riga 26 comprende, per ciascuno dei primi segnali di blocco GN<j> (dove j à ̈ un indice intero che va da 0 al numero totale dei primi segnali di blocco GN, nell’esempio pari a trentadue): un invertitore 54, formato da un transistore PMOS di pull-up 55 e da un transistore NMOS di pull-down 56, aventi terminali di porta collegati insieme e riceventi in ingresso un rispettivo primo segnale di blocco negato GNN<j>, e terminali di pozzo collegati insieme e fornenti un rispettivo segnale di pilotaggio di riga S_WL<j>, destinato al pilotaggio di una word line di settore WLs secondo uno schema di decodifica a blocchi di indirizzo; il transistore PMOS di pull-up 55 presenta inoltre terminale di sorgente ricevente un rispettivo dei secondi segnali di indirizzo di blocco DN<i> e terminale di bulk ricevente il segnale di polarizzazione Vcc_DEC, mentre il terminale di sorgente del transistore NMOS di pull-down 56 à ̈ collegato a massa GND. L’unità di pilotaggio di riga 26 comprende inoltre un interruttore CMOS 57, formato dal suddetto transistore PMOS di pull-up 55 e da un transistore NMOS 58, avente terminale di porta ricevente il rispettivo primo segnale di blocco GN<j>, e terminali di pozzo e sorgente collegati ai rispettivi terminali di pozzo e sorgente del transistore PMOS di pull-up 55.

In particolare, nella forma di realizzazione illustrata nella figura 7, le due sotto-unità 26a e 26b, destinate a pilotare le rispettive word line di settore WLs_dx, WLs_sx dei semisettori destro Sn_dx e, rispettivamente, sinistro Sn_sx, ricevono gli stessi primi segnali di indirizzo di blocco GN<j> e secondi segnali di indirizzo di blocco DN<i>.

In uso, in funzione del valore dei primi segnali di blocco GN<j>, l’unità di pilotaggio di riga 26 genera dunque gli opportuni valori di polarizzazione per le rispettive word line di settore WLs, polarizzandole, quando selezionate, al valore definito dai secondi segnali di indirizzo di blocco DN<i> (a sua volta funzione del segnale di polarizzazione Vcc_DEC).

In particolare, tutti i transistori MOS nel circuito decodificatore di riga 20 sono di tipo per media tensione (cosiddetti “medium voltage†), ovvero in grado di sopportare tensioni con valori fino alla seconda tensione di alimentazione VCC. In una forma di realizzazione, tali transistori sono realizzati con la tecnologia CMOS a 90 nm.

In figura 8 viene ora mostrata una porzione di un sistema elettronico 60, realizzato secondo un aspetto della presente invenzione. Il sistema elettronico 60 può essere utilizzato in dispositivi elettronici, quali ad esempio: un PDA (Personal Digital Assistant); un computer portatile o fisso, eventualmente con capacità di trasferimento dati wireless; un telefono cellulare; un riproduttore di audio digitale; una foto- o video-camera; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.

In dettaglio, il sistema elettronico 60 comprende: un controller 61 (ad esempio dotato di un microprocessore, un DSP, o un microcontrollore); un dispositivo di input/output 62 (ad esempio provvisto di una tastiera e un display), per immettere e visualizzare dati; il dispositivo di memoria non volatile PCM, qui indicato con 63, dotato della matrice di celle di memoria 3 del tipo a cambiamento di fase, precedentemente descritto; un’interfaccia wireless 64, ad esempio un’antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione wireless a radiofrequenza; ed una memoria RAM 65, tutti accoppiati attraverso un bus 66. Una batteria 67 può essere utilizzata come sorgente di alimentazione elettrica nel sistema elettronico 60, che può essere inoltre dotato di una foto o videocamera 68.

I vantaggi del circuito decodificatore di riga emergono in maniera evidente dalla descrizione precedente.

In ogni caso, si sottolinea nuovamente che la soluzione proposta semplifica notevolmente l’architettura di decodifica di riga per un dispositivo di memoria non volatile PCM, consentendo un risparmio di area occupata in realizzazione integrata e mantenendo inalterate le prestazioni elettriche, in particolare per quanto riguarda i tempi di accesso ed in generale delle operazioni di scrittura e lettura.

In particolare, un considerevole vantaggio in termini di area occupata à ̈ offerto dallo spostamento a livello globale (ovvero al di fuori dai singoli settori Sn, in posizione centralizzata rispetto a gruppi degli stessi settori) dei traslatori di livello dedicati alla predecodifica di riga, che generano i segnali di indirizzo decodificati ad alta tensione DAS_HV.

Inoltre, il ridotto numero di transistori utilizzato fa sì che l’utilizzo di transistori per media tensione (aventi spessori di ossido maggiori rispetto a transistori per bassa tensione) non comporti comunque un incremento di area rispetto a soluzioni note (quale ad esempio quella descritta in figura 2).

La velocità di decodifica non viene penalizzata dalla nuova architettura, grazie anche all’utilizzo della seconda tensione di alimentazione Vcc per l’intera generazione dei primi segnali di indirizzo di blocco GN nel primo driver 24a, ed in parte per la generazione dei secondi segnali di indirizzo di blocco DN nel blocco di ingresso 40 del secondo driver 24b.

Risulta inoltre vantaggioso l’utilizzo di tre sole tensioni di lavoro per tutte le operazioni di lettura e programmazione: Vdd, Vcc, Vreg, ovvero di tre sole linee che vanno ad alimentare tutti i driver nel circuito di decodifica di riga 20.

In generale, tutti i vantaggi precedentemente evidenziati rendono l’utilizzo dei dispositivi di memoria non volatile PCM maggiormente competitivo in termini delle prestazioni e dei costi di fabbricazione e di utilizzo.

Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.

In particolare, à ̈ evidente che l’architettura del circuito di decodifica di riga può variare rispetto alla forma di realizzazione illustrata, ad esempio potendo non essere prevista una suddivisione in semisettori destri e sinistri, oppure potendo essere previsto un differente numero di settori e/o di word line di settore, e conseguentemente un numero differente di primi e secondi segnali di indirizzo di blocco.

Inoltre, in generale, il dispositivo di memoria non volatile a cambiamento di fase incorporante il circuito di decodifica di riga descritto può avere svariati utilizzi, tra cui ad esempio in microcontrollori, in applicazioni ad elevata richiesta di sicurezza che fanno uso di Smart Card con interfaccia contact (quali sistemi PAYTV, moduli SIM, TPM) che devono soddisfare le specifiche di consumo ETSI, e in applicazioni Smart Card contactless (RFID, NFC, carte di credito bancarie, ecc.), dove il modulo di memoria ha un budget di corrente limitato dal sistema di “energy harvesting†(recupero di energia dalla portante) per tutte le operazioni (sia di scrittura che di lettura).

Claims (11)

1. RIVENDICAZIONI 1. Circuito decodificatore di riga (20) per un dispositivo di memoria non volatile a cambiamento di fase (63) dotato di una matrice di memoria (2) avente una pluralità di celle di memoria (3) organizzate in una pluralità di word line (WLs) ed una prima tensione di alimentazione (Vdd) ed una seconda tensione di alimentazione (Vcc), maggiore della prima, comprendente: - uno stadio di predecodifica globale (21), configurato in modo da ricevere segnali di indirizzo (AS) e generare segnali di indirizzo decodificati ad alta tensione (DAS_HV), nell’intervallo della seconda tensione di alimentazione (Vcc), ed un segnale di polarizzazione (Vcc_DEC) con valore funzione dell’operazione di lettura o programmazione che deve essere eseguita; ed - uno stadio di decodifica di riga (22), accoppiato allo stadio di predecodifica globale (21), e comprendente una unità di pilotaggio di selezione (24), configurata in modo da generare segnali di indirizzo di blocco (GN, DN) in funzione dei segnali di indirizzo decodificati ad alta tensione (DAS_HV), ed un’unità di pilotaggio di riga (26), configurata in modo da generare un segnale di pilotaggio di riga (S_WL) per la polarizzazione di almeno una word line (WLs) di detta matrice di memoria (2) in funzione di detti segnali di indirizzo di blocco (GN, DN) e di detto segnale di polarizzazione (Vcc_DEC).
2. 2. Circuito secondo la rivendicazione 1, in cui detto stadio di predecodifica globale (21) comprende un’unità multiplexer (36) avente: un primo ingresso atto a ricevere detta prima tensione di alimentazione (Vdd); un secondo ingresso atto a ricevere una tensione di programmazione (Vreg) con valore funzione di un’operazione di programmazione, di Set o di Reset, da effettuare, intermedio tra dette prima (Vdd) e seconda (Vcc) tensione di alimentazione; ed un’uscita atta a fornire alternativamente detta prima tensione di alimentazione (Vdd) o detta tensione di programmazione (Vreg), come detto segnale di polarizzazione (Vcc_DEC), in funzione di un segnale di controllo (En_Write_HV).
3. 3. Circuito secondo la rivendicazione 1 o 2, in cui detta unità di pilotaggio di selezione (24) comprende un primo driver (24a) configurato in modo da generare primi segnali di indirizzo di blocco (GN), ed un secondo driver (24b) configurato in modo da generare secondi segnali di indirizzo di blocco (DN); ed in cui detta unità di pilotaggio di riga (26) comprende: un primo transistore PMOS di pull-up (55) ed un transistore NMOS di pull-down (56), aventi terminali di porta collegati insieme e riceventi in ingresso un rispettivo primo segnale di indirizzo di blocco negato (GNN<j>), e terminali di pozzo collegati insieme e fornenti un rispettivo segnale di pilotaggio di riga (S_WL<j>), il transistore PMOS di pullup (55) avendo inoltre terminale di sorgente ricevente un rispettivo secondo segnale di indirizzo di blocco (DN<i>), ed il transistore NMOS di pull-down (56) avendo terminale di sorgente collegato ad un potenziale di riferimento (GND); ed un transistore NMOS di pull-up (58), avente terminale di porta ricevente il rispettivo primo segnale di indirizzo di blocco (GN<j>), e terminali di pozzo e sorgente collegati ai rispettivi terminali di pozzo e sorgente del transistore PMOS di pull-up (55).
4. 4. Circuito secondo la rivendicazione 3, in cui detto primo driver (24a) Ã ̈ alimentato interamente mediante detta seconda tensione di alimentazione (Vcc), sia durante operazioni di lettura, che durante operazioni di programmazione.
5. 5. Circuito secondo la rivendicazione 4, in cui detto primo driver (24a) comprende: un’unità logica AND (38), configurata in modo da ricevere in ingresso un primo gruppo di detti segnali di indirizzo decodificati ad alta tensione (DAS_HV) e fornire in uscita i primi segnali di indirizzo di blocco (GN); ed una prima unità invertitore (39), configurata in modo da ricevere i primi segnali di indirizzo di blocco (GN) e fornirne una versione negata (GNN).
6. 6. Circuito secondo una qualsiasi delle rivendicazioni 3-5, in cui detto secondo driver (24b) comprende un blocco di ingresso (40) alimentato mediante detta seconda tensione di alimentazione (Vcc) e configurato in modo da fornire segnali di controllo (Out); ed un blocco di uscita (41) alimentato mediante detto segnale di polarizzazione (Vcc_DEC), avente alternativamente il valore di detta prima tensione di alimentazione (Vdd) o il valore di una tensione di programmazione (Vreg), funzione di un’operazione di programmazione, di Set o di Reset, da effettuare, ed intermedio tra dette prima (Vdd) e seconda (Vcc) tensione di alimentazione.
7. 7. Circuito secondo la rivendicazione 6, in cui detto blocco di ingresso (40) di detto secondo driver (24b) comprende: un’unità logica AND (40), configurata in modo da ricevere in ingresso un secondo gruppo di detti segnali di indirizzo decodificati ad alta tensione (DAS_HV) e fornire in uscita detti segnali di controllo (Out); ed una seconda unità invertitore (43), configurata in modo da ricevere detti segnali di controllo (Out) e fornirne una versione negata (Out_n).
8. 8. circuito secondo la rivendicazione 6 o 7, in cui detto blocco di uscita (41) di detto secondo driver (24b) comprende: un rispettivo primo transistore PMOS di pull-up (45) ed un rispettivo transistore NMOS di pull-down (46), aventi terminali di porta collegati insieme e riceventi in ingresso un rispettivo segnale di controllo negato (Out_n<i>), e terminali di pozzo collegati insieme e fornenti un rispettivo secondo segnale di indirizzo di blocco (DN<i>), il rispettivo transistore PMOS di pull-up (45) avendo inoltre terminale di sorgente ricevente detto segnale di polarizzazione (Vcc_DEC), ed il rispettivo transistore NMOS di pull-down (46) avendo terminale di sorgente collegato ad un potenziale di riferimento (GND); ed un rispettivo transistore NMOS di pull-up (48), avente terminale di porta ricevente il rispettivo segnale di controllo (Out<i>), e terminali di pozzo e sorgente collegati ai rispettivi terminali di pozzo e sorgente del rispettivo transistore PMOS di pull-up (45).
9. 9. Circuito secondo una qualsiasi delle rivendicazioni precedenti, in cui detta matrice di memoria (2) à ̈ organizzata in settori (Sn), ciascuno dei quali comprende una pluralità di word line di settore (WLs), uno stadio di decodifica di riga (22) essendo associato a ciascuno di detti settori, per la polarizzazione delle rispettive word line di settore (WLs); in cui detti segnali di indirizzo decodificati ad alta tensione (DAS_HV) e detto segnale di polarizzazione (Vcc_DEC) sono in comune per gli stadi di decodifica di riga (22) dei settori (Sn) in cui à ̈ divisa la matrice di memoria (2).
10. 10. Circuito secondo una qualsiasi delle rivendicazioni precedenti, in cui detto stadio di predecodifica globale (21) comprende un’unità di predecodifica (30), configurata in modo da operare nell’intervallo della prima tensione di alimentazione (Vdd) e generare, in funzione di detti segnali di indirizzo (AS), segnali di indirizzo decodificati a bassa tensione (DAS_LV); ed una unità di traslatore di livello (32), configurata in modo da ricevere detta seconda tensione di alimentazione (Vcc) e detti segnali di indirizzo decodificati a bassa tensione (DAS_LV) e generare, mediante traslazione verso l’alto, detti segnali di indirizzo decodificati ad alta tensione (DAS_HV); in cui detti segnali di indirizzo decodificati ad alta tensione (DAS_HV) sono in comune per gli stadi di decodifica di riga (22) dei settori (Sn) in cui à ̈ divisa la matrice di memoria (2).
11. 11. Dispositivo di memoria non volatile a cambiamento di fase (63), comprendente una matrice di memoria (2), ed un circuito decodificatore di riga (20) secondo una qualsiasi delle rivendicazioni precedenti.