JP5983081B2 - 半導体記憶装置及びその消去ベリファイ方法 - Google Patents

半導体記憶装置及びその消去ベリファイ方法 Download PDF

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Description

本発明は、半導体記憶装置及びその消去ベリファイ方法に関する。
メモリセルに書き込まれた情報を電気的に消去することが可能な半導体記憶装置が提案されている。
かかる半導体記憶装置においては、メモリセルに記憶された情報が消去されたか否か判定するための消去ベリファイが行われる。
消去ベリファイは、例えば、メモリセルに流れる電流と消去ベリファイ用のリファレンスメモリセルに流れる電流とを、差動型のセンスアンプ等を用いて比較することにより行われる。
特開２０１０−５５６７９号公報 特開２００１−２４３７８３号公報 特開２０１０−１７６８３２号公報
しかしながら、提案されている半導体記憶装置においては、消去ベリファイにおいて必ずしも十分に高い信頼性が得られない場合があった。
本発明の目的は、消去ベリファイの誤判定を防止し得る半導体記憶装置及びその消去ベリファイ方法を提供することにある。
実施形態の一観点によれば、電気的に消去可能な不揮発性半導体記憶装置である半導体記憶装置であって、複数のメモリセルが接続されたビット線と、複数のダミーセルが接続されたダミービット線とをそれぞれ含む複数のメモリブロックと、リファレンスセルと、選択された前記メモリセルが前記ビット線を介して第１の入力端子に電気的に接続され、前記リファレンスセルが第２の入力端子に電気的に接続されるセンスアンプとを有し、前記選択されたメモリセルを含む一の前記メモリブロックとは異なる他の前記メモリブロックの前記ダミービット線が、前記センスアンプの前記第２の入力端子に電気的に接続され、 前記選択されたメモリセルの消去ベリファイを行う際に、前記他のメモリブロックの前記ダミービット線は、前記センスアンプの前記第２の入力端子に電気的に接続され、前記複数のダミーセルを消去状態に予め設定しておくことを特徴とする半導体記憶装置が提供される。
実施形態の他の観点によれば、複数のメモリセルが接続されたビット線と、複数のダミーセルが接続されたダミービット線とをそれぞれ含む複数のメモリブロックのうちの一のメモリブロック内の選択された前記メモリセルを前記ビット線を介してセンスアンプの第１の入力端子に電気的に接続し、リファレンスセルを前記センスアンプの第２の入力端子に電気的に接続し、前記複数のメモリブロックのうちの前記一のメモリブロックとは異なる他の前記メモリブロック内の前記ダミービット線を前記センスアンプの前記第２の入力端子に更に電気的に接続し、前記複数のダミーセルを消去された状態に設定した状態で、前記センスアンプにより消去ベリファイを行うことを特徴とする半導体記憶装置の消去ベリファイ方法が提供される。
開示の半導体記憶装置によれば、選択されたメモリセルがビット線を介してセンスアンプの第１の入力端子に接続される。一方、センスアンプの第２の入力端子には、リファレンスセルのみならず、選択されたメモリセルを含む一のメモリブロックとは異なるメモリブロックのダミービット線が電気的に接続される。このため、ダミービット線に接続された複数のダミーセルによるリーク電流により、選択されたビット線に接続された複数のメモリセルによるリーク電流を相殺することができる。このため、消去ベリファイにおける誤判定を確実に防止することができ、信頼性の高い半導体記憶装置を提供することができる。
図１は、一実施形態による半導体記憶装置を示すブロック図である。 図２は、一実施形態による半導体記憶装置の一部を示す回路図（その１）である。 図３は、一実施形態による半導体記憶装置の一部を示す回路図（その２）である。 図４は、一実施形態による半導体記憶装置の一部を示す回路図（その３）である。 図５は、一実施形態による半導体記憶装置の一部を示す回路図（その４）である。 図６は、メモリセルを示す断面図及び平面図である。 図７は、ダミーセルを示す断面図及び平面図である。 図８は、一実施形態による半導体記憶装置の一部を示す回路図（その５）である。 図９は、一実施形態による半導体記憶装置の消去方法を示すフローチャートである。 図１０は、メモリセルの閾値電圧の分布を示すグラフである。 図１１は、メモリセルのＩｄ−Ｖｇ特性を示すグラフである。 図１２は、ビット線に流れる電流のＩ−Ｖ特性のシミュレーション結果を示すグラフ（その１）である。 図１３は、ビット線に流れる電流のＩ−Ｖ特性のシミュレーション結果を示すグラフ（その２）である。
図１１は、メモリセルのＩｄ−Ｖｇ特性を示すグラフである。より具体的には、図１１は、閾値電圧が１Ｖに設定されたメモリセルのＩｄ−Ｖｇ特性を示すグラフである。１Ｖの閾値電圧は、後述するソフトベリファイにおける閾値電圧に相当している。図１１における横軸は、ゲート電圧Ｖｇを示しており、図１１における縦軸は、ドレインリーク電流Ｉｄを示している。なお、図１１の縦軸におけるＩは、規格値である。ドレイン電圧Ｖｄは、１Ｖとした。
図１１から分かるように、ゲート電圧Ｖｇが０Ｖの付近においては、リーク電流Ｉｄは温度変化に伴って大きく変動する。
そして、リーク電流Ｉｄは、高温になるほど大きくなる傾向がある。
図１２は、周囲温度が２５℃の際にビット線に流れる電流のＩ−Ｖ特性のシミュレーション結果を示すグラフである。図１３は、周囲温度が１５０℃の際にビット線に流れる電流のＩ−Ｖ特性のシミュレーション結果を示すグラフである。図１２及び図１３における横軸は、ゲート電圧Ｖｇを示している。図１２及び図１３における縦軸は、ビット線に流れる電流を示している。図１２及び図１３における◆印のプロットは、ビット線により共通接続された全てのメモリセルの閾値電圧が３Ｖに設定されている場合のものである。ビット線により共通接続されたメモリセルの数は、６４個とした。図１２及び図１３における□印のプロットは、閾値電圧が１Ｖに設定されたメモリセルが５個含まれている場合のものである。図１２及び図１３における△印のプロットは、閾値電圧が１Ｖに設定されたメモリセルが１０個含まれている場合のものである。
図１２から分かるように、周囲温度が２５℃程度の場合には、閾値電圧の低いメモリセルがある程度含まれていても、ビット線に流れる電流はあまり変動しない。
これに対し、図１３から分かるように、周囲温度が１５０℃程度の場合には、閾値電圧の低いメモリセルがビット線に接続されていると、ビット線に流れる電流が大きくなってしまう。
後述するように、セクタ（メモリブロック）単位に一括して消去を行う半導体記憶装置においては、閾値電圧のばらつきが生じる。後述する消去ベリファイの閾値電圧を例えば３Ｖとし、後述するソフトプログラムベリファイの閾値電圧を例えば１Ｖとした場合には、消去状態のメモリセルにおける閾値電圧は、例えば１Ｖ〜３Ｖの範囲内でばらつくこととなる。
消去ベリファイにおいては、選択されたメモリセルを差動型のセンスアンプの一方の入力端子に電気的に接続し、消去ベリファイ用のリファレンスセルをセンスアンプの他方の入力端子に電気的に接続し、両者の電流を比較する。選択されたメモリセルに電気的に接続された一方の入力端子における電流が、消去ベリファイ用のリファレンスセルに電気的に接続された他方の入力端子における電流より大きい場合には、当該メモリセルは消去されたものと判定される。
しかしながら、選択されたメモリセルに接続されたビット線により共通接続された非選択のメモリセルの閾値電圧が比較的低い場合には、かかる非選択のメモリセルによるリーク電流（コラムリーク電流）が悪影響を及ぼすこととなる。大きなコラムリーク電流が流れた場合には、選択されたメモリセル自体のドレイン電流が、消去ベリファイ用のリファレンスセルにおけるドレイン電流より小さいにもかかわらず、誤って消去ベリファイを合格させてしまう虞がある。
このように、提案されている半導体記憶装置においては、高温において、消去ベリファイの誤判定が生じることが考えられる。
［一実施形態］
一実施形態による半導体記憶装置及びその消去ベリファイ方法を図１乃至図１０を用いて説明する。
（半導体記憶装置）
まず、本実施形態による半導体記憶装置について、図１乃至図８を用いて説明する。図１は、本実施形態による半導体記憶装置を示すブロック図である。図２乃至図５は、本実施形態による半導体記憶装置の一部を示す回路図である。
図２乃至図５に示すように、複数のメモリセルＭＣ，ＤＣがマトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣ，ＤＣにより、メモリセルアレイ１０が形成されている。
メモリセルアレイ１０は、Ｘデコーダ１１（行デコーダ）（図１参照）を挟むように、対称的に配置されている。メモリセルアレイ１０は、複数のセクタに区分されている。図１においては、セクタ０（ＳＣＴ０），セクタ１（ＳＣＴ１）、セクタ２（ＳＣＴ２）及びセクタ３（ＳＣＴ３）を図示しているが、セクタの数は４つに限定されるものではない。
メモリセルＭＣ，ＤＣに書き込まれた情報（データ）の消去は、セクタ単位で一括して行われる。
図２は、セクタ０に対応するものであり、図３は、セクタ１に対応するものであり、図４は、セクタ２に対応するものであり、図５は、セクタ３に対応するものである。
マトリクス状に配列された複数のメモリセルＭＣ、ＤＣのうちの殆どのメモリセルＭＣは、情報を記憶するために実際に用いられるメモリセル（リアルセル）ＭＣである。各々のメモリセルＭＣは、メモリセルトランジスタＭＴにより形成されている。
一方、マトリクス状に配列された複数のメモリセルＭＣ、ＤＣのうちの一部のメモリセルＤＴは、情報を記憶するための一般のメモリセルＭＣとして用いるものではなく、所望のコラムリーク電流を得るために用いるダミーのメモリセル（ダミーセル）ＤＣである。
ダミーセルＤＣは、メモリセルＭＣと構造が異なっているわけではない。マトリクス状に形成した複数のメモリセルＭＣ，ＤＣのうちの殆どがメモリセルＭＣとして用いられ、残りのメモリセルがダミーセルＤＣとして用いられる。このため、ダミーセルＤＣは、メモリセルＭＣと同構造となっている。即ち、各々のダミーセルＤＣは、メモリセルトランジスタＭＴと同構造のメモリセルトランジスタ（ダミーセルトランジスタ）ＤＴにより形成されている。従って、各々のダミーセルＤＣは、メモリセルトランジスタＭＴと同サイズのメモリセルトランジスタＤＴにより形成されている。
図２乃至図５に示すように、同一の行に存在する複数のメモリセルトランジスタＭＴ、ＤＴのコントロールゲートは、ワード線ＷＬにより共通接続されている。これら複数のワード線ＷＬは、Ｘデコーダ１１（図１参照）に接続されている。
また、同一の行に存在する複数のメモリセルトランジスタＭＴ、ＤＴのソースは、ソース線ＳＬにより共通接続されている。互いに隣接する行におけるメモリトランジスタＭＴ、ＤＴのソースは、共通のソース線ＳＬに接続されている。これら複数のソース線ＳＬは、ソースデコーダ（行デコーダ）１２ａ、１２ｂに接続されている。
また、同一の列に存在する複数のメモリセルトランジスタＭＴのドレインは、ローカルビット線（ビット線）ＬＢＬにより共通接続されている。
また、同一の列に存在する複数のダミーセルトランジスタＤＴのドレインは、ダミーローカルビット線（ダミービット線）ＤＬＢＬにより共通接続されている。
１本のローカルビット線ＬＢＬに接続されているメモリセルトランジスタＭＴの数と、１本のダミーローカルビット線ＤＬＢＬに接続されているダミーセルトランジスタＤＴの数とは、同じである。換言すれば、１本のローカルビット線ＬＢＬに接続されているメモリセルＭＣの数と、１本のダミーローカルビット線ＤＬＢＬに接続されているダミーセルＤＣの数とは、同じである。このため、ローカルビット線ＬＢＬに流れるコラムリーク電流と、ダミーローカルビット線ＤＬＢＬに流れるコラムリーク電流とは同等となる。
１本のローカルビット線ＬＢＬに接続されるメモリセルＭＣの数は、例えば６４個である。また、１本のダミーローカルビット線ＤＬＢＬ線に接続されるダミーセルＤＣの数も、例えば６４個である。
なお、１本のローカルビット線ＬＢＬに接続されているメモリセルＭＣの数は、６４個に限定されるものではない。また、１本のダミーローカルビット線ＤＬＢＬに接続されているダミーセルＤＣの数も、６４個に限定されるものではない。例えば、１本のローカルビット線ＬＢＬに接続されているメモリセルＭＣの数を１２８個とし、１本のダミーローカルビット線ＤＬＢＬに接続されているダミーセルＤＣの数を１２８個としてもよい。また、１本のローカルビット線ＬＢＬに接続されているメモリセルＭＣの数を２５６個とし、１本のダミーローカルビット線ＤＬＢＬに接続されているダミーセルＤＣの数を２５６個としてもよい。
各々のセクタ０〜３には、図１に示すように、セクタセレクタ１３ａ〜１３ｄがそれぞれ設けられている。
セクタセレクタ１３ａには、図２に示すように、複数のトランジスタ１４ａ〜１４ｄが設けられている。セクタ０の各々のローカルビット線ＬＢＬ及び各々のダミーローカルビット線ＤＬＢＬは、セクタセレクタ１３ａに設けられた複数のトランジスタ１４ａ〜１４ｄのソースにそれぞれ接続されている。
セクタ０の各々のローカルビット線ＬＢＬは、トランジスタ１４ａ〜１４ｄをそれぞれ介してグローバルビット線（ビット線）ＧＢＬに接続されている。トランジスタ１４ａ〜１４ｄのゲートには、信号線ＳＳＥＬ０（０）〜ＳＳＥＬ０（３）がそれぞれ接続されている。いずれかのグローバルビット線ＧＢＬに接続された複数のトランジスタ１４ａ〜１４ｄのうちのいずれかをオン状態に設定することにより、いずれかのローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続することが可能である。
また、セクタ０の各々のダミーローカルビット線ＤＬＢＬは、トランジスタ１４ａ〜１４ｄをそれぞれ介してダミービット線ＤＵＭ＿ＢＬ０に接続されている。ダミービット線ＤＵＭ＿ＢＬ０に接続された複数のトランジスタ１４ａ〜１４ｄのうちのいずれかをオン状態に設定することにより、いずれかのダミーローカルビット線ＤＬＢＬをダミービット線ＤＵＭ＿ＢＬ０に接続することが可能である。
セクタセレクタ１３ｂには、図３に示すように、複数のトランジスタ１５ａ〜１５ｄが設けられている。セクタ１の各々のローカルビット線ＬＢＬ及び各々のダミーローカルビット線ＤＬＢＬは、セクタセレクタ１３ｂに設けられた複数のトランジスタ１５ａ〜１５ｄのソースにそれぞれ接続されている。
セクタ１の各々のローカルビット線ＬＢＬは、トランジスタ１５ａ〜１５ｄをそれぞれ介してグローバルビット線ＧＢＬに接続されている。トランジスタ１５ａ〜１５ｄのゲートには、信号線ＳＳＥＬ１（０）〜ＳＳＥＬ１（３）がそれぞれ接続されている。いずれかのグローバルビット線ＧＢＬに接続された複数のトランジスタ１５ａ〜１５ｄのうちのいずれかをオン状態に設定することにより、いずれかのローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続することが可能である。
また、セクタ１の各々のダミーローカルビット線ＤＬＢＬは、トランジスタ１５ａ〜１５ｄをそれぞれ介してダミービット線ＤＵＭ＿ＢＬ１に接続されている。ダミービット線ＤＵＭ＿ＢＬ１に接続された複数のトランジスタ１５ａ〜１５ｄのうちのいずれかをオン状態に設定することにより、いずれかのダミーローカルビット線ＤＬＢＬをダミービット線ＤＵＭ＿ＢＬ１に接続することが可能である。
セクタセレクタ１３ｃには、図４に示すように、複数のトランジスタ１６ａ〜１６ｄが設けられている。セクタ２の各々のローカルビット線ＬＢＬ及び各々のダミーローカルビット線ＤＬＢＬは、セクタセレクタ１３ｃに設けられた複数のトランジスタ１６ａ〜１６ｄのソースにそれぞれ接続されている。
セクタ２の各々のローカルビット線ＬＢＬは、トランジスタ１６ａ〜１６ｄをそれぞれ介してグローバルビット線ＧＢＬに接続されている。トランジスタ１６ａ〜１６ｄのゲートには、信号線ＳＳＥＬ２（０）〜ＳＳＥＬ２（３）がそれぞれ接続されている。いずれかのグローバルビット線ＧＢＬに接続された複数のトランジスタ１６ａ〜１６ｄのうちのいずれかをオン状態に設定することにより、いずれかのローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続することが可能である。
また、セクタ２の各々のダミーローカルビット線ＤＬＢＬは、トランジスタ１６ａ〜１６ｄをそれぞれ介してダミービット線ＤＵＭ＿ＢＬ０に接続されている。ダミービット線ＤＵＭ＿ＢＬ０に接続された複数のトランジスタ１４ａ〜１４ｄのうちのいずれかをオン状態に設定することにより、いずれかのダミーローカルビット線ＤＬＢＬをダミービット線ＤＵＭ＿ＢＬ０に接続することが可能である。
セクタセレクタ１３ｄには、図５に示すように、複数のトランジスタ１７ａ〜１７ｄが設けられている。セクタ３の各々のローカルビット線ＬＢＬ及び各々のダミーローカルビット線ＤＬＢＬは、セクタセレクタ１３ｄに設けられた複数のトランジスタ１７ａ〜１７ｄのソースにそれぞれ接続されている。
セクタ３の各々のローカルビット線ＬＢＬは、トランジスタ１７ａ〜１７ｄをそれぞれ介してグローバルビット線ＧＢＬに接続されている。トランジスタ１７ａ〜１７ｄのゲートには、信号線ＳＳＥＬ３（０）〜ＳＳＥＬ３（３）がそれぞれ接続されている。いずれかのグローバルビット線ＧＢＬに接続された複数のトランジスタ１７ａ〜１７ｄのうちのいずれかをオン状態に設定することにより、いずれかのローカルビット線ＬＢＬをグローバルビット線ＧＢＬに接続することが可能である。
また、セクタ３の各々のダミーローカルビット線ＤＬＢＬは、トランジスタ１７ａ〜１７ｄをそれぞれ介してダミービット線ＤＵＭ＿ＢＬ１に接続されている。ダミービット線ＤＵＭ＿ＢＬ１に接続された複数のトランジスタ１７ａ〜１７ｄのうちのいずれかをオン状態に設定することにより、いずれかのダミーローカルビット線ＤＬＢＬをダミービット線ＤＵＭ＿ＢＬ１に接続することが可能である。
複数のグローバルビット線ＧＢＬは、メモリセル用のＹデコーダ（列デコーダ）２０に接続されている。メモリセルアレイ用のＹデコーダ２０は、複数のグローバルビット線ＧＢＬのうちのいずれかを、信号線ＢＬに接続する。
信号線ＢＬは、センスアンプ４７の一方の入力端子５０ａに接続されている。このため、センスアンプ５７の一方の入力端子５０ａには、選択されたメモリセルＭＣが、ローカルビット線ＬＢＬ，グローバルビット線ＧＢＬ及び信号線ＢＬを介して接続される。
図６は、メモリセルを示す断面図及び平面図である。図６（ｂ）は、平面図であり、図６（ａ）は図６（ｂ）のＡ−Ａ′線断面図である。
図６（ａ）に示すように、半導体基板２２上には、例えば膜厚１０ｎｍ程度のシリコン酸化膜のトンネル酸化膜（ゲート絶縁膜）２４が形成されている。トンネル酸化膜２４上には、例えばポリシリコンのフローティングゲート２６が形成されている。フローティングゲート２６上には、例えば膜厚１０ｎｍ程度のシリコン酸化窒化膜の絶縁膜２８が形成されている。絶縁膜２８上には、例えばポリシリコンのコントロールゲート３０が形成されている。トンネル酸化膜２４、フローティングゲート２６、絶縁膜２８及びコントロールゲート３０を含む積層体３２の側部には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成された積層体３２の両側の半導体基板２２内には、ソース／ドレイン拡散層３６ａ、３６ｂが形成されている。
図６（ｂ）に示すように、複数のワード線ＷＬが並行するように形成されている。ワード線ＷＬは同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３０を共通接続している。ワード線ＷＬに交差するように、複数のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグ３８ａを介してソース拡散層３６ａに電気的に接続されている。ローカルビット線ＬＢＬは、コンタクトプラグ３８ｂを介してドレイン拡散層３６ｂに電気的に接続されている。
こうして、メモリセルＭＣを形成するメモリセルトランジスタＭＴが形成されている。
図７は、ダミーセルを示す断面図及び平面図である。図７（ｂ）は、平面図であり、図７（ａ）は図７（ｂ）のＢ−Ｂ′線断面図である。
図７（ａ）に示すように、半導体基板２２上には、例えば膜厚１０ｎｍ程度のシリコン酸化膜のトンネル酸化膜（ゲート絶縁膜）２４が形成されている。トンネル酸化膜２４上には、例えばポリシリコンのフローティングゲート２６が形成されている。フローティングゲート２６上には、例えば膜厚１０ｎｍ程度のシリコン酸化窒化膜の絶縁膜２８が形成されている。絶縁膜２８上には、例えばポリシリコンのコントロールゲート３０が形成されている。トンネル酸化膜２４、フローティングゲート２６、絶縁膜２８及びコントロールゲート３０を含む積層体３２の側部には、サイドウォール絶縁膜３４が形成されている。サイドウォール絶縁膜３４が形成された積層体３２の両側の半導体基板２２内には、ソース／ドレイン拡散層３６ａ、３６ｂが形成されている。
図７（ｂ）に示すように、複数のワード線ＷＬが並行するように形成されている。ワード線ＷＬは同一の行に存在するダミーセルトランジスタＤＴのコントロールゲート３０を共通接続している。ワード線ＷＬに交差するように、複数のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグ３８ａを介してソース拡散層３６ａに電気的に接続されている。ローカルダミービット線ＬＤＢＬは、コンタクトプラグ３８ｂを介してドレイン拡散層３６ｂに電気的に接続されている。
こうして、ダミーセルＤＣを形成するダミーセルトランジスタＤＴが形成されている。
上述したように、ダミーセルＤＣは、メモリセルＭＣを形成するメモリセルトランジスタＭＴと同構造のメモリセルトランジスタ（ダミーセルトランジスタ）ＤＴにより形成されている。換言すれば、ダミーセルＤＣは、メモリセルＭＣを形成するメモリセルトランジスタＭＴと同サイズのメモリセルトランジスタ（ダミーセルトランジスタ）ＤＴにより形成されている。
図１に示すように、メモリセルアレイ１０と別個に、リファレンスセルアレイ４０が設けられている。
図８は、本実施形態による半導体記憶装置の一部を示す回路図である。なお、図８においては、セクタ０及びセクタ１の図示を省略している。
図８に示すように、複数のリファレンスセルＲＣがマトリクス状に配列されている。複数のリファレンスセルＲＣにより、リファレンスセルアレイ４０が形成されている。
複数のリファレンスセルＲＣのうちの一のリファレンスセルＲＣ（Ｐ）は、書き込みベリファイ（プログラムベリファイ）用のリファレンスセルである。プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′のゲートには、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）を選択するためのワード線ＲＥＦ＿ＷＬ＿Ｐが接続されている。プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）の閾値電圧ＰＧＭＶは、例えば６Ｖ程度に設定されている。
複数のリファレンスセルＲＣのうちの他のリファレンスセルＲＣ（Ｅ）は、消去ベリファイ（イレースベリファイ）用のリファレンスセルＲＣ（Ｅ）である。消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のゲートには、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）を選択するためのワード線ＲＥＦ＿ＷＬ＿Ｅが接続されている。消去ベリファイ用のリファレンスセルＲＣ（Ｅ）の閾値電圧ＥＲＳＶは、例えば３Ｖ程度に設定されている。
複数のリファレンスセルＲＣのうちの更に他のリファレンスセルＲＣ（Ｓ）は、ソフトプログラムベリファイ用のリファレンスセルである。ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′のゲートには、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）を選択するためのワード線ＲＥＦ＿ＷＬ＿Ｓが接続されている。ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）の閾値電圧ＳＰＧＭＶは、例えば１Ｖ程度に設定されている。
これらリファレンスセルアレイ用のワード線ＲＥＦ＿ＷＬ＿Ｅ、ＲＥＦ＿ＷＬ＿Ｐ、ＲＥＦ＿ＷＬ＿Ｓは、リファレンスセルアレイ用のＸデコーダ（行デコーダ）４２に接続されている。
リファレンスセルＲＣ（Ｐ）、ＲＣ（Ｅ）、ＲＣ（Ｓ）の各々のメモリセルトランジスタＭＴ′のソースは、ソース線ＳＬ′に接続されている。かかるソース線ＳＬ′は、リファレンスセルアレイ用のソースデコーダ（行デコーダ）４４（図１参照）に接続されている。
プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のドレインには、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｐが接続されている。プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）以外のリファレンスセルＲＣは、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｐに接続されていない。
消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のドレインには、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｅが接続されている。消去ベリファイ用のリファレンスセルＲＣ（Ｅ）以外のリファレンスセルＲＣは、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｅに接続されていない。
ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のドレインには、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｓが接続されている。ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）以外のリファレンスセルＲＣは、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｓに接続されていない。
リファレンスビット線ＲＥＦ＿ＢＬ＿Ｐ、ＲＥＦ＿ＢＬ＿Ｅ、ＲＥＦ＿ＢＬ＿Ｓは、リファレンスセルアレイ用のＹデコーダ（列デコーダ）４５（図１参照）に接続されている。より具体的には、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｐ、ＲＥＦ＿ＢＬ＿Ｅ、ＲＥＦ＿ＢＬ＿Ｓは、リファレンスセルアレイ用のＹデコーダ４５に設けられた複数のトランジスタ４６ａ〜４６ｃのソースにそれぞれ接続されている。複数のトランジスタ４６ａ〜４６ｃのドレインは、信号線ＲＥＦ＿ＢＬに接続されている。複数のトランジスタ４６ａ〜４６ｄのゲートには、信号線ＳＥＬ＿Ｐ、ＳＥＬ＿Ｅ、ＳＥＬ＿Ｓがそれぞれ接続されている。複数のトランジスタ４６ａ〜４６ｃのうちのいずれかをオン状態に設定することにより、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｐ、ＲＥＦ＿ＢＬ＿Ｅ、ＲＥＦ＿ＢＬ＿Ｓのうちのいずれかを信号線ＲＥＦ＿ＢＬに接続することが可能である。
リファレンスセルアレイ用のＹデコーダ４５は、複数のトランジスタ４６ａ〜４６ｃのうちのいずれかをオン状態に設定することにより、リファレンスセルＲＣ（Ｐ）、ＲＣ（Ｅ）、ＲＣ（Ｓ）のうちのいずれかを信号線ＲＥＦ＿ＢＬに接続し得る。信号線ＲＥＦ＿ＢＬは、図１に示すように、センスアンプ４７の入力端子５０ｂに接続されている。
図８に示すように、ダミービット線ＤＥＭ＿ＢＬ０、ＤＥＭ＿ＢＬ１は、トランジスタ４８ａ、４８ｂのソースにそれぞれ接続されている。トランジスタ４８ａ、４８ｂのドレインは、信号線ＲＥＦ＿ＢＬに接続されている。トランジスタ４８ａ、４８ｂのゲートには、信号ＳＥＬ＿Ｄ０、ＳＥＬ＿Ｄ１がそれぞれ入力されるようになっている。
なお、図１においては、トランジスタ４８ａ、４８ｂの図示を省略している。
信号ＳＥＬ＿Ｄ０、ＳＥＬ＿Ｄ１は、以下のような論理回路を用いて生成される。
即ち、信号ＳＥＬ＿Ｄ０は、ＯＲゲート５８とＡＮＤゲート６０とを組み合わせた論理回路を用いて生成される。ＯＲゲート５８の入力端子には、信号ＳＥＣ１と信号ＳＥＣ３とが入力されるようになっている。信号ＳＥＣ１は、セクタ１が選択されている際にＨレベルとなるものである。信号ＳＥＣ３は、セクタ３が選択されている際にＨレベルとなるものである。ＡＮＤゲート６０の入力端子には、ＯＲゲート５８の出力信号、及び、信号ＥＲＳＶが入力される。ＯＲゲート５８の出力信号は、セクタ１又はセクタ３が選択されている際にＨレベルとなるものである。また、信号ＥＲＳＶは、消去ベリファイが行われている際にＨレベルとなるものである。従って、信号ＳＥＬ＿Ｄ０は、セクタ１又はセクタ３が選択されており、且つ、消去ベリファイが行われている際に、Ｈレベルとなる。
また、信号ＳＥＬ＿Ｄ１は、ＯＲゲート６２とＡＮＤゲート６４とを組み合わせた論理回路を用いて生成される。ＯＲゲート６２の入力端子には、信号ＳＥＣ０と信号ＳＥＣ２とが入力されるようになっている。信号ＳＥＣ０は、セクタ０が選択されている際にＨレベルとなるものである。信号ＳＥＣ２は、セクタ２が選択されている際にＨレベルとなるものである。ＡＮＤゲート６４の入力端子には、ＯＲゲート６２の出力信号、及び、信号ＥＲＳＶが入力される。ＯＲゲート６２の出力信号は、セクタ０又はセクタ２が選択されている際にＨレベルとなるものである。また、信号ＥＲＳＶは、消去ベリファイが行われている際にＨレベルとなるものである。従って、信号ＳＥＬ＿Ｄ１は、セクタ０又はセクタ２が選択されており、且つ、消去ベリファイが行われている際に、Ｈレベルとなる。
トランジスタ４８ａ、４８ｂのゲートには、このような信号ＳＥＬ＿Ｄ０、ＳＥＬ＿Ｄ１がそれぞれ入力されるようになっている。このため、セクタ１又はセクタ３の側が選択されており、且つ、消去ベリファイが行われている際には、トランジスタ４８ａがオン状態となる。トランジスタ４８ａがオン状態となるため、セクタ０又はセクタ２の側のダミービット線ＤＥＭ＿ＢＬ０が、信号線ＲＥＦ＿ＢＬに接続される。一方、トランジスタ４８ｂはオフ状態であるため、セクタ１又はセクタ３の側のダミービット線ＤＥＭ＿ＢＬ１は、信号線ＲＥＦ＿ＢＬに接続されない。このように、セクタ１又はセクタ３の側のメモリセルＭＣの消去ベリファイを行う際には、セクタ０又はセクタ２の側のダミービット線ＤＥＭ＿ＢＬ０が信号線ＲＥＦ＿ＢＬに接続される。
セクタ０又はセクタ２の側が選択されており、且つ、消去ベリファイが行われている際には、トランジスタ４８ｂがオン状態となる。トランジスタ４８ｂがオン状態となるため、セクタ１又はセクタ３の側のダミービット線ＤＥＭ＿ＢＬ１が、信号線ＲＥＦ＿ＢＬに接続される。一方、トランジスタ４８ａは、オフ状態である。このため、セクタ０又はセクタ２の側のダミービット線ＤＥＭ＿ＢＬ０は、信号線ＲＥＦ＿ＢＬに接続されない。このように、セクタ０又はセクタ２の側のメモリセルＭＣの消去ベリファイを行う際には、セクタ１又はセクタ３の側のダミービット線ＤＥＭ＿ＢＬ１が信号線ＲＥＦ＿ＢＬに接続される。
なお、図１においては、ＯＲゲート５８，６２及びＡＮＤゲート６０，６４の図示を省略している。
信号ＳＥＬ＿Ｄ０は、トランジスタ４８ａのゲートのみならず、インバータ６６の入力端子にも接続されている。かかるインバータ６６の出力端子は、トランジスタ６８のゲートに接続されている。トランジスタ６８のソースはダミービット線ＤＵＭ＿ＢＬ０に接続されており、トランジスタ６８のドレインはＹデコーダ２０に接続されている。このため、セクタ１又はセクタ３の側の消去ベリファイの際以外は、ダミービット線ＤＵＭ＿ＢＬ０はＹデコーダ２０に接続される。
また、信号ＳＥＬ＿Ｄ１は、トランジスタ４８ｂのゲートのみならず、インバータ７０の入力端子にも接続されている。かかるインバータ７０の出力端子は、トランジスタ７２のゲートに接続されている。トランジスタ７２のソースはダミービット線ＤＵＭ＿ＢＬ１に接続されており、トランジスタ７２のドレインはＹデコーダ２０に接続されている。このため、セクタ０又はセクタ２の側の消去ベリファイの際以外は、ダミービット線ＤＵＭ＿ＢＬ１はＹデコーダ２０に接続される。
上述したように、ダミービット線ＤＵＭ＿ＢＬ０が信号線ＲＥＦ＿ＢＬに接続されるのは、セクタ１又はセクタ３の側のメモリセルＭＣの消去ベリファイを行う際だけである。また、ダミービット線ＤＵＭ＿ＢＬ１が信号線ＲＥＦ＿ＢＬに接続されるのは、セクタ０又はセクタ２の側のメモリセルＭＣの消去ベリファイを行う際だけである。プログラムベリファイやソフトプログラムベリファイを行う際には、ダミービット線ＤＵＭ＿ＢＬ０、ＤＵＭ＿ＢＬ１は信号線ＲＥＦ＿ＢＬに接続されない。
なお、図１においては、インバータ６６，７０及びトランジスタ６８，７２の図示を省略している。
センスアンプ４７は、差動型のセンスアンプである。センスアンプ４７の一方の入力端子５０ａには、選択されたメモリセルＭＣが、選択されたビット線ＬＢＬ，ＧＢＬ等を介して、電気的に接続される。また、センスアンプ４７の他方の入力端子５０ｂには、選択されたリファレンスセルＲＣ（Ｐ）、ＲＣ（Ｅ）、ＲＣ（Ｓ）が、選択されたリファレンスビット線ＲＥＦ＿ＢＬ＿Ｐ、ＲＥＦ＿ＢＬ＿Ｅ，ＲＥＦ＿ＢＬ＿Ｓ等を介して、適宜電気的に接続される。消去ベリファイ時には、センスアンプ４７の他方の入力端子５０ｂに、ダミーセルＤＣが、選択されたダミービット線ＤＬＢＬ等を介して、電気的に接続される。センスアンプ４７は、メモリセルＭＣに電気的に接続された一方の入力端子５０ｂに流れる電流と、リファレンスセルＲＣに電気的に接続された他方の入力端子５０ｂに流れる電流とを比較する。換言すれば、センスアンプ４７は、メモリセルＭＣに電気的に接続された一方の入力端子５０ｂの電圧（電位）とリファレンスセルＲＣに電気的に接続された他方の入力端子５０ｂの電圧（電位）とを比較する。センスアンプ４７は、一方の入力端子５０ａと他方の入力端子５０ｂとにおける電流又は電圧の比較結果に基づいて、ベリファイの合否を判定する。
メモリセルＭＣに電気的に接続された一方の入力端子５０ａにおける電流が、リファレンスセルＲＣ（Ｅ）に電気的に接続された他方の入力端子５０ｂにおける電流より大きい場合には、消去ベリファイは合格（Ｐａｓｓ）と判定される。
一方、メモリセルＭＣに電気的に接続された一方の入力端子５０ａにおける電流が、リファレンスセルＲＣ（Ｅ）に電気的に接続された他方の入力端子５０ｂにおける電流より小さい場合には、消去ベリファイは不合格（Ｆａｉｌ）と判定される。
センスアンプ４７によるベリファイの合否の判定結果は、ステートマシン（制御部、制御回路）５２に入力されるようになっている。
ステートマシン５２は、本実施形態による半導体記憶装置全体の制御を行うものである。ステートマシン５２は、アドレス生成・プリデコーダ５４に信号を出力する。ステートマシン５２は、ベリファイが合格の場合には、アドレスの値をインクリメントし、インクリメントされたアドレス信号を、アドレス生成回路・プリデコーダ５４に出力する。
アドレス生成回路・プリデコーダ５４は、ステートマシン５２からの信号に基づいて、Ｘデコーダ１１、Ｙデコーダ２０、及び、ソースデコーダ１２ａ、１２ｂ等に対して、信号を出力する。
また、ステートマシン５２は、リファレンスセルアレイ用のＸデコーダ４２、ソースデコーダ４４及びＹデコーダ４５等に対しても、制御信号を出力する。
また、ステートマシン５２は、電圧発生回路（電源供給回路）５６に対しても、制御信号を出力する。
電圧発生回路５６は、各回路に電源を供給する。
こうして、本実施形態による半導体記憶装置が形成されている。
（消去方法）
次に、本実施形態による半導体記憶装置の消去方法について図１乃至図１０を用いて説明する。図９は、本実施形態による半導体記憶装置の消去方法を示すフローチャートである。
半導体記憶装置のメモリセルアレイ１０に書き込まれた情報の消去は、上述したように、セクタ（メモリブロック）毎に一括して行われる。
ここでは、まず、セクタ２内に存在するメモリセルＭＣに書き込まれた情報を消去し、この後、セクタ３内に存在するメモリセルＭＣに書き込まれた情報を消去する場合を例に説明する。
セクタ２内に存在するメモリセルＭＣに書き込まれた情報は、以下のようにして消去される。
まず、セクタ２内のメモリセルＭＣに書き込まれた情報を消去する消去シーケンスの前に、セクタ２内の全てのメモリセルＭＣを、書き込まれた状態、即ち、プログラムされた状態にするプリプログラムのシーケンスが行われる。メモリセルＭＣの情報を消去する前にプリプログラムを行うのは、消去されたメモリセルＭＣと書き込まれたメモリセルＭＣとが混在すると、過剰に消去された状態のメモリセルＭＣが生じてしまう虞があるためである。
プリプログラムのシーケンスにおいては、まず、セクタ２内の全てのメモリセルＭＣに対し、以下のようにして、プログラムベリファイ（Program Verify、書き込みベリファイ）が行われる（ステップＳ１）。プログラムベリファイを行う際には、プログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬを、Ｘデコーダ１１により選択する。具体的には、プログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬの電位をＨレベルとし、当該ワード線ＷＬ以外のワード線ＷＬの電位をＬレベルとする。Ｈレベルのワード線ＷＬの電位、即ち、選択したワード線ＷＬの電位は、例えば３Ｖ程度とする。Ｌレベルのワード線ＷＬの電位、即ち、非選択のワード線ＷＬの電位は、例えば０Ｖとする。また、プログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのソース線ＳＬを、ソースデコーダ１２ａにより接地（０Ｖ）する。また、プログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインに接続されたローカルビット線ＬＢＬを、セクタセレクタ１３ｃ及びＹデコーダ２０を用いて選択する。具体的には、セクタセレクタ１３ｃ内に設けられた複数のトランジスタ１４ａ〜１４ｄのいずれかをオン状態に設定することにより、ローカルビット線ＬＢＬを選択する。また、Ｙデコーダ２０内に設けられた複数のトランジスタ（図示せず）のうちのいずれかをオン状態にすることにより、選択されたローカルビット線ＬＢＬを信号線ＢＬに接続する。こうして、プログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインが、選択されたローカルビット線ＬＢＬ、選択されたグローバルビット線ＧＢＬ及び信号線ＢＬを介して、センスアンプ４７の一方の入力端子５０ａに接続される。
また、プログラムベリファイを行う際には、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿Ｐを、Ｘデコーダ４２により選択する。具体的には、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿Ｐの電位をＨレベルとし、当該ワード線以外のワード線ＲＥＦ＿ＷＬ＿Ｅ，ＲＥＦ＿ＷＬ＿Ｓの電位をＬレベルとする。また、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′のソースに接続されたソース線ＳＬ′を、ソースデコーダ４４により接地（０Ｖ）する。また、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′のドレインに接続されたリファレンスビット線ＲＥＦ＿ＢＬ＿Ｐを、Ｙデコーダ４５を用いて選択する。具体的には、トランジスタ４６ａをオン状態とし、トランジスタ４６ｂ、４６ｃをオフ状態とすることにより、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｐを選択する。こうして、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′のドレインが、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｐ及び信号線ＲＥＦ＿ＢＬを介して、センスアンプ４７の他方の入力端子５０ｂに接続される。プログラムベリファイの際には、トランジスタ４８ａ、４８ｂはオフ状態であるため、ダミービット線ＤＵＭ＿ＢＬ０、ＤＵＭ＿ＢＬ１は、信号線ＲＥＦ＿ＢＬに接続されない。
プログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′の閾値電圧ＰＧＭＶより低い場合には、不合格（Fail、フェイル）である。一方、プログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、プログラムベリファイ用のリファレンスセルＲＣ（Ｐ）のメモリセルトランジスタＭＴ′の閾値電圧ＰＧＭＶより高い場合には、合格（Pass、パス）である。
プログラムベリファイの合否判定は、差動型のセンスアンプ４７を用いて行われる。具体的には、まず、選択されたメモリセルＭＣに接続されたビット線ＬＢＬ、ＧＢＬ、ＢＬと、リファレンスセルＲＣ（Ｐ）に接続されたビット線ＲＥＦ＿ＢＬ＿Ｐ、ＲＥＦ＿ＢＬとに対して、プリチャージを行う。そして、選択されたメモリセルＭＣに電気的に接続された入力端子５０ａとリファレンスセルＲＣ（Ｐ）に電気的に接続された入力端子５０ｂとにおける電流又は電圧を、センスアンプ４７により比較する。メモリセルＭＣに電気的に接続された入力端子５０ａに流れる電流が、リファレンスセルＲＣ（Ｐ）に電気的に接続された入力端子５０ｂに流れる電流より大きい場合には、プログラムベリファイは不合格（Fail）である。
プログラムベリファイの結果が不合格である場合には、センスアンプ４７は、不合格を示す信号をステートマシン５２に対して出力する。
プログラムベリファイの結果が不合格の場合には、当該メモリセルＭＣに対して、プログラム（Program、書き込み）が行われる（ステップＳ２）。
そして、プログラムを行ったメモリセルＭＣに対して、再度、プログラムベリファイが行われる（ステップＳ１）。
メモリセルＭＣに電気的に接続された入力端子５０ａに流れる電流が、リファレンスセルＲＣ（Ｐ）に電気的に接続された入力端子５０ｂに流れる電流より小さい場合には、プログラムベリファイは合格（Pass）である。
プログラムベリファイの結果が合格の場合には、当該メモリセルＭＣのアドレスが最後のアドレス（Last Address）であるか否かを判定する（ステップＳ３）。当該メモリセルＭＣのアドレスが最後のアドレスでない場合（False）には、当該アドレスに１を加算し（address+1）（ステップＳ４）、次のアドレスのメモリセルＭＣに対してプログラムベリファイを行う（ステップＳ１）。
最後のアドレスのメモリセルＭＣに対してのプログラムベリファイが完了すると（Truth）、プリプログラムのシーケンスが完了する。
図１０は、メモリセルの閾値電圧の分布を示すグラフである。図１０における横軸は、閾値電圧を示している。図１０における縦軸は、セル数を示している。
図１０に示すように、プリプログラムのシーケンスが完了した段階では、セクタ２内のメモリセルＭＣ，ＤＣの閾値電圧は、リファレンスセルＲＣ（Ｐ）の閾値電圧ＰＧＭＶより高くなっている（分布１００）。
プリプログラムのシーケンスが完了した後には、消去のシーケンスに移行する。
消去のシーケンスにおいては、まず、消去ベリファイ（Erase Verify、イレースベリファイ）が、以下のようにして行われる（ステップＳ５）。
即ち、まず、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬを、Ｘデコーダ１１により選択する。具体的には、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬの電位をＨレベルとし、当該ワード線ＷＬ以外のワード線ＷＬの電位をＬレベルとする。また、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのソース線ＳＬを、ソースデコーダ１２ａにより接地（０Ｖ）する。また、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインに接続されたローカルビット線ＬＢＬを、セクタセレクタ１３ｃ及びＹデコーダ２０を用いて選択する。具体的には、セクタセレクタ１３ｃ内に設けられた複数のトランジスタ１４ａ〜１４ｄのいずれかをオン状態に設定することにより、ローカルビット線ＬＢＬを選択する。また、Ｙデコーダ２０内に設けられた複数のトランジスタ（図示せず）のうちのいずれかをオン状態にすることにより、選択されたローカルビット線ＬＢＬを信号線ＢＬに接続する。こうして、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインが、選択されたローカルビット線ＬＢＬ、選択されたグローバルビット線ＧＢＬ及び信号線ＢＬを介して、センスアンプ４７の一方の入力端子５０ａに接続される。
また、消去ベリファイを行う際には、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿Ｅを、Ｘデコーダ４２により選択する。具体的には、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿ＥをＨレベルとし、当該ワード線以外のワード線ＲＥＦ＿ＷＬ＿Ｐ，ＲＥＦ＿ＷＬ＿ＳをＬレベルとする。また、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のソースに接続されたソース線ＳＬ′を、ソースデコーダ４４により接地（０Ｖ）する。また、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のドレインに接続されたリファレンスビット線ＲＥＦ＿ＢＬ＿Ｅを、Ｙデコーダ４５を用いて選択する。具体的には、トランジスタ４６ｂをオン状態とし、トランジスタ４６ａ、４６ｃをオフ状態とすることにより、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｅを選択する。こうして、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のドレインが、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｅ及び信号線ＲＥＦ＿ＢＬを介して、センスアンプ４７の他方の入力端子５０ｂに接続される。
セクタ２のメモリセルＭＣの消去ベリファイの際には、トランジスタ４８ｂがオン状態となるため、ダミービット線ＤＵＭ＿ＢＬ１が、信号線ＲＥＦ＿ＢＬに接続される。このため、セクタ３に設けられた複数のダミーセルＤＣが、ダミーローカルビット線ＤＬＢＬ、及び、ダミービット線ＤＵＭ＿ＢＬ１を介して、信号線ＲＥＦ＿ＢＬに接続される。セクタ３内のダミーセルＤＣは、予め消去状態に設定されている。また、セクタ３（ＤＣＴ３）のダミーセルＤＣのメモリセルトランジスタＤＴのゲートに接続されたワード線ＷＬの電位は、いずれもＬレベル（０Ｖ）に設定される。このため、セクタ３に設けられた複数のダミーセルＤＣに電気的に接続された信号線ＲＥＦ＿ＢＬには、ダミーセルＤＣによるコラムリーク電流が流れることとなる。なお、トランジスタ４８ａはオフ状態であるため、ダミービット線ＤＵＭ＿ＢＬ０は、信号線ＲＥＦ＿ＢＬに接続されない。このように、消去ベリファイの際には、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のみならず、消去対象のセクタ２とは異なるセクタ３のダミーセルＤＣも、センスアンプ４７の入力端子５０ｂに電気的に接続される。
消去ベリファイの対象となる選択されたメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′の閾値電圧ＥＲＳＶより高い場合には、消去ベリファイは不合格（Fail）である。一方、消去ベリファイの対象となる選択されたメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′の閾値電圧ＥＲＳＶより低い場合には、消去ベリファイは合格（Pass）である。消去ベリファイの合否判定は、メモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａとリファレンスセルＲＣ（Ｅ）に接続されたセンスアンプ４７の入力端子５０ｂとにおける電流又は電流を比較することにより行われる。例えば、消去ベリファイの対象となるメモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａに流れる電流が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）に接続されたセンスアンプ４７の入力端子５０ｂに流れる電流より大きい場合には、合格となる。一方、消去ベリファイの対象となるメモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａに流れる電流が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）に接続されたセンスアンプ４７の入力端子５０ｂに流れる電流より小さい場合には、不合格となる。
選択されたメモリセルＭＣに電気的に接続されたセンスアンプ４７の入力端子５０ａには、選択されたメモリセルＭＣに流れる電流のみならず、ローカルビット線ＬＢＬにより共通接続された非選択の複数のメモリセルＭＣによるリーク電流も流れる。かかるリーク電流（コラムリーク電流）は、高温になる程大きくなる傾向がある。このため、選択されたメモリセルＭＣに電気的に接続された入力端子５０ａにおける電流と、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）に単に電気的に接続した入力端子５０ｂにおける電流とを比較した場合には、高温において、消去ベリファイの誤判定が生じてしまう虞がある。即ち、選択されたメモリセルＭＣが十分に消去されていないにもかかわらず、選択されたメモリセルＭＣに電気的に接続された入力端子５０ａにおける電流が大きくなり、消去ベリファイを合格と判定してしまう虞がある。
これに対し、本実施形態では、消去ベリファイの際、消去対象のセクタ２とは異なるセクタ３に設けられた非選択のダミーセルＤＣを共通接続するダミーローカルビット線ＤＬＢＬを、センスアンプ４７の入力端子５０ｂに電気的に接続する。このため、ダミーローカルビット線ＤＬＢＬにより共通接続された非選択の複数のダミーセルＤＣによるリーク電流が、センスアンプ４７の入力端子５０ｂに流れる。このため、入力端子５０ａに電気的に接続された非選択の複数のメモリセルＭＣによるリーク電流の影響を、入力端子５０ｂに電気的に接続された非選択の複数のダミーセルＤＣによるリーク電流により相殺することができる。従って、本実施形態によれば、選択されたメモリセルＭＣが十分に消去されていないにもかかわらず、消去ベリファイを合格と判定してしまうのを防止することができる。
図１０に示すように、プリプログラムが行われた後、消去が行われる前の段階では、セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧は、分布１００のように分布している。セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧は、いずれも消去ベリファイ用のリファレンスセルＲＣ（Ｅ）の閾値電圧ＥＲＳＶより高いため、消去ベリファイは不合格である。
消去ベリファイの結果が不合格である場合には、センスアンプ４７は、不合格を示す信号をステートマシン５２に対して出力する。
消去ベリファイの結果が不合格（Fail）である場合には、メモリセルＭＣに書き込まれた情報の消去（Erase）が行われる（ステップＳ６）。メモリセルＭＣに書き込まれた情報の消去は、上述したようにセクタ単位で行われる。ここでは、セクタ２内の全てのメモリセルＭＣに対して一括して消去が行われる。セクタ２内の全てのメモリセルＭＣに書き込まれた情報の消去は、セクタ２の全てのワード線ＷＬを負の電位に設定し、セクタ２のウェル（図示せず）を正の電位に設定することにより行われる。ここでは、セクタ２の全てのワード線ＷＬの電位を例えば−１０Ｖに設定する。また、セクタ２のウェルの電位を例えば１０Ｖに設定する。なお、消去を行うための電圧は、パルス状に所定時間印加される（イレースパルス）。
消去を行った後には、過剰に消去したメモリセルＭＣ、即ち、過消去のメモリセルＭＣに対して、以下のようにして、ソフトプログラムが行われる。ソフトプログラムとは、過消去のメモリセルＭＣに対して、適度に書き込みを行うことにより、当該メモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧を上昇させるものである。
ソフトプログラムのシーケンスにおいては、まず、ソフトプログラムベリファイ（Soft Program Verify）が行われる（ステップＳ７）。
ソフトプログラムベリファイを行う際には、ソフトプログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬを、Ｘデコーダ１１により選択する。具体的には、ソフトプログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬの電位をＨレベルとし、当該ワード線ＷＬ以外のワード線ＷＬの電位をＬレベルとする。また、ソフトプログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのソース線ＳＬを、ソースデコーダ１２ａにより接地（０Ｖ）する。また、ソフトプログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインに接続されたローカルビット線ＬＢＬを、セクタセレクタ１３ｃ及びＹデコーダ２０を用いて選択する。具体的には、セクタセレクタ１３ｃ内に設けられた複数のトランジスタ１４ａ〜１４ｄのいずれかをオン状態に設定することにより、ローカルビット線ＬＢＬを選択する。また、Ｙデコーダ２０内に設けられた複数のトランジスタ（図示せず）のうちのいずれかをオン状態にすることにより、選択されたローカルビット線ＬＢＬを信号線ＢＬに接続する。こうして、ソフトプログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインが、選択されたローカルビット線ＬＢＬ、選択されたグローバルビット線ＧＢＬ及び信号線ＢＬを介して、センスアンプ４７の一方の入力端子５０ａに接続される。また、ソフトプログラムベリファイを行う際には、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿Ｓを、Ｘデコーダ４２により選択する。具体的には、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿ＳをＨレベルとし、当該ワード線以外のワード線ＲＥＦ＿ＷＬ＿Ｐ，ＲＥＦ＿ＷＬ＿ＥをＬレベルとする。また、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′のソースに接続されたソース線ＳＬ′を、ソースデコーダ４４により接地（０Ｖ）する。また、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′のドレインに接続されたリファレンスビット線ＲＥＦ＿ＢＬ＿Ｓを、Ｙデコーダ４５を用いて選択する。具体的には、トランジスタ４６ｃをオン状態とし、トランジスタ４６ａ、４６ｂをオフ状態とすることにより、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｓを選択する。こうして、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′のドレインが、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｓ及び信号線ＲＥＦ＿ＢＬを介して、センスアンプ４７の他方の入力端子５０ｂに接続される。ソフトプログラムベリファイの際には、トランジスタ４８ａ、４８ｂがオフ状態であるため、ダミービット線ＤＵＭ＿ＢＬ０，ＤＵＭ＿ＢＬ１は信号線ＲＥＦ＿ＢＬに接続されない。
ソフトプログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′の閾値電圧ＳＰＧＭＶより低い場合には、不合格（Fail）である。一方、ソフトプログラムベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）のメモリセルトランジスタＭＴ′の閾値電圧ＳＰＧＭＶより高い場合には、合格（Pass）である。ソフトプログラムベリファイの合否判定は、メモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａとリファレンスセルＲＣ（Ｓ）に接続されたセンスアンプ４７の入力端子５０ｂとにおける電流又は電流を比較することにより行われる。例えば、ソフトプログラムベリファイの対象のメモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａに流れる電流が、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）に接続された入力端子５０ｂに流れる電流より小さい場合には、合格となる。一方、ソフトプログラムベリファイの対象のメモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａに流れる電流が、ソフトプログラムベリファイ用のリファレンスセルＲＣ（Ｓ）に接続された入力端子５０ｂに流れる電流より大きい場合には、不合格となる。ソフトプログラムベリファイの結果が不合格である場合には、センスアンプ４７は、不合格を示す信号をステートマシン５２に対して出力する。
ソフトプログラムベリファイの結果が不合格（Fail）である場合には、当該メモリセルＭＣに対してソフトプログラム（Soft Program）が行われる（ステップＳ８）。
そして、ソフトプログラムを行ったメモリセルＭＣに対して、再度、ソフトプログラムベリファイが行われる（ステップＳ７）。
ソフトプログラムベリファイの結果が合格（Pass）の場合には、当該メモリセルＭＣのアドレスが最後のアドレス（Last Address）であるか否かを判定する（ステップＳ９）。当該メモリセルＭＣのアドレスが最後のアドレスでない場合（False）には、当該アドレスに１を加算し（address+1）（ステップＳ１０）、次のアドレスのメモリセルＭＣに対してソフトプログラムベリファイを行う（ステップＳ７）。
図１０に示すように、１回目の消去が行われた段階では、セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧は、例えば分布１０１のように分布している。セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧が、図１０の分布１０１のように、いずれもソフトベリファイ用のリファレンスセルＲＣ（Ｓ）の閾値電圧ＳＰＧＭＶより高い場合には、ソフトプログラムベリファイはいずれも合格となる。
最後のアドレスのメモリセルＭＣに対してのソフトプログラムベリファイが完了した場合（Truth）には、消去ベリファイを再度行う（ステップＳ５）。
１回目の消去が行われた段階では、上述したように、セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧は、例えば図１０の分布１０１のように分布している。セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧が、図１０の分布１０１のように、いずれも消去ベリファイ用のリファレンスセルＲＣ（Ｅ）の閾値電圧ＥＲＳＶより高い場合には、消去ベリファイはいずれも不合格となる。
消去ベリファイが不合格の場合には、再び消去を行う（ステップＳ６）。消去は、上記と同様に、セクタ２内のメモリセルＭＣに対して一括して行われる。
そして、上述したソフトプログラムのシーケンス（ステップＳ７〜Ｓ１０）が適宜行われる。
２回目の消去が行われた段階では、セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧は、例えば図１０の分布１０２のように分布する。セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧が、図１０の分布１０２のように、いずれもソフトベリファイ用のリファレンスセルＲＣ（Ｓ）の閾値電圧ＳＰＧＭＶより高い場合には、ソフトプログラムベリファイはいずれも合格となる。
ソフトプログラムのシーケンスが行われた後には、再度、消去ベリファイが行われる（ステップＳ５）。
選択されたメモリセルＭＣが消去ベリファイを合格した場合には、当該メモリセルＭＣのアドレスが最後のアドレス（Last Address）であるか否かを判定する（ステップＳ１１）。当該メモリセルＭＣのアドレスが最後のアドレスでない場合には、当該アドレスに１を加算し（address+1）（ステップＳ１２）、次のアドレスのメモリセルＭＣに対して消去ベリファイを行う（ステップＳ５）。
２回目の消去が行われた段階では、セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧は、例えば図１０の分布１０２のように分布する。消去ベリファイ用のリファレンスセルＲＣ（Ｅ）の閾値電圧ＥＲＳＶより閾値電圧が低いメモリセルＭＣ，ＤＣについては、消去ベリファイは合格となる。一方、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）の閾値電圧ＥＲＳＶより閾値電圧が高いメモリセルＭＣ，ＤＣについては、消去ベリファイは不合格となる。
消去ベリファイが不合格の場合には、再び消去を行う（ステップＳ６）。消去は、上記と同様に、セクタ２内のメモリセルＭＣに対して一括して行われる。
そして、上述したソフトプログラムのシーケンス（ステップＳ７〜Ｓ１０）が適宜行われる。例えば、３回目の消去が行われた段階では、ソフトベリファイ用のリファレンスセルＲＣ（Ｓ）の閾値電圧ＳＰＧＭＶより閾値電圧の低いメモリセルＭＣ，ＤＣが生じる場合がある。
３回目の消去の後、ソフトプログラムを行うと、セクタ２内に存在するメモリセルＭＣ，ＤＣの閾値電圧は、例えば図１０の分布１０３のように分布する。
ソフトプログラムのシーケンスが行われた後には、再度、消去ベリファイが行われる（ステップＳ５）。
最後のアドレスのメモリセルＭＣに対しての消去ベリファイが完了すると、セクタ２に対する消去のシーケンスが完了する。
こうして、セクタ２内に存在するメモリセルＭＣに書き込まれた情報が、消去される。
セクタ２に存在するメモリセルＭＣに書き込まれた情報の消去が完了した後には、例えば、セクタ３に存在するメモリセルＭＣに書き込まれた情報の消去が行われる。
セクタ３内に存在するメモリセルＭＣに書き込まれた情報の消去は、以下のようにして行われる。消去は、上述したように、セクタ単位で行われる。
まず、消去対象のセクタ３内のメモリセルＭＣに書き込まれた情報を消去する前に、プリプログラムのシーケンスが行われる。
プリプログラムのシーケンスにおいては、まず、セクタ３内の全てのメモリセルＭＣに対し、プログラムベリファイを行う（ステップＳ１）。
プログラムベリファイの結果が不合格の場合には、当該メモリセルＭＣに対して、プログラムが行われる（ステップＳ２）。
そして、プログラムを行ったメモリセルＭＣに対して、再度、プログラムベリファイが行われる（ステップＳ１）。
プログラムベリファイの結果が合格の場合には、当該メモリセルＭＣのアドレスが最後のアドレスであるか否かを判定する（ステップＳ３）。当該メモリセルＭＣのアドレスが最後のアドレスでない場合には、当該アドレスに１を加算し（ステップＳ４）、次のアドレスのメモリセルＭＣに対してプログラムベリファイを行う（ステップＳ１）。
最後のアドレスのメモリセルＭＣに対してのプログラムベリファイが完了した場合には、プリプログラムのシーケンスが完了する。プリプログラムのシーケンスが完了した場合には、消去のシーケンスに移行する。
消去のシーケンスにおいては、まず、消去ベリファイ（イレースベリファイ）を、以下のようにして行う（ステップＳ５）。
消去ベリファイを行う際には、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬを、Ｘデコーダ１１により選択する。具体的には、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのゲートに接続されたワード線ＷＬをＨレベルとし、当該ワード線ＷＬ以外のワード線ＷＬをＬレベルとする。また、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのソース線ＳＬを、ソースデコーダ１２ａにより接地（０Ｖ）する。また、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインに接続されたローカルビット線ＬＢＬを、セクタセレクタ１３ｄ及びＹデコーダ２０を用いて選択する。具体的には、セクタセレクタ１３ｄに設けられた複数のトランジスタ１４ａ〜１４ｄのいずれかをオン状態に設定することにより、ローカルビット線ＬＢＬを選択する。また、Ｙデコーダ２０内に設けられた複数のトランジスタ（図示せず）のうちのいずれかをオン状態にすることにより、選択されたローカルビット線ＬＢＬを信号線ＢＬに接続する。こうして、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴのドレインが、選択されたローカルビット線ＬＢＬ、選択されたグローバルビット線ＧＢＬ及び信号線ＢＬを介して、センスアンプ４７の一方の入力端子５０ａに接続される。
また、消去ベリファイを行う際には、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿Ｅを、Ｘデコーダ４２により選択する。具体的には、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のゲートに接続されたワード線ＲＥＦ＿ＷＬ＿ＥをＨレベルとし、当該ワード線以外のワード線ＲＥＦ＿ＷＬ＿Ｐ，ＲＥＦ＿ＷＬ＿ＳをＬレベルとする。また、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のソースに接続されたソース線ＳＬ′を、ソースデコーダ４４により接地（０Ｖ）する。また、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のドレインに接続されたリファレンスビット線ＲＥＦ＿ＢＬ＿Ｅを、Ｙデコーダ４５を用いて選択する。具体的には、トランジスタ４６ｂをオン状態とし、トランジスタ４６ａ、４６ｃをオフ状態とすることにより、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｅを選択する。こうして、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′のドレインが、リファレンスビット線ＲＥＦ＿ＢＬ＿Ｅ及び信号線ＲＥＦ＿ＢＬを介して、センスアンプ４７の他方の入力端子５０ｂに接続される。
セクタ３のメモリセルＭＣの消去ベリファイの際には、トランジスタ４８ａがオン状態となるため、ダミービット線ＤＵＭ＿ＢＬ０が、信号線ＲＥＦ＿ＢＬに接続される。このため、セクタ２に設けられた複数のダミーセルＤＣが、ダミーローカルビット線ＤＬＢＬ、及び、ダミービット線ＤＵＭ＿ＢＬ０を介して、信号線ＲＥＦ＿ＢＬに接続される。セクタ２内のダミーセルＤＣは、予め消去状態に設定されている。また、セクタ２（ＤＣＴ２）のダミーセルＤＣのメモリセルトランジスタＤＴのゲートに接続されたワード線ＷＬの電位は、いずれもＬレベル（０Ｖ）とする。このため、セクタ２に設けられた複数のダミーセルＤＣに電気的に接続された信号線ＲＥＦ＿ＢＬには、コラムリーク電流が流れることとなる。なお、トランジスタ４８ｂはオフ状態であるため、ダミービット線ＤＵＭ＿ＢＬ１は、信号線ＲＥＦ＿ＢＬに接続されない。このように、消去ベリファイの際には、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のみならず、消去対象のセクタ３とは異なるセクタ２のダミーセルＤＣも、センスアンプ４７の入力端子５０ｂに電気的に接続される。
上述したように、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′の閾値電圧より高い場合には、不合格である。一方、上述したように、消去ベリファイの対象となるメモリセルＭＣのメモリセルトランジスタＭＴの閾値電圧が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）のメモリセルトランジスタＭＴ′の閾値電圧より低い場合には、合格である。消去ベリファイの合否判定は、メモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａとリファレンスセルＲＣ（Ｅ）に接続されたセンスアンプ４７の入力端子５０ｂとにおける電流又は電流を比較することにより行われる。例えば、消去ベリファイの対象となるメモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａに流れる電流が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）に接続されたセンスアンプ４７の入力端子５０ｂに流れる電流より大きい場合には、合格となる。一方、消去ベリファイの対象となるメモリセルＭＣに接続されたセンスアンプ４７の入力端子５０ａに流れる電流が、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）に接続されたセンスアンプ４７の入力端子５０ｂに流れる電流より小さい場合には、不合格となる。消去ベリファイの結果が不合格である場合には、センスアンプ４７は、不合格を示す信号をステートマシン５２に対して出力する。
消去ベリファイの結果が不合格である場合には、メモリセルＭＣに書き込まれた情報の消去が行われる（ステップＳ６）。メモリセルＭＣに書き込まれた情報の消去は、上述したようにセクタ単位で行われる。ここでは、セクタ３内の全てのメモリセルＭＣに対して一括して消去が行われる。セクタ３内の全てのメモリセルＭＣに書き込まれた情報の消去は、セクタ３の全てのワード線ＷＬを負の電位に設定し、セクタ３のウェル（図示せず）を正の電位に設定することにより行われる。
消去を行った後には、ソフトプログラムベリファイを行う（ステップＳ７）。
ソフトプログラムベリファイの結果が不合格である場合には、当該メモリセルＭＣに対してソフトプログラムが行われる（ステップＳ８）。
そして、ソフトプログラムを行ったメモリセルＭＣに対して、再度、ソフトプログラムベリファイが行われる（ステップＳ７）。
ソフトプログラムベリファイの結果が合格の場合には、当該メモリセルＭＣのアドレスが最後のアドレスであるか否かを判定する（ステップＳ９）。当該メモリセルＭＣのアドレスが最後のアドレスでない場合には、当該アドレスに１を加算し（ステップＳ１０）、次のアドレスのメモリセルＭＣに対してソフトプログラムベリファイを行う（ステップＳ７）。
最後のアドレスのメモリセルＭＣに対してのソフトプログラムベリファイが完了した場合には、消去ベリファイを再度行う（ステップＳ５）。
消去ベリファイが不合格の場合には、上述したステップＳ６〜Ｓ１０を適宜行った後、再度、消去ベリファイを行う（ステップＳ５）。
一方、消去ベリファイを合格した場合（Pass）には、当該メモリセルＭＣのアドレスが最後のアドレス（Last Address）であるか否かを判定する（ステップＳ１１）。当該メモリセルＭＣのアドレスが最後のアドレスでない場合（False）には、当該アドレスに１を加算し（address+1）（ステップＳ１２）、次のアドレスのメモリセルＭＣに対して消去ベリファイを行う（ステップＳ５）。
最後のアドレスのメモリセルＭＣに対しての消去ベリファイが完了すると（Truth）、当該セクタ３に対する消去の動作が完了する。
こうして、セクタ３内に存在するメモリセルＭＣに書き込まれた情報が、消去される。
こうして、本実施形態による半導体記憶装置のメモリセルに書き込まれた情報の消去が行われる。
このように、本実施形態によれば、消去ベリファイを行う際に、消去ベリファイの対象となる選択されたメモリセルＭＣが、ビット線ＬＢＬ，ＧＢＬ，ＢＬ等を介して、センスアンプ４７の一方の入力端子５０ａに電気的に接続される。一方、消去ベリファイ用のリファレンスセルＲＣ（Ｅ）が、センスアンプ４７の他方の入力端子５０ｂに電気的に接続される。更に、本実施形態では、消去ベリファイの対象となる選択されたメモリセルＭＣを含むセクタとは異なるセクタの非選択の複数のダミーセルＤＣが、ダミービット線ＤＬＢＬ等を介して、センスアンプ４７の他方の入力端子５０ｂに接続される。このため、本実施形態によれば、ビット線ＬＢＬにより共通接続された非選択の複数のメモリセルＭＣによるコラムリーク電流を、ダミービット線ＤＬＢＬにより共通接続された非選択の複数のダミーセルＤＣによるコラムリーク電流で相殺することができる。このため、本実施形態によれば、消去ベリファイにおける誤判定を確実に防止することができ、ひいては、信頼性の高い半導体記憶装置を提供することができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、メモリセルアレイ１０が４つのセクタに区分されている場合を例に説明したが、区分する数は４つに限定されるものではない。
また、上記実施形態では、１つのセクタ内の全てのメモリセルが消去に至るまでに印加する消去パルスの印加回数が３回である場合を例に説明したが、これに限定されるものではない。消去パルスの電圧や消去パルスの印加時間を適宜設定することにより、消去パルスの印加回数を適宜設定し得る。
上記実施形態に関し、更に以下の付記を開示する。
（付記１）
複数のメモリセルが接続されたビット線と、複数のダミーセルが接続されたダミービット線とをそれぞれ含む複数のメモリブロックと、
リファレンスセルと、
選択された前記メモリセルが前記ビット線を介して第１の入力端子に電気的に接続され、前記リファレンスセルが第２の入力端子に電気的に接続されるセンスアンプとを有し、
前記選択されたメモリセルを含む一の前記メモリブロックとは異なる他の前記メモリブロックの前記ダミービット線が、前記センスアンプの前記第２の入力端子に電気的に接続される
ことを特徴とする半導体記憶装置。
（付記２）
付記１記載の半導体記憶装置において、
前記半導体記憶装置は、電気的に消去可能な不揮発性半導体記憶装置であり、
前記他のメモリブロックの前記ダミービット線は、前記選択されたメモリセルの消去ベリファイを行う際に、前記センスアンプの前記第２の入力端子に電気的に接続される
ことを特徴とする半導体記憶装置。
（付記３）
付記２記載の半導体記憶装置において、
前記消去ベリファイを行う際には、前記複数のダミーセルを消去状態に予め設定しておく
ことを特徴とする半導体記憶装置。
（付記４）
付記１乃至３のいずれかに記載の半導体記憶装置において、
１本の前記ビット線に接続された前記メモリセルの個数と、１本の前記ダミービット線に接続された前記ダミーセルの個数とが同じである
ことを特徴とする半導体記憶装置。
（付記５）
付記１乃至４のいずれかに記載の半導体記憶装置において、
前記メモリセルのサイズと前記ダミーセルのサイズとが同じである
ことを特徴とする半導体記憶装置。
（付記６）
複数のメモリセルが接続されたビット線と、複数のダミーセルが接続されたダミービット線とをそれぞれ含む複数のメモリブロックのうちの一のメモリブロック内の選択された前記メモリセルを前記ビット線を介してセンスアンプの第１の入力端子に電気的に接続し、リファレンスセルを前記センスアンプの第２の入力端子に電気的に接続し、前記複数のメモリブロックのうちの前記一のメモリブロックとは異なる他の前記メモリブロック内の前記ダミービット線を前記センスアンプの前記第２の入力端子に更に電気的に接続した状態で、前記センスアンプにより消去ベリファイを行う
ことを特徴とする半導体記憶装置の消去ベリファイ方法。
（付記７）
付記６記載の半導体記憶装置の消去ベリファイ方法において、
前記消去ベリファイを行う前に、前記複数のダミーセルを消去された状態に設定する
ことを特徴とする半導体記憶装置の消去ベリファイ方法。
（付記８）
付記６又は７記載の半導体記憶装置の消去ベリファイ方法において、
１本の前記ビット線に接続された前記メモリセルの個数と、１本の前記ダミービット線に接続された前記ダミーセルの個数とが同じである
ことを特徴とする半導体記憶装置の消去ベリファイ方法。
（付記９）
付記６乃至８のいずれかに記載の半導体記憶装置の消去ベリファイ方法において、
前記メモリセルのサイズと前記ダミーセルのサイズとが同じである
ことを特徴とする半導体記憶装置の消去ベリファイ方法。
１０…メモリセルアレイ
１１…Ｘデコーダ
１２ａ、１２ｂ…ソースデコーダ
１３ａ〜１３ｄ…セクタセレクタ
１４ａ〜１４ｄ…トランジスタ
１５ａ〜１５ｄ…トランジスタ
１６ａ〜１６ｄ…トランジスタ
１７ａ〜１７ｄ…トランジスタ
２０…Ｙデコーダ
２２…半導体基板
２４…トンネル酸化膜
２６…フローティングゲート
２８…絶縁膜
３０…コントロールゲート
３２…積層体
３４…サイドウォール絶縁膜
３６ａ、３６ｂ…ソース／ドレイン拡散層
３８ａ、３８ｂ…コンタクトプラグ
４０…リファレンスアレイ
４２…Ｘデコーダ
４４…ソースデコーダ
４５…Ｙデコーダ
４６ａ〜４６ｃ…トランジスタ
４７…センスアンプ
４８ａ、４８ｂ…トランジスタ
５０ａ、５０ｂ…入力端子
５２…ステートマシン
５４…アドレス生成回路・プリデコーダ
５６…電圧発生回路
５８…ＯＲゲート
６０…ＡＮＤゲート
６２…ＯＲゲート
６４…ＡＮＤゲート
６６…インバータ
６８…トランジスタ
７０…インバータ
７２…トランジスタ
１００〜１０３…分布
ＤＣ…ダミーセル
ＤＴ…ダミーセルトランジスタ
ＭＣ…メモリセル
ＭＴ…メモリセルトランジスタ
ＲＣ、ＲＣ（Ｐ）、ＲＣ（Ｅ）、ＲＣ（Ｓ）…リファレンスセル
ＳＣＴ０…セクタ０
ＳＣＴ１…セクタ１
ＳＣＴ２…セクタ２
ＳＣＴ３…セクタ３

Claims (4)

  1. 電気的に消去可能な不揮発性半導体記憶装置である半導体記憶装置であって、
    複数のメモリセルが接続されたビット線と、複数のダミーセルが接続されたダミービット線とをそれぞれ含む複数のメモリブロックと、
    リファレンスセルと、
    選択された前記メモリセルが前記ビット線を介して第１の入力端子に電気的に接続され、前記リファレンスセルが第２の入力端子に電気的に接続されるセンスアンプとを有し、
    前記選択されたメモリセルを含む一の前記メモリブロックとは異なる他の前記メモリブロックの前記ダミービット線が、前記センスアンプの前記第２の入力端子に電気的に接続され、
    前記選択されたメモリセルの消去ベリファイを行う際に、前記他のメモリブロックの前記ダミービット線は、前記センスアンプの前記第２の入力端子に電気的に接続され、前記複数のダミーセルを消去状態に予め設定しておく
    ことを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    １本の前記ビット線に接続された前記メモリセルの個数と、１本の前記ダミービット線に接続された前記ダミーセルの個数とが同じである
    ことを特徴とする半導体記憶装置。
  3. 請求項１又は２に記載の半導体記憶装置において、
    前記メモリセルのサイズと前記ダミーセルのサイズとが同じである
    ことを特徴とする半導体記憶装置。
  4. 複数のメモリセルが接続されたビット線と、複数のダミーセルが接続されたダミービット線とをそれぞれ含む複数のメモリブロックのうちの一のメモリブロック内の選択された前記メモリセルを前記ビット線を介してセンスアンプの第１の入力端子に電気的に接続し、リファレンスセルを前記センスアンプの第２の入力端子に電気的に接続し、前記複数のメモリブロックのうちの前記一のメモリブロックとは異なる他の前記メモリブロック内の前記ダミービット線を前記センスアンプの前記第２の入力端子に更に電気的に接続し、前記複数のダミーセルを消去された状態に設定した状態で、前記センスアンプにより消去ベリファイを行う
    ことを特徴とする半導体記憶装置の消去ベリファイ方法。
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