KR101459234B1 - 반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법 - Google Patents

반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법 Download PDF

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Abstract

복수의 메모리 셀이 접속되는 비트선과, 복수의 더미 셀이 접속되는 더미 비트선을 각각 포함하는 복수의 메모리 블록과, 레퍼런스 셀과, 복수의 메모리 셀 중 선택된 메모리 셀이 비트선을 통해 전기적으로 접속되는 제1 입력 단자와, 레퍼런스 셀이 전기적으로 접속되는 제2 입력 단자를 포함하는 센스 증폭기를 포함한 반도체 메모리 기억 장치에 있어서, 복수의 메모리 블록 중, 선택된 메모리 셀을 포함하는 하나의 메모리 블록과 상이한 다른 메모리 블록의 더미 비트선이 센스 증폭기의 제2 입력 단자에 전기적으로 접속된다.

Description

반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법{SEMICONDUCTOR MEMORY DEVICE AND ERASURE VERIFICATION METHOD FOR SEMICONDUCTOR MEMORY DEVICE}
본 명세서에서 논의하는 실시형태들은 반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법에 관한 것이다.
메모리 셀에 기록된 정보를 전기적으로 소거할 수 있는 반도체 기억 장치가 제안되어 있다.
이러한 반도체 기억 장치에서는, 메모리 셀에 기억된 정보가 소거되었는지의 여부를 판정하기 위한 소거 검증이 행해진다.
소거 검증은 예컨대 차동형 센스 증폭기 등을 이용해, 메모리 셀에 흐르는 전류와 소거 검증용 레퍼런스 메모리 셀에 흐르는 전류를 비교하여 이루어진다.
일본 특허 공개 2010-55679호 일본 특허 공개 2001-243783호 일본 특허 공개 2010-176832호
그러나, 제안된 반도체 기억 장치는 소거 검증에 있어서 언제나 충분히 신뢰적이지 않다.
본 발명의 목적은 소거 검증의 오판정을 방지할 수 있는 반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법을 제공하는 것이다.
실시형태의 일 양태에 따르면, 복수의 메모리 셀이 접속되는 비트선과, 복수의 더미 셀이 접속되는 더미 비트선을 각각 포함하는 복수의 메모리 블록과, 레퍼런스 셀과, 상기 복수의 메모리 셀 중 선택된 메모리 셀이 비트선을 통해 전기적으로 접속되는 제1 입력 단자와, 상기 레퍼런스 셀이 전기적으로 접속되는 제2 입력 단자를 포함하는 센스 증폭기를 포함하고, 상기 선택된 메모리 셀을 포함하는 하나의 메모리 블록과 상이한 다른 메모리 블록의 더미 비트선이 상기 센스 증폭기의 제2 입력 단자에 전기적으로 접속되는 반도체 기억 장치가 제공된다.
실시형태의 다른 양태에 따르면, 복수의 메모리 셀이 접속되는 비트선과, 복수의 더미 셀이 접속되는 더미 비트선을 각각 포함하는 복수의 메모리 블록 중 하나의 메모리 블록 내에 설치된 선택된 메모리 셀을 상기 비트선에 의해 센스 증폭기의 제1 입력 단자와 전기적으로 접속하는 단계와, 레퍼런스 셀을 상기 센스 증폭기의 제2 입력 단자와 전기적으로 접속하는 단계와, 상기 하나의 메모리 블록과 상이한 다른 메모리 블록 내에 설치된 더미 비트선을 상기 센스 증폭기의 제2 입력 단자와 접속하는 단계와, 상기 센스 증폭기에 의해 소거 검증을 수행하는 단계를 포함하는 반도체 기억 장치의 소거 검증 방법이 제공된다.
본 실시형태에 따르면, 소거 검증의 오판정을 실수 없이 방지할 수 있고, 결과적으로 반도체 기억 장치는 신뢰성이 높아질 수 있다.
도 1은 일 실시형태에 따른 반도체 기억 장치를 도시하는 블록도이다.
도 2 내지 도 5는 일 실시형태에 따른 반도체 기억 장치의 일부를 도시하는 회로도이다.
도 6a는 메모리 셀의 단면도이다.
도 6b는 메모리 셀의 평면도이다.
도 7a는 더미 셀의 단면도이다.
도 7b는 더미 셀의 평면도이다.
도 8은 일 실시형태에 따른 반도체 기억 장치의 일부를 도시하는 회로도이다.
도 9는 일 실시형태에 따른 반도체 기억 장치의 소거 방법의 흐름도이다.
도 10은 메모리 셀의 임계 전압의 분포를 나타내는 그래프이다.
도 11은 메모리 셀의 Id-Vg 특성을 나타내는 그래프이다.
도 12와 도 13은 비트선에 흐르는 전류의 I-V 특성의 시뮬레이션 결과를 나타내는 그래프이다.
도 11은 메모리 셀의 Id-Vg 특성을 나타내는 그래프이다. 더 구체적으로, 도 11은 임계 전압이 1 V에 설정된 메모리 셀의 Id-Vg 특성을 나타내는 그래프이다. 1 V의 임계 전압은 후술하는 소프트 검증의 임계 전압에 해당한다. 도 11에서는, 게이트 전압(Vg)을 횡축에 나타내고, 종축에는 드레인 누설 전류(Id)를 나타낸다. 도 11의 종축에 나타낸 I는 규격치이다. 드레인 전압(Vd)은 1 V에 설정된다.
도 11에서 알 수 있는 바와 같이, 게이트 전압(Vg)의 OV 근방에서는 누설 전류(Id)가 온도 변화에 따라 크게 변동한다.
누설 전류(Id)는 온도 상승 시에 커지는 경향이 있다.
도 12는 주위 온도가 25℃일 때에 비트선에 흐르는 전류의 I-V 특성의 시뮬레이션 결과를 나타내는 그래프이다. 도 13은 주위 온도가 150℃일 때에 비트선에 흐르는 전류의 I-V 특성의 시뮬레이션 결과를 나타내는 그래프이다. 도 12 및 도 13에서는 게이트 전압(Vg)을 횡축에 나타내고 있다. 도 12 및 도 13의 종축에는 비트선에 흐르는 전류를 나타내고 있다. 도 12 및 도 13에 있어서, ◆로 표시한 플롯은 비트선에 공통으로 접속된 모든 메모리 셀의 임계 전압이 3 V에 설정되어 있는 경우를 나타낸다. 비트선에 공통으로 접속된 메모리 셀의 수는 64개였다. 도 12 및 도 13에 있어서, □로 표시한 플롯은 임계 전압이 1 V에 설정된 메모리 셀이 5개 포함되어 있는 경우를 나타낸다. 도 12 및 도 13에 있어서, △로 표시한 플롯은 임계 전압이 1 V에 설정되어 있는 메모리 셀이 10개 포함되어 있는 경우를 나타낸다.
도 12에서 알 수 있는 바와 같이, 주위 온도가 약 25℃일 때에, 임계 전압이 낮은 몇몇 메모리 셀이 포함되어 있는 경우에도 비트선에 흐르는 전류는 실질적으로 변동하지 않는다.
이에 비해, 도 13에서 알 수 있는 바와 같이, 주위 온도가 약 150℃일 때에, 임계 전압이 낮은 메모리 셀이 비트선에 접속되어 있는 경우에는 비트선에 흐르는 전류가 증대한다.
후술하는 바와 같이, 섹터(메모리 블록) 단위로 일괄적으로 소거를 수행하는 반도체 기억 장치에서는 임계 전압이 변동한다. 후술하는 소거 검증의 임계 전압을 예컨대 3 V에 설정하고, 후술하는 소프트 프로그래밍 검증의 임계 전압을 예컨대 1 V에 설정하면, 소거 상태에서의 메모리 셀의 임계 전압은 예컨대 1 V-3 V의 범위 내에서 변동한다.
소거 검증에서는, 선택된 메모리 셀이 차동형 센스 증폭기의 한쪽 입력 단자에 전기적으로 접속되고 소거 검증용 레퍼런스 셀이 센스 증폭기의 다른쪽 입력 단자에 전기적으로 접속되어, 양쪽의 전류가 비교된다. 선택된 메모리 셀에 전기적으로 접속된 한쪽 입력 단자에서의 전류가 소거 검증용 레퍼런스 셀에 전기적으로 접속된 다른쪽 입력 단자에서의 전류보다 큰 경우에는 선택된 메모리 셀이 소거된 것으로 판정된다.
그러나, 선택된 메모리 셀이 접속되는 비트선에 공통으로 접속된 비선택 메모리 셀의 임계 전압이 비교적 낮은 경우에는, 상기 비선택 메모리 셀의 누설 전류(컬럼 누설 전류)가 부정적인 영향을 끼친다. 대량의 컬럼 누설 전류가 흐를 때에, 선택된 메모리 셀 자체의 드레인 전류가 소거 검증용 레퍼런스 셀의 드레인 전류보다 작은 경우에도, 소거 검증이 합격으로 오판될 수도 있다.
전술한 바와 같이, 제안된 반도체 기억 장치의 경우, 고온에서 소거 검증의 오판정이 일어날 수 있다.
[일 실시형태]
도 1 내지 도 10을 참조하여, 일 실시형태에 따른 반도체 기억 장치 및 반도체 기억 장치의 소거 검증 방법에 대해 설명한다.
(반도체 기억 장치)
먼저, 본 실시형태에 따른 반도체 기억 장치에 대해, 도 1 내지 도 8을 참조하여 설명한다. 도 1은 본 실시형태에 따른 반도체 기억 장치를 도시하는 블록도이다. 도 2 내지 도 5는 본 실시형태에 따른 반도체 기억 장치의 일부를 도시하는 회로도이다.
도 2 내지 도 5에 도시하는 바와 같이, 복수의 메모리 셀(MC, DC)이 매트릭스형으로 배열된다. 매트릭스형으로 배열된 복수의 메모리 셀(MC, DC)이 메모리 셀 어레이(10)를 형성한다.
메모리 셀 어레이(10)는 X 디코더(11)(로우 디코더)(도 1 참조)를 사이에 두고 대칭적으로 배열된다. 메모리 셀 어레이(10)는 복수의 섹터로 구분된다. 도 1에는, 섹터 0(SCT0), 섹터 1(SCT1), 섹터 2(SCT2) 및 섹터 3(SCT3)을 도시하지만, 섹터의 수가 4개에 한정되지는 않는다.
메모리 셀(MC, DC)에 기록된 정보(데이터)의 소거는 섹터 단위로 한번에 행해진다.
도 2는 섹터 0에 대응하고, 도 3은 섹터 1에 대응하며, 도 4는 섹터 2에 대응하고, 도 5는 섹터 3에 대응한다.
매트릭스형으로 배열된 복수의 메모리 셀(MC, DC) 중 대부분의 메모리 셀(MC)은 정보를 기억하는데 실제로 이용되는 메모리 셀(리얼 셀)(MC)이다. 각각의 메모리 셀(MC)은 메모리 셀 트랜지스터(MT)로 형성된다.
한편, 매트릭스형으로 배열된 복수의 메모리 셀(MC, DC) 중 일부 메모리 셀(DC)은 정보를 기억하기 위한 일반적인 메모리 셀(MC)로서 이용되는 것이 아니라, 원하는 컬럼 누설 전류를 얻는데 이용되는 더미 메모리 셀(더미 셀)(DC)이다.
더미 셀(DC)은 메모리 셀(MC)과 구조가 다르지 않다. 매트릭스형으로 형성된 복수의 메모리 셀(MC, DC)의 대부분이 메모리 셀(MC)로서 이용되고, 나머지 메모리 셀은 더미 셀(DC)로서 이용된다. 이 때문에, 더미 셀(DC)은 메모리 셀(MC)과 같은 구조를 갖는다. 즉, 각각의 더미 셀(DC)은 메모리 셀 트랜지스터(MT)와 같은 구조의 메모리 셀 트랜지스터(더미 셀 트랜지스터)(DT)로 형성된다. 따라서, 각각의 더미 셀(DC)은 메모리 셀 트랜지스터(MT)와 같은 사이즈의 메모리 셀 트랜지스터(DT)로 형성된다.
도 2 내지 도 5에 도시하는 바와 같이, 동일한 행에 존재하는 복수의 메모리 셀 트랜지스터(MT, DT)의 컨트롤 게이트는 워드선(WL)에 공통으로 접속된다. 복수의 워드선(WL)은 X 디코더(11)(도 1 참조)에 접속된다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터(MT, DT)의 소스는 소스선(SL)에 공통으로 접속된다. 서로 인접한 행에 있는 메모리 셀 트랜지스터(MT, DT)의 소스는 공통의 소스선(SL)에 접속된다. 복수의 소스선(SL)은 소스 디코더(로우 디코더)(12a, 12b)에 접속된다.
동일한 열에 존재하는 복수의 메모리 셀 트랜지스터(MT)의 드레인은 로컬 비트선(비트선)(LBL)에 공통으로 접속된다.
동일한 열에 존재하는 복수의 더미 셀 트랜지스터(DT)의 드레인은 더미 로컬 비트선(더미 비트선)(DLBL)에 공통으로 접속된다.
하나의 로컬 비트선(LBL)에 접속되는 메모리 셀 트랜지스터(MT)의 개수와, 하나의 더미 로컬 비트선(DLBL)에 접속되는 더미 셀 트랜지스터(DT)의 개수는 같다. 다시 말해, 하나의 로컬 비트선(LBL)에 접속되는 메모리 셀(MC)의 개수와, 하나의 더미 로컬 비트선(DLBL)에 접속되는 더미 셀(DC)의 개수는 같다. 이 때문에, 로컬 비트선(LBL)에 흐르는 컬럼 누설 전류와, 더미 로컬 비트선(DLBL)에 흐르는 컬럼 누설 전류는 같아진다.
하나의 로컬 비트선(LBL)에 접속되는 메모리 셀(MC)의 수는, 예컨대 64개이다. 또한, 하나의 더미 로컬 비트선(DLBL)에 접속되는 더미 셀(DC)의 수도, 예컨대 64개이다.
하나의 로컬 비트선(LBL)에 접속되는 메모리 셀(MC)의 수는 64개로 한정되지 않는다. 또한, 하나의 더미 로컬 비트선(DLBL)에 접속되는 더미 셀(DC)의 수도 64개에 한정되지 않는다. 예컨대, 하나의 로컬 비트선(LBL)에 접속되는 메모리 셀(MC)의 수가 128개일 수도 있고, 하나의 더미 로컬 비트선(DLBL)에 접속되는 더미 셀(DC)의 수가 128개일 수도 있다. 또한, 하나의 로컬 비트선(LBL)에 접속되는 메모리 셀(MC)의 수가 256개일 수도 있고, 하나의 더미 로컬 비트선(DLBL)에 접속되는 더미 셀(DC)의 수가 256개일 수도 있다.
도 1에 도시하는 바와 같이, 각각의 섹터 0-3에는, 섹터 셀렉터(13a-13d)가 각각 설치된다.
도 2에 도시하는 바와 같이, 섹터 셀렉터(13a)에는, 복수의 트랜지스터(14a-14d)가 설치된다. 섹터 0의 각각의 로컬 비트선(LBL) 및 각각의 더미 로컬 비트선(DLBL)은 섹터 셀렉터(13a)에 설치된 복수의 트랜지스터(14a-14d)의 소스에 각각 접속된다.
섹터 0의 각각의 로컬 비트선(LBL)은 트랜지스터(14a-14d)를 통해 글로벌 비트선(비트선)(GBL)에 각각 접속된다. 트랜지스터(14a-14d)의 게이트에는, 신호선[SSEL0(0)-SSEL0(3)]이 각각 접속된다. 글로벌 비트선(GBL) 중 하나에 접속된 복수의 트랜지스터(14a-14d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL) 중 하나가 글로벌 비트선(GBL)에 접속될 수 있다.
섹터 0의 각각의 더미 로컬 비트선(DLBL)은 트랜지스터(14a-14d)를 통해 더미 비트선(DUM_BL0)에 각각 접속된다. 더미 비트선(DUM_BL0)에 접속된 복수의 트랜지스터(14a-14d) 중 하나가 ON 상태에 설정됨으로써, 더미 로컬 비트선(DLBL) 중 하나가 더미 비트선(DUM_BL0)에 접속될 수 있다.
도 3에 도시하는 바와 같이, 섹터 셀렉터(13b)에는, 복수의 트랜지스터(15a-15d)가 설치된다. 섹터 1의 각각의 로컬 비트선(LBL) 및 각각의 더미 로컬 비트선(DLBL)은 섹터 셀렉터(13b)에 설치된 복수의 트랜지스터(15a-15d)의 소스에 각각 접속된다.
섹터 1의 각각의 로컬 비트선(LBL)은 트랜지스터(15a-15d)를 통해 글로벌 비트선(GBL)에 각각 접속된다. 트랜지스터(15a-15d)의 게이트에는, 신호선[SSEL1(0)-SSEL1(3)]이 각각 접속된다. 글로벌 비트선(GBL) 중 하나에 접속된 복수의 트랜지스터(15a-15d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL) 중 하나가 글로벌 비트선(GBL)에 접속될 수 있다.
또한, 섹터 1의 더미 로컬 비트선(DLBL)은 트랜지스터(15a-15d)를 통해 더미 비트선(DUM_BL1)에 각각 접속된다. 더미 비트선(DUM_BL1)에 접속된 복수의 트랜지스터(15a-15d) 중 하나가 ON 상태에 설정됨으로써, 더미 로컬 비트선(DLBL) 중 하나가 더미 비트선(DUM_BL1)에 접속될 수 있다.
도 4에 도시하는 바와 같이, 섹터 셀렉터(13c)에는, 복수의 트랜지스터(16a-16d)가 설치된다. 섹터 2의 각각의 로컬 비트선(LBL) 및 각각의 더미 로컬 비트선(DLBL)은 섹터 셀렉터(13c)에 설치된 복수의 트랜지스터(16a-16d)의 소스에 각각 접속된다.
섹터 2의 각각의 로컬 비트선(LBL)은 트랜지스터(16a-16d)를 통해 글로벌 비트선(GBL)에 각각 접속된다. 트랜지스터(16a-16d)의 게이트에는, 신호선[SSEL2(0)-SSEL2(3)]이 각각 접속된다. 글로벌 비트선(GBL) 중 하나에 접속된 복수의 트랜지스터(16a-16d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL) 중 하나가 글로벌 비트선(GBL)에 접속될 수 있다.
섹터 2의 각각의 더미 로컬 비트선(DLBL)은 트랜지스터(16a-16d)를 통해 더미 비트선(DUM_BL0)에 각각 접속된다. 더미 비트선(DUM_BL0)에 접속된 복수의 트랜지스터(14a-14d) 중 하나가 ON 상태에 설정됨으로써, 더미 로컬 비트선(DLBL) 중 하나가 더미 비트선(DUM_BL0)에 접속될 수 있다.
도 5에 도시하는 바와 같이, 섹터 셀렉터(13d)에는, 복수의 트랜지스터(17a-17d)가 설치된다. 섹터 3의 각각의 로컬 비트선(LBL) 및 각각의 더미 로컬 비트선(DLBL)은 섹터 셀렉터(13d)에 설치된 복수의 트랜지스터(17a-17d)의 소스에 각각 접속된다.
섹터 3의 각각의 로컬 비트선(LBL)은 트랜지스터(17a-17d)를 통해 글로벌 비트선(GBL)에 각각 접속된다. 트랜지스터(17a-17d)의 게이트에는, 신호선[SSEL3(0)-SSEL3(3)]이 각각 접속된다. 글로벌 비트선(GBL) 중 하나에 접속된 복수의 트랜지스터(17a-17d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL) 중 하나가 글로벌 비트선(GBL)에 접속될 수 있다.
섹터 3의 더미 로컬 비트선(DLBL)은 트랜지스터(17a-17d)를 통해 더미 비트선(DUM_BL1)에 각각 접속된다. 더미 비트선(DUM_BL1)에 접속된 복수의 트랜지스터(17a-17d) 중 하나가 ON 상태에 설정됨으로써, 더미 로컬 비트선(DLBL) 중 하나가 더미 비트선(DUM_BL1)에 접속될 수 있다.
복수의 글로벌 비트선(GBL)은 메모리 셀용 Y 디코더(컬럼 디코더)(20)에 접속된다. 메모리 셀 어레이용 Y 디코더(20)는 복수의 글로벌 비트선(GBL) 중 하나를 신호선(BL)에 접속한다.
신호선(BL)은 센스 증폭기(47)의 한쪽 입력 단자(50a)에 접속된다. 이에, 센스 증폭기(47)의 한쪽 입력 단자(50a)에는, 선택된 메모리 셀(MC)이 로컬 비트선(LBL), 글로벌 비트선(GBL) 및 신호선(BL)을 통해 접속된다.
도 6a 및 도 6b는 메모리 셀의 단면도 및 평면도이다. 도 6b는 평면도이고, 도 6a는 도 6b의 A-A'선 단면도이다.
도 6a에 도시하는 바와 같이, 반도체 기판(22) 상에는, 예컨대 약 10 ㎚ 막두께의 실리콘 산화막으로 이루어진 터널 산화막(게이트 절연막)(24)이 형성된다. 터널 산화막(24) 상에는, 예컨대 폴리실리콘으로 이루어진 플로팅 게이트(26)가 형성된다. 플로팅 게이트(26) 상에는, 예컨대 약 10 ㎚ 두께의 실리콘 산화질화막으로 이루어진 절연막(28)이 형성된다. 절연막(28) 상에는, 예컨대 폴리실리콘으로 이루어진 컨트롤 게이트(30)가 형성된다. 터널 산화막(24), 플로팅 게이트(26), 절연막(28) 및 컨트롤 게이트(30)를 포함하는 적층체(32)의 측벽에는, 측벽 절연막(34)이 형성된다. 측벽 절연막(34)이 형성되어 있는 적층체(32)의 양측의 반도체 기판(22)에는, 소스/드레인 확산층(36a, 36b)이 형성된다.
도 6b에 도시하는 바와 같이, 복수의 워드선(WL)이 서로 평행하게 형성된다. 워드선(WL)은 동일한 행에 존재하는 메모리 셀 트랜지스터(MT)의 컨트롤 게이트(30)를 공통으로 접속한다. 워드선(WL)과 평행하게 복수의 소스선(SL)이 형성된다. 소스선(SL)은 컨택트 플러그(38a)를 통해 소스 확산층(36a)에 전기적으로 접속된다. 복수의 로컬 비트선(LBL)이 워드선(WL)과 소스선(SL)을 교차하도록 형성된다. 로컬 비트선(LBL)은 컨택트 플러그(38b)를 통해 드레인 확산층(36b)에 전기적으로 접속된다.
이와 같이, 메모리 셀(MC)을 형성하는 메모리 셀 트랜지스터(MT)가 형성된다.
도 7a 및 도 7b는 더미 셀의 단면도 및 평면도이다. 도 7b는 평면도이고, 도 7a는 도 7b의 B-B'선 단면도이다.
도 7a에 도시하는 바와 같이, 반도체 기판(22) 상에는, 예컨대 약 10 ㎚ 막두께의 실리콘 산화막으로 이루어진 터널 산화막(게이트 절연막)(24)이 형성된다. 터널 산화막(24) 상에는, 예컨대 폴리실리콘으로 이루어진 플로팅 게이트(26)가 형성된다. 플로팅 게이트(26) 상에는, 예컨대 약 10 ㎚ 막두께의 실리콘 산화질화막으로 이루어진 절연막(28)이 형성된다. 절연막(28) 상에는, 예컨대 폴리실리콘으로 이루어진 컨트롤 게이트(30)가 형성된다. 터널 산화막(24), 플로팅 게이트(26), 절연막(28) 및 컨트롤 게이트(30)를 포함하는 적층체(32)의 측벽에는, 측벽 절연막(34)이 형성된다. 측벽 절연막(34)이 형성되어 있는 적층체(32)의 양측의 반도체 기판(22)에는, 소스/드레인 확산층(36a, 36b)이 형성된다.
도 7b에 도시하는 바와 같이, 복수의 워드선(WL)이 서로 평행하게 형성된다. 워드선(WL)은 동일한 행에 존재하는 더미 셀 트랜지스터(DT)의 컨트롤 게이트(30)를 공통으로 접속한다. 워드선(WL)과 평행하게 복수의 소스선(SL)이 형성된다. 소스선(SL)은 컨택트 플러그(38a)를 통해 소스 확산층(36a)에 전기적으로 접속된다. 복수의 로컬 비트선(LDBL)이 워드선(WL)과 소스선(SL)을 교차하도록 형성된다. 로컬 더미 비트선(LDBL)은 컨택트 플러그(38b)를 통해 드레인 확산층(36b)에 전기적으로 접속된다.
이와 같이, 더미 셀(DC)을 형성하는 더미 셀 트랜지스터(DT)가 형성된다.
전술한 바와 같이, 더미 셀(DC)은 메모리 셀(MC)을 형성하는 메모리 셀 트랜지스터(MT)와 같은 구조의 메모리 셀 트랜지스터(더미 셀 트랜지스터)(DT)로 형성된다. 다시 말해, 더미 셀(DC)은 메모리 셀(MC)을 형성하는 메모리 셀 트랜지스터(MT)와 같은 사이즈의 메모리 셀 트랜지스터(더미 셀 트랜지스터)(DT)로 형성된다.
도 1에 도시하는 바와 같이, 메모리 셀 어레이(10)와 별도로 레퍼런스 셀 어레이(40)가 설치된다.
도 8은 본 실시형태에 따른 반도체 기억 장치의 일부를 도시하는 회로도이다. 도 8에는 섹터 0과 섹터 1의 도시를 생략하고 있다.
도 8에 도시하는 바와 같이, 복수의 레퍼런스 셀(RC)이 매트릭스형으로 배열된다. 복수의 레퍼런스 셀(RC)은 레퍼런스 셀 어레이(40)를 형성한다.
복수의 레퍼런스 셀(RC) 중 하나의 레퍼런스 셀[RC(P)]은 기록 검증(프로그래밍 검증)용 레퍼런스 셀이다. 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT')의 게이트에는, 프로그래밍 검증용 레퍼런스 셀[RC(P)]을 선택하기 위한 워드선(REF_WL_P)이 접속된다. 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 임계 전압(PGMV)은 예컨대 약 6 V에 설정된다.
복수의 레퍼런스 셀(RC) 중 다른 레퍼런스 셀[RC(E)]은 소거 검증용 레퍼런스 셀[RC(E)]이다. 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 게이트에는, 소거 검증용 레퍼런스 셀[RC(E)]을 선택하기 위한 워드선(REF_WL_E)이 접속된다. 소거 검증용 레퍼런스 셀[RC(E)]의 임계 전압(ERSV)은 예컨대 약 3 V에 설정된다.
복수의 레퍼런스 셀(RC) 중 또 다른 레퍼런스 셀[RC(S)]은 소프트 프로그래밍 검증용 레퍼런스 셀이다. 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 게이트에는, 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]을 선택하기 위한 워드선(REF_WL_S)이 접속된다. 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 임계 전압(SPGMV)은 예컨대 약 1 V에 설정된다.
이들 레퍼런스 셀 어레이용 워드선(REF_WL_E, REF_WL_P, REF_WL_S)은 레퍼런스 셀 어레이용 X 디코더(로우 디코더)(42)에 접속된다.
각 레퍼런스 셀[RC(P), RC(E), RC(S)]의 메모리 셀 트랜지스터(MT')의 소스는 소스선(SL')에 접속된다. 소스선(SL')은 레퍼런스 셀 어레이용 소스 디코더(로우 디코더)(44)(도 1 참조)에 접속된다.
프로그래밍 검증용 레퍼런스 셀[RC(P)]의 드레인에는, 레퍼런스 비트선(REF_BL_P)이 접속된다. 프로그래밍 검증용 레퍼런스 셀[RC(P)] 이외의 레퍼런스 셀(RC)은 레퍼런스 비트선(REF_BL_P)에 접속되지 않는다.
소거 검증용 레퍼런스 셀[RC(E)]의 드레인에는, 레퍼런스 비트선(REF_BL_E)이 접속된다. 소거 검증용 레퍼런스 셀[RC(E)] 이외의 레퍼런스 셀(RC)은 레퍼런스 비트선(REF_BL_E)에 접속되지 않는다.
소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 드레인에는, 레퍼런스 비트선(REF_BL_S)이 접속된다. 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)] 이외의 레퍼런스 셀(RC)은 레퍼런스 비트선(REF_BL_S)에 접속되지 않는다.
레퍼런스 비트선(REF_BL_P, REF_BL_E, REF_BL_S)은 레퍼런스 셀 어레이용 Y 디코더(컬럼 디코더)(45)(도 1 참조)에 접속된다. 보다 구체적으로, 레퍼런스 비트선(REF_BL_P, REF_BL_E, REF_BL_S)은 레퍼런스 셀 어레이용 Y 디코더(45)에 설치된 복수의 트랜지스터(46a-46c)의 소스에 각각 접속된다. 복수의 트랜지스터(46a-46c)의 드레인은 신호선(REF_BL)에 접속된다. 복수의 트랜지스터(46a-46c)의 게이트에는, 신호선(SEL_P, SEL_E, SEL_S)이 각각 접속된다. 복수의 트랜지스터(46a-46c) 중 하나가 ON 상태에 설정됨으로써, 레퍼런스 비트선(REF_BL_P, REF_BL_E, REF_BL_S) 중 하나가 신호선(REF_BL)에 접속될 수 있다.
레퍼런스 셀 어레이용 Y 디코더(45)가 복수의 트랜지스터(46a-46c) 중 하나를 ON 상태에 설정함으로써, 레퍼런스 셀[RC(P), RC(E), RC(S)] 중 하나가 신호선(REF_BL)에 접속될 수 있다. 도 1에 도시하는 바와 같이, 신호선(REF_BL)은 센스 증폭기(47)의 입력 단자(50b)에 접속된다.
도 8에 도시하는 바와 같이, 더미 비트선(DEM_BL0, DEM_BL1)은 트랜지스터(48a, 48b)의 소스에 각각 접속된다. 트랜지스터(48a, 48b)의 드레인은 신호선(REF_BL)에 접속된다. 트랜지스터(48a, 48b)의 게이트에는, 신호(SEL_D0, SEL_D1)가 각각 입력된다.
도 1에는, 트랜지스터(48a, 48b)의 도시를 생략하고 있다.
신호(SEL_D0, SEL_D1)는 이하와 같은 논리 회로를 이용하여 생성된다.
즉, 신호(SEL_D0)는 OR 게이트(58)와 AND 게이트(60)를 조합한 논리 회로에 의해 생성된다. OR 게이트(58)의 입력 단자에는, 신호(SEC1)와 신호(SEC3)가 입력된다. 신호(SEC1)는 섹터 1이 선택될 때에 H(하이) 레벨이 된다. 신호(SEC3)는 섹터 3이 선택될 때에 H 레벨이 된다. AND 게이트(60)의 입력 단자에는, OR 게이트(58)의 출력 신호와, 신호(ERSV)가 입력된다. OR 게이트(58)의 출력 신호는 섹터 1 또는 섹터 3이 선택될 때에 H 레벨이 된다. 신호(ERSV)는 소거 검증이 행해질 때에 H 레벨이 된다. 따라서, 신호(SEL_D0)는, 섹터 1 또는 섹터 3이 선택되고 소거 검증이 행해질 때에, H 레벨이 된다.
신호(SEL_D1)는 OR 게이트(62)와 AND 게이트(64)를 조합한 논리 회로에 의해 생성된다. OR 게이트(62)의 입력 단자에는, 신호(SEC0)와 신호(SEC2)가 입력된다. 신호(SEC0)는 섹터 0이 선택될 때에 H 레벨이 된다. 신호(SEC2)는 섹터 2가 선택될 때에 H 레벨이 된다. AND 게이트(64)의 입력 단자에는, OR 게이트(62)의 출력 신호와, 신호(ERSV)가 입력된다. OR 게이트(62)의 출력 신호는 섹터 0 또는 섹터 2가 선택될 때에 H 레벨이 된다. 신호(ERSV)는 소거 검증이 행해질 때에 H 레벨이 된다. 따라서, 신호(SEL_D1)는, 섹터 0 또는 섹터 2가 선택되고 소거 검증이 행해질 때에, H 레벨이 된다.
트랜지스터(48a, 48b)의 게이트에는, 이러한 신호(SEL_D0, SEL_D1)가 각각 입력된다. 따라서, 섹터 1 또는 섹터 3이 선택되고 소거 검증이 행해질 때에, 트랜지스터(48a)는 ON 상태가 된다. 트랜지스터(48a)가 ON 상태가 되기 때문에, 섹터 0 또는 섹터 2 측에 있는 더미 비트선(DEM_BL0)이 신호선(REF_BL)에 접속된다. 한편, 트랜지스터(48b)가 OFF 상태가 되기 때문에, 섹터 1 또는 섹터 3 측에 있는 더미 비트선(DEM_BL1)은 신호선(REF_BL)에 접속되지 않는다. 이와 같이, 섹터 1 또는 섹터 3 측에 있는 메모리 셀(MC)의 소거 검증이 행해질 때에, 섹터 0 또는 섹터 2 측에 있는 더미 비트선(DEM_BL0)은 신호선(REF_BL)에 접속된다.
섹터 0 또는 섹터 2가 선택되고 소거 검증이 행해질 때에, 트랜지스터(48b)는 ON 상태가 된다. 트랜지스터(48b)가 ON 상태가 되기 때문에, 섹터 1 또는 섹터 3 측에 있는 더미 비트선(DEM_BL1)은 신호선(REF_BL)에 접속된다. 한편, 트랜지스터(48a)는 OFF 상태이다. 이에, 섹터 0 또는 섹터 2 측에 있는 더미 비트선(DEM_BL0)은 신호선(REF_BL)에 접속되지 않는다. 이와 같이, 섹터 0 또는 섹터 2 측에 있는 메모리 셀(MC)의 소거 검증이 행해질 때에, 섹터 1 또는 섹터 3 측에 있는 더미 비트선(DEM_BL1)은 신호선(REF_BL)에 접속된다.
도 1에는, OR 게이트(58, 62) 및 AND 게이트(60,64)의 도시를 생략하고 있다.
신호(SEL_D0)는 트랜지스터(48a)의 게이트뿐만 아니라 인버터(66)의 입력 단자에도 접속된다. 인버터(66)의 출력 단자는 트랜지스터(68)의 게이트에 접속된다. 트랜지스터(68)의 소스는 더미 비트선(DUM_BL0)에 접속되고, 트랜지스터(68)의 드레인은 Y 디코더(20)에 접속된다. 따라서, 섹터 1 또는 섹터 3 측에서 소거 검증이 행해질 때 외에는, 더미 비트선(DUM_BL0)은 Y 디코더(20)에 접속된다.
신호(SEL_D1)는 트랜지스터(48b)의 게이트뿐만 아니라 인버터(70)의 입력 단자에도 접속된다. 인버터(70)의 출력 단자는 트랜지스터(72)의 게이트에 접속된다. 트랜지스터(72)의 소스는 더미 비트선(DUM_BL1)에 접속되고, 트랜지스터(72)의 드레인은 Y 디코더(20)에 접속된다. 따라서, 섹터 0 또는 섹터 2 측에서 소거 검증이 행해질 때 외에는, 더미 비트선(DUM_BL1)은 Y 디코더(20)에 접속된다.
전술한 바와 같이, 섹터 1 또는 섹터 3 측에 있는 메모리 셀(MC)의 소거 검증이 행해질 때에만, 더미 비트선(DUM_BL0)이 신호선(REF_BL)에 접속된다. 또한, 섹터 0 또는 섹터 2 측에 있는 메모리 셀(MC)의 소거 검증이 행해질 때에만 더미 비트선(DUM_BL1)이 신호선(REF_BL)에 접속된다. 프로그래밍 검증 및 소프트 프로그래밍 검증이 행해질 때에는, 더미 비트선(DUM_BL0, DUM_BL1)이 신호선(REF_BL)에 접속되지 않는다.
도 1에는, 인버터(66, 70) 및 트랜지스터(68, 72)의 도시를 생략하고 있다.
센스 증폭기(47)는 차동형 센스 증폭기이다. 센스 증폭기(47)의 한쪽 입력 단자(50a)에는, 선택된 메모리 셀(MC)이 선택된 비트선(LBL, GBL) 등을 통해 전기적으로 접속된다. 또한, 센스 증폭기(47)의 다른쪽 입력 단자(50b)에는, 선택된 레퍼런스 셀[RC(P), RC(E), RC(S)]이 선택된 레퍼런스 비트선(REF_BL_P, REF_BL_E, REF_BL_S) 등을 통해, 적절하게 전기적으로 접속된다. 소거 검증이 행해질 때에, 센스 증폭기(47)의 다른쪽 입력 단자(50b)에는, 더미 셀(DC)이 선택된 더미 비트선(DLBL) 등을 통해 전기적으로 접속된다. 센스 증폭기(47)는 메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)에 흐르는 전류와, 레퍼런스 셀(RC)에 전기적으로 접속된 다른쪽 입력 단자(50b)에 흐르는 전류를 비교한다. 다시 말해, 센스 증폭기(47)는 메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)의 전압(전위)을 레퍼런스 셀(RC)에 전기적으로 접속된 다른쪽 입력 단자(50b)의 전압(전위)과 비교한다. 센스 증폭기(47)는 상기 한쪽 입력 단자(50a)와 상기 다른쪽 입력 단자(50b) 간의 전류 또는 전압의 비교 결과에 기초하여, 소거 검증의 합격 여부를 판정한다.
메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)의 전류가 레퍼런스 셀[RC(E)]에 전기적으로 접속된 다른쪽 입력 단자(50b)의 전류보다 큰 경우에는, 소거 검증은 합격으로 판정된다.
한편, 메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)의 전류가 레퍼런스 셀[RC(E)]에 전기적으로 접속된 다른쪽 입력 단자(50b)의 전류보다 작은 경우에는, 소거 검증은 불합격으로 판정된다.
센스 증폭기(47)에 의한 검증의 합격 또는 불합격의 판정 결과는 스테이트 머신(제어 유닛, 제어 회로)(52)에 입력된다.
스테이트 머신(52)은 본 실시형태에 따른 반도체 기억 장치를 일반적으로 제어한다. 스테이트 머신(52)은 어드레스 생성 회로/프리디코더(54)에 신호를 출력한다. 스테이트 머신(52)은 검증이 합격인 경우에는 어드레스의 값을 증대하고, 증대된 어드레스 신호를 어드레스 생성 회로/프리디코더(54)에 출력한다.
어드레스 생성 회로/프리디코더(54)는, 스테이트 머신(52)으로부터의 신호에 기초하여, X 디코더(11), Y 디코더(20), 및 소스 디코더(12a, 12b) 등에 신호를 출력한다.
스테이트 머신(52)은 레퍼런스 셀 어레이용 X 디코더(42), 소스 디코더(44) 및 Y 디코더(45) 등에도 제어 신호를 출력한다.
스테이트 머신(52)은 전압 발생 회로(전원 공급 회로)(56)에도 제어 신호를 출력한다.
전압 발생 회로(56)는 각 회로에 전원을 공급한다.
이렇게, 본 실시형태에 따른 반도체 기억 장치가 형성된다.
(소거 방법)
다음으로, 본 실시형태에 따른 반도체 기억 장치의 소거 방법에 대해 도 1 내지 도 10을 참조하여 설명한다. 도 9는 본 실시형태에 따른 반도체 기억 장치의 소거 방법의 흐름도이다.
반도체 기억 장치의 메모리 셀 어레이(10)에 기록된 정보의 소거는 전술한 바와 같이, 섹터(메모리 블록) 단위로 일괄적으로 행해진다.
여기서는, 먼저, 섹터 2에 존재하는 메모리 셀(MC)에 기록된 정보를 소거한 다음에, 섹터 3에 존재하는 메모리 셀(MC)에 기록된 정보를 소거하는 경우를 예로 들어 소거 방법을 설명한다.
섹터 2 내에 존재하는 메모리 셀(MC)에 기록된 정보는 이하와 같이 소거된다.
먼저, 섹터 2 내의 메모리 셀(MC)에 기록된 정보를 소거하는 소거 시퀀스 전에, 섹터 2 내의 모든 메모리 셀(MC)을, 기록된 상태, 즉 프로그래밍 상태로 하는 프리프로그래밍 시퀀스가 행해진다. 메모리 셀(MC)의 정보를 소거하기 전에 프리프로그래밍이 행해지는 이유는, 정보가 소거된 메모리 셀(MC)과 정보가 기록된 메모리 셀(MC)이 혼재하면, 일부 메모리 셀(MC)은 정보가 지나치게 소거될 우려가 있다.
프리프로그래밍 시퀀스에 있어서, 섹터 2 내의 모든 메모리 셀(MC)에 대해, 이하와 같이 프로그래밍 검증(기록 검증)이 행해진다(단계 S1). 프로그래밍 검증이 행해질 경우, 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)이 X 디코더(11)에 의해 선택된다. 구체적으로, 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)의 전위는 H 레벨에 설정되고, 상기 워드선(WL) 외의 워드선(WL)의 전위는 L(로우) 레벨에 설정된다. H 레벨의 워드선(WL)의 전위, 즉 선택된 워드선(WL)의 전위는, 예컨대 약 6 V이다. L 레벨의 워드선(WL)의 전위, 즉 비선택 워드선(WL)의 전위는, 예컨대 약 0 V이다. 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 소스선(SL)은 소스 디코더(12a)에 의해 접지된다(0 V). 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인에 접속된 로컬 비트선(LBL)은 섹터 셀렉터(13c) 및 Y 디코더(20)에 의해 선택된다. 구체적으로, 섹터 셀렉터(13c) 내에 설치된 복수의 트랜지스터(16a-16d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL)이 선택된다. Y 디코더(20) 내에 설치된 복수의 트랜지스터(도시 생략) 중 하나가 ON 상태에 설정됨으로써, 선택된 로컬 비트선(LBL)이 신호선(BL)에 접속된다. 이와 같이, 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인은 선택된 글로벌 비트선(GBL) 및 신호선(BL)을 통해, 센스 증폭기(47)의 한쪽 입력 단자(50a)에 접속된다.
프로그래밍 검증 시에, 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_P)이 X 디코더(42)에 의해 선택된다. 구체적으로, 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_P)의 전위는 H 레벨에 설정되고, 상기 워드선(REF_WL_P) 이외의 워드선(REF_WL_E, REF_WL_S)의 전위는 L 레벨에 설정된다. 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT)'의 소스에 접속된 소스선(SL')은 소스 디코더(44)에 의해 접지된다(0 V). 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT')의 드레인에 접속된 레퍼런스 비트선(REF_BL_P)은 Y 디코더(45)에 의해 선택된다. 구체적으로, 트랜지스터(46a)가 ON 상태에 설정되고, 트랜지스터(46b, 46c)가 OFF 상태에 설정됨으로써, 레퍼런스 비트선(REF_BL_P)이 선택된다. 따라서, 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT')의 드레인이 레퍼런스 비트선(REF_BL_P) 및 신호선(REF_BL)을 통해 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 접속된다. 프로그래밍 검증 시에는, 트랜지스터(48a, 48b)가 OFF 상태에 설정됨으로써, 더미 비트선(DUM_BL0, DUM_BL1)은 신호선(REF_BL)에 접속되지 않는다.
프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT')의 임계 전압(PGMV)보다 낮은 경우에, 프로그래밍 검증은 불합격이다. 한편, 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 프로그래밍 검증용 레퍼런스 셀[RC(P)]의 메모리 셀 트랜지스터(MT')의 임계 전압(PGMV)보다 높은 경우에는, 프로그래밍 검증은 합격이다.
프로그래밍 검증의 합격 및 불합격은 차동형 센스 증폭기(47)에 의해 판정된다. 구체적으로, 먼저, 선택된 메모리 셀(MC)에 접속된 비트선(LBL, GBL, BL)과, 레퍼런스 셀[RC(P)]에 접속된 비트선(REF_BL_P, REF_BL)에 대해 프리차지가 행해진다. 선택된 메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a) 및 레퍼런스 셀[RC(P)]에 전기적으로 접속된 다른쪽 입력 단자(50b)의 전류 또는 전압이 센스 증폭기(47)에 의해 비교된다. 메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)에 흐르는 전류가 레퍼런스 셀[RC(P)]에 전기적으로 접속된 다른쪽 입력 단자(50b)에 흐르는 전류보다 큰 경우에는, 프로그래밍 검증은 불합격이다.
프로그래밍 검증 결과가 불합격인 경우인 경우, 센스 증폭기(47)는 불합격을 나타내는 신호를 스테이트 머신(52)에 출력한다.
프로그래밍 검증 결과가 불합격인 경우에, 메모리 셀(MC)에 대하여, 프로그래밍(기록)이 행해진다(단계 S2).
프로그래밍이 행해진 셀(MC)에 대해, 다시 프로그래밍 검증이 행해진다(단계 S1).
메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)에 흐르는 전류가 레퍼런스 셀[RC(P)]에 전기적으로 접속된 다른쪽 입력 단자(50b)에 흐르는 전류보다 작은 경우에는, 프로그래밍 검증은 합격이다.
프로그래밍 검증 결과가 합격인 경우에는, 상기 메모리 셀(MC)의 어드레스가 최종 어드레스인지의 여부가 판정된다(단계 S3). 상기 메모리 셀(MC)의 어드레스가 최종 어드레스가 아닌 경우(NO)에, 어드레스에 1이 더해져(어드레스+1)(단계 S4), 다음 어드레스의 메모리 셀(MC)에 대해 프로그래밍 검증이 행해진다(단계 S1).
최종 어드레스의 메모리 셀(MC)에 대해 프로그래밍 검증이 완료되면(YES), 프리프로그래밍 시퀀스가 완료된다.
도 10은 메모리 셀의 임계 전압의 분포를 나타내는 그래프이다. 도 10에서, 임계 전압은 횡축에 나타내고, 종축에는 셀수를 나타낸다.
도 10에 도시하는 바와 같이, 프리프로그래밍 시퀀스가 완료된 단계에서는, 섹터 2 내의 메모리 셀(MC, DC)의 임계 전압이 레퍼런스 셀[RC(P)]의 임계 전압(PGMV)보다 높다[분포(100)].
프리프로그래밍 시퀀스가 완료된 후에는, 소거 시퀀스가 이어진다.
소거 시퀀스에서는, 소거 검증이 이하와 같이 행해진다(단계 S5).
소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)이 X 디코더(11)에 의해 선택된다. 구체적으로, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)의 전위는 H 레벨에 설정되고, 상기 워드선(WL) 이외의 워드선(WL)의 전위는 L 레벨에 설정된다. 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 소스선(SL)은 소스 디코더(12a)에 의해 접지된다(0 V). 또한, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인에 접속된 로컬 비트선(LBL)은 섹터 셀렉터(13c) 및 Y 디코더(20)에 의해 선택된다. 구체적으로, 섹터 셀렉터(13c) 내에 설치된 복수의 트랜지스터(16a-16d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL)이 선택된다. Y 디코더(20) 내에 설치된 복수의 트랜지스터(도시하지 않음) 중 하나가 ON 상태에 설정됨으로써, 선택된 로컬 비트선(LBL)이 신호선(BL)에 접속된다. 이와 같이, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인은 선택된 로컬 비트선(LBL), 선택된 글로벌 비트선(GBL) 및 신호선(BL)을 통해, 센스 증폭기(47)의 한쪽 입력 단자(50a)에 접속된다.
소거 검증 시에는, 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_E)이 X 디코더(42)에 의해 선택된다. 구체적으로, 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_E)은 H 레벨에 설정되고, 상기 워드선 이외의 워드선(REF_WL_P, REF_WL_S)은 L 레벨에 설정된다. 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 소스에 접속된 소스선(SL')은 소스 디코더(44)에 의해 접지된다(0 V). 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 드레인에 접속된 레퍼런스 비트선(REF_BL_E)은 Y 디코더(45)에 의해 선택된다. 구체적으로, 트랜지스터(46b)가 ON 상태에 설정되고, 트랜지스터(46a, 46c)가 OFF 상태에 설정됨으로써, 레퍼런스 비트선(REF_BL_E)이 선택된다. 이와 같이, 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 드레인은 레퍼런스 비트선(REF_BL_E) 및 신호선(REF_BL)을 통해, 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 접속된다.
섹터 2의 메모리 셀(MC)에 대해 소거 검증이 행해질 경우에, 트랜지스터(48b)가 ON 상태가 되기 때문에, 더미 비트선(DUM_BL1)은 신호선(REF_BL)에 접속된다. 따라서, 섹터 3에 설치된 복수의 더미 셀(DC)은 더미 로컬 비트선(DLBL) 및 더미 비트선(DUM_BL1)을 통해, 신호선(REF_BL)에 접속된다. 섹터 3 내의 더미 셀(DC)은 미리 소거 상태에 설정되어 있다. 섹터 3(DCT3) 내의 더미 셀(DC)의 메모리 셀 트랜지스터(DT)의 게이트에 접속된 워드선(WL)의 전위는 모두 L 레벨(0 V)에 설정된다. 따라서, 섹터 3에 설치된 복수의 더미 셀(DC)에 전기적으로 접속된 신호선(REF_BL)에는, 더미 셀(DC)에 의한 컬럼 누설 전류가 흐른다. 트랜지스터(48a)가 OFF 상태이기 때문에, 더미 비트선(DUM_BL0)은 신호선(REF_BL)에 접속되지 않는다. 전술한 바와 같이, 소거 검증 시에는, 소거 검증용 레퍼런스 셀[RC(E)]뿐만 아니라, 소거 대상인 섹터 2와 상이한 섹터 3의 더미 셀(DC)도 센스 증폭기(47)의 입력 단자(50b)에 전기적으로 접속된다.
소거 검증의 대상이 되는 선택된 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 임계 전압(ERSV)보다 높은 경우에는, 소거 검증은 불합격이다. 한편, 소거 검증의 대상이 되는 선택된 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT)'의 임계 전압(ERSV)보다 낮은 경우에는, 소거 검증은 합격이다. 소거 검증의 합격 및 불합격은 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a) 및 레퍼런스 셀[RC(E)]에 접속된 센스 증폭기(47)의 다른쪽 입력 단자(50b) 간의 전류 또는 전류를 비교함으로써 판정된다. 예컨대, 소거 검증의 대상이 되는 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)에 흐르는 전류가 소거 검증용 레퍼런스 셀[RC(E)]에 접속된 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 흐르는 전류보다 큰 경우에, 소거 검증은 합격이다. 한편, 소거 검증의 대상이 되는 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)에 흐르는 전류가 소거 검증용 레퍼런스 셀[RC(E)]에 접속된 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 흐르는 전류보다 작은 경우에, 소거 검증은 불합격이다.
선택된 메모리 셀(MC)에 전기적으로 접속된 센스 증폭기(47)의 입력 단자(50a)에는, 선택된 메모리 셀(MC)에 흐르는 전류뿐만 아니라, 로컬 비트선(LBL)에 의해 공통으로 접속된 비선택 복수의 메모리 셀(MC)에 의한 누설 전류도 흐른다. 이러한 누설 전류(컬럼 누설 전류)는 온도가 상승함에 따라 더 커질 경향이 있다. 따라서, 선택된 메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)의 전류와, 소거 검증용 레퍼런스 셀[RC(E)]에 단순히 전기적으로 접속된 다른쪽 입력 단자(50b)의 전류를 서로 비교하는 경우에, 고온에서 소거 검증의 오판정이 발생할 우려가 있다. 즉, 선택된 메모리 셀(MC)에서 소거가 불충분함에도 불구하고, 선택된 메모리 셀(MC)에 전기적으로 접속된 한쪽 입력 단자(50a)의 전류가 커져, 소거 검증이 합격으로 오판될 우려가 있다.
그러나, 본 실시형태에서는, 소거 검증 시에, 소거 검증용 섹터 2와 상이한 섹터 3에 설치된 비선택 더미 셀(DC)을 공통으로 접속하는 더미 로컬 비트선(DLBL)이 센스 증폭기(47)의 입력 단자(50b)에 전기적으로 접속된다. 따라서, 더미 로컬 비트선(DLBL)에 의해 공통으로 접속된 복수의 비선택 더미 셀(DC)에 의한 누설 전류가 센스 증폭기(47)의 입력 단자(50b)에 흐른다. 따라서, 입력 단자(50a)에 전기적으로 접속된 복수의 비선택 메모리 셀(MC)에 의한 누설 전류의 영향은 입력 단자(50b)에 전기적으로 접속된 복수의 비선택 더미 셀(DC)의 누설 전류에 의해 상쇄될 수 있다. 이와 같이, 본 실시형태에 따르면, 선택된 메모리 셀(MC)의 정보가 충분히 소거되지 않았음에도 불구하고, 소거 검증의 오판정을 방지할 수 있다.
도 10에 도시하는 바와 같이, 프리프로그래밍 후에 그리고 소거 전의 단계에서, 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압은 분포(100)로 분포하게 된다. 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압은 소거 검증용 레퍼런스 셀[RC(E)]의 임계 전압(ERSV)보다 모두 높기 때문에, 소거 검증은 불합격이다.
소거 검증 결과가 불합격인 경우에, 센스 증폭기(47)는 불합격을 나타내는 신호를 스테이트 머신(52)에 출력한다.
소거 검증 결과가 불합격이면, 메모리 셀(MC)에 기록된 정보가 소거된다(단계 S6). 메모리 셀(MC)에 기록된 정보의 소거는 전술한 바와 같이 섹터 단위로 일괄적으로 행해진다. 여기서는, 섹터 2 내의 모든 메모리 셀(MC)에 대해 일괄적으로 소거가 행해진다. 섹터 2 내의 모든 메모리 셀(MC)에 기록된 정보의 소거는 섹터 2 내의 모든 워드선(WL)의 전위를 마이너스 전위에 설정하고, 섹터 2의 웰(도시하지 않음)을 플러스 전위에 설정함으로써 행해진다. 여기서는, 섹터 2의 모든 워드선(WL)의 전위가 예컨대 -10 V에 설정된다. 섹터 2의 웰의 전위는 예컨대 1O V에 설정된다. 소거용 전압은 미리 정해진 시간 동안 펄스로 인가된다(소거 펄스).
소거 후에, 정보가 지나치게 소거된 메모리 셀(MC), 즉 과소거된 메모리 셀(MC)에 대해, 다음과 같이 소프트 프로그래밍이 행해진다. 소프트 프로그래밍이란, 과소거된 메모리 셀(MC)에 대해, 적당한 기록이 행해짐으로써, 상기 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 상승하는 것이다.
소프트 프로그래밍 시퀀스에서는, 먼저 소프트 프로그래밍 검증이 행해진다(단계 S7).
소프트 프로그래밍 검증 시에는, 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)이 X 디코더(11)에 의해 선택된다. 구체적으로, 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)의 전위는 H 레벨에 설정되고, 상기 워드선(WL) 이외의 워드선(WL)의 전위는 L 레벨에 설정된다. 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 소스선(SL)은 소스 디코더(12a)에 의해 접지된다(OV). 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인에 접속된 로컬 비트선(LBL)은 섹터 셀렉터(13c) 및 Y 디코더(20)에 의해 선택된다. 구체적으로, 섹터 셀렉터(13c) 내에 설치된 복수의 트랜지스터(16a-16d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL)이 접속된다. 또한, Y 디코더(20) 내에 설치된 복수의 트랜지스터(도시하지 않음) 중 하나가 ON 상태에 설정됨으로써, 선택된 로컬 비트선(LBL)이 신호선(BL)에 접속된다. 이와 같이, 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인이 선택된 로컬 비트선(LBL), 선택된 글로벌 비트선(GBL) 및 신호선(BL)을 통해, 센스 증폭기(47)의 입력 단자(50a)에 접속된다. 소프트 프로그래밍 검증 시에는, 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_S)이 X 디코더(42)에 의해 선택된다. 구체적으로, 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_S)은 H 레벨에 설정되고, 상기 워드선 이외의 워드선(REF_WL_P, REF_WL_E)은 L 레벨에 설정된다. 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 소스에 접속된 소스선(SL')은 소스 디코더(44)에 의해 접지된다(OV). 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 드레인에 접속된 레퍼런스 비트선(REF_BL_S)은 Y 디코더(45)에 의해 선택된다. 구체적으로, 트랜지스터(46c)가 ON 상태에 설정되고, 트랜지스터(46a, 46b)가 OFF 상태에 설정됨으로써, 레퍼런스 비트선(REF_BL_S)이 선택된다. 이와 같이, 소프트 프로그래밍용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 드레인이 레퍼런스 비트선(REF_BL_S) 및 신호선(REF_BL)을 통해 센스 증폭기(47)의 입력 단자(50b)에 접속된다. 소프트 프로그래밍 검증 시에는, 트랜지스터(48a, 48b)가 OFF 상태에 설정되고, 더미 비트선(DUM_BL0, DUM_BL1)은 신호선(REF_BL)에 접속되지 않는다.
소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 임계 전압(SPGMV)보다 낮은 경우에, 소프트 프로그래밍 검증은 불합격이다. 한편, 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 메모리 셀 트랜지스터(MT')의 임계 전압(SPGMV)보다 높은 경우에, 소프트 프로그래밍 검증은 합격이다. 소프트 프로그래밍 검증의 합격 및 불합격은 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)와 레퍼런스 셀[RC(S)]에 접속된 센스 증폭기(47)의 다른쪽 입력 단자(50b) 간의 전류 또는 전류를 비교함으로써 판정된다. 예컨대, 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)에 흐르는 전류가 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]에 접속된 다른쪽 입력 단자(50b)에 흐르는 전류보다 작은 경우에는, 소프트 프로그래밍 검증은 합격이다. 한편, 소프트 프로그래밍 검증의 대상이 되는 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)에 흐르는 전류가 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]에 접속된 다른쪽 입력 단자(50b)에 흐르는 전류보다 큰 경우에, 소프트 프로그래밍 검증은 불합격이다. 소프트 프로그래밍 검증 결과가 불합격인 경우에, 센스 증폭기(47)는 불합격을 나타내는 신호를 스테이트 머신(52)에 출력한다.
소프트 프로그래밍 검증 결과가 불합격인 경우에, 상기 메모리 셀(MC)에 대해 소프트 프로그래밍이 행해진다(단계 S8).
그리고, 소프트 프로그래밍이 행해진 메모리 셀(MC)에 대해, 다시 소프트 프로그래밍 검증이 행해진다(단계 S7).
소프트 프로그래밍 검증 결과가 합격이면, 상기 메모리 셀(MC)의 어드레스가 최종 어드레스인지의 여부가 판정된다(단계 S9). 상기 메모리 셀(MC)의 어드레스가 최종 어드레스가 아닌 경우에, 상기 어드레스에 1이 더해져(어드레스+1)(단계 S10), 다음 어드레스의 메모리 셀(MC)에 대해 소프트 프로그래밍 검증이 행해진다(단계 S7).
도 10에 도시하는 바와 같이, 첫번째 소거가 행해진 단계에서는, 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압이, 예컨대 분포(101)와 같이 분포해 있다. 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압이 도 10의 분포(101)와 같이 모두 소프트 프로그래밍용 레퍼런스 셀[RC(S)]의 임계 전압(SPGMV)보다 높은 경우에, 소프트 프로그래밍 검증은 모두 합격이다.
최종 어드레스의 메모리 셀(MC)에 대해 소프트 프로그래밍 검증이 완료되면(YES), 다시 소거 검증이 행해진다(단계 S5).
첫번째 소거가 행해진 단계에서는, 전술한 바와 같이, 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압은 예컨대 도 10의 분포(101)와 같이 분포하게 된다. 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압이 도 10의 분포(101)와 같이 모두 소거 검증용 레퍼런스 셀[RC(E)]의 임계 전압(ERSV)보다 높은 경우에, 소거 검증은 모두 불합격이다.
소거 검증이 불합격이면, 다시 소거가 행해진다(단계 S6). 전술한 바와 같이, 소거는 섹터 2 내의 모든 메모리 셀(MC)에 대해 일괄적으로 행해진다.
그리고, 전술한 소프트 프로그래밍 시퀀스(단계 S7-S10)가 적절하게 행해진다.
두번째 소거가 행해진 단계에서는, 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압은 예컨대 도 10의 분포(102)와 같이 분포하게 된다. 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압이 도 10의 분포(102)와 같이 모두 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 임계 전압(SPGMV)보다 높은 경우에는, 소프트 프로그래맹 검증은 모두 합격이다.
소프트 프로그래밍 시퀀스 후에는, 다시 소거 검증이 행해진다(단계 S5).
선택된 메모리 셀(MC)에 대해 소거 검증이 합격이면, 상기 메모리 셀(MC)의 어드레스가 최종 어드레스인지의 여부가 판정된다(단계 S11). 상기 메모리 셀(MC)의 어드레스가 최종 어드레스가 아닌 경우에, 상기 어드레스에 1이 더해져(어드레스+1)(단계 S12), 다음 어드레스의 메모리 셀(MC)에 대해 소거 검증이 행해진다(단계 S5).
두번째 소거가 행해진 단계에서는, 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압은 예컨대 도 10의 분포(102)와 같이 분포하게 된다. 소거 검증용 레퍼런스 셀[RC(E)]의 임계 전압(ERSV)보다 임계 전압이 낮은 메모리 셀(MC, DC)은 소거 검증이 합격이다. 한편, 소거 검증용 레퍼런스 셀[RC(E)]의 임계 전압(ERSV)보다 임계 전압이 높은 메모리 셀(MC, DC)은 소거 검증이 불합격이다.
소거 검증이 불합격인 경우에는, 다시 소거가 행해진다(단계 S6). 소거는 전술한 바와 같이 섹터 2 내의 메모리 셀(MC)에 대해 일괄적으로 행해진다.
그리고, 전술한 소프트 프로그래밍 시퀀스(단계 S7-S10)가 적절하게 행해진다. 예컨대, 세번째 소거가 행해진 단계에서는, 소프트 프로그래밍 검증용 레퍼런스 셀[RC(S)]의 임계 전압(SPGMV)보다 임계 전압이 낮은 메모리 셀(MC, DC)이 종종 나타난다.
세번째 소거 후에 소프트 프로그래밍이 행해질 경우, 섹터 2 내에 존재하는 메모리 셀(MC, DC)의 임계 전압은 예컨대 도 10의 분포(103)와 같이 분포하게 된다.
소프트 프로그래밍 시퀀스가 행해진 후에는, 다시 소거 검증이 행해진다(단계 S5).
최종 어드레스의 메모리 셀(MC)에 대해 소거 검증이 완료되면, 섹터 2에 대한 소거 시퀀스가 완료된다.
이와 같이, 섹터 2 내에 존재하는 메모리 셀(MC)에 기록된 정보가 소거된다.
섹터 2에 존재하는 메모리 셀(MC)에 기록된 정보의 소거가 완료된 후에는, 예컨대 섹터 3에 존재하는 메모리 셀(MC)에 기록된 정보의 소거가 행해진다.
섹터 3 내에 존재하는 메모리 셀(MC)에 기록된 정보의 소거는 다음과 같이 행해진다. 전술한 바와 같이, 소거는 섹터 단위로 일괄적으로 행해진다.
소거될 섹터 3 내의 메모리 셀(MC)에 기록된 정보의 소거 전에, 프리프로그래밍 시퀀스가 행해진다.
프리프로그래밍 시퀀스에서는, 섹터 3 내의 모든 메모리 셀(MC)에 대해, 프로그래밍 검증이 행해진다(단계 S1).
프로그래밍 검증 결과가 불합격인 경우에, 상기 메모리 셀(MC)에 대해, 프로그래밍이 행해진다(단계 S2).
그리고, 프로그래밍이 행해진 메모리 셀(MC)에 대해, 다시 프로그래밍 검증이 행해진다(단계 S1).
프로그래밍 검증 결과가 합격이면, 상기 메모리 셀(MC)의 어드레스가 최종 어드레스인지의 여부가 판정된다(단계 S3). 상기 메모리 셀(MC)의 어드레스가 최종 어드레스가 아닌 경우에는, 상기 어드레스에 1이 더해져(단계 S4), 다음 어드레스의 메모리 셀(MC)에 대해 프로그래밍 검증이 행해진다(단계 S1).
최종 어드레스의 메모리 셀(MC)에 대해 프로그래밍 검증이 완료된 경우에는, 프리프로그래밍 시퀀스가 완료된다. 프리프로그래밍 시퀀스가 완료된 경우에는, 소거 시퀀스가 이어진다.
소거 시퀀스에서는, 먼저 소거 검증이 다음과 같이 행해진다(단계 S5).
소거 검증 시에, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)이 X 디코더(11)에 의해 선택된다. 구체적으로, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 게이트에 접속된 워드선(WL)은 H 레벨에 설정되고, 상기 워드선(WL) 이외의 워드선(WL)은 L 레벨에 설정된다. 또한, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 소스선(SL)은 소스 디코더(12a)에 의해 접지된다(0 V). 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인에 접속된 로컬 비트선(LBL)은 섹터 셀렉터(13d) 및 Y 디코더(20)에 의해 선택된다. 구체적으로, 섹터 셀렉터(13d)에 설치된 복수의 트랜지스터(17a-17d) 중 하나가 ON 상태에 설정됨으로써, 로컬 비트선(LBL)이 선택된다. 또한, Y 디코더(20) 내에 설치된 복수의 트랜지스터(도시하지 않음) 중 하나가 ON 상태에 설정됨으로써, 선택된 로컬 비트선(LBL)이 신호선(BL)에 접속된다. 이와 같이, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 드레인이 선택된 로컬 비트선(LBL), 선택된 글로벌 비트선(GBL) 및 신호선(BL)을 통해, 센스 증폭기(47)의 한쪽 입력 단자(50a)에 접속된다.
소거 검증 시에는, 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_E)이 X 디코더(42)에 의해 선택된다. 구체적으로, 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 게이트에 접속된 워드선(REF_WL_E)은 H 레벨에 설정되고, 상기 워드선 이외의 워드선(REF_WL_P, REF_WL_S)은 L 레벨에 설정된다. 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT)'의 소스에 접속된 소스선(SL')은 소스 디코더(44)에 의해 접지된다(0 V). 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 드레인에 접속된 레퍼런스 비트선(REF_BL_E)은 Y 디코더(45)에 의해 선택된다. 구체적으로, 트랜지스터(46b)가 ON 상태에 설정되고, 트랜지스터(46a, 46c)가 OFF 상태에 설정됨으로써, 레퍼런스 비트선(REF_BL_E)이 선택된다. 이와 같이, 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT)'의 드레인이 레퍼런스 비트선(REF_BL_E) 및 신호선(REF_BL)을 통해, 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 접속된다.
섹터 3 내의 메모리 셀(MC)의 소거 검증 시에, 트랜지스터(48a)가 ON 상태가 됨으로써, 더미 비트선(DUM_BL0)이 신호선(REF_BL)에 접속된다. 따라서, 섹터 2에 설치된 복수의 더미 셀(DC)이 더미 로컬 비트선(DLBL) 및 더미 비트선(DUM_BL0)을 통해, 신호선(REF_BL)에 접속된다. 섹터 2 내의 더미 셀(DC)은 미리 소거 상태에 설정되어 있다. 섹터 2(DCT2) 내의 더미 셀(DC)의 메모리 셀 트랜지스터(DT)의 게이트에 접속된 워드선(WL)의 전위는 모두 L 레벨(OV)에 설정된다. 따라서, 섹터 2에 설치된 복수의 더미 셀(DC)에 전기적으로 접속된 신호선(REF_BL)에는, 컬럼 누설 전류가 흐른다. 트랜지스터(48b)는 OFF 상태이고, 더미 비트선(DUM_BL1)은 신호선(REF_BL)에 접속되지 않는다. 이와 같이, 소거 검증 시에, 소거 검증용 레퍼런스 셀[RC(E)]뿐만 아니라, 소거 대상인 섹터 3과 상이한 섹터 2 내의 더미 셀(DC)도 센스 증폭기(47)의 입력 단자(50b)에 전기적으로 접속된다.
전술한 바와 같이, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 임계 전압보다 높은 경우에는, 소거 검증은 불합격이다. 한편, 전술한 바와 같이, 소거 검증의 대상이 되는 메모리 셀(MC)의 메모리 셀 트랜지스터(MT)의 임계 전압이 소거 검증용 레퍼런스 셀[RC(E)]의 메모리 셀 트랜지스터(MT')의 임계 전압보다 낮은 경우에는, 소거 검증은 합격이다. 소거 검증의 합격 및 불합격은 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)와, 레퍼런스 셀[RC(E)]에 접속된 센스 증폭기(47)의 다른쪽 입력 단자(50b) 간의 전류 또는 전압을 비교함으로써 판정된다. 예컨대, 소거 검증의 대상이 되는 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)에 흐르는 전류가 소거 검증용 레퍼런스 셀[RC(E)]에 접속된 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 흐르는 전류보다 큰 경우에는, 소거 검증은 합격이다. 한편, 소거 검증의 대상이 되는 메모리 셀(MC)에 접속된 센스 증폭기(47)의 한쪽 입력 단자(50a)에 흐르는 전류가 소거 검증용 레퍼런스 셀[RC(E)]에 접속된 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 흐르는 전류보다 작은 경우에는, 소거 검증은 불합격이다. 소거 검증 결과가 불합격인 경우에, 센스 증폭기(47)는 불합격을 나타내는 신호를 스테이트 머신(52)에 출력한다.
소거 검증 결과가 불합격인 경우에, 메모리 셀(MC)에 기록된 정보가 소거된다(단계 S6). 메모리 셀(MC)에 기록된 정보의 소거는 전술한 바와 같이 섹터 단위로 일괄적으로 행해진다. 여기서, 섹터 3 내의 모든 메모리 셀(MC)에 대해 한번에 소거가 행해진다. 섹터 3 내의 모든 메모리 셀(MC)에 기록된 정보의 소거는, 섹터 3 내의 모든 워드선(WL)을 마이너스 전위에 설정하고, 섹터 3의 웰(도시하지 않음)을 플러스 전위에 설정함으로써 행해진다.
소거 후에는 소프트 프로그래밍 검증이 행해진다(단계 S7).
소프트 프로그래밍 검증 결과가 불합격인 경우에는, 상기 메모리 셀(MC)에 대해 소프트 프로그래밍이 행해진다(단계 S8).
그리고, 소프트 프로그래밍이 행해진 메모리 셀(MC)에 대해, 다시 소프트 프로그래밍 검증이 행해진다(단계 S7).
소프트 프로그래밍 검증 결과가 합격인 경우에는, 상기 메모리 셀(MC)의 어드레스가 최종 어드레스인지의 여부가 판정된다(단계 S9). 상기 메모리 셀(MC)의 어드레스가 최종 어드레스가 아닌 경우에는, 상기 어드레스에 1이 더해져(단계 S10), 다음 어드레스의 메모리 셀(MC)에 대해 소프트 프로그래밍 검증이 행해진다(단계 S7).
최종 어드레스의 메모리 셀(MC)에 대해 소프트 프로그래밍 검증이 완료된 경우에는, 다시 소거 검증이 행해진다(단계 S5).
소거 검증이 불합격인 경우에는, 전술한 단계 S6-S10이 적절하게 행해지고, 다시 소거 검증이 행해진다(단계 S5).
한편, 소거 검증이 합격인 경우에, 상기 메모리 셀(MC)의 어드레스가 최종 어드레스인지의 여부가 판정된다(단계 S11). 상기 메모리 셀(MC)의 어드레스가 최종 어드레스가 아닌 경우(NO)에, 상기 어드레스에 1이 더해져(어드레스+1)(단계 S12), 다음 어드레스의 메모리 셀(MC)에 대해 소거 검증이 행해진다(단계 S5).
최종 어드레스의 메모리 셀(MC)에 대해 소거 검증이 완료되면(YES), 상기 섹터 3에 대한 소거 동작이 완료된다.
따라서, 섹터 3 내에 존재하는 메모리 셀(MC)에 기록된 정보가 소거된다.
이와 같이, 본 실시형태에 따른 반도체 기억 장치의 메모리 셀에 기록된 정보의 소거가 행해진다.
전술한 바와 같이, 본 실시형태에 따르면, 소거 검증 시에, 소거 검증의 대상이 되는 선택된 메모리 셀(MC)이 비트선(LBL, GBL, BL) 등을 통해, 센스 증폭기(47)의 한쪽 입력 단자(50a)에 전기적으로 접속된다. 한편, 레퍼런스 셀[RC(E)]은 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 전기적으로 접속된다. 또한, 본 실시형태에 따르면, 소거 검증의 대상이 되는 메모리 셀(MC)을 포함하는 섹터와 상이한 섹터 내의 복수의 비선택 더미 셀(DC)이 더미 비트선(DLBL) 등을 통해, 센스 증폭기(47)의 다른쪽 입력 단자(50b)에 접속된다. 이와 같이, 본 실시형태에 따르면, 비트선(LBL)에 의해 공통으로 접속된 복수의 비선택 메모리 셀(MC)의 컬럼 누설 전류는 더미 비트선(DLBL)에 의해 공통으로 접속된 복수의 비선택 더미 셀(DC)의 컬럼 누설 전류로 상쇄될 수 있다. 따라서, 본 실시형태에 따르면, 소거 검증의 오판정을 실수 없이 방지할 수 있고, 결과적으로 반도체 기억 장치는 신뢰성이 높아질 수 있다.
[변형 실시형태]
본 발명은 전술한 실시형태에 한정되지 않고 기타 다양한 변형을 포함할 수 있다.
예컨대, 전술한 실시형태에서는, 메모리 셀 어레이(10)가 4개의 섹터로 구분되지만, 섹터의 수는 4개에 한정되지 않는다.
전술한 실시형태에서는, 하나의 섹터 내의 모든 메모리 셀에 대한 소거가 완료될 때까지, 인가될 소거 펄스의 인가 횟수가 3회이지만, 3회에 한정되지는 않는다. 소거 펄스의 전압과 소거 펄스의 인가 시간을 적절하게 설정함으로써, 소거 펄스의 인가 횟수를 적절하게 설정할 수 있다.

Claims (9)

  1. 반도체 기억 장치에 있어서,
    복수의 메모리 셀이 접속되는 비트선과, 복수의 더미 셀이 접속되는 더미 비트선을 각각 포함하는 복수의 메모리 블록과,
    레퍼런스 셀과,
    상기 복수의 메모리 셀 중 선택된 메모리 셀이 비트선을 통해 전기적으로 접속되는 제1 입력 단자와, 상기 레퍼런스 셀이 전기적으로 접속되는 제2 입력 단자를 포함하는 센스 증폭기
    를 포함하고,
    상기 선택된 메모리 셀을 포함하는 하나의 메모리 블록과 상이한 다른 메모리 블록의 더미 비트선이 상기 센스 증폭기의 제2 입력 단자에 전기적으로 접속되는 것인 반도체 기억 장치.
  2. 제1항에 있어서, 상기 반도체 기억 장치는 전기적으로 소거 가능한 비휘발성 반도체 기억 장치이며,
    상기 다른 메모리 블록의 더미 비트선은 상기 선택된 메모리 셀의 소거 검증이 행해질 때에, 상기 센스 증폭기의 제2 입력 단자에 전기적으로 접속되는 것인 반도체 기억 장치.
  3. 제2항에 있어서, 상기 소거 검증이 행해질 때에, 상기 복수의 더미 셀은 미리 소거 상태에 설정되는 것인 반도체 기억 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 비트선에 접속된 메모리 셀의 개수는 상기 더미 비트선에 접속된 더미 셀의 개수와 같은 것인 반도체 기억 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리 셀의 사이즈는 상기 더미 셀의 사이즈와 같은 것인 반도체 기억 장치.
  6. 반도체 기억 장치의 소거 검증 방법에 있어서,
    복수의 메모리 셀이 접속되는 비트선과, 복수의 더미 셀이 접속되는 더미 비트선을 각각 포함하는 복수의 메모리 블록 중 하나의 메모리 블록 내에 설치된 선택된 메모리 셀을 상기 비트선에 의해 센스 증폭기의 제1 입력 단자와 전기적으로 접속하는 단계와,
    레퍼런스 셀을 상기 센스 증폭기의 제2 입력 단자와 전기적으로 접속하는 단계와,
    상기 하나의 메모리 블록과 상이한 다른 메모리 블록 내에 설치된 더미 비트선을 상기 센스 증폭기의 제2 입력 단자와 접속하는 단계와,
    상기 센스 증폭기에 의해 소거 검증을 수행하는 단계
    를 포함하는 반도체 기억 장치의 소거 검증 방법.
  7. 제6항에 있어서, 상기 소거 검증을 수행하기 전에, 상기 복수의 더미 셀은 소거 상태에 설정되는 것인 반도체 기억 장치의 소거 검증 방법.
  8. 제6항 또는 제7항에 있어서, 상기 비트선에 접속된 메모리 셀의 개수는 상기 더미 비트선에 접속된 더미 셀의 개수와 같은 것인 반도체 기억 장치의 소거 검증 방법.
  9. 제6항 또는 제7항에 있어서, 상기 메모리 셀의 사이즈는 상기 더미 셀의 사이즈와 같은 것인 반도체 기억 장치의 소거 검증 방법.
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