CN1703758A - 用减少的相邻场误差编程非易失性存储器及方法 - Google Patents

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Abstract

本发明揭示一种存储装置及其方法，其容许并行地编程及检测复数个存储单元，以使由邻近单元的场的耦合所引起的误差最小化并提高性能。该存储装置及方法使所述复数个存储单元由同一字线链接，且一读取/写入电路以一邻接方式耦合至每一存储单元。由此，将一存储单元及其邻近单元一同编程，且在编程及后续读取期间每一存储单元相对于其邻近单元的场环境的变化变小。与其中偶数列上的单元与奇数列中的单元独立编程的传统架构及方法相比，此会提高性能并减少由邻近单元的场的耦合引起的误差。

Description

用减少的相邻场误差编程非易失性存储器及方法
技术领域
本发明概言之涉及非易失性半导体存储器，例如电可擦可编程只读存储器(EEPROM)和闪速EEPROM，具体而言，本发明涉及具有改良检测电路的非易失性半导体存储器。
背景技术
最近，具有电荷非易失性存储能力的固态存储器，尤其是作为小形体因数插件封装的EEPROM及闪速EEPROM形式的固态存储器，成为各种移动及手持装置、尤其是信息应用和消费电子产品中的首选存储装置。与亦为固态存储器的RAM(随机存取存储器)不同，闪速存储器具有非易失性，即使在电源关闭之后也能保留其所存储数据。闪速存储器尽管成本较高，但目前却越来越多地应用于大容量存储应用中。基于旋转磁性介质的传统大容量存储装置，例如硬盘驱动器及软盘，不适用于移动及手持环境。原因在于磁盘驱动器通常较为笨重，易于发生机械故障，且具有高的延时和高功率需求。这些不受欢迎的特性使得基于磁盘的存储装置不适用于大多数移动及便携式应用。相反，闪速存储器，无论是嵌入式还是可拆插件形式，均可理想地适用于移动及手持环境，原因是其具有尺寸小、功率消耗低、速度高及可靠性高的特点。
EEPROM及电可编程只读存储器(EPROM)为可进行擦除并将新数据写入或“编程”输入其存储单元内的非易失性存储器。二者均利用一位于一场效应晶体管结构中的浮动(未连接的)导电栅极，该浮动导电栅极定位于一半导体衬底的一沟道区上方、源极区与漏极区之间。然后在浮动栅极之上设置有一控制栅极。晶体管的阈电压特性受控于浮动栅极上所保持的电荷量。也就是说，对于浮动栅极上一给定的电荷电平，必须在控制栅极上施加一对应的电压(阈值)后，晶体管方会导通来允许其源极区与漏极区之间导电。
浮动栅极可保持一电荷范围，因此可编程至一阈电压窗口内的任一阈电压电平。阈电压窗口的尺寸是由装置的最低及最高阈电平来定界，而装置的最低及最高阈电平又对应于可编程到浮动栅极上的电荷范围。阈值窗口通常取决于存储装置的特性、工作条件及历史。原则上，该窗口内每一不同的可分辨的阈电压电平均可用于标识该单元的一确定的存储状态。
用作一存储单元的晶体管通常通过两种机理之一编程为一“已编程”状态。在“热电子注入”中，施加至漏极的高电压会使电子加速穿过衬底沟道区。同时，施加至控制栅极的高电压会将热电子通过一薄的栅极电介质拉至浮动栅极上。在“隧穿注入”中，则是相对于衬底在控制栅极上施加一高电压。通过这种方式，将电子自所述衬底拉至介入浮动栅极。
存储装置可通过多种机理进行擦除。对于EPROM，可通过紫外线辐射移除浮动栅极上的电荷，来对存储器进行整体擦除。对于EEPROM，可通过相对于控制栅极在衬底上施加一高电压以促使浮动栅极中的电子隧穿一薄氧化层到达衬底的沟道区(即Fowler-Nordheim隧穿)，来对一存储单元进行电擦除。通常，EEPROM可逐一字节地擦除。对于闪速EEPROM，可一次电擦除整个存储器或每次电擦除一个或一个以上块，其中一个块可由512个或更多存储字节组成。
非易失性存储单元实例
存储装置通常包含一个或一个以上可安装在一个插件上的存储芯片。每一存储芯片包含一由例如译码器和擦除、写入和读取电路等外围电路支持的存储单元阵列。更为复杂的存储装置还带有一控制器，该控制器执行智能和更高级存储器操作及介接。目前有许多种在商业上很成功的非易失性固态存储装置正为人们所用。这些存储装置可采用不同类型的存储单元，其中每一类型存储单元均具有一个或一个以上电荷存储元件。
图1A-1E以图解方式示意性显示非易失性存储单元的不同实例。
图1A以图解方式示意性地显示一非易失性存储器，其为一具有一用于存储电荷的浮动栅极的EEPROM单元的形式。电可擦可编程只读存储器(EEPROM)具有与EPROM类似的结构，但是其另外还提供一种在施加适当的电压时无需曝光至紫外线辐射即会以电方式加载或自其浮动栅极移除电荷的机理。该类单元的实例及其制造方法在第5,595,924号美国专利中给出。
图1B以图解方式示意性地显示一兼具有一选择栅极及一控制或引导栅极二者的闪速EEPROM单元。该存储单元10具有一位于源极扩散区14与漏极扩散区16之间的“分裂沟道”12。一个单元事实上由两个晶体管T1及T2串联构成。T1用作一具有一浮动栅极20及一控制栅极30的存储晶体管。浮动栅极能够存储一可选数量的电荷。可流经沟道的T1部分的电流量取决于控制栅极30上的电压及驻留在介入浮动栅极20上的电荷量。T2用作一具有一选择栅极40的选择晶体管。当选择栅极40上的电压使T2导通时，其会允许沟道的T1部分中的电流流过源极与漏极之间。选择晶体管提供一沿源极-漏极沟道的开关，该开关独立于控制栅极的电压。其一优点在于，其可用于关闭那些因其浮动栅极处的电荷耗尽(正)而在零控制栅极电压下仍然导通的单元。另一优点在于，其使源极侧注入编程更易于实施。
分裂沟道存储单元的一个简单的实施例是选择栅极和控制栅极连接至同一字线，如图1B中的虚线所示意性显示。这通过将一电荷存储元件(浮动栅极)定位在沟道的一部分上方、并将一控制栅极结构(其为一字线的一部分)定位在另一沟道部分上方及所述电荷存储元件上方来实现。由此会有效地构成一具有两个串联晶体管的单元，其中一个晶体管(存储晶体管)使用所述电荷存储元件上的电荷量与所述字线上的电压的组合来控制可流经其沟道部分的电流量，另一晶体管(选择晶体管)则仅以字线作为其栅极。该类单元的实例、其在存储系统中的应用及其制造方法在第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053号美国专利中给出。
图1B所示分裂沟道单元的一更佳的实施例是选择栅极与控制栅极相互独立，而不通过其间的虚线相连。在一种实施方案中，将一单元阵列中一列单元的控制栅极连接至一垂直于字线的控制(或引导)线。其作用在于在对一选定单元进行读取或编程时无需使字线同时执行两种功能。这两种功能是：(1)用作选择晶体管的栅极，因此需要一适当的电压使选择晶体管导通或关闭，(2)通过一耦合于字线与电荷存储元件之间的电场(容性)将电荷存储元件的电压驱动至一所期望电平。通常难以使用一单一电压以最佳方式执行这两种功能。通过分别控制控制栅极和选择栅极，字线只需执行功能(1)，而由附加的控制线执行功能(2)。这种能力使人们能够设计其中编程电压适合于目标数据的更高性能的编程。独立控制(或引导)栅极在闪速EEPROM阵列中的应用在第5,313,421及6,222,762号美国专利(举例而言)中进行了阐述。
图1C以图解方式示意性地显示另一具有双浮动栅极及独立选择栅极和控制栅极的闪速EEPROM单元。存储单元10与图1B中的存储单元10类似，只是其事实上具有三个串联晶体管。在该类型单元中，在其源极扩散区与漏极扩散区之间的其沟道上方包含两个存储元件(即T1-左和T1-右)，其间为一选择晶体管T1。这些存储晶体管分别具有浮动栅极20和20′、及控制栅极30和30′。选择晶体管T2是通过一选择栅极40控制。在任一时刻，仅对该对存储晶体管中的一个进行读取或写入访问。在访问存储单元T1-左时，T2及T1-右二者均导通，以允许沟道的T1-左部分中的电流流过源极与漏极之间。类似地，在访问存储单元T1-右时，T2及T1-左导通。擦除是通过以下方式实现：使选择栅极多晶硅的一部分紧贴浮动栅极，并在选择栅极上施加一显著的正电压(例如20V)，以使存储在浮动栅极内的电子可隧穿到所述选择栅极多晶硅。
图1D以图解方式示意性地显示一组织成一NAND单元的存储单元串。一NAND单元50由一系列通过各自源极及漏极以菊花链方式连接的存储晶体管M1、M2...Mn(n＝4、8、16或更高)组成。一对选择晶体管S1、S2通过NAND单元的源极端子54和漏极端子56控制该存储晶体管链与外部的连接。在一存储器阵列中，当源极选择晶体管S1导通时，源极端子耦合至一源极线。类似地，当漏极选择晶体管S2导通时，NAND单元的漏极端子耦合至存储器阵列的一条位线。链中的每一存储晶体管均具有一电荷存储元件，该电荷存储元件用于存储一给定量的电荷，以表示一预期的存储状态。每一存储晶体管的控制栅极均提供对读取和写入操作的控制。选择晶体管S1、S2中每一选择晶体管的控制栅极分别通过其源极端子54及漏极端子56控制对NAND单元的访问。
当对一NAND单元内一被寻址的存储晶体管进行读取及在编程过程中进行验证时，将为其控制栅极提供一适当的电压。同时，通过在控制栅极上施加充足的电压，使NAND单元50内其余未被寻址的存储晶体管完全导通。通过此种方式，有效地建立一自各存储晶体管的源极至该NAND单元的源极端子54的导电路径，自各存储晶体管的漏极至该单元的漏极端子56的导电路径的建立与此类似。在第5,570,315、5,903,495及6,046,935号美国专利中对具有此种NAND单元结构的存储装置进行了阐述。
图1E以图解方式示意性显示一具有一用于存储电荷的介电层的非易失性存储器。其中使用一介电层替代了先前所述的导电性浮动栅极元件。此等利用电介质存储元件的存储装置已由Eitan等人阐述于“NROM：一种新颖的局部化陷获的2-位式非易失性存储单元(NROM：A Novel Localized Trapping，2-BitNonvolatile Memory Cell)”(IEEE电子器件通讯(IEEE Electron Device Letters)，第21卷，第11号，2000年11月，第543-545页)中。一ONO介电层延伸跨越源极扩散区和漏极扩散区之间的沟道。一个数据位的电荷集中在毗邻漏极扩散区的介电层中，另一数据位的电荷则集中在毗邻源极扩散区的介电层中。举例而言，第5,768,192和6,011,725号美国专利揭示了一种具有一夹于两层二氧化硅之间的陷获电介质的非易失性存储单元。多状态数据存储器是通过分别读取电介质内各个在空间上分离的电荷存储区域的二进制状态来构建。
存储器阵列
一存储装置通常由一存储单元二维阵列构成，其中存储单元呈行及列布置，且可通过字线和位线寻址。所述阵列可根据一NOR型或一NAND型架构而形成。
NOR阵列
图2以图解方式显示一存储单元NOR阵列的一实例。具有一NOR型架构的存储装置是使用图1B或图1C所示类型的单元来构建。每行存储单元均通过其源极及漏极以菊花链方式连接。该设计有时称为虚接地设计。每一存储单元10均具有一源极14、一漏极16、一控制栅极30及一选择栅极40。一行中各单元的选择栅极连接至字线42。一列中各单元的源极和漏极则分别连接至所选位线34和36。在某些其中存储单元的控制栅极和选择栅极分别受到控制的实施例中，一引导线36也连接一列中各单元的控制栅极。
许多闪速EEPROM装置是由其中所形成的每一存储单元的控制栅极和选择栅极均连接在一起的各存储单元构建而成。在这种情况下，不需要使用引导线，仅由一字线沿每一行连接各单元的所有控制栅极和选择栅极。在第5,172,338和5,418,752号美国专利中揭示了这些设计的实例。在这些设计中，字线基本上执行两种功能：行选择以及为行中的所有单元提供控制栅极电压来进行读取或编程。
NAND阵列
图3以图解方式显示一诸如图1D中所示的存储单元的NAND阵列的实例。沿每一列NAND单元，均有一位线耦合至每一NAND单元的漏极端子56。沿每一行NAND单元，均有一源极线可连接其所有源极端子54。同时，一行中各NAND单元的控制栅极还连接至一系列对应的字线。可经由相连的字线以选择晶体管控制栅极上的适当电压使选择晶体管对导通(参见图1D)来对一整行NAND单元进行寻址。在读取一NAND单元的链中的一存储晶体管时，该链中的其余存储晶体管通过其相关的字线强导通，因此流经该链的电流基本上取决于存储在所读取单元中的电荷量。在第5,570,315、5,774,397及6,046,935号美国专利中找到一NAND架构阵列的实例及其作为存储系统一部分的操作。
块擦除
对电荷存储式存储装置进行编程只会导致向其电荷存储元件增加更多的电荷。因此，在进行编程操作之前，必须将电荷存储元件中已有的电荷移除(或擦除)。提供擦除电路(未图示)是为了擦除一个或一个以上存储单元块。当一同(即，一瞬间)电擦除整个单元阵列或该阵列中相当多的单元群组时，诸如EEPROM等的非易失性存储器即称为“闪速”EEPROM。一旦擦除，所述群组单元即可进行重新编程。可一同擦除的单元群组可由一个或一个以上可寻址的擦除单位组成。擦除单位或块通常存储一页或一页以上数据，页是编程和读取的单位，当然也可在单个操作中编程或读取多于一页。每一页通常存储一个或一个以上数据扇区，扇区的大小由主机系统限定。其一实例是这样一种扇区，该扇区具有512个字节的用户数据(遵循为磁盘驱动器所设立的标准)，加上一定数量的关于用户数据及/或存储用户数据的决的附加信息的字节。
读取/写入电路
在通常的双状态EEPROM单元中，至少建立一个电流断点电平，以将导电窗口划分为两个区域。在通过施加预定的固定电压对一单元进行读取时，其源极/漏极电流会通过与所述断点电平(或参考电流IREF)相比较而解析成一种存储状态。如果所读取电流高于断点电平的电流或IREF，则可确定该单元处于一种逻辑状态(例如“0”状态)。反之，如果所述电流低于断点电平的电流，则可确定该单元处于另一种逻辑状态(例如“1”状态)。因此，此一双状态单元存储一位数字信息。通常设置一可外部编程的参考电流源作为一存储系统的一部分，来产生断点电平电流。
为提高存储器的容量，随着半导体技术水平的进步，正以越来越高的密度来制造闪速EEPROM装置。另一种提高存储容量的方法是使每一存储单元存储多于两种状态。
在一多状态或多电平EEPROM存储单元中，是通过多于一个断点将导电窗口划分为多于两个区域，以使每一单元能够存储多于一位数据。由此，会使一给定EEPROM阵列所能够存储的信息随着每一单元所能够存储的状态数量的增多而增多。在第5,172,338号美国专利中对具有多状态或多电平存储单元的EEPROM或闪速EEPROM进行了阐述。
实际上，通常通过在一单元的控制栅极上施加一参考电压时，检测穿过该单元的源电极和漏电极的传导电流来读取该单元的存储状态。因此，对于一单元的浮动栅极上的每一给定的电荷量，均可根据一固定的参考控制栅极电压侦测到一对应的传导电流。类似地，可编程至浮动栅极上的电荷范围会界定一对应的阈电压窗口或一对应的传导电流窗口。
或者，并不侦测一所划分电流窗口中的传导电流，而是可在控制栅极处为一给定的受试存储状态设定阈值电压，然后侦测传导电流低于还是高于一阈值电流。在一种实施方案中，通过检查传导电流经位线电容放电的速度来相对于阈值电流侦测传导电流。
图4针对在任一时刻浮动栅极可选择性存储的四种不同电荷量Q1-Q4以图解方式显示了源极-漏极电流ID与控制栅极电压VCG之间的关系。这四条ID-VCG实线曲线代表可编程至一存储单元的浮动栅极上的四种电荷电平，其分别对应于四种可能的存储状态。举例而言，若干单元的阈电压窗口可介于0.5V至3.5V之间。通过以皆为0.5V的间隔将阈值窗口划分为5个区域，可对6种存储状态进行定界。举例而言，如果如图所示使用2μA的参考电流IREF，则以Q1编程的单元可视为处于存储状态“1”，因为其曲线在由VCG＝0.5V和VCG＝1.0V所定界的阈值窗口区域内与IREF相交。类似地，Q4处于存储状态“5”。
由以上描述可以看出，使一存储单元存储的状态越多，其阈值窗口划分得越精细。这将需要更高的编程及读取操作精度，以便能够达到所要求的分辨率。
在第4,357,685号美国专利中揭示了一种对双状态EPROM进行编程的方法，其中，一单元在编程至一给定状态时，其会经受连续的编程电压脉冲，其中每次向浮动栅极增加一递增电荷量。在两次脉冲之间，均对该单元进行回读或验证以确定其源极-漏极电流相对于断点电平的高低。在电流状态经验证达到期望状态时，停止编程。所用的编程脉冲串可具有递增的周期和幅值。
现有技术的编程电路仅施加编程脉冲，以在阈值窗口中从已擦除或接地状态步进至到达目标状态。实际上，为实现足够高的分辨率，所划分或定界的每一区域均将需要至少横跨约5个编程步幅。该性能对于双状态存储单元而言是可以接受的。然而，对于多状态单元，所需要的步幅数量随着分区数量的增加而增加，因此，必须提高编程精度或分辨率。举例而言，一16状态的单元可能平均需要至少40个编程脉冲方可编程至一目标状态。
图5以图解方式示意性显示一具有一典型布置的存储阵列100的存储装置，该存储阵列100可由读取/写入电路170通过行译码器130及列译码器160进行访问。如结合图2和图3所示，存储阵列100中一存储单元的一存储晶体管可通过一组选定的字线及位线进行寻址。行译码器130选择一条或一条以上字线，列译码器160则选择一条或一条以上位线，以向所寻址的存储晶体管的相应栅极施加适当的电压。提供读取/写入电路170是为了用于读取或写入(编程)所寻址的存储晶体管的存储状态。读取/写入电路170包含若干可通过位线与阵列中的存储元件相连的读取/写入模块。
影响读取/写入性能及精度的因素
为提高读取和编程性能，对一阵列中的多个电荷存储元件或存储晶体管进行并行读取或编程。因此，一同读取或编程一存储元件逻辑“页”。在现有的存储器架构中，一行通常包含数个交错的页。一页中的所有存储元件将被一同读取或编程。列译码器将选择性地将每一交错的页连接至一对应数量的读取/写入模块。举例而言，在一实施方案中，将存储阵列设计为具有一532字节(512字节加上20字节的附加信息)的页大小。如果每列包含一漏极位线且每行有两个交错的页，则共计8512列，其中每一页均与4256个列相关联。此时将可连接4256个检测模块来对所有的偶数位线或奇数位线进行并行读取或写入。通过这种方式，可自该存储元件页读取或向该存储元件页编程一由4256位(即532字节)的并行数据组成的页。构成读取/写入电路170的读取/写入模块可布置成各种不同的架构。
如前文所述，传统的存储装置通过以一种大规模并行方式运行来改善读取/写入操作。这种方法会提高性能，但是对读取和写入操作的精度的确有影响。
一个问题是源极线的偏压误差。此对于其中将大量存储单元的源极在一条源极线中一同连接接地的存储器架构尤为尖锐。对该些具有共用源极的存储单元的并行读取会致使一个显著的电流流经所述源极线。由于所述源极线中的有限的电阻，此又导致在实际的地与每个存储单元源电极之间有一显著的电位差。在检测过程中，施加在每个存储单元的控制栅极上的阈电压以其源电极为基准，而系统电源以实际地为基准。因此，由于源极线偏压误差的存在，检测可能会变得不精确。
另一个问题与位线-位线耦合或串扰有关。这一问题对于间隔紧密的位线的并行检测变得更加尖锐。避免位线-位线串扰的一个传统的解决方案是同时检测所有的偶数位线或所有的奇数位线而将其他位线接地。此种一行由两个交错页组成的架构有助于避免位线串扰并缓解密集配置读取/写入电路的页的问题。一页译码器用于将该组读取/写入模块多路复用至偶数页或奇数页。通过这种方式，每当一组位线正受到读取或编程时，可将交错的组接地，以消除偶数位线与奇数位线之间的串扰，但不消除各奇数线或各偶数线之间的串扰。
然而，这种交错页架构至少有三方面的缺点。首先，其需要额外的多路复用电路。第二，其性能较慢。为完成对通过一字线相连的或位于一行中的各存储单元的读取或编程操作，需要进行两次读取或两次编程操作。第三，其在解决例如以下等干扰影响方面亦非最佳：当在不同时刻对两个处于浮动栅极电平的相邻电荷存储元件进行编程时(例如分别在奇数页和偶数页中)，这两个相邻电荷存储元件之间的场耦合。
随着存储晶体管之间的间距越来越紧密，相邻元件场耦合问题变得愈加突出。在一存储晶体管中，一电荷存储元件夹在一沟道区与一控制栅极之间。在该沟道区中流动的电流是由所述控制栅极及电荷存储元件处的场所产生的合成电场的函数。随着密度不断增大，所形成的各存储晶体管越来越近。因此，相邻电荷元件的场明显地作用于受影响单元的合成场。相邻场取决于编程入相邻元件的电荷存储元件中的电荷。这种干扰场具有动态性质，因为其随相邻元件的编程状态而改变。因此，受影响的单元在不同的时刻可能会有不同的读取结果，此取决于相邻元件的变化的状态。
传统的交错页架构加剧了由相邻浮动栅极耦合所导致的误差。由于偶数页和奇数页是彼此独立地编程和读取，因而可能会在一组条件下对一页进行编程、但在完全不同的一组条件下回读该页，此取决于于此同时所发生在干涉页上的情形。随着密度的增加，读取误差将变得更加严重，此要求对多状态实施方案进行更为精确的读取操作和更为粗略的阈值窗口划分。此会造成性能损失，且使多状态实施方案的潜在容量受到限制。
因此，普遍需要提供高性能的高容量非易失性存储器。尤其需要有效地解决了上述问题的具有改良读取和编程性能的高容量非易失性存储器。
发明内容
上述对大容量、高性能非易失性存储装置的需求通过利用一大页读取/写入电路对一相应的存储单元页进行并行读取和写入而得到满足。详言之，高密度芯片集成中所固有的可在读取和编程中引入误差的干扰影响得以消除或最小化。
源极线偏压是一种由读取/写入电路的接地环路中的非零电阻引入的误差。该误差是在电流流动时由电阻两端的电压降所引起的。根据本发明的一个方面，利用具有多遍检测性能及技术的读取/写入电路来实现一种降低源极线偏压的方法。在并行检测一页存储单元时，每一遍均有助于识别并关闭那些传导电流高于一给定分界电流值的存储单元。所识别出的存储单元是通过将其相关联位线拉至地电平而关闭。
在一实施方案中，给定的分界电流值高于传统的单遍检测的断点电流值。或者，给定的分界电流值渐近收敛于传统单遍检测的断点电流值。通过这种方式，因消除了更高电流单元所产生的影响而显著降低了电流的总量，由此使后续遍中的检测更少地受到源极线偏压的影响。
根据一较佳实施例，电流的状态是在第一遍中通过将每一其传导电流与给定的分界电流值进行比较来识别。
根据另一个较佳实施例，更高的电流状态是在第一遍中通过使用一受控电流源对每个位线进行预充电来识别。这通过由一预充电电路用作受控电流源且所提供的电流限定至该分界电流值来实现。通过这种方式，那些传导电流超出分界电流值的存储单元的电流流尽的速度将快于预充电电路可对其相关联位线进行充电的速度。因此，高电流存储单元会因其位线不能够充电而被识别出，并将因此被排除而不能参与后续各遍检测。
根据又一较佳实施例，高电流状态是通过包括与一给定分界电流值进行比较及进行受控预充电的多遍检测进行识别。
另一种误差是由位线间的容性耦合引起的。根据本发明的另一个方面，一存储装置及其一方法可实现多个存储单元的并行检测同时使由位线-位线耦合或串扰所引起的误差最小化。实质上，将受到并行检测的多条位线的位线电压控制成使在正检测其传导电流时，每个相邻位线对之间的电压差基本上与时间无关。在施加了该条件后，由各位线的电容所引起的所有位移电流全部消失，因为其均依赖于一随时间而变的电压差。
在一较佳实施例中，这是通过并行检测电路来实现，这些并行检测电路亦可保证所连接的位线中任意相邻位线对的电势差均与时间无关。
现有技术的检测包括确定传导电流对位线电容所导致的等效电容器进行放电的速度。这将与在箝位的位线电压下进行检测的本发明特征相抵触。
根据本发明的另一个方面，一检测电路及方法可通过记录一存储单元的传导电流对一与所述位线无关的给定电容器进行放电或充电的速度来确定该存储单元的传导电流。这将允许使用一种与存储阵列的架构无关(即与位线电容无关)的最佳检测电路及方法。更重要的是，其允许在检测过程中将位线电压箝位以避免位线串扰。
一形成为一高密度集成电路形式的非易失性存储器的一种固有误差是由邻近电荷存储元件的场耦合造成的。各个存储单元不仅受到其自身存储元件的场的影响，而且还受到邻近单元的存储元件的场的影响。根据本发明的另一个方面，通过使在编程与读取之间每个单元的场环境的变化最小化，来使外来相邻场所造成的误差最小化。此通过对其一页中所有邻近存储单元一同进行编程来实现。由于各个存储单元及其邻近单元一同进行编程，因而此可确保各个单元在被编程至被读取期间所经受的场环境变化最小。通过这种方式，通过读取过程中的一相同误差来抵消在编程过程中引起的误差，因而使误差得以减小且使其数据相依性降低。
根据下文对本发明较佳实施例的说明，将会了解本发明的其它特征和优点，这些说明应结合附图阅读。
附图说明
图1A-1E以图解方式示意性显示非易失性存储单元的不同实例。
图2以图解方式显示一存储单元NOR阵列的一实例。
图3以图解方式显示一例如图1D中所示的存储单元NAND阵列的一实例。
图4针对在任一时刻浮动栅极可存储的四种不同电荷量Q1-Q4以图解方式显示源极-漏极电流与控制栅极电压之间的关系。
图5以图解方式示意性显示一典型布置的存储阵列一，其可由读取/写入电路通过行译码器及列译码器进行访问。
图6A以图解方式示意性显示根据本发明的一实施例，一具有用于并行读取和编程一页存储单元的读取/写入电路的存储装置。
图6B以图解方式显示图6A所示存储装置的一较佳布置。
图7A以图解方式显示由在具有一有限对地电阻的源极线中流动的电流所引起的源极电压误差问题。
图7B以图解方式显示源极线电压降引起的存储单元阈电压电平误差。
图8以图解方式显示一4状态存储器的一页存储单元的一实例性群体分布。
图9为一流程图，其显示根据本发明一实施例，一种用于降低源极线偏压的多遍式检测方法。
图10为一示意图，其以图解方式显示根据本发明一较佳实施例的一多遍式检测模块。
图11为一流程图，其显示图10所示多遍式检测模块的运行。
图12以图解方式显示三条相邻位线及其间的容性耦合效应。
图13A为一流程图，其显示一可进行检测同时降低位线-位线耦合的方法。
图13B为一流程图，其显示图13A所示检测方法的一更为详细的实施例。
图14以图解方式显示一执行本发明各个方面的较佳检测模块。
图15(A)-图15(K)为图14所示检测模块的时序图。
图16A为一流程图，其显示一可降低由邻近浮动栅极耦合所引起的误差的编程及读取方法。
图16B为一流程图，其显示图16A所示发明性步骤的一较佳实施例。
图17以图解方式显示一存储阵列，其类似于图6A及图6B所示，只是其架构将每行存储单元组织为一左页及一右页存储单元。
具体实施方式
图6A以图解方式示意性显示根据本发明的一实施例，一具有用于并行读取和编程一页存储单元的读取/写入电路的存储装置。所述存储装置包含一二维存储单元阵列300、控制电路310及读取/写入电路370。存储阵列300可由字线通过一行译码器330及由位线通过一列译码器360寻址。读取/写入电路370包含多个检测模块380，并可实现一页存储单元的并行读取或编程。在一其中将一行存储单元划分为多个页的实施例中，设置一个页多路复用器350将各读取/写入电路370多路复用至各个页。
控制电路310与读取/写入电路370配合，以对存储阵列300执行存储操作。控制电路310包含一状态机312、一单片地址译码器314及一功率控制模块316。状态机312提供存储器操作的芯片级控制。单片地址译码器314在主机或一存储器控制器所用地址与译码器330及370所用硬件地址之间提供一地址接口。功率控制模块316控制在存储器操作期间向字线及位线提供的功率和电压。
图6B以图解方式显示图6A所示紧凑存储装置的一较佳布置。各外围电路对存储阵列300的访问是以对称形式在该阵列的各对置侧实施，由此将每侧的访问线和电路的密度减半。因此，行译码器分裂为行译码器330A及330B，列译码器分裂为列译码器360A及360B。在其中将一行存储单元划分为多个页的实施例中，页多路复用器350分裂为页多路复用器350A及350B。类似地，读取/写入电路分裂为自阵列300底部连接至位线的读取/写入电路370A及自阵列300顶部连接至位线的读取/写入电路370B。通过这种方式，实质上将读取/写入模块的密度并因而将检测模块380的密度降半。
源极线误差管控
在检测存储单元时，一个可能的问题是源极线偏压。当并行检测大量存储单元时，其组合电流可致使在一具有有限电阻的接地环路中出现显著的电压降。这将形成源极线偏压，该源极线偏压会在一应用阈电压检测的读取操作中引起误差。
图7A以图解方式显示由在具有一有限对地电阻的源极线中流动的电流所引起的源极电压误差问题。读取/写入电路370对一页存储单元进行同时操作。各读取/写入电路中的每个检测模块380均通过一位线36耦合至一对应的单元。举例而言，一检测模块380检测一存储单元10的传导电流i1(源极-漏极电流)。传导电流自检测模块通过位线36流入存储单元10的漏极，并自源极14穿出，然后经一源极线34流至地。在一集成电路芯片中，一存储阵列中各单元的源极全部连在一起作为源极线34的多条支路，源极线34连接至存储芯片的某外部接地焊垫(例如Vss焊垫)。即便当使用金属带降低源极线的电阻时，在一存储单元的源电极与接地焊垫之间仍存在一有限的电阻R。通常，接地环路电阻R为50ohm左右。
对于受到并行检测的整页存储单元而言，流经源极线34的总电流为所有传导电流的和，即iTOT＝i1+i2+...+iP。通常，每个存储单元均具有一取决于编程入其电荷存储元件的电荷数量的传导电流。对于所述存储单元的一给定控制栅极电压，少量的电荷将产生一相对较高的传导电流(参见图4)。当在一存储单元的源电极与接地焊垫之间存在一有限电阻时，电阻两端的电压降通过Vdrop＝iTOTR得出。
举例而言，如果4,256条位线分别以1μA的电流同时放电，则源极线的电压降将等于4000条线×1μA/每条线×50ohm∽0.2伏特。在检测存储单元的阈电压时，该源极线偏压将导致一0.2伏特的检测误差。
图7B以图解方式显示源极线电压降引起的存储单元阈电压电平误差。提供至存储单元10的控制栅极30的阈电压VT是相对于GND。然而，存储单元所承受的有效电压VT为其控制栅极30与源极14之间的电压差。在所提供的VT与有效VT之间存在一约为Vdrop的差值(忽略自源极14至源极线之间的较小的电压降影响)。在检测存储单元的阈电压时，所述Vdrop或源极线偏压将会导致一比如0.2伏特的检测误差。所述偏压不易于消除，因为其具有数据相依性，即相依于该页存储单元的存储状态。
根据本发明的一个方面，利用具有多遍检测性能及技术的读取/写入电路来实现一种降低源极线偏压的方法。每一遍均有助于识别并关闭传导电流高于一给定分界电流值的存储单元。通常，通过每一遍检测，给定的分界电流值渐近收敛于传统单遍检测的断点电流值。通过这种方式，由于较高电流单元被关闭，因而后续遍中的检测会更少受到源极线偏压的影响。
图8以图解方式显示一4状态存储器的一页存储单元的一实例性群体分布。每个存储状态群集均在一相互清楚地分开的传导电流ISD范围内进行编程。举例而言，一断点381为分别代表存储状态“1”和“2”的两个群集之间的一分界电流值。在一传统的单遍式检测中，存储状态“2”的一必要条件为其具有一小于断点381的传导电流。在图8中，假若没有源极线偏压，关于所提供阈电压VT的群体分布将由实心曲线给出。然而，由于源极线偏压的误差的原因，每个存储单元的控制栅极处的阈电压会因该源极线偏压而增大。这意味着需要施加一更高的控制栅极电压以补偿所述偏压。在图8中，源极线偏压致使该分布向一更高的所提供VT偏移(虚线)。对于更高存储状态(电流更低)，偏移将会更大。如果断点381设计用于没有源极线误差的情况，则源极线误差的存在将使状态“1”的一定尾端具有出现在未导通区域中的传导电流，这意味着高于断点381。这将致使某些“1”状态(导电更强)会被错误地界定为“2”状态(导电更弱)。
举例而言，该多遍式检测可构建为两遍(j＝1至2)。在第一个遍之后，识别出那些传导电流高于断点381的存储单元并通过关闭其传导电流将其清除。一种关闭其传导电流的较佳方式是将其位线上的漏极电压设定为地电平。仍然参看图7A，这将有效地清除由断点381所界定的所有更高电流状态，从而得到一低得多的iTOT并由此得到一低得多的Vdrop。在第二遍(j＝2)中，由于导致源极线偏压的高电流状态被清除，因而虚线分布将接近于实线分布。因此以断点381作为分界电流值进行的检测将不会把“1”状态误当作“2”状态。
与传统的单遍式方式相比，该双遍式方式会显著地降低将某些“1”单元误识别为“2”或更高单元的可能性。亦涵盖多于两遍，然而随着遍数的增加所获得的回报将减弱。此外，每一遍可具有相同的分界电流，或者随着顺序性地进行每一遍，所用分界电流收敛于一在传统单遍检测中通常所用的断点。
图9为一流程图，其显示根据本发明一实施例，一种用于降低源极线偏压的多遍式检测方法。
步骤400：对于一页存储单元，首先将存储单元运行集合设定为等于该页存储单元。
步骤410：开始多遍检测j＝1至N。
步骤420：设定一分界电流值I0(j)，其中在第一遍j＞1之后，I0(j)小于或等于前一遍j-1的值，即I0(j)≤I0(j-1)。
步骤430：确定所述运行集合中那些传导电流高于分界电流值I0(j)的存储单元。
步骤440：禁止那些传导电流高于分界电流值I0(j)的存储单元中电流的进一步流动。
步骤450：将存储单元运行集合设定为等于其传导电流尚未被禁止的其余存储单元。如果j＜N，则返回步骤410，否则继续进行至步骤460。
步骤460：读出该页存储单元的状态。
步骤470：结束。
图10为一示意图，其以图解方式显示根据本发明一较佳实施例的一多遍式检测模块。所述多遍式检测模块380通过一所耦合的位线36来检测一存储单元10的传导电流。其具有一可选择性连接多个组件的检测节点481。首先，一隔离晶体管482在通过一信号BLS启用后将位线36连接至检测节点381。一预充电电路484耦合至检测节点481。所述预充电电路484在启用后，会使位线电压达到一适于进行检测的预定漏极电压。同时，所述存储单元的控制栅极设定为一对应于一所考虑的给定存储状态的预定阈电压VT(i)。此将引起一在存储单元10内流动的源极-漏极传导电流，其可自所耦合的位线36检测出。在所述存储单元的源极与漏极之间存在一标称电压差时，所述传导电流为编程入所述存储单元内的电荷及所施加的VT(i)的一个函数。
此后，一检测放大器390连接至所述检测节点以检测存储单元10中的传导电流。一单元电流鉴别器394用作一电流电平鉴别器或比较器。其确定传导电流是高于还是低于一给定的分界电流值I0(j)。如果其高于I0(j)，则一锁存器396设定为一预定状态。一下拉电路486会因应锁存器396设定为所述预定状态(例如INV变为HIGH)而激活。其会将下拉检测节点481并由此将所连接的位线36至地电压。由此，无论控制栅极电压如何，均将禁止存储单元10中传导电流的流动，因为在其源极与漏极之间将没有电压差。
通常，将由一对应数量的多遍式检测模块380对一页存储单元进行操作。一个页控制器498向每个检测模块提供控制及定时信号。在一实施例中，将页控制器498构建为图6A所示控制电路中状态机312的一部分。在另一实施例中，所述页控制器为读取/写入电路370的一部分。页控制器498通过一预定的遍数(j＝1至N)来轮转每个多遍式检测模块380并亦为每一遍提供一预定的分界电流值I0(j)。如在下文中结合图13可以看出，分界电流值亦可构建为一检测时间周期。在最后一遍之后，页控制器498通过一信号NCO来启用一转移门488，以将检测节点481的状态作为所检测数据读取至读出总线499。总计将自全部多遍式模块380读出一页检测数据。
图11为一流程图，其显示图10所示多遍式检测模块的运行。
步骤400：对于一页分别耦合有一位线的存储单元，首先将一存储单元运行集合设定为等于所述页存储单元。
步骤402：将所述存储单元运行集合的各位线充电至一预定的电压范围内。
步骤410：开始多遍检测j＝1至N。
步骤412：从存储器运行集合中电压处于预定电压范围内的各个位线开始进行操作。
步骤420：设定一分界电流值I0(j)，其中在第一遍j＞1之后，I0(j)小于或等于前一遍j-1的值，即I0(j)≤I0(j-1)。
步骤430：确定所述运行集合中那些传导电流高于分界电流值I0(j)的存储单元。
步骤440：禁止那些传导电流高于分界电流值I0(j)的存储单元中电流的进一步流动。
步骤452：将存储单元运行集合设定为等于其位线尚未被锁存及拉至地电平的其余存储单元。如果j＜N，则返回步骤410，否则继续进行至步骤460。
步骤760：读出该页存储单元的状态。
步骤470：结束。
具有位线-位线耦合控制的检测
图12以图解方式显示三条相邻位线及其间的容性耦合效应。一存储单元10-0具有两个相邻的存储单元10-1和10-2。类似地，三条相邻的位线36-0、36-1及36-2分别耦合至所述三个存储单元。每个位线分别具有其自身电容CBL0、CBL1及CBL2。相邻的位线对36-0与36-1具有互电容CBL01。相邻的位线对36-0与36-2具有互电容CBL02。
可以看出，由于各电容的存在，可能会有各种电流支路。详言之，由每一位线的自身电容所引起的电流将形成：
iBLC0＝CBL0d/dtVBL0，
iBLC1＝CBL1d/dtVBL1
iBLC2＝CBL2d/dtVBL2
类似地，由相邻位线对36-0和36-1所引起的交叉电流为：
iBLC01＝CBL01d/dt(VBL0-VBL1)，及，
iBLC02＝CBL02d/dt(VBL0-VBL2)。
存储单元10-0的传导电流为：
iCELL∽iBL0+[iBLC00+iBLC01+iBLC02]。
以上给出的单元电流为一近似值，因为其仅包括来自相邻位线的成分。通常，对于位线BL0，将还存在由左侧的非相邻位线所造成的电容CBL03及由右侧的非相邻位线所造成的电容CBL04。类似地，在非相邻位线BL1与BL2之间将存在一互电容CBL12。该些电容将引起一依赖于每个电容器两端的变化的电压的位移电流。据估计，来自非相邻位线的作用达到来自相邻位线的作用的10％。
同时，由于检测模块380耦合至位线(参见图10)，因而其所检测到的电流为iBL0，由于来自不同位线电容的电流成分，iBL0与iCELL不相同。
一种现有技术的解决方案是在检测一存储单元的同时将相邻单元的位线接地。存储单元中的电流是通过记录经所耦合位线的电容放电的速率来检测。因此，传导电流可根据位线电压的变化速率得出。参看图12，这意味着在正检测位线BL0 36-0上的传导电流的同时，将相邻位线BL1 36-1上的电压VBL1及相邻位线BL2 36-2上的电压VBL2设定为零。通过关闭相邻位线中的电流，会消除相邻位线间的串扰。然而，由于此种现有技术检测会导致一随时间而变的VBL0＝VBL0(t)，根据上文给出的方程式，BL0的对地自身电容变为CBL00+CBL01+CBL02。此种现有技术检测也未消除由非相邻位线所造成的位移电流，例如与CBL03、CBL04及CBL12相关联的位移电流。尽管该些电流的值更小，但是还是颇为可观。
根据本发明的另一个方面，一存储装置及其一方法会实现对多个存储单元的并行检测，同时使因位线-位线耦合所引起的误差最小化。实质上，耦合至多个存储单元的多条位线的位线电压的控制方式使在正检测其传导电流时，每个相邻位线对之间的电压差基本上与时间无关。在施加了该条件后，由各位线电容所引起的电流全部消失，因为其均依赖于随时间而变的电压差。因此，根据上述方程式，由于[iBLC00+iBLC01+iBLC02]＝0，因而自位线检测到的电流与单元的电流完全一致，例如iBL0与iCELL。
图13A为一流程图，其显示一可进行检测同时降低位线-位线耦合的方法。
步骤500：将一位线耦合至一页存储单元中的每个单元，以检测其传导电流。
步骤510：将每一位线充电至一处于一预定电压范围内的位线电压。
步骤520：控制每一位线的位线电压，以使每个相邻位线对之间的电压差基本上与时间无关。
步骤530：在控制所述位线的同时，检测通过每一位线的传导电流。
步骤540：结束
根据本发明的另一方面，尽管存在恒定电压条件，一检测电路及方法仍允许通过记录一给定电容器的电压变化速率来确定存储单元的传导电流。
图13B为一流程图，其显示图13A所示检测步骤530的一更为详细的实施例。
步骤532：在控制位线的同时，通过使用流经每一位线的传导电流改变一给定电容器两端的电压来检测该传导电流。
步骤534：根据给定电容器两端电压的变化速率来确定传导电流。
图14以图解方式显示一执行本发明各个方面的较佳检测模块。检测模块480包含一位线隔离晶体管482、一位线下拉电路486、一位线电压箝位器610、一读出总线转移门488及一检测放大器600。
在位线隔离晶体管482通过一信号BLS启用后，所述检测模块480可连接至一存储单元10的位线36。检测模块480通过检测放大器600检测存储单元10的传导电流，并将所读取结果作为一数字电压电平SEN2锁存于一检测节点481处，然后将其输出至一读出总线499。
检测放大器600实质上包含一第二电压箝位器620、一预充电电路640、一鉴别器或比较电路650及一锁存器660。所述鉴别器电路650包含一专用电容器652。
检测模块480类似于图10中所示的多遍式检测模块380。然而，在图14中，将预充电电路640构建为具有一将在下文描述的弱上拉特性。此用作另一种方式来识别那些具有较高电流的单元以将其关闭，由此降低源极线偏压误差。
检测模块480还具有其它用于降低位线-位线耦合的特性。此通过在检测过程中保持位线电压与时间无关来实现。这通过位线电压箝位器610来实现。如下文所述，第二电压箝位器620保证位线电压箝位器610在所有的检测条件下均正常起作用。同时，检测不是通过现有技术中记录因传导电流所致的位线电容放电速率的方法来完成，而是通过记录由检测放大器600所提供的专用电容器652的放电速率来完成。
检测模块480的一个特性是在检测过程中将一恒定电压源并入至位线以避免位线-位线耦合。这较佳由位线电压箝位器610来实现。位线电压箝位器610通过一与位线36串联的晶体管612起到一如同二极管箝位器的作用。其栅极被偏压至一恒定电压BLC，该电压等于所期望位线电压VBL加上其阈电压VT。通过这种方式，其将位线与检测节点481隔离开并为位线设定一恒定的电压电平，例如所期望值VBL＝0.5至0.7伏特。通常，将位线电压电平设定为一如下电平：其低至足以避免长的预充电时间，而又高至足以避免大地噪声及其它因素。
检测放大器600检测流过检测节点481的传导电流并确定传导电流是高于还是低于一预定的值。检测放大器将一数字形式的检测结果作为检测节点481处的信号SEN2输出至读出总线499。
数字控制信号INV-其实质上为信号SEN2的反相状态-也被输出用于控制下拉电路486。在所检测到的传导电流高于预定值时，INV将为HIGH(高)，同时SEN2将为LOW(低)。该结果通过下拉电路486得到加强。下拉电路486包含一受控于控制信号INV的n-晶体管487。
检测模块480的运行和定时将参考图14及时序图15(A)-15(K)进行描述。图15(A)-15(K)划分为阶段(1)-(9)。
阶段(0)：设置
检测模块480通过一启用信号BLS(图15(A)(0))连接至位线36。电压箝位器通过BLC启用(图15(B)(0))。预充电电路640通过一控制信号FLT(图15(C)(0))被启用作为一有限电流源。
阶段(1)：受控预充电
检测放大器600由一复位信号RST(图15(D)(1))通过晶体管658将信号INV拉至地电平而得到初始化。因此在复位后，INV设定为LOW。同时，一p-晶体管663将一问候信号LAT拉至Vdd或HIGH(图15(F)(1))。
隔离门630由一n-晶体管632构成，其受控于信号INV。因此在复位之后，隔离门启用以将检测节点481连接至检测放大器的内部检测节点631，且信号SEN2将与内部检测节点631处的信号SEN相同。
预充电电路640通过内部检测节点631及检测节点481对位线36预充电一预定的时间周期。这将使位线达到一适于检测其中的导电状态的最佳电压。
预充电电路640包含一受控于控制信号FLT(“FLOAT”)的上拉p-晶体管642。位线36将被朝由位线电压箝位器610所设定的所期望位线电压上拉。上拉速率取决于位线36中的传导电流。传导电流越小，上拉越快。
图15(H1)-15(H4)分别以图解方式显示传导电流为700nA、400nA、220nA及40nA的存储单元的位线电压。
如果关闭那些传导电流高于一预定值的存储单元且消除其对源极线偏压的影响，则由源极线偏压所引起的检测误差将会最小化，在前文中已结合图7-11对此进行了阐述。
根据本发明的另一个方面，预充电电路640构建用于提供两种功能。一个功能是将位线预充电至一最佳检测电压。另一个功能是帮助识别那些传导电流高于一预定值的存储单元以供进行D.C.(直流)检测，以消除其对位线偏压的影响。
D.C.检测是通过提供一预充电电路实现，该预充电电路用作一电流源向位线提供一预定电流。用于控制p-晶体管642的信号FLT可“编程”一流经预充电电路640的预定电流。举例而言，FLT信号可由一电流镜产生，其中将参考电流设定为500nA。当p-晶体管642构成电流镜中的镜像支路时，其中也将发射500nA。
图15(I1)-15(I4)以图解方式显示4个分别连接至传导电流为700nA、400nA、220nA及40nA的存储单元的实例性位线上的电压。举例而言，当预充电电路640是一个具有500nA限值的电流源时，一传导电流超过500nA的存储单元的位线上电荷的泄漏速度将快于积聚速度。因此，对于传导电流为700nA的位线，其电压或内部检测节点631处的信号SEN将保持接近0V(图15(I1)(1))。反之，如果存储单元的传导电流低于500nA，则预充电电路640将开始对位线进行充电，因而其电压将开始朝所箝位的位线电压(例如，由电压箝位器610设定为0.5v)上升。(图15(I2)(1)-15(I4)(1))。相应地，内部检测节点631将保持接近于0v或上拉至Vdd(图15(G))。通常，传导电流越小，位线电压将越快地充电至所箝位的位线电压。因此，通过检查受控预充电阶段之后位线上的电压，即可能识别出相连的存储单元的传导电流是高于还是低于预定电平。
阶段(2)：D.C.锁存&自后续检测中移除高电流单元
在受控预充电阶段之后，开始初始D.C.高电流检测阶段，其中由鉴别器电路650检测信号SEN。所述检测会识别那些传导电流高于预定电平的存储单元。鉴别器电路650包含两个串联的p-晶体管654及656，这两个串联p-晶体管654及656用作一用于寄存信号INV的节点657的上拉晶体管。p-晶体管654通过一读取选通信号STB变为LOW来启用，而p-晶体管656通过内部检测节点631处的信号SEN变为LOW来启用。如前文所述，高电流单元将使信号SEN接近于0v或至少使其位线不能预充电到高至足以关闭p-晶体管656。举例而言，如果将弱上拉限定于500nA的电流，则将不能上拉传导电流为700nA的单元(图15(G1)(2))。当STB选通LOW来锁存时，节点657处的INV会上拉至Vdd。这将会把锁存电路660设置为INV为HIGH、且LAT为LOW(图15(H1)(2))。
在INV为HIGH且LAT为LOW时，隔离门630被禁止，且检测节点481与内部检测节点631被阻断。同时，下拉电路486将位线36拉至地电平(图15(I1)(2))。这将有效地关闭该位线中的任何传导电流，从而消除其对源极线偏压的影响。
因此，在检测模块480的一较佳实施方案中，采用一有限电流源预充电电路。此会提供一种附加或替代方式(D.C.检测)来识别载送有高电流的位线并将其关闭，以使后续检测中的源极线偏压误差最小化。
在另一实施例中，预充电电路并非专门配置用于帮助识别高电流位线，而是优化用于在存储器系统可得到的最大电流容差内尽可能快地对位线进行上拉并预充电。
阶段(3)：恢复/预充电
在检测例如位线36等此前尚未下拉的位线中的传导电流之前，由信号FLT激活预充电电路以将内部检测节点631预充电至Vdd(图15(C)(3)及图15(I2)(3)-15(I4)(3))。
阶段(4)：第一次A.C.检测
就检测节点浮动且其电压在电流检测(A.C.或交流检测)过程中变化而言，此后的操作类似于结合图10-11所述的多遍式检测。图14中的改进在于，在位线电压保持恒定的条件下进行检测，以避免位线-位线耦合。
在一较佳实施例中，通过确定浮动的内部检测节点631处的电压降来执行一A.C.(交流)检测。这通过鉴别器或比较电路650使用耦合至内部检测节点631的电容器CSA652并考虑传导电流对其进行放电的速度来实现。在一集成电路环境中，电容器652通常使用一晶体管来构建。其具有一可选定用于进行最佳电流确定的预定电容，例如30fF。分界电流值可通过适当调节放电周期进行设定，其通常处于100-1000nA的范围内。
鉴别器电路650检测内部检测节点631中的信号SEN。在每次检测之前，内部检测节点631处的信号SEN均由预充电电路640上拉至Vdd。这将把电容器652两端的电压初始设定为零。
在检测放大器600作好检测准备时，预充电电路640通过FLT变为HIGH而被禁止(图15(C)(4))。第一检测周期T1通过选通信号STB的置高来设定。在该检测期间，一由一导通的存储单元引起的传导电流将对电容器进行放电。随着电容器652通过位线36中传导电流的泄放作用而放电，SEN将自Vdd降低。图15(G2)-15(G4)分别以图解方式显示与其他三个分别连接至传导电流为400nA、220nA及40nA的存储单元的实例性位线相对应的SEN信号。对于那些传导电流更高的存储单元，SEN会降低得更快。
阶段(5)：第一次A.C.锁存及自后续检测中移除更高电流单元
在第一个预定检测周期结束时，SEN将已降低至某一电压，该电压取决于位线36中的传导电流(图15(G2)(4)-15(G4)(4))。举例而言，将该第一阶段期间的分界电流设定为300nA。电容器CSA652、检测周期T1及p-晶体管656的阈电压使对应于一高于分界电流(例如300nA)的传导电流的信号SEN降到低至足以导通鉴别器电路650中的晶体管656。当锁存信号STB选通LOW时，输出信号INV将被拉至HIGH，且将由锁存器660锁存(图15(E)(5)及图15(H2))。反之，对应于一低于分界电流的传导电流的信号SEN将产生一不能导通晶体管656的信号SEN。在这种情况下，锁存器660将保持不变，在此种情形中LAT保持为HIGH(图15(H3)及15(H4))。由此可以看出，鉴别器电路650可有效地确定位线36中的传导电流相对于一由该检测周期所设定的参考电流的值。
检测放大器600还包含第二电压箝位器620，其用于使晶体管612的漏极电压保持足够高，以使位线电压箝位器610正常运行。如前文所述，位线电压箝位器610将位线电压箝位至一预定值VBL，例如0.5v。这将需要将晶体管612的栅极电压BLC设定为VBL+VT(其中VT为晶体管612的阈电压)、并使连接至检测节点481的漏极高于源极，即信号SEN2＞VBL。详言之，在已知电压箝位器610和620的构造的条件下，SEN2应不高于(LAT-VT)或(BLX-VT)中的较低值，并且SEN应不低于该值。在检测过程中，隔离门630处于一穿通模式。然而，在检测期间，内部检测节点631处的信号SEN的电压自Vdd降低。第二电压箝位器620会防止SEN降低至(LAT-VT)或(BLX-VT)中的较低值。这通过一受控于信号BLX的n-晶体管612实现，其中BLX≥VBL+2VT(图15(F))。因此，通过电压箝位器610及620的作用，位线电压VBL在检测期间保持恒定，例如保持为约0.5v。
使用一专用电容器652替代在现有技术中使用位线电容来测量电流会具有多方面的优点。首先，其会使位线上为一恒压源，由此避免了位线-位线串扰。其次，专用电容器652使得能够选择一对检测而言最佳的电容。举例而言，与一约为2pF的位线电容相比，其可具有一约为30fF的电容。较小的电容可提高检测速度，因为其放电较快。最后，与使用位线电容的现有技术方法相比，根据一专用电容进行的检测使检测电路独立于存储器架构。
在另一个实施例中，通过与一参考电流进行比较来确定电流，该参考电流可由一参考存储单元的传导电流提供。这可通过将比较电流作为一电流镜的一部分来实现。
所述电流确定LAT的输出由锁存电路660锁存。该锁存电路由晶体管661、662、663及664连同晶体管666和668构成一置位/复位锁存器。
p-晶体管666受控于信号RST(RESET(复位))，而n-晶体管668受控于信号STB(STROBE(选通)或SET*)。
通常，将有一页存储单元受到一对应数量的多遍式检测模块480的操作。对于那些传导电流高于第一分界电流电平的存储单元，其LAT信号将锁存为LOW。这又将激活位线下拉电路486将对应的位线下拉至地电平，由此关闭其电流。
阶段(6)：恢复/预充电
在下一次检测例如位线36等此前尚未下拉的位线中的传导电流之前，由信号FLT激活预充电电路以将内部检测节点631预充电至Vdd(图15(C)(6)及图15(I3)(6)-15(I4)(6))。
阶段(7)：第二次检测
在检测放大器600准备好进行检测时，预充电电路642通过FLT变为HIGH而被禁止(图15(C)(7))。第二检测周期T2通过选通信号STB的置高来设定。在该检测期间，一传导电流(如存在)将对电容器进行放电。随着电容器652通过位线36中传导电流的泄放作用而放电，SEN将自Vdd降低。
根据前述实例，传导电流高于300nA的存储单元已在先前的阶段中识别出并关闭。图15(G3)(7)及15(G4)(7)分别以图解方式显示对应于2个分别连接至传导电流为220nA及40nA的存储单元的实例性位线的SEN信号。
阶段(8)：第二次读出锁存
在第二预定检测周期T2结束时，SEN将已降低至某一电压，该电压取决于位线36中的传导电流(图15(G3)(7)-15(G4)(7))。举例而言，在该第二阶段期间将分界电流设定为100nA。
在这种情况下，传导电流为220nA的存储单元的LAT将锁存为LOW(图15(H3)(7))，其位线随后将被拉至地电平(图15(I3)(7))。相反，传导电流为40nA的存储单元将对预设为LAT HIGH的锁存器状态没有影响。
阶段(9)：读出至总线
最后，在读出阶段中，转移门488处的控制信号NCO允许将所锁存的信号SEN2读出至读出总线499(图15(J)及15(K))。
一页控制器(比如亦在图10中显示的页控制器398)为每个检测模块提供控制及定时信号。
如由图15(I1)-15(I4)可以看出，在每个检测周期期间，位线电压保持恒定。因此，根据前文所论述，容性位线-位线耦合得以消除。
图14中所示的检测模块480为一其中执行三遍检测的较佳实施例。前两遍用于识别并关闭较高电流存储单元。在已消除作用于源极线偏压的较高电流成分之后，最后一遍能够更为准确地检测传导电流范围较低的单元。
在其他实施例中，利用D.C.及A.C.遍的不同组合进行检测操作。某些实施例甚至仅使用两遍或更多遍A.C.检测。对于不同遍而言，每次所使用的分界电流值可相同，或朝在最终遍中所用的分界电流渐近收敛。
对由邻近浮动栅极耦合引入的误差的管控
如前文所述，高密度集成电路、非易失性存储装置所固有的另一种误差是由邻近浮动栅极的耦合所引起。各存储单元的紧密接近造成来自相邻单元的电荷元件的场干扰。根据本发明的另一个方面，由此等干扰所导致的误差可通过最大程度减小在编程与读取之间每个单元的场环境的变化而得以最小化。此通过对其一页中所有邻近存储单元一同进行编程来实现。由于各个存储单元及其邻近单元一同进行编程，因而此可确保各个单元在被编程至被读取期间所经受的场环境变化最小。
这与在现有技术中分别编程偶数页和奇数页的情形相反。在彼种情况下，在一偶数页的存储单元已编程之后，由一奇数页中的其相邻存储单元所产生的场在该奇数页使用一组不同的数据进行编程时可能已发生了显著的变化。
如前文所述，一“页”中同时进行编程或读取的存储单元的数量可能因由主机系统所发送或请求的数据长度而异。因此，有多种方式用于编程耦合至一单一字线的存储单元，例如(1)分别编程偶数位线及奇数位线，其可包含上页编程及下页编程，(2)编程所有的位线(“所有位线编程”)，或(3)分别编程一左页或一右页中的所有位线，其可包含一右页编程及一左页编程。
在现有的非易失性存储装置中，将一行由相同字线连接的存储单元构造为两个交错的页。其中一页由偶数列的存储单元组成，另一页由奇数列的存储单元组成。偶数页和奇数页是分别进行检测和编程。如前文所述，此因需要控制位线-位线耦合而成为必需。因此，较佳在对另外一组位线进行读取/写入操作时将交错的位线接地。
然而，如前文所述，所述交错页架构至少有三方面的缺点。首先，其需要额外的多路复用电路。第二，其性能较慢。为完成对通过一字线相连的或位于一行中的各存储单元的读取或编程操作，需要进行两次读取或两次编程操作。第三，其在降低例如来自相邻电荷存储元件的耦合等其他干扰影响方面亦非最佳。
编程所有位线
如结合图12-15所述，本发明使人们可控制位线-位线耦合。因此，在检测或编程验证期间不需要将交错的位线接地，由此降低了对具有非邻接存储单元的偶数页或奇数页进行操作的要求并提高了验证操作速度。
根据本发明的另一个方面，在位线-位线耦合得到控制的同时，并行地对一邻接页存储单元进行编程。这将使来自相邻浮动栅极的外部场影响最小化。
图6A、图10及图14中所示检测模块较佳地构建于一构造用于执行所有位线检测的存储器架构中。换句话说，位于一行中的各邻接存储单元可分别连接至一检测模块，以执行并行检测。此一存储器架构在同在申请中且共同受让的美国专利申请案中也得到了揭示，该专利申请案由Raul-Adrian Cernea与本申请案在同一天提出申请，其名称为“高度紧凑的非易失性存储器及其方法(HighlyCompact Non-Volatile Memory And Method Thereof)”。该专利申请案的全部揭示内容以引用方式并入本文中。
图16A为一流程图，其显示一可降低由邻近浮动栅极耦合所引起的误差的编程及读取方法。
步骤700：以一可使各个单元在上一次编程验证与一后续读取期间所经历的有效电场的差别最小化的方式，并行编程及验证一页存储单元。
步骤710：结束。
图16B为一流程图，其显示图16A所示发明性步骤的一较佳实施例。
步骤730：形成一页邻接的存储单元。
步骤740：并行编程及验证该页存储单元。
步骤750：然后，读取该页存储单元。
步骤760：结束。
编程左页及右页
图17以图解方式显示一存储阵列，该存储阵列类似于图6A及图6B所示，只是其架构将每一行存储单元组织为一左页存储单元301及一右页存储单元302。每页均由多个邻接的存储单元组成。举例而言，每页可具有4,256个单元。在较佳实施例中，分别对左页及右页进行编程。为使这两个独立页之间的交互作用最小化，在对一页进行编程时，将另一页的所有位线接地。同时，由于每一页均邻接，因此会降低在编程期间的相邻浮动栅极耦合。
尽管已就特定实施例对本发明的各个方面进行了说明，但是应了解，本发明有权在随附权利要求书的整个范围内受到保护。

Claims (25)

1、一种对复数个非易失性存储单元进行并行编程的方法，其中由来自邻近存储单元的干扰电场所引起的误差得到减少，所述方法包括：
(a)将所述复数个存储单元组织成一页由一字线链接的邻接存储单元；
(b)将一读取/写入电路耦合至所述页邻接存储单元中的每一存储单元；
(c)并行检测所述每一存储单元，以验证其相对于一将要编程的存储单元的存储状态；
(d)禁止所述页中已得到验证的所述每一存储单元；
(e)施加一编程脉冲至所述页邻接存储单元；及
(f)重复步骤(c)-(e)，直至所述页中所有存储单元均已得到验证。
2、如权利要求1所述的编程方法，其中：
所述页邻接存储单元形成一存储阵列的一行；且
所述行由一字线链接。
3、如权利要求1所述的编程方法，其中：
所述页邻接存储单元形成一存储阵列的一行的一部分；且
所述行由一字线链接。
4、如权利要求3所述的编程方法，其中所述页邻接存储单元形成一存储阵列的一行的一半。
5、如权利要求4所述的编程方法，其中各所述页邻接存储单元中的两页邻接存储单元形成一存储阵列的一行。
6、如权利要求5所述的编程方法，其中：
所述存储阵列可由一组位线访问；且
所述编程方法进一步包括：
编程所述两页中的一页；及
将未在编程的存储单元的位线接地。
7、如权利要求3所述的编程方法，其中：
所述存储阵列可由一组位线访问；且
所述编程方法进一步包括：
编程一行邻接存储单元中的所述部分；及
将未在编程的存储单元的位线接地。
8、如权利要求1-7中任一权利要求所述的编程方法，其中所述复数个存储单元由闪速EEPROM单元构成。
9、如权利要求1-7中任一权利要求所述的编程方法，其中所述复数个存储单元由NROM单元构成。
10、如权利要求1-7中任一权利要求所述的编程方法，其中每一存储单元存储一位数据。
11、如权利要求1-7中任一权利要求所述的编程方法，其中每一存储单元存储多于一位数据。
12、一种非易失性存储装置，其包括：
一存储单元阵列，其可由一组字线逐行寻址及由一组位线逐列寻址；及
一读取/写入电路，其可寻址成耦合至一行中由一字线链接的一邻接段存储单元中的每一存储单元，以一同读取或编程所述邻接段中的所述存储单元。
13、如权利要求12所述的非易失性存储装置，其中：
所述邻接段存储单元形成所述存储阵列的一行；且
所述行由一字线链接。
14、如权利要求12-13中任一权利要求所述的非易失性存储装置，其中所述复数个存储单元由闪速EEPROM单元构成。
15、如权利要求12-13中任一权利要求所述的非易失性存储装置，其中所述复数个存储单元由NROM单元构成。
16、如权利要求12-13中任一权利要求所述的非易失性存储装置，其中每一存储单元存储一位数据。
17、如权利要求12-13中任一权利要求所述的非易失性存储装置，其中每一存储单元存储多于一位数据。
18、如权利要求12所述的非易失性存储装置，其进一步包括：
接地构件，其用于将未被寻址进行读取或编程的存储单元的位线接地。
19、如权利要求18所述的非易失性存储装置，其中所述邻接段存储单元形成一存储阵列的一行的一部分。
20、如权利要求19所述的非易失性存储装置，其中所述邻接段存储单元形成一存储阵列的一行的一半。
21、如权利要求20所述的非易失性存储装置，其中所述邻接段存储单元中的两个存储单元形成一存储阵列的一行。
22、如权利要求18-21中任一权利要求所述的非易失性存储装置，其中所述复数个存储单元由闪速EEPROM单元构成。
23、如权利要求18-21中任一权利要求所述的非易失性存储装置，其中所述复数个存储单元由NROM单元构成。
24、如权利要求18-21中任一权利要求所述的非易失性存储装置，其中每一存储单元存储一位数据。
25、如权利要求18-21中任一权利要求所述的非易失性存储装置，其中每一存储单元存储多于一位数据。
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