CN101188138B - 动态半导体存储装置及操作该装置的方法 - Google Patents
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Abstract
本发明的目的是提供DRAM，其中可以增大传感放大器的操作速度。排列位线预充电电路PCt和PCb以将位线BLt和/BLt预充电至地电压GND，并且排列参考字线RWLo和RWLe以及参考存储单元RMC，以便当激活字线WL时，在位线BLt和/BLt之间总是产生电势差。N型传感放大器NSAt的晶体管N10和N11的源极直接与接地端子GND连接，而P型传感放大器PSA的晶体管P2和P3的源极直接与电源VDD连接。晶体管N10和N11的栅极与位线/BLt和BLt连接，而漏极分别与位线BLt和/BLt连接。安排转换字线SWL和转换存储单元SMC，以便N型传感放大器NSAt可以放大位线BLt和/BLt之间的电势差。
Description
技术领域
本发明涉及动态半导体存储装置和用于操作该装置的方法，并且更特别地，涉及DRAM(动态随机存取存储器)和用于操作该装置的方法。
背景技术
通常，SRAM(静态随机存取存储器)，其操作得快于DRAM，用作诸如路由器或集线器之类的通信设备的存储器，或用作CPU(中央处理单元)的高速缓存。然而，由于高效和多功能设备的发展，要求容量的增加，且由于用于DRAM的每位的成本更低，所以SRAM越来越多地由DRAM代替。通过使用DRAM，可以容易地改善用于宽I/O(输入/输出)或多排(multibank)的带宽。然而，与SRAM相比，DRAM在随机存取所需的周期时间和读/写速度上明显较差。因此，限制了DRAM的使用。
日本未审查专利公开(Kokai)No.2001-84767(专利文档1)公开了包括传感放大器的DRAM，如附图中的图4所示(参照专利文档1的图3)。在该公开中，P型传感放大器PSA由一对位线BL和/BL共享，且连接在共享线SA和/SA之间。位线BL和/BL通过隔离器BLI与共享线SA和/SA分离。N型传感放大器NSA连接在位线BL和/BL之间。均衡晶体管N20连接在位线BL和/BL之间，其响应于均衡信号EQN而导通。通过均衡晶体管N20将位线BL和/BL均衡至半电源电压VDD/2。N沟道MOS晶体管N10和N11的阈值电压设置为低，如大约0.2V，使得N型传感放大器NSA可以检测半电源电压VDD/2附近的电势差。此外，为防止响应于该半电源电压VDD/2导通晶体管N10和N11且偶然地开始N型传感放大器NSA的操作的现象，将设置晶体管(set transistor)N21连接在晶体管N10和N11的源极与接地端子GND之间。当在接收到设置信号SETN时导通设置晶体管N21时，N型传感放大器NSA开始操作。
存在问题：由于将位线BL和/BL预充电为半电源电压VDD/2，所以对于预先充电消耗很长时间。此外，存在问题：由于N型传感放大器NSA的操作需要等到设置晶体管N21导通为止才能开始，所以还需要用于检测和放大的很长时间。另外，存在问题：当设置晶体管N21导通时，相邻位线BL和/BL之间产生耦合噪声。
日本未审查专利公开(Kokai)No.2005-50439(专利文档2)公开了包括传感放大器的DRAM，如附图中的图5所示(参照专利文档2中的图1)。在该公开中除了N型传感放大器NSA的连接之外，该DRAM与专利文档1中的DRAM类似。也就是说，晶体管N10和N11的栅极与位线/BL和BL连接，而漏极与共享线SA和/SA连接。当晶体管P1响应于均衡信号EQP而导通时，均衡共享线SA和/SA，并且将其预充电至略低于电源电压VDD(＝1.6V)的1.2V。另一方面，当晶体管N20响应于均衡信号EQN而导通时，均衡位线BL和/BL。由于共享线SA和/SA上的电压由隔离器BLI的晶体管N6和N7箝位，所以将位线BL和/BL预充电至0.4V，其比共享线SA和/SA的1.2V低了与晶体管N6和N7的阈值电压(0.8V)相等的值。
根据该DRAM，由于将位线BL和/BL的寄生电容减小了与晶体管N10和N11的漏极电容相等的值，所以位线/BL和BL之间的电势差通过读操作略有增加。然而，在设置晶体管N21响应于设置信号SETN而导通之后完成共享线SA和/SA上的电压的放大。因此，数据读时间段短于专利文档1中所要求的时间段；然而，由于N型传感放大器NSA的操作要等到设置晶体管N21导通为止才开始，因此数据读时间段延长了与该等待时间相等的值。
此外，Barth等人(非专利文档1)公开了包括传感放大器的DRAM，如附图中的图6所示(参照非专利文档1中的图8)。在该文档中，排列位线预充电电路PC，并且响应于均衡信号EQN，将位线/BL和BL预充电至地电压GND。此外，参考存储单元RMC与位线/BL连接，该位线/BL不同于与存储单元MC连接的位线BL。当晶体管N2响应于预充电请求信号REQP而导通时，将半电源电压VDD/2施加到参考存储单元RMC。参考字线(word line)RWL与字线WL一起激活，并且将电荷再分布至位线/BL和参考存储单元RMC中。传感放大器PSA和NSA采用位线/BL的电压作为参考电压，并且检测和放大位线/BL和BL之间的电势差。
在这种情况下，不共享传感放大器PSA和NSA。位线/BL和BL通过列选择栅极N14和N15与本地数据线LDL和/LDL连接，并且还通过本地读/写电路1与全局数据线GDL和/GDL连接。
根据该DRAM，由于将位线/BL和BL预充电至地电压GND并且不偶然地开始N型传感放大器NSA的操作，所以将晶体管N10和N11的源极直接与接地端子GND连接。另一方面，由于P型传感放大器PSA的操作可能偶然地开始，所以要求设置晶体管P4。此外，由于具有大寄生电容的数据线是层级结构的，因此可以抑制当列选择栅极N14和N15导通时的位线/BL和BL的寄生电容的增大。然而，由于本地读/写电路1必须额外提供，所以所占用的区域变得很大。
[专利文档1]
Japanese Unexamined Patent Publication(Kokai)No.2001-84767
[专利文档2]
Japanese Unexamined Patent Publication(Kokai)No.2005-50439
[非专利文档1]
J.E.Barth，Jr.，et al.，“Embedded DRAM design and architecture for the IBM0.11-μm ASIC offering”，IBM J.Res.& Dev.，Vol.46，Nov.2002，pp.676-689
发明内容
本发明的目的是提供可以增大传感放大器的操作速度的动态半导体存储装置和用于操作该装置的方法。
根据本发明的动态半导体存储装置，包括：第一位线；第二位线，与第一位线成对排列；字线，与第一和第二位线交叉；存储单元，与第一位线和字线连接；参考字线，与第一和第二位线交叉；参考存储单元，与第二位线和参考字线连接；用于激活字线的装置；位线预充电装置，用于在激活字线之前将第一和第二位线预充电到地电压或电源电压；用于当激活字线时激活参考字线的装置；参考电压预充电装置，用于在激活参考字线之前预充电参考存储单元到参考电压；电平转换装置，用于当激活字线时转换第一和第二位线的电压电平，其中该电平转换装置包括：转换字线，与该第一和第二位线交叉；第一转换存储单元，与该第一位线和该转换字线连接；第二转换存储单元，与该第二位线和该转换字线连接；用于当激活该字线时激活该转换字线的装置；以及转换电压预充电装置，用于在激活该转换字线之前，预充电该第一和第二转换存储单元至转换电压；第一共享线；第二共享线，与第一共享线成对排列；第一隔离器，连接在第一和第二位线以及第一和第二共享线之间；第一传导型的传感放大器，连接在第一和第二共享线之间；以及第二传导型的第一传感放大器。第二传导型的第一传感放大器包括：第二传导型的第一场效应晶体管，具有与第二位线连接的栅极、与第一共享线或第一位线连接的漏极以及和直接与地或电源连接的源极；以及第二传导型的第二场效应晶体管，具有与第一位线连接的栅极、与第二共享线或第二位线连接的漏极以及和直接与地或电源连接的源极。这里，当第一传导型为P型时，第二传导型为N型，而当第一传导型为N型时，第二传导型为P型。此外，当将第一和第二位线预充电至地电压时，电平转换装置提升第一和第二位线的电压电平。另一方面，当将第一和第二位线预充电至电源电压时，电平转换装置降低第一和第二位线的电压电平。
根据本发明，由于将第一和第二位线预充电至地电压或电源电压，所以相对于将第一和第二位预充电至电源电压和地电压之间的中间电压的情况，降低了预充电时间段，结果，增大了传感放大器的操作速度。即使当将第一和第二位线预充电至低电压或电源电压时，在激活字线的同时激活参考字线，并且将电荷重新分配到第二位线和参考存储单元中。因此，在第一和第二位线之间总是产生电势差。此外，由于当激活字线时第一和第二位线的电压电平转换，所以第二传导型的第一传感放大器适当地检测并放大第一和第二位线之间的电势差。
最好，将第二传导型的第一场效应晶体管的漏极与第一共享线连接。将第二传导型的第二场效应晶体管的漏极与第二共享线连接。将第二传导型的第一和第二场效应晶体管的源极直接与地或电源连接。第一传导型的传感放大器包括：第一传导型的第一场效应晶体管，具有与第二共享线连接的栅极、与第一共享线连接的漏极和直接与电源或地连接的源极；以及第一传导型的第二场效应晶体管，具有与第一共享线连接的栅极、与第二共享线连接的漏极和直接与电源或地连接的源极。
在这种情况下，由于第二传导型的第一场效应晶体管的漏极与第一共享线而不是第一位线连接，并且第二传导型的第二场效应晶体管的漏极与第二共享线而不是第二位线连接，所以降低了位线的寄生电容，增大了位线之间的电势差，并且提高了放大速度。此外，由于仅对表示小寄生电容的共享线执行电势放大，所以更加增大了放大速度。
根据本发明，用于操作动态半导体存储装置的方法，包括步骤：在激活字线之前，预充电第一和第二位线至地电压或电源电压；在激活参考字线之前，预充电参考存储单元至参考电压；在预充电第一和第二位线以及参考存储单元之后激活字线和参考字线；在激活该转换字线之前，预充电该第一和第二转换存储单元至该转换电压；当激活该字线时激活该转换字线；当从激活该字线起经过预定时间段时，再次预充电该第一和第二转换存储单元至该转换电压；当从激活字线起经过预定时间段时，导通隔离器；当从隔离器导通起经过预定时间段时，禁止字线；以及在禁止字线之后，预充电第一和第二位线至地电压或电源电压。
根据本发明，由于将第一和第二位线预充电至地电压或电源电压，所以预充电时间段短于当将第一和第二位线预充电至电源电压和地电压之间的中间电压时的预充电时间段，结果，增大了传感放大器的操作速度。即使当将第一和第二位线预充电至地电压或电源电压时，在激活字线的同时激活参考字线，并且将电荷重新分配至第二位线和参考存储单元中。因此，在第一和第二位线之间总是产生电势差。此外，由于当激活字线时转换第一和第二位线的电压电平，所以第二传导型的第一传感放大器适当地检测并放大第一和第二位线之间的电势差。
最好，用于操作动态半导体存储装置的方法进一步包括步骤：当从激活字线起经过预定时间段时，再次预充电参考存储单元至参考电压。
在这种情况下，由于当从激活字线起经过预定时间段时再次预充电参考存储单元，所以没有由于预充电时间段的增加而延长由传感放大器执行的放大序列的时间段。
最好，用于操作动态半导体存储装置的方法进一步包括步骤：在激活字线之前预充电第一和第二转换存储单元至转换电压；当激活字线时激活转换字线；以及当从激活字线起经过预定时间段时，再次预充电第一和第二转换存储单元至转换电压。
在这种情况下，由于当从激活字线起经过预定时间段时再次预充电转换存储单元，所以没有由于预充电时间段的增加而延长由传感放大器执行的放大序列的时间段。
附图说明
图1是示出根据本发明的一个实施例的DRAM的总体配置的功能性框图；
图2是示出图1中所示的DRAM的阵列核心的电路图；
图3是示出为图2中所示的阵列核心执行读操作的时序图；
图4是示出传统DRAM的阵列核心的电路图；
图5是示出传统DRAM的另一阵列核心的电路图；以及
图6是示出传统DRAM的再一个阵列核心的电路图。
具体实施方式
现在将参照附图详细描述本发明的优选实施例。为附图中相同的或对应的部分提供相同的附图标记，并且将对相同的部分引用相同的解释。
如图1所示，根据该实施例的DRAM 10包括阵列核心12、行译码器14、列译码器16、控制器18和VDD/4产生器20。行译码器14响应于行地址信号选择并驱动阵列核心12中的字线(未示出)。列译码器16响应于列地址信号选择并驱动阵列核心12中的列选择线(未示出)。控制器18产生各种类型的控制信号，并向阵列核心12传送它们。VDD/4产生器20产生作为电源电压VDD的四分之一的四分之一电源电压VDD/4，并向阵列核心12传送它们。
如图2所示，阵列核心12包括顶部阵列TA和底部阵列BA、位线预充电电路PCt和PCb、隔离器BLIt和BLIb、P型传感放大器PSA、和N型传感放大器NSAt和NSAb。
顶部阵列TA包括：以矩阵形式排列的多个存储单元MC、排列成行的多条字线WLo和WLe(在某些情况下，这些字线可以统称为简单的“WL”)、以及排列成列的多条位线BLt和/BLt。在图2中，典型地示出了一对位线BLt和/BLt、位于位线BLt侧边的一个存储单元MC、位于位线/BLt侧边的一个存储单元MC、奇数号字线WLo和偶数号字线WLe。应该注意，尽管没有给出图和详细的解释，但是底部阵列BA也具有与顶部阵列TA相同的构造。
每一个存储单元MC与对应的位线BLt或/BLt和对应的字线WLo和WLe连接，并且包括N沟道MOS晶体管N1和单元电容器C1。晶体管N1包括与对应的字线WLo或WLe连接的栅极、与对应的位线BLt或/BLt连接的源极/漏极、以及与单元电容器C1的电极之一连接的源极/漏极。单元电容器C1的另一电极与接地端子GND连接。
顶部阵列TA进一步包括：参考存储单元RMC，将其每一个安排一条位线BLt或/BLt；N沟道MOS晶体管N2，其每一个安排一个参考存储单元RMC；以及两个参考字线RWLo和RWLe(这些字线可以典型地表示为简单的“RWL”)。
每一个参考存储单元RMC与对应的位线BLt或/BLt和对应的参考字线RWLo或RWLe连接，并且包括N沟道MOS晶体管N3和参考电容器C2。晶体管N3包括：与对应的参考字线RWLo或RWLe连接的栅极、与对应的位线BLt或/BLt连接的源极/漏极、以及与参考电容器C2的电极之一连接的源极/漏极。参考电容器C2的另一电极与接地端子GND连接。每一个晶体管N2包括：栅极，用于接收预充电请求信号REQP；源极，与参考电容器C2的电极之一连接；以及漏极，用于接收四分之一电源电压VDD/4。也就是说，晶体管N2响应于预充电请求信号REQP，预充电参考电容器C2至四分之一电源电压VDD/4。
顶部阵列TA还包括：转换存储单元SMC，将其每一个提供给位线BLt或/BLt；N型MOS晶体管N4，其分别安排转换存储单元SMC；以及两条转换字线SWL。
每一个转换存储单元SMC与对应的位线BLt或/BLt和对应的转换字线SWL连接，并且包括：N沟道MOS晶体管N5和转换晶体管C3。晶体管N5包括：与对应的转换字线SWL连接的栅极；与对应的位线BLt和/BLt连接的源极/漏极、以及与转换电容器C3的电极之一连接的源极/漏极。转换电容器C3的另一电极与接地端子GND连接。每一个晶体管N4包括：栅极，用于接收预充电请求信号REQP；源极，与转换电容器C3的电极之一连接；以及漏极，用于接收电源电压VDD。也就是说，晶体管N4响应于预充电请求信号REQP预充电转换电容器C3至电源电压VDD。因此，转换存储单元SMC、晶体管N4和转换字线SWL组成了用于当激活字线WL时提高位线BLt和/BLt的电压电平的装置。
位线预充电电路PCt响应于均衡信号EQNt而均衡位线BLt和/BLt，并预充电位线BLt和/BLt至地电压GND。位线预充电电路PCb响应于均衡信号EQNb而均衡位线BLb和/BLb，并预充电位线BLb和/BLb至地电压GND。
位线BLt和/BLt经由隔离器BLIt与共享线SA和/SA连接。隔离器BLIt包括N沟道MOS晶体管N6和N7，其响应于绝缘控制信号ISOt而导通。位线BLb和/BLb经由隔离器BLIb与共享线SA和/SA连接。隔离器BLIb包括N沟道MOS晶体管N8和N9，其响应于绝缘控制信号ISOb而导通。
均衡晶体管(P沟道MOS晶体管)PI，其响应于均衡信号EQP而导通，连接在共享线SA和/SA之间。此外，P型传感放大器PSA连接在共享线SA和/SA之间。
P型传感放大器PSA包括P沟道MOS晶体管P2和P3。晶体管P2的栅极与共享线/SA连接，而漏极与共享线SA连接。晶体管P3的栅极与共享线SA连接，而漏极与共享线/SA连接。晶体管P2和P3的源极直接与电源VDD连接。
N型传感放大器NSAt包括N沟道MOS晶体管N10和N11。晶体管N10的栅极与位线/BLt连接，而漏极与共享线SA连接。晶体管N11的栅极与位线BLt连接，而漏极与共享线/SA连接。晶体管N10和N11的源极直接与接地端子GND连接。
N型传感放大器NSAb包括N沟道MOS晶体管N12和N13。晶体管N12的栅极与位线/BLt连接，而漏极与共享线SA连接。晶体管N13的栅极与位线BLt连接，而漏极与共享线/SA连接。晶体管N12和N13的源极直接与接地端子GND连接。
阵列核心12进一步包括列选择栅极(N沟道MOS晶体管)N14和N15，其响应于列选择信号CSL而导通。列选择栅极N14连接在共享线SA和数据线DL之间。列选择栅极N15连接在共享线/SA和数据线/DL之间。
在这种情况下，晶体管N10到N13的阈值电压为0.2到0.3V，其低于其他晶体管P1到P3、N1到N9、N14和N15的阈值电压(一般地，0.5到0.6V)。
电源电压VDD为1.6V。如将在后面描述的，由于将电源电压VDD施加到隔离器BLIt和BLIb的栅极上，所以电源电压VDD由隔离器BLIt和BLIb箝位，并且阵列的内部电压比电源电压VDD低(在该实施例中为0.8V)等于晶体管N6到N9的阈值电压的值。
现在将参考图3中的时序图描述该DRAM的读操作。
在时间t1之前，通过位线预充电电路PCt将位线BLt和/BLt预充电至地电压GND。通过均衡晶体管P1均衡并预充电共享线SA和/SA至高于位线BLt和/BLt的电压的电压(在该实施例中为1.2V)。
在时间t1，当将字线WL上的电压提高至电源电压VDD电平(在该实施例中为1.6V)时，在位线BLt和/BLt之间发生电势差。将在下面给出对于此的详细解释。
当驱动偶数号字线WLe时，将电荷重新分布至与字线WLe连接的存储单元MC和位线BLt中。由于将位线BLt预充电至地电压GND，所以在存储于存储单元MC中的数据位于电平H的情况下提高位线BLt上的电压，或在其中存储于存储单元MC中的数据位于电平L的情况下不提高位线BLt上的电压，并且维持地电压GND。然而，由于在驱动偶数号字线WLe的同时驱动参考字线RWLe，所以将电荷重新分配至与参考字线RWLe连接的参考存储单元RMC和位线/BLt中。由于通过晶体管N2预先向参考存储单元RMC施加四分之一电源电压VDD/4，所以通常略微提高位线/BLt的电压，并且将所获得的电压作为参考电压使用。因此，当驱动偶数号字线WLe时，位线BLt的电压通常变得或者高于或者低于参考电压。
另一方面，当驱动奇数号字线时，将电荷重新分布至与字线WLo连接的存储单元MC和位线/BLt中。由于将位线/BLt预充电至地电压GND，所以在存储于存储单元MC中的数据位于电平H的情况下，提高位线/BLt上的电压，或者在存储于存储单元MC中的数据位于电平L的情况下，不提高位线/BLt上的电压，并且维持地电压GND。然而，由于在驱动奇数号字线WLo的同时驱动参考字线RWLo，所以将电荷重新分配至与参考字线RWLo连接的参考存储单元RMC和位线BLt中。由于通过晶体管N2预先将四分之一电源电压VDD/4施加到参考存储单元RMC上，所以通常略微提高位线BLt上的电压，并且将所获得的电压作为参考电压使用。因此，当驱动奇数号字线WLo时，位线/BLt的电压通常变得或者高于或者低于参考电压。
以这种方式，当驱动字线WL时，通常在位线BLt和/BLt之间产生电势差。如果没有转换存储单元SMC，则如图3所示，位线BLt’和/BLt’上的电压为0V和0.2V，并且不会提高很高。当如该示例中的位线BLt’和/BLt’的电压太低时，即使晶体管N10和N11的阈值电压低，N型传感放大器NSAt也不可以检测和放大电势差。
因此，对于该实施例，排列转换存储单元SMC、晶体管N4和转换字线SWL，以提高位线BLt’和/BLt’的电压。也就是说，由于驱动转换字线SWL和参考字线RWL，所以当驱动字线WL时，将电荷重新分布至转换存储单元SMC和对应的位线BLt或/BLt。由于通过晶体管N4预先将电源电压VDD施加到转换存储单元SMC上，所以将位线BLt和/BLt的电压提高到接近四分之一电源电压VDD/4(在该实施例中为0.4V)，该电压可以由N型传感放大器NSAt检测。
此外，在该实施例中，由于不同于传统技术，将位线BLt和/BLt预充电至地电压GND，所以设置晶体管不需要连接在N型传感放大器NSAt和接地端子GND之间，并且晶体管N10和N11的源极直接与接地端子GND连接。因此，当如上所述在位线BLt和/BLt之间产生电势差时，在绝缘控制信号ISOt转到电平H且绝缘器BLIt导通的时间t2之前，自动地激活N型传感放大器NSAt，并且在位线BLt和/BLt之间检测电势差。结果，在时间t2之前，N型传感放大器NSAt降低与表示更低电压的位线BLt或/BLt(在该实施例中为/BLt)对应的共享线之一(在该实施例中为/SA)的电压至地电压GND电平。类似地，由于P型传感放大器PSA的晶体管P2和P3的源极直接与电源电压VDD连接，所以自动激活P型传感放大器PSA，并提高与表示更高电压的位线BLt或/BLt(在该实施例中为BLt)对应的共享线之一(在该实施例中为SA)的电压至电源电压VDD电平。
然而，由于晶体管N10和N11的漏极不与位线/BLt和BLt连接，并且此时隔离器BLIt仍然处于截止状态，所以P型传感放大器PSA和N型传感放大器NSAt仅放大共享线SA和/SA之间的电势差，而不放大位线BLt和/BLt之间的电势差。
以这种方式，由于在时间t2之前放大共享线SA和/SA之间的电势差，所以相对于传统情况，从时间t1到时间t2的时间段T1可以大大缩短。此外，由于此时不执行位线BLt和/BLt之间的电势差的放大，所以可以减小在相邻位线之间产生的耦合噪声。
接着，在时间t2，当绝缘控制信号ISOt转到电平H(VDD)时，导通隔离器BLIt。此时，由于不提高晶体管N6和N7的栅极电压且维持在电源电压VDD电平，所以降低表示更低电压的位线BLt和/BLt之一(在该实施例中为/BLt)的电压至与共享线/SA相同的地电压GND电平，并且提高表示更高电压的位线BLt和/BLt之一(在该实施例中为BLt)的电压但没有提高到足以到达作为与共享线SA的电压的相同电平的电源电压VDD。也就是说，位线BLt的电压由晶体管N6箝位，并仅提高到等于VDD-Vth电平(Vth是晶体管N6的阈值电压)。
此外，由于在时间t2由存储单元MC所读的数据已经由P型传感放大器PSA和N型传感放大器NSAt锁存，所以在时间t2或更早，参考字线RWL和转换字线SWL变为电平L，并且预充电请求信号REQP变为电平H(VDD)。因此，导通晶体管N2和N4而不是晶体管N3和N5，并且将四分之一电源电压VDD/4施加到参考存储单元RMC，而将电源电压施加到转换存储单元SMC。
如上所述，在该实施例中，参考存储单元RMC和转换存储单元SMC需要预充电，但是预充电时间段可以是锁存从存储单元MC读取的数据之后且下一条字线WL导通之前的任意时间。因此，由于该预充电时间段的读时间段的延长没有发生。
当在位线BLt和/BLt之间的电势差的放大完成，且列选择信号CSL转到电平H(VDD)时，导通列选择栅极N14和N15，且向数据线DL和/DL读入共享线SA和/SA上的数据信号。在经过预定时间段的时间之后，列选择信号CSL返回至电平L。
在时间t3，字线WL和绝缘控制信号ISOt返回至电平L。因此，存储单元MC的数据恢复完成，且位线BLt和/BLt与共享线SA和/SA分离。此外，在时间t3，均衡信号EQNt转到电平H，且位线预充电电路PCt预充电位线BLt和/BLt至地电压GND。用于预充电位线BLt和/BLt至地电压GND的时间段短于用于将它们预充电至中间电压(如四分之一电源电压VDD/4)的时间段。因此，相比于传统情况，可以减小从时间t3到结束预充电的时间t4的时间段T3。此外，在时间t3，均衡信号EQP转到电平L，并且均衡晶体管P1均衡共享线SA和/SA并预充电共享线SA和/SA至1.2V。
如上所述，根据本发明，转换字线SWL与字线WL一起激活，并且将位线BLt和/BLt的电压电平提高到0.4左右。因此，N型传感放大器NSAt可以适当地检测位线BLt和/BLt之间的电势差。此外，由于将位线BLt和/BLt预充电至地电压GND，所以N型传感放大器NSAt不需要设置晶体管，且晶体管N10和N11的源极可以直接与接地端子GND连接。因此，如上所述，一旦检测到位线BLt和/BLt之间的电势差，就自动激活N型传感放大器，并且开始放大操作。类似地，由于P型传感放大器PSA中所包括的晶体管P2和P3的源极直接与电源VDD连接，所以也自动激活P型传感放大器PSA，并开始放大操作。此时，位线BLt和/BLt通过隔离器BLIt与共享线SA和/SA分离。然而，由于N型传感放大器NSAt中所包括的晶体管N10和N11的栅极分别与位线/BLt和BLt连接，并且源极与位线BLt和/BLt连接，所以不放大位线BLt和/BLt之间的电势差，而仅放大共享线SA和/SA之间的电势差。由于共享线SA和/SA短于位线BLt和/BLt，并且寄生电容较小，所以仅在很短的时间内完成共享线SA和/SA之间的电势差的放大。结果，增大了传感放大器的操作速度。
此外，可以在从激活字线起经过预定时间段之后并且在位线BLt和/BLt之间产生电势差之后的任意时间执行参考存储单元RMC的再次预充电。将同样的情况应用于转换存储单元SMC的再次预充电。因此，参考存储单元RMC和转换存储单元SMC的预充电不延迟传感放大器的操作。
在以上实施例中，将位线BL和/BL预充电为地电压GND。然而，位线BLt和/BLt可以预充电为电源电压VDD。在该情况中，用于该实施例的N型传感放大器NSAt和NSAb应该由P型传感放大器代替，而P型传感放大器应该由N型传感放大器代替。此外，应该将转换存储单元SMC预充电至地电压，并且相反于该实施例，应该略微降低位线BLt和/BLt的电压电平。此外，需要将参考存储单元RMC预充电至例如3VDD/4的电压。然后，不论电压H还是电压L的数据存储于存储单元MC中，在位线BLt和/BLt之间都产生电势差。
此外，在以上实施例中提供两条转换字线SWL，但是可以共享这两条字线SWL并且可以提供一条转换字线。
已经描述了本发明的实施例，但是实施例仅是用于完成本发明的示例。本发明不限于以上实施例，并且在不脱离本发明的主题的情况下，实施例可以做出各种各样的修改。
Claims (9)
1.一种动态半导体存储装置，包括：
第一位线；
第二位线，与该第一位线成对排列；
字线，与该第一和第二位线交叉；
存储单元，与该第一位线和该字线连接；
参考字线，与该第一和第二位线交叉；
参考存储单元，与该第二位线和该参考字线连接；
用于激活该字线的装置；
位线预充电装置，用于在激活该字线之前，预充电该第一和第二位线至地电压或电源电压；
用于当激活该字线时激活该参考字线的装置；
参考电压预充电装置，用于在激活该参考字线之前，预充电该参考存储单元至参考电压；
电平转换装置，用于当激活字线时，转换该第一和第二位线的电压电平，其中该电平转换装置包括：转换字线，与该第一和第二位线交叉；第一转换存储单元，与该第一位线和该转换字线连接；第二转换存储单元，与该第二位线和该转换字线连接；用于当激活该字线时激活该转换字线的装置；以及转换电压预充电装置，用于在激活该转换字线之前，预充电该第一和第二转换存储单元至转换电压；
第一共享线；
第二共享线，与该第一共享线成对排列；
第一隔离器，连接在该第一和第二位线以及该第一和第二共享线之间；
第一传导型的传感放大器，连接在该第一和第二共享线之间；以及
第二传导型的第一传感放大器，
其中该第二传导型的第一传感放大器包括：
第二传导型的第一场效应晶体管，具有与该第二位线连接的栅极、与该第一共享线或该第一位线连接的漏极和直接与地或电源连接的源极，以及
第二传导型的第二场效应晶体管，具有与该第一位线连接的栅极、与该第二共享线或该第二位线连接的漏极和直接与地或电源连接的源极。
2.如权利要求1所述的动态半导体存储装置，其中
该第一转换存储单元包括：
第一电容器，具有与地连接的一个电极；以及
第五场效应晶体管，其栅极与该转换字线连接、其源极或漏极中的一者与该第一位线连接，以及其源极或漏极中的另一者与该第一电容器的另一电极连接；
该第二转换存储单元包括：
第二电容器，具有与地连接的一个电极；以及
第六场效应晶体管，其栅极与该转换字线连接、其源极或漏极中的一者与该第二位线连接、以及其源极或漏极中的另一者与该第二电容器的另一电极连接；以及
该转换电压预充电装置包括：
第七场效应晶体管，在激活该转换字线之前导通，用于向该第一电容器提供该转换电压，以及
第八场效应晶体管，在激活该转换字线之前导通，用于向该第二电容器提供该转换电压。
3.如权利要求1所述的动态半导体存储装置，其中
第二传导型的该第一场效应晶体管的该漏极与该第一共享线连接；
第二传导型的该第二场效应晶体管的该漏极与该第二共享线连接；以及
第一传导型的该传感放大器包括：
第一传导型的第一场效应晶体管，具有与该第二共享线连接的栅极、与该第一共享线连接的漏极和直接与该电源或该地连接的源极；以及
第一传导型的第二场效应晶体管，具有与该第一共享线连接的栅极、与该第二共享线连接的漏极和直接与该电源或该地连接的源极。
4.如权利要求3所述的动态半导体存储装置，其中第二传导型的该第一传感放大器中第二传导型的该第一和第二场效应晶体管的阈值电压低于第一传导型的该传感放大器中第一传导型的该第一和第二场效应晶体管的阈值电压。
5.如权利要求1所述的动态半导体存储装置，进一步包括：
第三位线；
第四位线，与该第三位线成对排列；
第二隔离器，连接在该第一和第二共享线以及该第三和第四位线之间；以及
第二传导型的第二传感放大器；其中
第二传导型的该第二传感放大器包括：
第二传导型的第三场效应晶体管，具有与该第四位线连接的栅极、与该第一共享线或该第三位线连接的漏极和直接与地或电源连接的源极；以及
第二传导型的第四场效应晶体管，具有与该第三位线连接的栅极、与该第二共享线或该第四位线连接的漏极和直接与该地或该电源连接的源极。
6.如权利要求5所述的动态半导体存储装置，其中
第二传导型的该第三场效应晶体管的该漏极与该第一共享线连接；
第二传导型的该第四场效应晶体管的该漏极与该第二共享线连接；以及
第一传导型的该传感放大器包括：
第一传导型的第一场效应晶体管，具有与该第二共享线连接的栅极、与该第一共享线连接的漏极和直接与该电源或该地连接的源极；以及
第一传导型的第二场效应晶体管，具有与该第一共享线连接的栅极、与该第二共享线连接的漏极和直接与该电源或该地连接的源极。
7.如权利要求6所述的动态半导体存储装置，其中第二传导型的该第二传感放大器中第二传导型的该第三和第四场效应晶体管的阈值电压低于第一传导型的该传感放大器中第一传导型的该第一和第二场效应晶体管的阈值电压。
8.一种用于操作动态半导体存储装置的方法，该装置包括：
第一位线；
第二位线，与该第一位线成对排列；
字线，与该第一和第二位线交叉；
存储单元，与该第一位线和该字线连接；
参考字线，与该第一和第二位线交叉；
参考存储单元，与该第二位线和该参考字线连接；
第一共享线；
第二共享线，与该第一共享线成对排列；
隔离器，连接在该第一和第二位线以及该第一和第二共享线之间；
第一传导型的传感放大器，连接在该第一和第二共享线之间；
第二传导型的传感放大器，第二传导型的该传感放大器包括：
第二传导型的第一场效应晶体管，具有与该第二位线连接的栅极、与该第一共享线或该第一位线连接的漏极和直接与电源连接的源极；以及
第二传导型的第二场效应晶体管，具有与该第一位线连接的栅极、与该第二共享线或该第二位线连接的漏极和直接与电源连接的源极；
转换字线，与该第一和第二位线交叉；
第一转换存储单元，与该第一位线和该转换字线连接；以及
第二转换存储单元，与该第二位线和该转换字线连接；
用于操作动态半导体存储装置的方法包括步骤：
在激活该字线之前，预充电该第一和第二位线至地电压或电源电压；
在激活该参考字线之前，预充电该参考存储单元至参考电压；
在将该第一和第二位线以及该参考存储单元预充电之后，激活该字线和该参考字线；
在激活该转换字线之前，预充电该第一和第二转换存储单元至该转换电压；
当激活该字线时激活该转换字线；
当从激活该字线起经过预定时间段时，再次预充电该第一和第二转换存储单元至该转换电压；
当从激活该字线起经过预定时间段时，导通该隔离器；
当从该隔离器导通起经过预定时间段时，禁止该字线；以及
在禁止该字线之后，再次预充电该第一和第二位线至该地电压或该电源电压。
9.如权利要求8所述的用于操作动态半导体存储装置的方法，进一步包括步骤：
当从激活字线起经过预定时间段时，再次预充电该参考存储单元至该参考电压。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006313384A JP4221613B2 (ja) | 2006-11-20 | 2006-11-20 | ダイナミック半導体記憶装置及びその動作方法 |
| JP313384/06 | 2006-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101188138A CN101188138A (zh) | 2008-05-28 |
| CN101188138B true CN101188138B (zh) | 2012-05-30 |
Family
ID=39416780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101867409A Expired - Fee Related CN101188138B (zh) | 2006-11-20 | 2007-11-16 | 动态半导体存储装置及操作该装置的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7616510B2 (zh) |
| JP (1) | JP4221613B2 (zh) |
| CN (1) | CN101188138B (zh) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8238168B2 (en) | 2010-04-30 | 2012-08-07 | International Business Machines Corporation | VDD pre-set of direct sense DRAM |
| US8737117B2 (en) * | 2010-05-05 | 2014-05-27 | Qualcomm Incorporated | System and method to read a memory cell with a complementary metal-oxide-semiconductor (CMOS) read transistor |
| EP2727114B1 (en) | 2011-06-28 | 2020-04-22 | Hewlett-Packard Enterprise Development LP | Shiftable memory |
| EP2771885B1 (en) | 2011-10-27 | 2021-12-01 | Valtrus Innovations Limited | Shiftable memory supporting atomic operation |
| US8582380B2 (en) * | 2011-12-21 | 2013-11-12 | Micron Technology, Inc. | Systems, circuits, and methods for charge sharing |
| US9589623B2 (en) | 2012-01-30 | 2017-03-07 | Hewlett Packard Enterprise Development Lp | Word shift static random access memory (WS-SRAM) |
| US9542307B2 (en) | 2012-03-02 | 2017-01-10 | Hewlett Packard Enterprise Development Lp | Shiftable memory defragmentation |
| TWI489444B (zh) | 2012-07-17 | 2015-06-21 | Etron Technology Inc | 應用於嵌入式顯示埠的動態隨機存取記憶體 |
| US8942041B1 (en) * | 2013-10-31 | 2015-01-27 | Windbond Electronics Corp. | Memory device and column decoder for reducing capacitive coupling effect on adjacent memory cells |
| KR20160069147A (ko) * | 2014-12-08 | 2016-06-16 | 에스케이하이닉스 주식회사 | 데이터 감지 증폭기 및 이를 포함하는 메모리 장치 |
| US9378836B1 (en) * | 2014-12-18 | 2016-06-28 | International Business Machines Corporation | Sensing circuit for a non-volatile memory cell having two complementary memory transistors |
| KR20180049502A (ko) | 2016-11-03 | 2018-05-11 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법 |
| CN113012745B (zh) * | 2021-03-23 | 2022-05-31 | 长鑫存储技术有限公司 | 存储器的检测方法及检测装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1357890A (zh) * | 2000-12-05 | 2002-07-10 | 简篇 | 动态随机存取存储器结构及操作方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3181759B2 (ja) * | 1993-06-10 | 2001-07-03 | 富士通株式会社 | 半導体記憶装置 |
| KR100193736B1 (ko) | 1996-09-17 | 1999-06-15 | 윤종용 | 배터리 보호 기능을 갖는 배터리 팩 |
| JP3116921B2 (ja) * | 1998-09-22 | 2000-12-11 | 日本電気株式会社 | 半導体記憶装置 |
| JP2001084767A (ja) | 1999-08-30 | 2001-03-30 | Internatl Business Mach Corp <Ibm> | センスアンプ |
| US20050050439A1 (en) | 2003-08-28 | 2005-03-03 | Xerox Corporation | Method to distribute a document to one or more recipients and document distributing apparatus arranged in accordance with the same method |
| US7590017B2 (en) * | 2006-04-12 | 2009-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | DRAM bitline precharge scheme |
-
2006
- 2006-11-20 JP JP2006313384A patent/JP4221613B2/ja not_active Expired - Fee Related
-
2007
- 2007-08-31 US US11/848,401 patent/US7616510B2/en not_active Expired - Fee Related
- 2007-11-16 CN CN2007101867409A patent/CN101188138B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1357890A (zh) * | 2000-12-05 | 2002-07-10 | 简篇 | 动态随机存取存储器结构及操作方法 |
Non-Patent Citations (1)
| Title |
|---|
| JP特开平9-7377A 1997.01.10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4221613B2 (ja) | 2009-02-12 |
| JP2008130153A (ja) | 2008-06-05 |
| US7616510B2 (en) | 2009-11-10 |
| CN101188138A (zh) | 2008-05-28 |
| US20080117700A1 (en) | 2008-05-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120530 Termination date: 20181116 |