JP2609211B2 - メモリセルの検査回路装置および方法 - Google Patents

メモリセルの検査回路装置および方法

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JP2609211B2
JP2609211B2 JP63059193A JP5919388A JP2609211B2 JP 2609211 B2 JP2609211 B2 JP 2609211B2 JP 63059193 A JP63059193 A JP 63059193A JP 5919388 A JP5919388 A JP 5919388A JP 2609211 B2 JP2609211 B2 JP 2609211B2
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  • Measuring Or Testing Involving Enzymes Or Micro-Organisms (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マトリックス状に配置されており、ワード
線と、それぞれ１つの評価回路を介して２つの等しいビ
ット線半部に分割されているビット線とを介して駆動可
能であるメモリセルを検査するための回路装置および方
法に関するものである。
〔従来の技術〕
半導体メモリのなかのメモリセルの数の増大に伴い、
近年、半導体メモリを検査するために非常に長い検査時
間を必要とするようになってきた。たとえば4kBのメモ
リ容量を有するDRAMは以前は（使用される検査パターン
の種類および数ならびに他の検査条件に関係して）３な
いし20秒の検査時間で十分に検査可能であったが、最近
の1MBのDRAMの検査時間は20分のオーダーになってい
る。
検査時間を短縮するための種々の対策が既に知られて
いる。たとえばヨーロッパ特許第A0186040号明細書に
は、１つの半導体メモリを内部で多数の同一のブロック
に分割しておき、これらを互いに並列に検査することが
提案されている。それによって実際に検査時間は約1/4
ないし1/8に減少し得る。
米国特許第4,055,754号明細書には、１つの完全なワ
ード線のそれぞれすべてのメモリセルを時間的に互いに
並列に検査すること、またそのために半導体メモリの内
部にある特定の評価回路を利用することが提案されてい
る。この対策は、検査時間節減の効果は大きいが、少な
くとも３つの論理ゲートから成り、これらのゲートのう
ちの２つが存在するワード線の数と等しい数の入力端を
必要とする評価回路が必要である点で不利である。この
対策の実施は追加的な占有面積が非常に大きくなること
に通じ、このことは回路の小形化を目指す一般的な要望
に逆行する。
〔発明が解決しようとする課題〕
従って、本発明の課題は、冒頭に記載した種類の回路
装置であって、メモリセルの検査を短い時間および最小
の追加的占有面積で可能にする回路装置を提供すること
である。本発明の他の課題はメモリセルの検査のための
相応の方法を提供することである。
〔課題を解決するための手段〕
この課題は、本発明によれば、請求項１および７の特
徴部分に記載されている手段により解決される。本発明
の有利な実施態様は請求項２ないし６および８ないし12
にあげられている。
〔実施例〕
以下、図面により本発明を一層詳細に説明する。
図面には、メモリセルSZを有するブロックＢが示され
ている。付属の半導体メモリは１つまたは多くのブロッ
クＢを有し得る。このことは公知であり、また図面を見
やすくするため図示されていない。メモリセルSZはマト
リックス状に配置されている。それらはワード線WLi、W
Li+1、一般にWLを介して、またビット線を介してアドレ
ス指定可能である。各ビット線に、一般に知られている
ように、評価回路BWSが対応付けられている。
評価回路BWSはビット線を２つの少なくとも近似的に
等しいビット線半部BL、▲▼に分割している。一般
に両半部は評価回路BWSの作用の仕方を考慮して対称性
の理由から、テクノロジー上可能であるかぎり、正確に
等しい。
ビット線および評価回路BWSの配置に関しては当業者
に２種類のコンセプトが知られている。古いほうのいわ
ゆる“オープン‐ビット線コンセプト”では、両ビット
線半部が評価回路BWSに対して両側に配置されている。
すなわち、評価回路BWSはブロックＢのメモリセル領域
を左側セル領域半部および右側セル領域半部に分割して
いる。“フォールデッド‐ビット線コンセプト”と呼ば
れる新しいほうのビット線コンセプト”では、両ビット
線半部が評価回路BWSの単一の側に配置されている。す
なわち、評価回路BWSはこのコンセプトではセル領域の
縁に位置している。本発明はこの２つのビット線コンセ
プトにおいて実現可能である。
評価回路およびメモリセルも公知である。当業者に知
られている評価回路は、ゲートで交差結合されている２
つのトランジスタから成り、共通の端子でたいていはス
イッチング可能または時間的経過を制御可能な電位に接
続されているものである。評価回路のトランジスタの自
由端はそれぞれビット線半部BL、▲▼と接続されて
いる。公知の他の形態の評価回路を用いることも考えら
れる。
メモリセルも公知の技術により形成されている。半導
体メモリとしてのDRAMは一般に１トランジスタメモリセ
ルである。スタティックメモリ（SRAM）にもEPROMおよ
びEEPROMのようなプログラム可能なメモリにも本発明は
同じく本質的な変更なしに応用可能である。この実施例
の場合にはDRAMの１トランジスタメモリセルが示されて
いる。メモリがいわゆるダミーセルを備えたものとして
構成されているか否か、また評価回路がいわゆるミッド
‐レベル‐コンセプトにより動作するか否かは、本発明
の応用にとって重要でない。
本発明による回路装置はさらにブロックＢごとに一対
のエラー線FLA、FLBを含んでいる。これらはたとえばそ
の一端で（各任意の他の位置も考えられる）予充電装置
PCと接続されている。予充電装置PCは、後でまた説明す
るように、寄生キャパシタンスCFLA、CFLBを含めてエラ
ー線FLA、FLBを互いに相補性の論理レベルに予め充電す
る役割をする。エラー線FLA、FLBの対は比較回路VGLの
入力端を形成する。比較回路VGLの出力は検査時に生ず
るエラーを指示する役割をする。
各ビット線においてそれらのビット線半部BL、▲
▼の各々にスイッチングトランジスタSTが対応付けられ
ている。各スイッチングトランジスタSTのゲートはそれ
に対応付けられているビット線半部BL、▲▼と接続
されている。すべてのスイッチングトランジスタSTのソ
ースは共通に、前記の両論理レベルの一方の値に一致す
る値の電位と接続されている。これらの両論理レベル
は、意味上、（検査）作動時に情報としてメモリセルの
なかに記憶されており、またメモリセルからの情報の読
出しの際に評価回路による評価および増幅により生じま
たたいてい供給電圧に本質的に等しい電位の論理レベル
に等しい。
各ビット線において一方では、ゲートで第１のビット
線半部BLと接続されているスイッチングトランジスタST
のドレインが第２のエラー線FLBと接続されており、ま
た他方では、ゲートで第２のビット線半部▲▼と接
続されているスイッチングトランジスタSTのドレインが
第１のエラー線FLBと接続されている。
本発明の有利な実施例では、各スイッチングトランジ
スタSTのソースが接続されている電位は、たいていは接
地電位と呼ばれる回路装置全体の共通基準電位に等し
い。本発明の他の有利な実施例では、各スイッチングト
ランジスタSTのソースが接続されている電位は、しばし
ばシンボルVDDを付される回路装置全体の共通供給電位
に等しい。
本発明の１つの実施例では、予充電装置PCは、２つの
通常の互いに相補性の出力端Ｑ、を有するRSフリップ
フロップFFを有する。各出力端Ｑ、はエラー線FLA、F
LBの対と接続されている。別のスイッチングトランジス
タWSTのゲートはクロック信号CLと接続されている。こ
のクロック信号は検査時に予充電装置PCによるエラー線
FLA、FLBの予充電を制御する。
第１の実施例における比較回路VGLがXOR回路であるこ
とは有利である。
さらに、第２の実施例における比較回路VGLがXNOR回
路であることは有利である。
説明を完全なものとするために言及すると、メモリセ
ルSZのブロックＢは、一般に通常のように、列および行
デコーダを介して駆動され、さらにビット線の予充電の
役割をもし得る外部の（別の）増幅器が設けられてお
り、またたとえばアドレスおよびデータバッファのよう
にいずれにせよ通常存在している回路が存在している。
しかし、これらの回路は本発明による回路装置の説明に
とって重要ではない。従って、図面を見やすくするた
め、外部増幅器AMPLおよびビット線デコーダDECのみが
図示されている。
以上に説明した有利な回路装置により、次に本発明に
よる方法を説明する。
検査時にはワード線WLごとに、このワード線WLと接続
されているすべてのメモリセルSZが、ワード線WLと接続
されているすべてのメモリセルSZに対して等しい論理レ
ベルに充電される。論理レベルはメモリセルSZのなかに
書込むべき情報を代表している。論理レベルは個々のワ
ード線において全く相異なっていてよい（論理０または
論理１）。１つのワード線の内部ですべてのメモリセル
が等しい情報を書込まれることのみが重要である。
それによって、可能な応用すべき検査パターンの選択
は、１つのワード線のすべてのメモリセルが等しい情報
を含んでいる検査パターンに制限されている。このよう
な検査パターンはたとえば“すべて0"、“すべて1"、
“交番行”、メモリセル領域の左半部“すべて0"、右半
部“すべて1"、またはその逆である。たとえば、周知の
ように１つのワード線のメモリセルのなかに記憶されて
いる情報がメモリセルからメモリセルへと交番する
（“1010"）検査パターン“チェッカーボード”は可能
でない。しかし、これはメモリがとにかく機能するか否
かに関する到来検査または粗検査のような簡単な機能検
査のためには完全に十分である。各ワード線のメモリセ
ルを“情報：論理０に等しい”に関しても“情報：論理
１に等しい”に関しても検査するならば、本発明による
方法により下記のエラーがあらゆる場合に見い出され得
る。
ａ）ビット線が１つの（任意の）電位に“固着”してい
る。
ｂ）（少なくとも）１つのメモリセルが１つの（任意
の）電位に“固着”している。
下記のエラー形式はたいていの場合に検出され得る。
ｃ）（少なくとも）１つのビット線デコーダおよび（ま
たは）ワード線デコーダがエラーのある動作をしてい
る。
ｄ）（少なくとも）１つのワード線が１つの（任意の）
電位に“固着”している。
ｅ）（少なくとも）１つの評価回路がエラーのある動作
をしている。
必要な検査時間は、通常のようになかんずく検査すべ
きメモリセルSZの数により決定されずに、ワード線WLの
数により決定される。
メモリセルSZの書込みと同時に、もしくはそれに続い
て、但し１つのワード線のメモリセルSZからの読出し以
前に、エラー線FLA、FLBの対が２つの互いに相補性の論
理レベルに充電される（論理０、論理１）。これらの論
理レベルは意味上、メモリセルのなかに情報として書込
み可能である論理レベルに等しい。論理レベルとエラー
線FLA、FLBの対の両線との対応付けはたとえば、一般的
に言って、エラー線FLA、FLBのうち、それと接続されて
いるスイッチング手段を介して付属のメモリセルを検査
されるべきビット線半部BL、▲▼と接続されている
エラー線に対して、論理レベルがこのメモリセルSZが記
憶された電荷の形態で情報として有する論理レベルに対
して相補性であるように行われる。
図面に示されている本発明による回路装置の具体的な
場合には、これは下記のことを意味する。（すぐ次の検
査サイクルで）ワード線WLと接続されているメモリセル
SZがすべて検査されるべきであると仮定する。これらの
メモリセルSZのなかには論理１が情報として電荷の形態
で記憶されているものとする。これらのメモリセルSZは
すべて、それらに対応付けられているビット線の第１の
ビット線半部BLと接続されている。ビット線のこれらの
第１のビット線半部BLの各々はスイッチングトランジス
タSTのゲートを駆動する。スイッチングトランジスタST
は一般にスイッチング手段として作用する。スイッチン
グトランジスタSTを介して、前記のように、エラー線FL
Bへの制御のための接続が生ずる。第２のビット線半部
▲▼は、スイッチング手段として作用するスイッチ
ングトランジスタSTを介して、第１のエラー線FLAと接
続されている。いま検査すべきメモリセルSZは論理１を
記憶されているものと仮定されているので、エラー線FL
Bは論理０に予充電する必要がある。相応に、それに対
して相補性の第１のエラー線FLAは論理１に予充電する
必要がある。この例では、スイッチング手段が、すなわ
ち図面に示されている実施例ではスイッチングトランジ
スタSTが片側で（たとえばそのソースで）回路装置全体
の共通の基準電位である接地電位と接続されている。
予充電自体は予充電装置PCにより行われる。予充電装
置PCがRSフリップフロップFFを有する場合には、RSフリ
ップフロップが、そのエラー線FLAに対応付けられてい
る出力Ｑが論理１を有し、またそのエラー線FLBに対応
付けられている出力が論理０を有するようにセットさ
れる。予充電自体はこの実施例では別のスイッチングト
ランジスタWSTにより行われる。そのために、前記のよ
うに、メモリセルSZ内への情報の書込みの間またはその
後に、クロック信号CLにより制御されて、別のスイッチ
ングトランジスタWSTが導通状態に切り換えられ、また
再び遮断状態に切り換えられる。
それに基づいて、図面には示されておらずまた公知の
構成であってよいワード線デコーダにより制御されて、
正確に１つのワード線、たとえばワード線WLiが能動化
される。こうして、このワード線と接続されているすべ
てのメモリセルSZにおいて、記憶された情報がそのつど
のメモリセルに対応付けられているビット線半部、たと
えば特に第１のビット線半部BLに到達する。これにより
公知の仕方で各ビット線の電気的状態がそれに対応付け
られている評価回路BWSにより評価されかつ増幅され
る。それにより各ビット線の両ビット線BL、▲▼上
に電気的に互いに区別可能なレベルを有する論理状態０
および１が生ずる。
いまの例では、論理１がメモリセルSZから読出される
ものと仮定された。いますべての読出されたメモリセル
SZが正常であれば、各第１のビット線半部BLに論理１
が、また各第２のビット線半部▲▼に論理０が生ず
る。それによって、それぞれビット線の第１の半部BLと
接続されているすべてのスイツチングトランジスタは導
通状態に切換えられている。図面ではソースがそれぞれ
接地点と接続されている。これは論理０に相当する。こ
れは導通状態に切換えられているスイツチングトランジ
スタSTの各々を介してエラー線FLBに与えられる。比較
装置VGLの一方の入力端には論理０が与えられている。
しかし、それぞれ１つのビット線の第２のビット線半
部▲▼と接続されているスイツチングトランジスタ
STは、すべての第２のビット線半部▲▼に評価回路
により一義的な論理０が与えられているので、すべて遮
断状態にある。それによって、エラー線FLA上に予充電
により与えられている論理１が維持される。この論理１
は比較回路VGLの他方の入力端における入力信号として
の役割をする。こうして比較回路VGLは、その入力端に
種々の信号が与えられていること（このことは“良好”
を意味する）を認識する。相応のことをその出力信号Ｘ
が指示する。
しかし、少なくとも１つのエラーが生じている場合に
は、エラーが生じているビット線の両ビット線半部BL、
▲▼は前記の論理状態とは異なる論理状態を有す
る。すなわち、少なくとも１つのビット線では、第１の
ビット線半部BLに対応付けられているスイツチングトラ
ンジスタが遮断状態になり、また相応して第２のビット
線半部▲▼に対応付けられているスイツチングトラ
ンジスタが導通状態になる。こうしてエラー線FLBはそ
の（予充電された）状態である論理０を維持するが、エ
ラー線FLAは論理０に切換えられる。比較回路VGLはその
入力端に等しい入力信号を受け、このことを比較回路VG
Lはエラーとして評価し、また相応してエラー信号とし
てその出力信号Ｘをセットする。
スイツチングトランジスタSTのソースが共通の供給電
圧と接続されている前記の実施例では、エラー線FLA、F
LBの対は、検査すべきメモリセルSZのメモリ内容が等し
い際に前記の場合に対して逆向きに充電される。その他
の経過は前記の経過と相似である。
比較回路による評価をXOR回路またはXNOR回路により
行うことは有利である。
“良好”な場合に１つのワード線WLのメモリセルSZか
ら読出すべき情報として論理０を期待する場合は、上記
の説明により当業者により容易に理解されよう。従っ
て、その一層詳細な説明は省略する。
特別な検査および制御信号の発生に関しては、特に本
件特許出願人の同日付提出特許願（１）の明細書を参照
されたい。特別なデコーダの構成に関しては、特に本件
特許出願人の同日付提出特許願（５）および（６）の明
細書を参照されたい。
【図面の簡単な説明】
図面は本発明の実施例の回路図である。 SZ……メモリセル Ｂ……メモリセルのブロック WL、WLi、WLi+1……ワード線 BL、▲▼……ビット線半部 BWS……評価回路 FLA、FLB……エラー線 PC……予充電装置 CFLA、CFLB……寄生キャパシタンス VGL……比較回路 ST……スイツチングトランジスタ FF……RSフリップフロップ Ｑ、……FF回路の出力端 WST……スイツチングトランジスタ CL……クロック信号 AMPL……外部増幅器 DEC……ビット線デコーダ Ｘ……比較回路の出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マンフレート、パウル ドイツ連邦共和国ウンターフエーリン グ、フイヒテンシユトラーセ18 (56)参考文献 特開 昭59−175095（ＪＰ，Ａ) 特開 昭60−115099（ＪＰ，Ａ) 特開 昭51−147924（ＪＰ，Ａ) 特公 昭59−25319（ＪＰ，Ｂ２)

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】マトリックス状に配置されており、ワード
    線と、それぞれ１つの評価回路を介して２つの等しいビ
    ット線半部に分割されているビット線とを介して駆動可
    能であるメモリセルを検査するための回路装置におい
    て、 一対のエラー線（FLA、FLB）が予充電装置（PC）と接続
    されており、エラー線（FLA、FLB）の対が比較回路（VG
    L）の入力端を形成し、比較回路（VGL）の出力信号
    （Ｘ）が検査作動中にエラーの発生を指示し、各ビット
    線においてそのビット線半部（BL、▲▼）の各々が
    スイツチングトランジスタ（ST）のゲートと接続されて
    おり、 スイツチングトランジスタ（ST）の各々のソースが、２
    つの互いに相補性の論理レベルのうちでエラー線（FL
    A、FLB）の対が検査作動中にとる一方の論理レベルに相
    応する電位と接続されており、 各ビット線に対して一方では、ゲートで第２のビット線
    半部（▲▼）と接続されているスイツチングトラン
    ジスタ（ST）のドレインがエラー線（FLA、FLB）の対の
    第１のエラー線（FLA）と接続されており、また他方で
    は、ゲートで第１のビット線半部（BL）と接続されてい
    るスイツチングトランジスタ（ST）のドレインがエラー
    線（FLA、FLB）の対の第２のエラー線（FLB）と接続さ
    れており、 予充電装置（PC）が２つの互いに相補性の出力端（Ｑ、
    ）を有するRSフリップフロップ（FF）を有し、また出
    力端（Ｑ、）が別のスイツチングトランジスタ（WS
    T）を介してエラー線（FLA、FLB）の対と接続されてい
    る ことを特徴とするメモリセルの検査回路装置。
  2. 【請求項２】各スイツチングトランジスタ（ST）のソー
    スが接続されている電位が回路装置全体の基準電位（接
    地）に等しいことを特徴とする請求項１記載の回路装
    置。
  3. 【請求項３】各スイツチングトランジスタ（ST）のソー
    スが接続されている電位が回路装置全体の供給電位（VD
    D）に等しいことを特徴とする請求項１記載の回路装
    置。
  4. 【請求項４】比較回路（VGL）がXOR回路であることを特
    徴とする請求項１ないし３の１つに記載の回路装置。
  5. 【請求項５】比較回路（VGL）がXNOR回路であることを
    特徴とする請求項１ないし３の１つに記載の回路装置。
  6. 【請求項６】マトリックス状に配置されており、ワード
    線と、それぞれ１つの評価回路を介して２つの等しいビ
    ット線半部に分割されているビット線とを介して駆動可
    能であるメモリセルを検査するための方法において、 検査時に１つのワード線（WL）と接続されているすべて
    のメモリセル（SZ）が等しい論理レベルに充電され、 一対のエラー線（FLA、FLB）が、メモリセル（SZ）のな
    かに電荷の形態で書込み可能である論理レベルに等しい
    意味を有する２つの互いに相補性の論理レベルに充電さ
    れ、 １つのワード線（WL）が、それと接続されているメモリ
    セルのなかに記憶された電荷がそれぞれ付属のビット線
    半部（BL、▲▼）に達するように能動化され、 評価回路（BWS）がこうして読出された電荷を評価し、
    またこうして読出された電荷に付属の論理レベルを形成
    し、 論理レベルが、その駆動に相応して導通または遮断する
    スイツチング手段（ST）を駆動し、 スイツチング手段のスイツチング挙動に応じて両エラー
    線（FLA、FLB）がそれらの状態を持続し、またはエラー
    線（FLA;FLB）の１つがその状態を変更し、 比較回路（VGL）を介して、エラー線がメモリセル（S
    Z）の電荷の読出しおよび評価の後になお予充電により
    定められた互いに相補性の論理レベルを有するか否かが
    検査され、 予充電がRSフリップフロップ（FF）の使用のもとに行わ
    れ、またRSフリップフロップ（FF）の出力端（Ｑ、）
    が予充電の後に別のスイツチング手段（WST）によりエ
    ラー線（FLA、FLB）から切り離される ことを特徴とするメモリセルの検査方法。
  7. 【請求項７】比較回路（VGL）による評価がXOR回路によ
    り行われることを特徴とする請求項６記載の方法。
  8. 【請求項８】比較回路（VGL）による評価がXNOR回路に
    より行われることを特徴とする請求項６記載の方法。
  9. 【請求項９】論理レベルとエラー線（FLA、FLB）の対の
    両線との対応付けが、それと接続されているスイツチン
    グ手段（ST）を介して１つの検査サイクル中に検査すべ
    きメモリセル（SZ）と接続されているエラー線（FLA;FL
    B）に対して論理レベルが、検査すべきメモリセル（S
    Z）が記憶された電荷の形態で“良好”な場合に有する
    論理レベルに対して相補性であるように行われることを
    特徴とする請求項６ないし８の１つに記載の方法。
  10. 【請求項１０】論理レベルとエラー線（FLA、FLB）の対
    の両線との対応付けが、それと接続されているスイツチ
    ング手段（ST）を介して１つの検査時に検査すべきメモ
    リセル（SZ）と接続されているエラー線（FLA;FLB）に
    対して論理レベルが、検査すべきメモリセル（SZ）が記
    憶された電荷の形態で“良好”な場合に有する論理レベ
    ルに等しいように行われることを特徴とする請求項６な
    いし８の１つに記載の方法。
JP63059193A 1987-03-16 1988-03-11 メモリセルの検査回路装置および方法 Expired - Lifetime JP2609211B2 (ja)

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DE3708489.5 1987-03-16
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JPS63241800A JPS63241800A (ja) 1988-10-07
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EP (1) EP0286852B1 (ja)
JP (1) JP2609211B2 (ja)
KR (1) KR950005578B1 (ja)
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