JPS63306600A - 多数回のプログラムサイクルに対して耐久性を有する不揮発性メモリデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

（発明の背景） プログラミングと消去のために単結晶シリコン上で成長
した極薄酸化物層を通るフォウラーーノルトハイムのト
ンネル機構を利用する持久記憶型メモリの主要な欠点の
一つは、多数回のプログラミング及び消去サイクルつま
り記憶されたデータの修正を確実に行うことが困難であ
ることにより示される。 好適にバイアスされているとエレメンタリメモリセルの
集積構造は、数百ガロを越えるプログラムサイクルを超
えるものとして測定される固有の耐性を有している。し
かしながら比較的小さい大きさのメモリ中でさえも該メ
モ、すは非常に多数の集積されたニレメンタリーセルを
含んでいることを考慮すると、前記ニレメンタリーセル
の１つが約１００．０００プログラムサイクルに達しな
い可能性は非常に大きい、更に一定の公称のサイクル回
数に達する前に機能を失ってしまう１又は２以上の不完
全なセルを有するメモリデバイスを検出しかつ可能なら
ば除去し、あるいは該不完全なニレメンタリーセルを冗
長技術により置換することを許容するスクリーニング法
はない。 勿論単一のメモリセルの損傷は、それが内部持久記憶型
メモリセフシランが装着されたデータ記憶メモリ又は他
の任意の集積されたデバイスであれば、全メモリデバイ
スの非動作性を決定するに十分である。 最早動作しないセル（従って不正確なビット）の存在下
でもデータの完全性を確保できる冗長技術は、大きなメ
モリエリアの必要性、ソフトウェア及び／又はハードウ
ェアの複雑性及びデータフロー中に導入される付加的な
遅れに関して実施するには高価すぎる。 その結果、メモリセルの殆ど全てが１ｏｏｏｏｏｏサイ
クルを温かに超えるサイクルだけ動作し続けるという事
実にかかわらず、丁度１０００ビツトのオーダーの大き
さの持久記憶型メモリは最大約１００００サイクルの正
確な動作を確保する。 最近ではこのような不利な条件を改良するための試みが
行われている。実質的に、この技術的問題を解決するた
めの提案は、ビット当たり２個のエレメンタリメモリセ
ルつまりダブルメモリセルを使用することを基礎にして
いる。前記提案が基礎をおく原理は、データをサポート
する前記２個のニレメンタリセルの１個が損傷した場合
でも前記メモリピントの動作を確保することである。 従ってサポーテイングメモリセルの両者が偶発的に破損
した場合のみ、メモリ配列の各ビットが動作しないとい
う結果が生ずる。 これは高密度メモリに、単一セルに固有のサイクルに近
い多数のサイクルを確保することを許容する。各ビット
の前記２個のニレメンタリセルの第１のものが損傷して
も最早前記デバイスの非動作状態は起こらず、特定のビ
ットの両セルが損傷した場合のみ起こる。この最後の状
態は、多くのセルが損傷した後にのみ、つまりニレメン
タリセル集積構造の固をの耐久数に近い多数のプログラ
ムサイクルが行われた後にのみ起こるという意味のある
可能性を有している。 この技術的アプローチの第１の例は１９８４年２月２３
日に１９８４年インターナショナル・ソリッド・ステー
ト・サーキッツ・コンフェランス（ＩＳＳＣＣ）のＸセ
クションでＲ・ゼーマンらにより提示されたｒＡ５５ｎ
ｓ　　ＣＭＯ３ＥＥＰＲＯＭＪという報文で述べられて
いる。この提案によると、各ビットは、１対のＥＥＰＲ
ＯＭ型エレメンタリメモリセルにより記憶され、各セル
はそれ自身のセレクトトランジスタを有し、一方のセル
は前記ビットの値を含み他方はその否定を含んでいる。 基本的な技術的問題を解決するにかかわらず、この提案
は、単一のニレメンタリセルで形成された同じキャパシ
ティのメモリと比較して２倍のエリアを必要とし、更に
カラム（ビット）ラインとカラムセレクトラインを二重
に必要とする。更に前記２個のニレメンタリセル中にビ
ットの値とその否定の値を書き込むことは比較的複雑な
回路を必要とし付加的なシリコンのエリアを必要とする
。 第２の提案は、１９８７年２月２５日に１９８７年ｒｓ
ｓＣＣの■セフシランで「百方サイクル　ＣＭＯ５２５
６Ｋ　　ＥＥＰＲＯＭＪという題名の報文中でＤ・ジオ
アカらにより提示された。 この提案によると、ビットは２個のセルによりサポート
され、各セルはそれ自身のセレクトトランジスタと２個
のカラムライン（ビットライン）を有し、従ってカラム
セレクトラインとセンシング（読み出し）増幅器を二重
に必要とするだけでなくそれぞれのカラムラインのコン
タクトエリアも２倍必要とする。 前記２個のセンシング増幅器の出力データはＯＲゲート
に入力して最終データを゛作りだす０両セルはビットの
値を含み、２個のセルの１個が損傷した場合には、読み
出しの間の２個のセルがバイアスされる方法のために前
記センシング増幅器は損傷したセルを「０」と読み出す
。その結果、前記２個のセンシング増幅器の出力でのＯ
Ｒゲートは、前記２個のセルの１個が損傷した場合でも
正確なビットを作り出す、上記で述べた第１の提案と比
較してこの第２の提案は利点を有しているが、この第２
のｌｌ案も、占有された２倍のシリコンのエリアを必要
としこれは非常に高価になる。 （発明の概要） 本発明の主目的は、非常に多数のプログラムサイクルに
対する耐久性と、低減された数の部品そして結局低減さ
れたシリコンエリアのみを必要とする各単一ビットのた
めの二重のサポートを有する持久記憶型メモリを提供す
ることである。。 本発明の電気的に変更できる持久記憶型メモリデバイス
は、各メモリセルが実質的に１対のエレメンタリＥＥＰ
ＲＯＭ型ｎ−チャンネルメモリセルにより形成されてい
るアドレスできるメモリセルのロー（行）及びカラム（
桁）の配列として構成されている。従来技術とは逆に、
前記２個のエレメンタリＥＥＰＲＯＭメモリセルは、単
一のセレクトトランジスタのソースに接続された共通の
ドレインを有している。従って各メモリセルは、メモリ
トランジスタ（つまりＥＥＰＲＯＭ構造）のみを実質的
に二重に必要とし、各エレメンタリＥＥＰＲＯＭセルの
活性エリア中に共通して形成される対応するセレクトト
ランジスタはメモリセルを形成する前記２個のエレメン
タリＥＥＰＲＯＭ構造について１個でよいため、占有し
たエリアに関して「セミダブル」セルと考えることがで
きる。 従って記憶されたデータ（ビット）の値は両エレメンタ
リＥＥＰＲＯＭセルにより保持され、前記２個のエレメ
ンタリＥＥＰＲＯＭセルの１個が損傷した場合でも（つ
まり対応するドレイン領域がそれぞれのフローティング
ゲートと短絡した場合）ビットを正確に読み出す能力は
、読み出しフェーズ間にメモリセルを、好適なバイアス
電圧（Ｖ　ｃｓ）をプログラムライン従って各メモリセ
ルの両エレメンタリＥＥＰＲＯＭセルのコントロールゲ
ートへ加えることにより好適にバイアスし、そして特別
にアドレスされたメモリセルを通る電流レベルを適切な
比較器を使用して参照セルの電流レベルと比較すること
により、決定される。なお前記参照セルは実質的にバー
ジン「セミ゛ダブル」メモリセルと同一である（つまり
両エレメンタリＥＥＰＲＯＭセルのフローティングゲー
トには電荷がない）。 本発明の特に好ましい態様によると、プログラムライン
バイアス回路（つまりメモリセルのコントロールゲート
のためのバイアス手段）は、任意の損傷したエレメンタ
リＥＥＰＲＯＭセル構造（つまりドレインがそれぞれの
フローティングゲートと短絡している）だけでなく任意
のチャージされていないエレメンタリＥＥＰＲＯＭセル
構造を通る同じ電流の流れを決定できるようなバイアス
電圧■、ｃ、を与えるようなものである。 この場令、機能するメモリセルにより引かれる電流のた
めに次の関係（ＥＥＰＲＯＭ型メモリセルに一般的なも
のとして）が満足され、更に偶発Ｉ　Ｃ＊ｒａｓ＊ａ＜
　＜　Ｉ　Ｃｖｉｒｇｉｍ＜　＜　Ｉ　Ｃｗｒｉｔｔ＋
ｅｈ的に損傷したメモリセルを通って流れる電流のため
に次の関係が与えられる。 Ｉ　Ｃｂｒｏｋａｎ−Ｉ　Ｃｙｔｒ會直＋ａ配列のメモ
リセルの状態は下記に示す通りである。 従ってセンシングしきい値が下記の通り固定される。 ＩＣ＊ｒａｓ＊ａ　＋　Ｉｃ　ｖｉｒｇｉｍ＜１ｍｍｍ
５ｔ＊＊　＜ＩＣｗｒ！ｔａ＠ｅ　　＋　　ＩＣｗｉｔ
＊１ｙｒ一度上記関係が満足されると、本発明のメモリ
デバイスの「セミダブル」メモリセルは比較的良好な動
作の自由度を有する。 従って本発明のデバイスでは、カラム（ビット）ライン
、カラムセクションライン及びセンシング増幅器を都合
良く単一のものとして、これにより該メモリにより占有
されるエリアを対応する分だけセーブすることができる
。

【図面の簡単な説明】

本発明の異なった態様と利点は、その特に好ましい実施
例の詳細な説明と添付図面を参照することにより明らか
になるであろう。 ここで第１図は、本発明実施例のメモリのセミダブルセ
ルの回路ダイアグラムであり；第２図は、プログラムラ
インのための特に好ましいバイアス回路の回路ダイアグ
ラムを示し；第３図は、本発明実施例のメモリの好適な
センシング（読み出し）増幅器の回路ダイアグラムであ
り； 第４図は、本発明実施例の「セミダブル」メモリセルを
利用した特に好ましいメモリ配列の構成を例示する回路
ダイアグラムである。 （好ましい実施例の説明） 第１図から分かるように、本発明実施例のデバイスの各
メモリセルは、２個のエレメンタリＢＥＰＲＯＭセルＭ
１とＭ２から成っている。該２個のエレメンタリＥＥＰ
ＲＯＭセルＭｌとＭ２のソースは全メモリ配列の共通ポ
テンシャルノードＶＧＨに接続されている。該２個のエ
レメンタリＥＥＰＲＯＭセルのコントロールゲートは共
通になってプログラムラインに接続されている。前記２
個のエレメンタリＥＥＰＲＯＭセルのドレインは、共通
になって、かつそのゲートがセレクトラインに接続され
そのドレインが対応カラム（ピント）ラインの接点４に
接続されているセレクトトランジスタＮ３のソースに接
続されている。前記エレメンタリＥＥＰＲＯＭセルＭｌ
及びＭ２と前記単一のセレクトトランジスタＮ３は本質
的にｎ−チャンネルＭＯ３構造である。このように構成
されたメモリセルは「セミダブル」セルと定義され、Ｅ
ＥＰＲＯＭメモリ傳造（トランジスタ）のみが２個存在
し、それに伴うセレクトトランジスタは単独のままであ
る。 注目すべきことは、一定数のサイクルの後のメモリセル
の動作不良はトンネル酸化物のブレークダウン（ＥＥＰ
ＲＯＭメモリ構造のフローティングゲートとドレイン領
域間の短絡又は多少抵抗のある電気的接続）から始まる
ことである。これはセルが充電され又は放電されること
を継続することを不可能にし、そしてそれが依然として
可能であれば電荷の保持の寿命が比較的短くなる（一定
時間後の記憶データのロス）、従って動作すべき第１図
のセミダブルメモリセルにとっては、前記２個のエレメ
ンタリＥＥＰＲＱＭセルの１個が損傷したときは、他方
が規則的に「書き込まれ」そして「消去され」、かつ特
に動作するニレメンタリセルの内容が、対をなす損傷し
たニレメンタリセルを通って流れる電流により生ずる妨
害なしに好適なセンシング増幅器により正確に読みださ
れれば十分である。これは第１図に示されたセミダブル
メモリセルから完全に信頼できる方法で得ることができ
る、消去の際には、前記２個のエレメンタリＥＥＰＲＯ
Ｍメモリセルのうちの１個の損傷は他方に対し何の影響
も有しない、書き込みの際に前記２個のエレメンタリＥ
ＥＰＲＯＭセルのうちの１個のドレインとフローティン
グゲート間に短絡が存在すると、両ニレメンタリセルに
共通のソースは前記ドレインと同じポテンシャルに導か
れる。これは動作するニレメンタリセルの書き込み条件
を変更するものではなく、無視できる程度の量である。 少なくとも本発明の好ましい態様においては、記憶され
たデータの読み出しは、メモリセルを構成するエレメン
タリＥＥＰＲＯＭセルの対をバイアスすることに基づき
、これにより損傷したニレメンタリセルはバージンニレ
メンタリセル（つまり電荷が存在しないフローティング
ゲートを有するチャージされていないセル）により引か
れるのと同じ電流を引き込む。 このような条件を確保することのできる多くの可能なバ
イアス回路の１つを第２図に示す。 図示されたバイアス回路は実質的に、それぞれＰｌ及び
Ｐ２で表されそしてそれぞれのソースが共通のポテンシ
ャル供給ノードＶＣＣに接続されかつそれぞれのゲート
が共通して第２のトランジスタＰ２のドレインに接続さ
れている実質的に同一である第１及び第２のｐ−チャン
ネルトランジスタにより形成された電流ミラーを含んで
成っている。該トランジスタＰ１及びＰ２のドレインは
、それぞれ第１のｎ−チャンネルトランジスタ対Ｎ１及
びＮ２のドレインに接続され、かつ前記トランジスタＰ
１及びＰ２のゲートは定バイアス電圧Ｖ□、に接続され
ている。前記ｎ−チャンネルトランジスタＮ１及びＮ２
は、それぞれ第２のｎ−チャンネルトランジスタ対Ｎ３
及びＮ４のドレインに接続されたソースを有している。 該ｎ−チャンネルトランジスタＮ３及びＮ４のゲートは
供給電圧ＶＣＣに接続されている。該ｎ−チャンネルト
ランジスタＮ３及びＮ４のソースは、メモ−１７配列の
共通のポテンシャルノードｖ０に接ｘ４れたそれぞれの
ソースを有するＥＥＰＲＯＭ型ニレメンクリメモリセル
対Ｍ３及びＭ４のドレインにそれぞれ接続されている。 前記エレメンタリＥＥＰＲＯＭセルＭ４は、それ自身の
フローティングゲートと短絡したドレインを存し、損傷
したＥＥＰＲＯＭニレメンタリセルにシュミレートして
いる。 前記ＥＥＰＲＯＭニレメンタリセルＭ３のコントロール
ゲートは前記ｐ−チャンネルトランジスタＰ１のドレイ
ンと共通して回路の出力ノードに接続されている。 ＶＣＣに接続されたソースを存する２個のｐ−チャンネ
ルトランジスタつまりＰＩ及びＰ２は実質的に同一であ
り、そして飽和条件下で動作するようにされているがそ
れらは電流■９及び１．に一様性を課し、従って出力電
圧ＶＣ１ｉは前記２つの電流に課されたこの一様性を満
足するようそれ自身を適合させる０回路の２個の枝路中
のＶｌｌＮに接続されたソースを有する前記２個のＥＥ
ＰＲＯＭニレメンタリセルは実際にバージンセル（Ｍ３
）及び損傷されたセル（Ｍ４）であるため、記憶された
データの読み出しの間に、バイアス回路により作り出さ
れかつ本発明実施例の配列のアドレスされたメモリセル
をバイアスするために利用されるバイアス電圧ｖｃＧは
、従って２個のうちＬ個が損傷したエレメンタリＥＥＰ
ＲＯＭセルを有する任意のセミダブルメモリセルを通り
、バージンセミダブルメモリセルを通つて流れる電流に
等しい電流を確保するような値を有している。 ＶＣＣに接続されたゲートを有する前記２個のれ一チャ
ンネルトランジスタＮ３及びＮ４は、メモリのセミダブ
ルセルのセレクトトランジスタにシュミレートし、一方
Ｖ　ｌ！Ｆに接続されたゲートを有する前記２個のｎ−
チャンネルトランジスタＮ１及びＮ２は同じバイアスを
前記２個のエレメンタリメモリセルＭ３及びＭ４のドレ
インに課している。前記配置のセミダブルメモリセルも
勿論Ｖ□、−Ｖ、に等しいポテンシャルにバイアスされ
たドレインを有し、ここでｖ８は前記ｎ−チャンネルセ
レクトトランジスタを通る電圧降下である。 既に述べたように本発明のメモリデバイスのこのような
態様については、センシングしきい値は、夏Ｃ＊ｒｍ＊
ｍａ　　　　＋　　　　ＩＣｖｉｒ＊！ｓ　　　　＜　
　　ｆ、ａｍｓ！ｍｓ＜　　　　ＩＣｗｒｔｔｚ＊ａ　
　＋　　　ＩＣｖ＋ｒ＊＋、に固定されることができる
。 好適な読み出し回路を第３図に示す、四角の点線部分５
の内部に示された比較器段の２個の入力には、四角の点
線部分６の内部に示された配列の一定のアドレスされた
セミダブルメモリセルを通うて流れる電流がそれぞれ加
えられる。参照セルフは前記メモリ配列のセルにほば完
全に類似しくＶｃｃのゲートを有する２個のトランジス
タが、前記配列のメモリセルのセレクトトランジスタと
カラムセレクトトランジスタにシュミレートしている）
、それは常にバージンのまま残りそして第２図の同じバ
イアス回路つまり前記配列のアドレスされたセルをバイ
アスする同じ回路により発生するＶＣＣ電圧でバイアス
される。前記参照セルのドレインポテンシャルも前記メ
モリ配列のアドレスされたセルのようにＶｌｌ！Ｆ−ｖ
Ｎの値に固定される。 前記センシング回路の動作は次の通りである。 前記メモリ配列のアドレスされたセルの２個のエレメン
タリＥＥＰＲＯＭセルが共にバージンであると、トラン
ジスタのサイズが実質的に対称であるため第３図の回路
ダイアダラムの右側の枝路と左側の枝路（比較器回路５
の２個の入力にそれぞれ接続された２個の枝路）の電流
及び電圧条件が完全に同一となる。従う・て ＶＩＮ　ＬＥＦＴ　”　　ＶＩＮ　ＲＩＧＨＴで、その
結果前記比較器の出力の電圧は決定されない（センシン
グしきい値）。実際に電流に関するしきい値は、 １１ａａｓｔｓｅ　”　　２１　ｖｉｒｓｉａである。 センシング機能は、既に述べた方法により、書き込み及
び消去を通して、前記配列のアドレスされたメモリセル
６の２個のエレメンタリＥＥＰＲＯＭセルの少なくとも
１個を通して流れる電流を変えることにより比較器５に
より正確に行われる。 センシング回路は、前記配列のセミダブルメモリセルの
２個のニレメンタリセルの１個が最早動作しないかどう
かを検出する（テストの目的のため）ことを許容する手
段により都合良（完全にすることができる。このような
機能は、センシングしきい値をＩ　Ｃｖｉｒｅｉａ値未
満にシフトさせる付加的な負荷を可能にすることにより
行うことができる。第３図中に示されるように、これは
四角の点線部分８の内部の図中に示された付加的な単位
負荷Ｗ／Ｌを加え、必要に応じて「テスト」ターミナル
にＶＣＣ電圧を加えてそれらを動作させることにより行
うことができる。 このテスト条件つまりセンシングしきい値が１１、□ｉ
＠　＜　Ｉ　ｖｔｒｅｔａである条件では、損傷したＥ
ＥＰＲＯＭニレメンタリセルを含むセミダブル配列セル
は、 ｆ　ｓｅａｍｉｓ　＜　　ｌ　Ｃｅｒａｓｅｄ　＋　Ｉ
　Ｃｖｉｒ、ｉｎ＜　Ｉ　ＣｗｒｉｔＬａｍ　＋　　Ｉ
　Ｃｖ！ｒ＊！ｎであり従って変更不能（消去不能）で
あるため、常にセンシング回路により「書き込み」とし
て認識される。 第３図の例では、比較器回路の右側の入力負荷を有する
並列の３個の等しい負荷を可能にすることにより、セン
シングしきい値は、 Ｅ　ｓ＊＋ｍｓｉａｗ　−’Ａ　　Ｉ　Ｃｖｔｒｅｔａ
にシストする。 本発明のメモリ配列の特に好ましい構成が第４図中に概
略的に示されている。このような配置は当業者に周知で
あり、広く使用されている。 図示の通り、書き込みの間の正確な動作を保証するため
のメモリ配列の共通ポテンシャルノードＶＧＭは回路の
接地ノードから絶縁されて４〜５ｖにされ結果的にフロ
ーティングにされなければならない、これは第４図に示
す通り、２個の大きなキャパシティスイッチつまりＷＲ
ＩＴＥ及びＷＲＩＴＥにより達成される。 前記配列は、各バイトが例えば８ビ、トつまり８個の「
セミダブル」セルから成る幾つかのバイトを含むロー（
行）から成っている。 それぞれカラム（桁）デコーダ及びロー（行）デコーダ
であるデコーダは、それぞれのセレクトトランジスタに
より、メモリ配列のセミダブルセル（ビット）をそれぞ
れをアドレスする。 ８個のカラムラインを通して、メモリセル中に記憶され
たデータがデータライン（０、ｌ、２、・・・７）に移
動し、８個の比較器（０，１，２、・・・７）により読
み出される。 容易に理解できるように、前記配列は、カラムデコーダ
とローデコーダによりそれぞれ駆動されるセレクトトラ
ンジスタによって各バイトの全コントロールゲートが接
続されている単一のプログラムラインにより、各セミダ
ブルセルのコントロールゲートに加えられる電圧ｖ０を
発生するための、好ましくは第２図に関連して説明した
型の単一のバイアス回路１０を利用している。 前記セミダブル配列セルの使用により特徴付けられる本
発明の持久記憶型メモリデバイスは、配列したセルの読
み出しの間に、説明した条件つまり Ｉ　　Ｃｂｒｏｋｅｎ　　　−Ｉ　　Ｃｖ！ｒｅ！ａを
課することのできるバイアス回路を使用することなしに
動作することもできる。しかしこの好ましいアプローチ
は、読み出しフェーズ間にエレメンタリＥＥＰＲＯＭセ
ルのトンネル酸化物を横切る電圧を最小にし、これは最
早完全には動作しない配列セル中でも電荷保持能力を更
に増加させることに寄与する０本発明のメモリデバイス
を実施に移す際には、前記配列のセミダブルメモリセル
により占有される活性エリアは等価のニレメンタＩＪＥ
ＥＰＲＯＭセルにより占有されるエリアより１．６倍大
きい、他方セレクト回路は都合良いことに単一のＥＥＰ
ＲＯＭセルで製造されたメモリデバイス中で占有される
エリアと等しいエリアを占有し、更にセンシング及びバ
イアス回路は単一のＥＥＰＲＯＭセルで製造されたメモ
リデバイス中の同じ回路により通常占有されるエリアよ
り大きなエリアを必要としない。 それと対照的に、従来のダブルセルメモリデバイスは単
一セルで製造されたコンパラブルメモリデバイスに必要
なエリアの少なくとも２倍のエリアを必要とし、更にそ
れらはカラムセレクシッンやセンシング回路のような付
属的回路の殆どを二重に形成する必要がある。

【図面の簡単な説明】

第１図は、本発明実施例のメモリのセミダブルセルの回
路ダイアグラムであり、第２図は、プログラムラインの
ための特に好ましいバイアス回路の回路ダイアグラムを
示し、第３図は、本発明実施例のメモ、すの好適なセン
シング増幅器の回路ダイアグラムであり、第４図は、本
発明実施例のセミダブルメモリセルを利用した特に好ま
しいメモリ配列を例示する回路ダイアグラムである。 特許出願人　工ッセヂエッセートムソン　　　゛マイク
ロエレクトロニクス ｖＧＭＦＩ　Ｇ、　１ ７″ロフ）ムコインへ ７６弊　　　　　　日ｉ３ 一哩）

Claims (3)

【特許請求の範囲】
1. （１）アドレスできるメモリセルをロー及びカラムに配
   列して構成した電気的に変更できる持久記憶型メモリデ
   バイスにおいて、 前記配列の各セルが、互いに実質的に並列に接続された
   ソース、ドレイン及びコントロールゲートを有する１対
   のｎ−チャンネルＥＥＰＲＯＭ型エレメンタリメモリセ
   ルから形成され、かつ該対をなす２個のエレメンタリＥ
   ＥＰＲＯＭセルが単一のセレクトトランジスタを共有し
   、 前記メモリセルのコントロールゲートをバイアスするた
   めのバイアス電圧発生回路が、本質的にバージンエレメ
   ンタリＥＥＰＲＯＭ型メモリセル及び損傷したエレメン
   タリＥＥＰＲＯＭ型メモリセルをそれぞれその２個の枝
   路中に有する電流ミラーであり、かつ前記バージンセル
   のコントロールゲートノードに対応する出力ノードに、
   前記電流ミラーの２個の枝路に沿って流れる電流の等関
   係を満足する値を有するバイアス電圧Ｖｃｃを発生させ
   、 任意のアドレスされたメモリセル中に記憶されたビット
   を読み出すための読み出しセンシング増幅器が、その一
   方の入力がアドレスできる手段を通してかつ前記セレク
   トトランジスタを通して前記配列の前記メモリセルの１
   個に接続され、他方の入力が前記アドレス手段及び前記
   セレクトトランジスタをシュミレートする手段を通して
   、前記メモリ配列セルを形成するものに類似しかつ互い
   に実質的に並列に接続されたソース、ドレイン及びコン
   トロールゲートを有する１対のバージンｎ−チャンネル
   ＥＥＰＲＯＭ型エレメンタリメモリセルにより形成され
   た参照セルに接続された２個の入力を有する比較器を含
   んで成り、 前記参照セルが、次の関係 Ｉｓｅｎｓｉｎｓ＝２Ｉｖｉｒｇｉｎ により与えられる電流に関する比較器しきい値を設定し
   、 ビット読み出ししきい値が次の関係 Ｉｃｅｌｌｅｒｓｓａｄ＋Ｉｃｅｌｌｖｉｒｇｉｎ＜Ｉ
   ｓｅｎｓｉｎｇ＜Ｉｃｅｌｌｗｒｉｔｔｅｎ＋Ｉｃｅｌ
   ｌｖｉｒｇｉｎにより与えられることを特徴とするメモ
   リデバイス。
2. （２）比較器しきい値を低下させる手段を有する請求項
   １に記載のメモリデバイス。
3. （３）しきい値を低下させる手段が、参照セルに接続さ
   れた比較器の入力の入力負荷と並列に接続されてもよい
   単位負荷である請求項２に記載のメモリデバイス。