JPS6030000A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS6030000A JPS6030000A JP58138515A JP13851583A JPS6030000A JP S6030000 A JPS6030000 A JP S6030000A JP 58138515 A JP58138515 A JP 58138515A JP 13851583 A JP13851583 A JP 13851583A JP S6030000 A JPS6030000 A JP S6030000A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- information
- memory
- block
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、不揮発性メモリトランジスタを記憶要素とし
て用いた半導体メモリ装置に関するものであり、信頼性
の高いシステムを得るためのメモリ装置を提供せんとす
るものである。
て用いた半導体メモリ装置に関するものであり、信頼性
の高いシステムを得るためのメモリ装置を提供せんとす
るものである。
不揮発性メモリトランジスタとしてはさまざまな物理現
象を利用したものが提案され、又使用されている。この
うち特に広く使用されているものにＦＡＭＯ５（Ｆｌｏ
ａｔｉｎｇ −ｇａＬｅ Ａｖａｌａｎｃｈｅ−ｉｎｊ
ｅｃｔｉｏｎ Ｍ ＯＳ ）構造と呼ばれるものがある
。
象を利用したものが提案され、又使用されている。この
うち特に広く使用されているものにＦＡＭＯ５（Ｆｌｏ
ａｔｉｎｇ −ｇａＬｅ Ａｖａｌａｎｃｈｅ−ｉｎｊ
ｅｃｔｉｏｎ Ｍ ＯＳ ）構造と呼ばれるものがある
。
第１図にこのＦＡＭＯＳ構造トランジスタの断面図を示
す。図において、１０はＰ型半導体基板、１１．１２は
不純物からなるＮ＋層で、トランジスタのドレイン、ソ
ースとなる。又、１３はフローティングゲートと呼ばれ
るポリシリコンから成る電極で、絶縁膜１４中に完全に
電気的に分離されている。１５はコントロールゲートと
呼ばれるポリシリコン電極である。
す。図において、１０はＰ型半導体基板、１１．１２は
不純物からなるＮ＋層で、トランジスタのドレイン、ソ
ースとなる。又、１３はフローティングゲートと呼ばれ
るポリシリコンから成る電極で、絶縁膜１４中に完全に
電気的に分離されている。１５はコントロールゲートと
呼ばれるポリシリコン電極である。
ここでこのトランジスタの動作を簡単に説明する。この
トランジスタはフローティングゲート１３の電荷の有無
を情報“１″、“０”に対応させて情報を記憶するもの
である。
トランジスタはフローティングゲート１３の電荷の有無
を情報“１″、“０”に対応させて情報を記憶するもの
である。
電荷（この場合は電子）が注入されていない時は、この
トランジスタは、第２図のａのようなコントロールゲー
ト電圧、ドレイン電流特性を示すが、電荷が注入される
と第２図のｂのように特性がシフトする。
トランジスタは、第２図のａのようなコントロールゲー
ト電圧、ドレイン電流特性を示すが、電荷が注入される
と第２図のｂのように特性がシフトする。
電子の注入はドレイン１１及びコントロールゲート１５
に高電圧を印加することにより行なわれ、注入された電
子は、フローティングゲート１３が絶縁物１４におおわ
れているために長くここに留まり、情報として記憶され
る。記憶される時間は室温では数万年といった天文学的
な数字になっており、実使用期間と思われる１０〜２０
年に対して全く問題はない。
に高電圧を印加することにより行なわれ、注入された電
子は、フローティングゲート１３が絶縁物１４におおわ
れているために長くここに留まり、情報として記憶され
る。記憶される時間は室温では数万年といった天文学的
な数字になっており、実使用期間と思われる１０〜２０
年に対して全く問題はない。
読出しは注入される前、後のドレイン電流が流れ始める
各コントロール電圧の中間の電位を印加することにより
、ドレイン電流が流れるかどうかでチェックされる。
各コントロール電圧の中間の電位を印加することにより
、ドレイン電流が流れるかどうかでチェックされる。
又、情報の消去は、通常、紫外光を照射してフローティ
ングゲート１３の電子にエネルギーを与えて励起し、こ
こから電子を追い出すことによって行なわれる。
ングゲート１３の電子にエネルギーを与えて励起し、こ
こから電子を追い出すことによって行なわれる。
第３図にＦＡＭＯ３）ランジスタを用いた従来の半導体
メモリ装置のブロック図を示す。図中、不揮発性メモリ
アレイ２０には行列状のＦＡＭＯＳトランジスタが配列
されている。このメモリアレイ２０部分は８個の情報記
憶ブロック１〜８に分割されており、それぞれのブロッ
ク１〜８に対応した列ゲート回路２１．センスアンプ２
２．データ入出カバソファ２３がブロック毎に独立して
カバソファ２４及び２５に入り、デコーダ２６及び２７
を通り、その結果行及び列が１つ選択され、これにより
アドレス入力に対応した番地が各メモリブロックから並
列にアクセスできる。すなわち、デコーダ２６．２７か
ら出力される行、多旧言号は並列に８個のメモリブロッ
ク１〜８に入力され、並列に８つのメモリブロック１〜
８がアクセスされる。８つのメモリブロック１〜８は列
ゲート回路２１．読出し書込み切換えゲート２８を介し
てそれぞれセンスアンプ２２．データ入出力バッファ２
３に接続されている。
メモリ装置のブロック図を示す。図中、不揮発性メモリ
アレイ２０には行列状のＦＡＭＯＳトランジスタが配列
されている。このメモリアレイ２０部分は８個の情報記
憶ブロック１〜８に分割されており、それぞれのブロッ
ク１〜８に対応した列ゲート回路２１．センスアンプ２
２．データ入出カバソファ２３がブロック毎に独立して
カバソファ２４及び２５に入り、デコーダ２６及び２７
を通り、その結果行及び列が１つ選択され、これにより
アドレス入力に対応した番地が各メモリブロックから並
列にアクセスできる。すなわち、デコーダ２６．２７か
ら出力される行、多旧言号は並列に８個のメモリブロッ
ク１〜８に入力され、並列に８つのメモリブロック１〜
８がアクセスされる。８つのメモリブロック１〜８は列
ゲート回路２１．読出し書込み切換えゲート２８を介し
てそれぞれセンスアンプ２２．データ入出力バッファ２
３に接続されている。
また読出し書込み制御回路３０はその制御人力ＲＷに応
じて読出し書込み切換ゲート２８中のトランジスタＱｌ
、Ｑ２をオン、オフあるいはオフ。
じて読出し書込み切換ゲート２８中のトランジスタＱｌ
、Ｑ２をオン、オフあるいはオフ。
オン状態とし本メモリ装置を読出しあるいは書込みモー
ドに設定するものである。プログラム制御回路２９はプ
ログラム、即ち不揮発性メモリトランジスタへの高電圧
の印加を制御するものである。
ドに設定するものである。プログラム制御回路２９はプ
ログラム、即ち不揮発性メモリトランジスタへの高電圧
の印加を制御するものである。
なお５０は上記不揮発性メモリアレイ２０をｌｔ＜すべ
ての回路２１〜３０により構成され、不揮発性メモリア
レイ２０と外部との間でデータの続出し、書込みを行な
う読出し書込み手段である。
ての回路２１〜３０により構成され、不揮発性メモリア
レイ２０と外部との間でデータの続出し、書込みを行な
う読出し書込み手段である。
次に動作について説明する。
このメモリ装置の動作は基本的に次のとおりである。ま
ずメモリへの情報の書込みにあたって、プログラム電源
ＶｐＰ＋回路動作電源Ｖｃｃを供給し、動作モード信号
、即ち読出し書込み制御人力ＲＷを書込みモードにする
。そうすれば信号Ａがハイになり、例えばブロックｌに
ついてはトランジスタＱ２がオンし後述するデータ信号
Ｄ１がメモリに伝達されることになる。この後書込みた
い番地を行２列アドレス入力信号ＡＲ，ＡＣにより指定
する。このアドレス入力信号ＡＲ，ＡＣは前述したよう
に並列に８つのメモリブロック１〜８にアクセスされる
。つぎに前述したようにデータ入出力信号Ｄ１〜Ｄ８を
外部から与える。この状態でプログラム制御回路２９に
プログラム制御信号すなわち書込み信号Ｐを入力する。
ずメモリへの情報の書込みにあたって、プログラム電源
ＶｐＰ＋回路動作電源Ｖｃｃを供給し、動作モード信号
、即ち読出し書込み制御人力ＲＷを書込みモードにする
。そうすれば信号Ａがハイになり、例えばブロックｌに
ついてはトランジスタＱ２がオンし後述するデータ信号
Ｄ１がメモリに伝達されることになる。この後書込みた
い番地を行２列アドレス入力信号ＡＲ，ＡＣにより指定
する。このアドレス入力信号ＡＲ，ＡＣは前述したよう
に並列に８つのメモリブロック１〜８にアクセスされる
。つぎに前述したようにデータ入出力信号Ｄ１〜Ｄ８を
外部から与える。この状態でプログラム制御回路２９に
プログラム制御信号すなわち書込み信号Ｐを入力する。
こうすることにより選択された番地のトランジスタのド
レイン、コントロールゲート間に高電圧が印加され（書
込む必要のない時はデータにより高圧にならない場合も
ある）、書込み、すなわち電子の注入が行なわれる。
レイン、コントロールゲート間に高電圧が印加され（書
込む必要のない時はデータにより高圧にならない場合も
ある）、書込み、すなわち電子の注入が行なわれる。
続出し動作も以上の書込み動作と殆ど同じように行なわ
れる。すなわち、すでに情報が入力されているメモリに
対して動作モードを読出しモードにした（すなわち信号
Ｂをハイにして、トランジスタＱ１をオン、Ｑ２をオフ
にする）後、読出したい番地を、アドレス入力信号ＡＲ
，ＡＣを入力することにより選択する。この時も並列に
８個のトランジスタの記憶内容がセンスアンプ２２を介
して読出される。すなわち、行デコーダ２６で指定され
たトランジスタのコントロールゲートに読出し電圧が印
加されると同時に、列デコーダ２７で指定されたメモリ
トランジスタのドレインがセンスアンプ２２に接続され
る。この後データ人出カバッファ２３で信号が増巾され
て外部に読出しデータとして出力される。
れる。すなわち、すでに情報が入力されているメモリに
対して動作モードを読出しモードにした（すなわち信号
Ｂをハイにして、トランジスタＱ１をオン、Ｑ２をオフ
にする）後、読出したい番地を、アドレス入力信号ＡＲ
，ＡＣを入力することにより選択する。この時も並列に
８個のトランジスタの記憶内容がセンスアンプ２２を介
して読出される。すなわち、行デコーダ２６で指定され
たトランジスタのコントロールゲートに読出し電圧が印
加されると同時に、列デコーダ２７で指定されたメモリ
トランジスタのドレインがセンスアンプ２２に接続され
る。この後データ人出カバッファ２３で信号が増巾され
て外部に読出しデータとして出力される。
ところで、ＦＡＭＯ３構造トランジスタは平均的には長
い保持特性を持っているが、フローティングゲートをと
りまく絶縁膜に欠陥があれば、注入された電子がそこか
ら逃げるという欠点を併せもつ。注入された電子が逃げ
るということは記憶した情報が消失するということであ
り、メモリ装置としては致命的である。欠陥は最近の製
造技術の進歩により殆どなくなってはいるが、完全に“
０”にすることは不可能に近い。そこでこのような欠陥
があるものをチェックする方法として予め情報が書込ま
れたメモリ装置を高温度条件下に保持し、欠陥から逃げ
る電子の動きを加速することにより、欠陥のあるメモリ
装置をスクリーニングする方法などが実際に用いられて
いるが、時間。
い保持特性を持っているが、フローティングゲートをと
りまく絶縁膜に欠陥があれば、注入された電子がそこか
ら逃げるという欠点を併せもつ。注入された電子が逃げ
るということは記憶した情報が消失するということであ
り、メモリ装置としては致命的である。欠陥は最近の製
造技術の進歩により殆どなくなってはいるが、完全に“
０”にすることは不可能に近い。そこでこのような欠陥
があるものをチェックする方法として予め情報が書込ま
れたメモリ装置を高温度条件下に保持し、欠陥から逃げ
る電子の動きを加速することにより、欠陥のあるメモリ
装置をスクリーニングする方法などが実際に用いられて
いるが、時間。
装置などコスト高になる要因となっている。
本発明は不揮発性メモリ装置のかかる欠点に着目してな
されたもので、メモリ装置にパリティ信号発生及びパリ
ティチヱックを自動的に行なう機能を持たせることによ
り、メモリ情報の異常を早く検知でき、メモリ装置を用
いたシステム全体の信頼性を向上できる半導体メモリ装
置を提供することを目的としている。
されたもので、メモリ装置にパリティ信号発生及びパリ
ティチヱックを自動的に行なう機能を持たせることによ
り、メモリ情報の異常を早く検知でき、メモリ装置を用
いたシステム全体の信頼性を向上できる半導体メモリ装
置を提供することを目的としている。
以下、この発明の一実施例を図について説明す第４図は
本発明の一実施例による半導体メモＩＪ装置を示し、図
において、第３図と同−ｆ！ｆ号しま同一のものを示す
。９は不揮発性メモリアレイ２０内に増設されたパリテ
ィ記憶プロ・ツクで、ｉ貴報記憶ブロック１〜８と同一
アドレスにそのノ＜１ノテイ情報を記憶するものである
。４０はノイリテイ発生検出回路で、書込みモード時情
報記憶プロ・ツク１〜８の情報に対するパリティ情報を
発生し、８売出しモード時パリティ記憶プロ・ツク９の
ノ々ＩＪティｉ青報を用いて情報記憶プロ・ツクｌ〜８
の情報を）（＋７テイチエツクするものである。
本発明の一実施例による半導体メモＩＪ装置を示し、図
において、第３図と同−ｆ！ｆ号しま同一のものを示す
。９は不揮発性メモリアレイ２０内に増設されたパリテ
ィ記憶プロ・ツクで、ｉ貴報記憶ブロック１〜８と同一
アドレスにそのノ＜１ノテイ情報を記憶するものである
。４０はノイリテイ発生検出回路で、書込みモード時情
報記憶プロ・ツク１〜８の情報に対するパリティ情報を
発生し、８売出しモード時パリティ記憶プロ・ツク９の
ノ々ＩＪティｉ青報を用いて情報記憶プロ・ツクｌ〜８
の情報を）（＋７テイチエツクするものである。
なお本実施例において、読出し書込み手段５０は列ゲー
ト回路２１”及びトランジスタＱ３．Ｑ４からなる読出
し書込み切換えゲート２８”力（各１個パリティ記憶プ
ロ・ツク９に対応してｌ曽富貨されるとともに、トラン
ジスタＱ５〜Ｑ２１力（迫力目されており、以上の回路
の追加によって情報記噴意］゛ロック１〜８およびパリ
ティ記憶フ゛口・ツク９とノぐリティ発生検出回路４０
との間で情幸Ｕある１＋）＆ま）＜リティ情報の読出し
書込みを行なう機能が付加されている。またＱ２２はト
ランジスタ、Ｒ１は抵抗、Ｖｃｃは＋５ｖの電源、Ａｌ
ｌはパリティエラーを示すアラーム出力である。
ト回路２１”及びトランジスタＱ３．Ｑ４からなる読出
し書込み切換えゲート２８”力（各１個パリティ記憶プ
ロ・ツク９に対応してｌ曽富貨されるとともに、トラン
ジスタＱ５〜Ｑ２１力（迫力目されており、以上の回路
の追加によって情報記噴意］゛ロック１〜８およびパリ
ティ記憶フ゛口・ツク９とノぐリティ発生検出回路４０
との間で情幸Ｕある１＋）＆ま）＜リティ情報の読出し
書込みを行なう機能が付加されている。またＱ２２はト
ランジスタ、Ｒ１は抵抗、Ｖｃｃは＋５ｖの電源、Ａｌ
ｌはパリティエラーを示すアラーム出力である。
次に動作について説明する。先ず書込みであるが、アド
レス人力ＡＲ，ＡＣにより選択された番地のメモリが行
デコーダ２６、列デコーダ２７出力により各行、各列と
もに１個ずつ並列に８ブロツクのメモリについて指定さ
れることによりその番地がアクセスされる。
レス人力ＡＲ，ＡＣにより選択された番地のメモリが行
デコーダ２６、列デコーダ２７出力により各行、各列と
もに１個ずつ並列に８ブロツクのメモリについて指定さ
れることによりその番地がアクセスされる。
この時読出し、書込み制御人力ＲＷを書込みモードにす
ることにより信号Ａをハイにする。この時信号Ｂはロウ
となり、こうすることによりトランジスタＱｌ、Ｑ２は
それぞれオフ、オン状態となり、端子Ｄｉから入力され
たデータ入力がトランジスタＱ２を通して、書込みデー
タとしてメモリアレイブロック１に入力される。そして
このような動作は他の端子Ｄ２〜Ｄ８についても同様で
ある。
ることにより信号Ａをハイにする。この時信号Ｂはロウ
となり、こうすることによりトランジスタＱｌ、Ｑ２は
それぞれオフ、オン状態となり、端子Ｄｉから入力され
たデータ入力がトランジスタＱ２を通して、書込みデー
タとしてメモリアレイブロック１に入力される。そして
このような動作は他の端子Ｄ２〜Ｄ８についても同様で
ある。
この後プログラム制御人力Ｐを入力することにより、ア
クセスされたメモリのドレイン、ゲート間にデータによ
り高電圧が印加され、書込みが行なわれる。
クセスされたメモリのドレイン、ゲート間にデータによ
り高電圧が印加され、書込みが行なわれる。
本発明の特徴の１つはこの時、各データ入力Ｄ１〜Ｄ８
がバッファ２３から出力される時点でそれぞれトランジ
スタＱ１４〜Ｑ２１を通して信号ｄ１〜ｄ８としてパリ
ティ発生検出回路４０に入力されていることである。そ
してこのトランジスタＱ１４〜Ｑ２１のゲートは書込み
モード時ハイとなる信号Ａに接続されている。又信号Ａ
はトランジスタＱ４のゲートにも接続されており、書込
みモード時に、パリティ発生検出回路４０の出力Ｗが、
メモリブロック１〜８をアクセスするデコーダ２６．２
７出力が並列に入力されているパリティデータ書込みの
ためのメモリブロック９に、トランジスタＱ４を介して
入力されるようになっている。
がバッファ２３から出力される時点でそれぞれトランジ
スタＱ１４〜Ｑ２１を通して信号ｄ１〜ｄ８としてパリ
ティ発生検出回路４０に入力されていることである。そ
してこのトランジスタＱ１４〜Ｑ２１のゲートは書込み
モード時ハイとなる信号Ａに接続されている。又信号Ａ
はトランジスタＱ４のゲートにも接続されており、書込
みモード時に、パリティ発生検出回路４０の出力Ｗが、
メモリブロック１〜８をアクセスするデコーダ２６．２
７出力が並列に入力されているパリティデータ書込みの
ためのメモリブロック９に、トランジスタＱ４を介して
入力されるようになっている。
ところで、読出し書込み制御ゲート２８′において、ト
ランジスタＱ３は読出し時に使われるもので、書込み時
は信号Ｂがロウのためオフ状態になっている。又、信号
Ａは同時にトランジスタＱ５のゲートにも入力されてい
るため、パリティ発生検出回路４０への入力ｄ９にトラ
ンジスタＱ５を通してロウレベルが入力される。
ランジスタＱ３は読出し時に使われるもので、書込み時
は信号Ｂがロウのためオフ状態になっている。又、信号
Ａは同時にトランジスタＱ５のゲートにも入力されてい
るため、パリティ発生検出回路４０への入力ｄ９にトラ
ンジスタＱ５を通してロウレベルが入力される。
パリティ発生検出回路４０は例えば第５図のような論理
回路で構成されており、図中、■１〜Ｉ２１はインバー
タ、Ａ１−Ａ２０はアンドゲート、Ｎ１〜Ｎ５はノアゲ
ートである。この回路４０自体の動作は一般によく知ら
れており（′８〇三菱半ち、入力ｄ９を“０”に固定す
れば、入力ｄｉ〜ｄ８の合計が偶数であれば“０”、奇
数であれば“１”を出力Ｗに出す。すなわちパリティ発
生検出回路４０はメモリの書込み時において出力Ｗを入
力ｄ１〜ｄＢの合計に加えて偶数になるように、出力Ｗ
値が決まるようになっている。
回路で構成されており、図中、■１〜Ｉ２１はインバー
タ、Ａ１−Ａ２０はアンドゲート、Ｎ１〜Ｎ５はノアゲ
ートである。この回路４０自体の動作は一般によく知ら
れており（′８〇三菱半ち、入力ｄ９を“０”に固定す
れば、入力ｄｉ〜ｄ８の合計が偶数であれば“０”、奇
数であれば“１”を出力Ｗに出す。すなわちパリティ発
生検出回路４０はメモリの書込み時において出力Ｗを入
力ｄ１〜ｄＢの合計に加えて偶数になるように、出力Ｗ
値が決まるようになっている。
出力ＷはトランジスタＱ４を通してメモリブロック９の
メモリに書込みデータとして入る。つまりメモリブロッ
ク１〜８とブロック９の同一アドレスのデータの合計が
偶数になるようにメモリブロック９にデータが書込まれ
るわけである。この時パリティ発生検出回路４０のアラ
ーム出力ΣＥは書込みモードであるため人力ｄｉ−ｄ８
の合計が偶数、奇数のいずれでもアラーム出力ＡＮが共
にハイになるように、トランジスタＱ２２がオフしてお
り、抵抗Ｒ１で電源Ｖｃｃにプルアンプされている。
メモリに書込みデータとして入る。つまりメモリブロッ
ク１〜８とブロック９の同一アドレスのデータの合計が
偶数になるようにメモリブロック９にデータが書込まれ
るわけである。この時パリティ発生検出回路４０のアラ
ーム出力ΣＥは書込みモードであるため人力ｄｉ−ｄ８
の合計が偶数、奇数のいずれでもアラーム出力ＡＮが共
にハイになるように、トランジスタＱ２２がオフしてお
り、抵抗Ｒ１で電源Ｖｃｃにプルアンプされている。
さて次に読出し時の動作であるが、アドレス入力ＡＲ，
ＡＣに応じてメモリブロック１〜９が並列に選択される
ことにより始まる。
ＡＣに応じてメモリブロック１〜９が並列に選択される
ことにより始まる。
今、読出し書込み制御人力ＲＷを読出しモードにするこ
とにより信号Ｂがハイ、信号Ａがロウになり、各ブロッ
クのメモリ内容がトランジスタＱ１、Ｑ３などを通して
センスアンプ２２に入力される。ブロック１〜８のメモ
リ内容はデータ入出カバソファ２３を通して端子Ｄ１〜
Ｄ８に出力され、ブロック９の内容はトランジスタＱ３
を通じて、パリティ発生検出回路４０に信号ｄ９として
入力される。読出しモードではトランジスタＱ６〜１３
はオンし、トランジスタＱ１４〜Ｑ２１はオフしている
ためブロック１〜８のメモリ内容は信号ｄ１〜ｄ８とし
てパリティ発生検出回路４０に入力される。この時信号
ｄ９の内容は書込みモードで信号ｄ１〜ｄ９の合計が偶
数になるようになっているためこの読出しモードでも信
号ｄ１〜ｄ９の合計が偶数になるようになっている筈で
ある。その読出しモード時のパリティ発生検出回路４０
の真理値表を第６図世）に示す。
とにより信号Ｂがハイ、信号Ａがロウになり、各ブロッ
クのメモリ内容がトランジスタＱ１、Ｑ３などを通して
センスアンプ２２に入力される。ブロック１〜８のメモ
リ内容はデータ入出カバソファ２３を通して端子Ｄ１〜
Ｄ８に出力され、ブロック９の内容はトランジスタＱ３
を通じて、パリティ発生検出回路４０に信号ｄ９として
入力される。読出しモードではトランジスタＱ６〜１３
はオンし、トランジスタＱ１４〜Ｑ２１はオフしている
ためブロック１〜８のメモリ内容は信号ｄ１〜ｄ８とし
てパリティ発生検出回路４０に入力される。この時信号
ｄ９の内容は書込みモードで信号ｄ１〜ｄ９の合計が偶
数になるようになっているためこの読出しモードでも信
号ｄ１〜ｄ９の合計が偶数になるようになっている筈で
ある。その読出しモード時のパリティ発生検出回路４０
の真理値表を第６図世）に示す。
メモリブロック１〜９から読出されたデータｄ１〜ｄ９
の合計が偶数であるとアラーム出力ΣＥは“１″のまま
であるが、もしそのうちの１つでも異常が生じ合計が奇
数になると、アラーム出力ΣＥは１０″となる。そして
この信号ΣＥが“０”であれば異常であると定義してお
けば、読出しモードでトランジスタＱ２２はオンとなっ
ているのでアラーム出力Ａ７！にはこの信号ΣＥが出力
され、そのレベルをセンスするようなシステムにしてお
けば、この信号Ａｌを情報消失のアラーム信号として使
用できる。
の合計が偶数であるとアラーム出力ΣＥは“１″のまま
であるが、もしそのうちの１つでも異常が生じ合計が奇
数になると、アラーム出力ΣＥは１０″となる。そして
この信号ΣＥが“０”であれば異常であると定義してお
けば、読出しモードでトランジスタＱ２２はオンとなっ
ているのでアラーム出力Ａ７！にはこの信号ΣＥが出力
され、そのレベルをセンスするようなシステムにしてお
けば、この信号Ａｌを情報消失のアラーム信号として使
用できる。
なお信号Ｗは正常、異常時にそれぞれ“０”。
“１″になるが、読出しモード時はトランジスタＱ４が
オフしているため、データとしてはメモリアレイ２０に
はインプットされない。
オフしているため、データとしてはメモリアレイ２０に
はインプットされない。
なお上記実施例では不揮発性メモリトランジスタとして
ＦＡＭＯ３構造トランジスタを用いたものを示したが、
ＭＮＯ３型電界効果トランジスタ等、他の不揮発性メモ
リトランジスタを用いることもできる。
ＦＡＭＯ３構造トランジスタを用いたものを示したが、
ＭＮＯ３型電界効果トランジスタ等、他の不揮発性メモ
リトランジスタを用いることもできる。
以上のように、この発明によれば、従来のメモ１７４置
にパリティ情報記憶用のメモリアレイブロック及びパリ
ティ発生検出回路を加え、パリティチェックを自動的に
行えるようにしたので、不揮発性メモリの情報消失を自
動的に検知でき、システムの大幅な信頼性の向上を図る
ことが可能である。
にパリティ情報記憶用のメモリアレイブロック及びパリ
ティ発生検出回路を加え、パリティチェックを自動的に
行えるようにしたので、不揮発性メモリの情報消失を自
動的に検知でき、システムの大幅な信頼性の向上を図る
ことが可能である。
第１図はＦＡＭＯ３構造トランジスタの断面図、第２図
は第１図のトランジスタのコントロール電圧、ドレイン
電流特性を示す図、第３図は従来の半導体メモリ装置を
示すブロック図、第４図は本発明の一実施例による半導
体メモリ装置を示すブロック図、第５図は第４図のパリ
ティ発生検出回路の構成例を示す図、第６図（ａ）、
（ｂｌはそれぞれ第４図のパリティ発生検出回路の書込
み時および読出し時の動作の真理値表を示す図である。 １〜８・・・情報記憶ブロック、９・・・パリティ記憶
ブロック、２０・・・不揮発性メモリアレイ、４０・・
・パリティ発生検出回路、５０・・・読出し書込み手段
。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 伜 第１図 一乙ル 第２図 、１０
は第１図のトランジスタのコントロール電圧、ドレイン
電流特性を示す図、第３図は従来の半導体メモリ装置を
示すブロック図、第４図は本発明の一実施例による半導
体メモリ装置を示すブロック図、第５図は第４図のパリ
ティ発生検出回路の構成例を示す図、第６図（ａ）、
（ｂｌはそれぞれ第４図のパリティ発生検出回路の書込
み時および読出し時の動作の真理値表を示す図である。 １〜８・・・情報記憶ブロック、９・・・パリティ記憶
ブロック、２０・・・不揮発性メモリアレイ、４０・・
・パリティ発生検出回路、５０・・・読出し書込み手段
。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大 岩 増 雄 伜 第１図 一乙ル 第２図 、１０
Claims (3)
- （１） 書込み、読出しの悪列動作が可能な複数の情報
記憶ブロックと該情報記憶ブロックの各アドレスと同一
アドレスにそのパリティ情報を記憶するパリティ記憶ブ
ロックとを有する不揮発性メモリアレイと、書込みモー
ド時上記情報記憶ブロックの情報に対しパリティ情報を
発生し読出しモード時上記パリティ記憶ブロックのパリ
ティ情報を用いて上記情報記憶ブロックの情報をパリテ
ィチェックするパリティ発生検出回路と、上記情報記憶
ブロックおよびパリティ記憶ブロックと上記パリティ発
生検出回路との間での上記情報あるいはパリティ情報の
読出し書込みを行なう読出し書込み手段とを備えたこと
を特徴とする半導体メモリ装置。 - （２）上記不揮発性メモリアレイが、フローティングゲ
ート型電界効果トランジスタを用いたものであることを
特徴とする特許請求の範囲第１項記載の半導体メモリ装
置。 - （３）上記不揮発性メモリアレイが、ＭＮＯ３型電界効
果トランジスタを用いたものであることを特徴とする特
許請求の範囲第１項記載の半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138515A JPS6030000A (ja) | 1983-07-27 | 1983-07-27 | 半導体メモリ装置 |
| DE19843427098 DE3427098A1 (de) | 1983-07-27 | 1984-07-23 | Halbleiterspeicherbauteil |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138515A JPS6030000A (ja) | 1983-07-27 | 1983-07-27 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6030000A true JPS6030000A (ja) | 1985-02-15 |
Family
ID=15223945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138515A Pending JPS6030000A (ja) | 1983-07-27 | 1983-07-27 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6030000A (ja) |
| DE (1) | DE3427098A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184545B2 (en) | 2000-05-31 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method of testing semiconductor integrated circuit |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3804175A1 (de) * | 1988-02-11 | 1989-08-24 | Broadcast Television Syst | Verfahren und schaltungsanordnung zum einschreiben und auslesen eines digitalen halbleiterspeichers fuer videosignale |
| JP3073610B2 (ja) * | 1992-09-22 | 2000-08-07 | 株式会社東芝 | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3789204A (en) * | 1972-06-06 | 1974-01-29 | Honeywell Inf Systems | Self-checking digital storage system |
| JPS54117641A (en) * | 1978-03-06 | 1979-09-12 | Fujitsu Fanuc Ltd | Memory inspecting system |
| JPS58501060A (ja) * | 1981-06-26 | 1983-06-30 | エヌ・シ−・ア−ル・コ−ポレ−シヨン | デ−タ記憶システム |
-
1983
- 1983-07-27 JP JP58138515A patent/JPS6030000A/ja active Pending
-
1984
- 1984-07-23 DE DE19843427098 patent/DE3427098A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7184545B2 (en) | 2000-05-31 | 2007-02-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method of testing semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3427098A1 (de) | 1985-02-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4807188A (en) | Nonvolatile memory device with a high number of cycle programming endurance | |
| US4999813A (en) | Nonvolatile semiconductor memory having a stress test circuit | |
| JP3119810B2 (ja) | 列冗長可能な不揮発性半導体メモリの消去検証回路 | |
| JP3489958B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2780674B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4413306B2 (ja) | 半導体記憶装置 | |
| JPH0756759B2 (ja) | スタティック型半導体記憶装置 | |
| JPH03162800A (ja) | 半導体メモリ装置 | |
| JP2007265589A (ja) | 不揮発性半導体メモリ | |
| JP2645417B2 (ja) | 不揮発性メモリ装置 | |
| JP2001023391A (ja) | リダンダンシ選択回路を備えたフラッシュメモリ装置及びテスト方法 | |
| JPH0467280B2 (ja) | ||
| JP2002197883A (ja) | 不揮発性半導体メモリ装置 | |
| US5581509A (en) | Double-row address decoding and selection circuitry for an electrically erasable and programmable non-volatile memory device with redundancy, particularly for flash EEPROM devices | |
| KR950008674B1 (ko) | 불휘발성 반도체 기억장치 및 그의 데이타소거방법 | |
| JPH1186587A (ja) | 半導体記憶装置 | |
| JPH04265599A (ja) | 参照セルのソフトプログラミングに対する卓越した不感性を有するｆｌａｓｈ−ｅｐｒｏｍセル | |
| JPS6030000A (ja) | 半導体メモリ装置 | |
| JP2000100178A (ja) | 不揮発性半導体記憶装置 | |
| JP3588553B2 (ja) | 不揮発性半導体メモリ | |
| JPH04159696A (ja) | 不揮発性半導体記憶装置 | |
| KR100313555B1 (ko) | 소거기능의테스트용테스트회로를가진비휘발성반도체메모리 | |
| JP3346850B2 (ja) | 不揮発性半導体メモリ | |
| JP3360855B2 (ja) | 一括消去型不揮発性半導体記憶装置およびその試験方法 | |
| KR950000342B1 (ko) | 여분 셀 어레이를 갖는 소거 가능 프로그래머블 리드온리 메모리, 및 이 메모리의 스트레스 시험방법 |