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BESCHREIBUNG
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Die Erfindung betrifft ein Halbleiterspeicherbauteil gemäß dem Oberbegriff
des Hauptanspruchs.
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Es sind unterschiedliche permanente Speichertransistoren bekannt,
die auch vielfach verwendet werden. Jeder beruht auf einem unterschiedlichen physikalischen
Phänomen. Die meistbenutzten weisen eine FAMOS-(floating-gate avalancheinjection
MOS) Struktur auf.
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Der nächstkommende Stand der Technik wird nun anhand von Fig. 1 erläutert,
in der ein prinzipieller Querschnitt durch einen Transistor mit FAMOS-Struktur dargestellt
ist.
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Ein P-Typ Halbleitersubstrat 10 weist N+-Schichten 11 und 12 auf,
die durch Eindiffundieren von N-Typ Verunreinigungen hergestellt sind. Die N+-Schichten
11 und 12 dienen als Drain bzw. Source des Transistors. In einer Isolierschicht
14 ist ein schwimmendes Gate 13 aus Polysilizium elektrisch isoliert angeordnet.
Eine weitere Elektrode 15 aus Polysiliszium dient als Steuergate.
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Der so aufgebaute Transistor funktioniert wie folgt. Er speichert
Information als "1" oder "O" abhängig davon, ob das schwimmende Gate 15 elektrisch
geladen ist oder nicht.
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Wenn keine elektrischen Ladungen (im vorliegenden Fall Elektronen)
injiziert sind, weist der Transistor eine Steuergatespannung/Drainstrom-Charakteristik
auf, wie sie durch den Kurvenzug a. in Fig. 2 dargestellt ist. Wenn elektrische
Ladungen injiziert sind, verläuft die Charakteristik gemäß dem Kurvenzug b in Fig.
2.
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Elektronen werden durch eine hohe Spannung zwischen der Drainelektrode
11 und dem Steuergate 15 injiziert. Die Elektronen verbleiben im schwimmenden Gate
13, das durch den Isolierfllm 14 von der Umgebung elektrisch abgeschlossen ist.
Dadurch bleibt Information für tausende von Jahren gespeichert. Bei praktischen
Anwendungen für Speicherzeiten von 10 - 20 Jahren besteht also kein Problem.
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Auslesen der Information erfolgt dadurch, daß festgestellt wird, ob
ein Drainstrom fließt, wenn ein Potential zwischen den beiden Steuerspannungen vorliegt.
Die zwei Steuerspannungen sind dabei diejenigen, bei denen Strom vor bzw.
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nach dem Injizieren von Elektronen fließt.
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Die gespeicherten Daten werden durch Anwenden ultravioletter Strahlen
gelöscht, wodurch Elektronen im schwimmenden Gate 15 angeregt werden und aus diesem
austreten.
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Ein Halbleiterspeicher mit einem FAMOS-Transistor ist in Fig. 5 schematisch
dargestellt. Eine permanente Speicheranordnung 20 ist durch eine Matrix aus FAMOS-Transistoren
gebildet. Die Anordnung ist in Speicherblöcke 1 - 8 unterteilt, von denen jeder
ein Spaltengate 21, einen AbSrageverstärker 22 und einen Da.teneingangs/a.usgangs-Puffer
25 aufweist. Diese drei Elemente liegen für jeden Block unabhängig voneinander vor.
An einen Zeilenadresseingangspuff#er24 wird ein Zeilenadressignal AR und an einen
Spaltenadresseingangspuffer 25 wird ein Spaltenadressignal AC gelegt.
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Die Signale werden von Decodierern 26 bzw. 27 decodiert, wodurch Jeweils
eine Zeile bzw. Spalte ausgewählt wird. Dadurch werden Daten, die zu den eingegebenen
Adressen gehören, parallel an die Speieherblöcke 1 - 8 gegeben. Ein Zeilen-
signal
und ein Spaltensignal von den Decodierern 26 und 27 werden parallel an die Speicherblöcke
1 - 8 gegeben, wodurch der Zugriff auf die acht Speicherblöcke sichergestellt wird.
Die Speicherblöcke 1 - 8 sind jeweils einzeln mit einem Abfrageverstärker 22 und
einem Dateneingangs-/ -ausgangs-Puffer 25 über das Spaltengate 21 und ein Lese/
Schreib-Schaltgate 28 verbunden.
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Eine Lese/Schreib-Steuerschaltung 30 dient dazu, Transistoren Q1 und
9 im Lese/Schreib-Schaltgate 28 abhängig von einem Lese/Schreib-Signal RW ein- oder
auszuschalten. Durch das Ein- oder Ausschalten der Transistoren Q1 oder 9 wird die
Anordnung in die Betriebsart des Schreibens oder des Lesens versetzt. Eine Programmsteuerschaltung
29 steuert gemäß einem Programm das Anlegen hoher Spannung an einen permanenten
Speichertransistor. Eine Lese/Schreib-Einrichtung 50 ist durch alle Schaltungen
21 - 30 gebildet. Diese führt das Lesen oder Schreiben von Daten für die permanente
Speicheranordnung 20 durch.
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Die angegebene Speicheranordnung funktioniert wie folgt.
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Wenn Information in den Speicher eingeschrieben werden soll, wird
Spannung angelegt und das Betriebsartsignal, d. h. das Lese/Schreib-Steuersignal
RW wird für die Betriebsart Schreiben abgegeben. Dadurch wird das Schreibsignal
A (s. Fig. )) hoch, wodurch der Trae istor z. B. im Speicherblock 1 eingeschaltet
wird. Dadurch wird ein Datenwert Dl, wie folgend beschrieben, in den Speicher übertragen.
Danach werden aufeinanderfolgend die Adressen der einzugebenden Daten durch das
Zeilenadressignal AR und ein Spaltenadressignal AC angewählt, wodurch die Speicherblöcke
1 - 8 wie oben angegeben parallel angesteuert werden. Dann werden Daten D1 - D8
von außen zugeführt. Dabei wird ein Programmsteuersigna.l, d. h.
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ein Schreibsignal P von der Programmsteuerschaltung 29 a.bgegeben.
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Auf diese Art und Weise wird hohe Spannung zwischen dem Drain und
dem Steuergate des Transistors unter der angewählten Adresse angelegt. Wenn kein
Datenwert eingeschrieben werden soll, liegt keine hohe Spannung an. So wird das
Einschreiben, d. h. das Injizieren von Elektronen durchgeführt.
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Das Auslesen der Daten wird im wesentlichen wie das Einschreiben durchgeführt.
Wenn der Speicher bereits Daten speichert, wird die Betriebsart durch Einstellen
des Signales B (Fig. 3) auf hohen Pegel auf Lesebetrieb geschaltet, wobei der Transistor
Q1 (Fig. 3) eingeschaltet und der Transistor 9 ausgeschaltet wird. Nachfolgend wird
die jeweils auszulesende Adresse durch Eingeben von Adressignalen AR und AC ausgewählt.
Dadurch wird der in jedem der acht Transistoren gespeicherte Datenwert parallel
über den Abfra.geverstärker 22 ausgelesen. Dazu wird eine Lesespannung an das Steuergate
des vom Zeilendecoder 26 ausgewählten Transistors angelegt und gleichzeitig wird
die Drainelektrode des vom Zeilendecoder 27 ausgewählten Speichertransistors elektrisch
mit dem Abfrageverstärker 22 verbunden.
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Das Signal wird durch den Dateneingangs/-ausgangs-Puffer 23 verstärkt
und als ausgelesener Datenwert nach außen gegeben.
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Transistoren mit FAMOS-Struktur können Daten für relativ lange Zeit
halten, solange der das schwimmende Gate umgebende Isolierfilm nicht verletzt ist,
wodurch injizierte Elektronen entweichen können, was zum Verlust der gespeicherten
Information und damit zum Unbrauchbarwerden der Speicheranordnung führt. Mit dem
Verbessern der modernen Elektronik-
technologie hat sich die Wahrscheinlichkeit
des Herstellens mangelhafter Isolierfilme erheblich erniedrigt. 100 Xig vollkommene
Fertigung ist jedoch unmöglich. Daher werden die Bauteile auf mögliche Defekte vorab
überprüft, was z.B.
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dadurch erfolgt, daß das Bauteil hoher Temperatur ausgesetzt wird,
wodurch der Verlust von Elektronen, falls er vorhanden ist, beschleunigt wird, wodurch
ein Fehler gefunden werden kann. Derartige Prüfverfahren sind jedoch zeit- und arbeitsaufwendig,
führen also zqerhöhten Herstellungskosten.
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Der Erfindung liegt die Aufgabe zugrunde, ein Bauteil der eingangs
genannten Art anzugeben, bei dem sich die Speicherfähigkeit verschlechternde Fehler
leichter feststellen lassen als bisher.
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Die Erfindung ist durch die Merkmale des Hauptanspruchs gegeben. Sie
zeichnet sich dadurch aus, daß das Bauteil zu mehreren Datenblöcken jeweils enen
Paritätsblock und eine Paritätsprüfschaltung aufweist. Durch Paritätsprüfung beim
Auslesen wird festgestellt, ob die in den Datenblöcken gespeicherte Information
noch mit der Paritätsinformation übereinstimmt. Vorteilhafte Ausgestaltungen des
erfindungsgemäßen Bauteils sind Gegenstand von Unteransprüchen.
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Die Erfindung wird im folgenden anhand einer Figurenkurzbeschreibung
und einer Figurenbeschreibung näher erläutert.
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Die Figurenkurzbeschreibung enthält auch eine Auflistung der bereits
diskutierten Figuren. Es zeigen: Fig. 1 einen schematischen Querschnitt durch einen
bekannten FAMOS-Transistor; Fig. 2 ein Diagramm über Steuergatespannungs-Drainstrom-Charakteristiken
des Transistors gemäß Fig. 1;
Fig. 3 ein Blockdiagramm eines bekannten
Halbleiterspeicherbauteils; Fig. 4 ein Blockdiagramm eines erfindungsgemäßen Halbleiterspeicherbauteils;
Fig. 5 ein Blockdiagramm der Paritätsprüfschaltung gemäß Fig. 4; und Fig. 6A und
5B Wahrheitsta.bellen für die Schaltung gemäß Fig. 5, wobei Tabelle a. für das Einschreiben
und Tabelle b für das Auslesen gilt.
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Anhand der Fig. 4 - 6 wird nun der Erfindungsgegenstand näher erläutert,
wobei auf bereits besprochene Baugruppen, die hier gleiche Bezugszeichen tragen,
wie bei den Figuren zum Stand der Technik, nicht mehr näher eingegangen wird.
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Die permanente Speicheranordnung 20 weist einen zusätzlichen Paritätsspeicherblock
9 auf, in dem Paritätsinformation unter den Adressen gespeichert wird, die denen
der Speicherblöcke 1 - 8 entsprechen. Eine Paritätsprüfschaltung 40 gibt beim Schreiben
Paritätsinformation ab, die der an die Speicherblöcke 1 - 8 gegebenen Information
entspricht. Beim Lesen führt die Paritätsprüfschaltung eine Paritätsprüfung auf
Grundlage der Paritätsinformation im Paritätsspeicherblock 9 für die in den Speicherblöcken
1 - 8 gespeicherte Information durch.
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Außer dem Paritätsspeicherblock 9 sind ein Spaltengate 21' und ein
Lese/Schreib-Schaltga.te 28t mit Transistoren Q5 und Q4 vorhanden, die paarweise
für den Paritätsspeicherblock 9 vorliegen. Ein Transistor Q5 dient dazu, ein weiter
unten beschriebenes Signal d9 auf Erdpotential zu ziehen. Transisto-
ren
Q6 und 91 dienen als Ubertragtore für die Signale von der und zur Paritätsprüfschaltung
40 von den Lese/Schreib-Schaltgates 28 oder dem Dateneingangs/-ausgangs-Puffer 23.
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Bei der erfindungsgemäßen Ausführungsform enthält die Lese/ Schreib-Einrichtung
50 auch das Zeilengate 21', das Lese/ Schreib-Schaltgate 28' und die Transistoren
Q5 Q5 ~ Q21. Durch Hinzufügen dieser Schaltungsgruppen ist es möglich, das Einlesen
und Auslesen von Information und Paritätsinformation zwischen der Paritätsprüfschaltung
40 einerseits und den Speicherblöcken 1 - 8 sowie dem Paritätsspeicherblock 9 andererseits
auszuführen. Es sind weiterhin ein Transistor 92 ein Widerstand R1, eine Spannungsquelle
Vcc von + 5 V vorhanden. Die Schaltung gibt ein Alarmsignal AL ab, wenn ein Paritätsfehler
auftritt.
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Die Speichereinrichtung gemäß.Fig. 4 arbeitet wie folgt.
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Wenn Information in den Speicher einzuschreiben ist, wird auf das
Speicherelement unter der durch die Eingangssignale AR und AC ausgewählten Adresse
zugegriffen, und zwar paral-# lel in jedem der acht Blöcke durch die Ausgangssignale
vom Zeilendecoder 26 und dem Spaltendecoder 27. So wird auf ausgewählte Adressen
in den Speicherblöcken zugegriffen.
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Weiterhin wird das Lese/Schreib-Steuersignal RW auf die Betriebsart
Schreiben geschaltet, also die Betriebsart, in der das Signal A hohen Pegel aufweist.
Das Signal B hat dann niedrigen Pegel. Dadurch ist der Transistor Q1 ein- und der
Transistor Qs ausgeschaltet. Ein als zu schreibender Datenwert am Anschluß D1 eingegebener
Datenwert wird dann durch den Transistor Q2 an den Block 1 gegeben. Dieselbe Funktion
erfolgt für die anderen Blöcke an entsprechenden Anschlüssen D5 - D8.
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Durch Anlegen eines Programmsteuersignales P wird eine hohe Spannung
zwischen der Drainelektrode und dem Gate des Speichers unter der zugegriffenen Adresse
in oben angegebener Weise angelegt. Das Anlegen der Hochspannung hängt vom Da.-tenwert
ab. Auf diese Art und Weise werden die Daten eingeschrieben.
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Wenn an den Anschlüssen D1 - D8 des Puffers 23 Daten a.uftreten, werden
diese als Signale d1 - d8 an die Paritätsprüfschaltung 40 über die Transistoren
Q14 ~ 91 gegeben.
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Die Gates der Transistoren Q14 - Q21 erhalten das beim Schreiben hohe
Signal A. Das Signal A liegt auch am Gate des Transistors Q4 an, wodurch ein Ausgangssignal
W von der Paritätsprüfscha.ltung 40 an den Paritätsspeicherblock 9 über den Transistor
Q4 gegeben wird.
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Der Transistor Q3 im Lese/Schreib-Steuerga.te 28' wird nur zum Lesen
eingeschaltet. Beim Einschreiben ist er ausgeschaltet, da das Signal B niedrigen
Pegel einnimmt. Das Signal A wird auch an das Gate des Transistors Q5 gegeben, wodurch
ein Signal niedrigen Pegels an den Eingang d9 der Paritätsprüfschaltung 40 über
diesen Transistor Q5 gegeben wird.
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Gemäß Fig. 5 ist die Paritätsprüfschaltung 40 durch eine logische
Schaltung mit Invertern I1 - I21, UND-Gliedern A1 -A20 sowie NOR-Gliedern N1 - N5
gebildet. Die Schaltung 40 arbeitet auf übliche Art und Weise. Ihre Funktion wird
anhand der Wahrheitstabelle a von Fig. 6 erläutert. In dieser Tabelle ist das Eingangssignal
d9 auf "O" gesetzt. Wenn die Summe der Eingangssignale dl - d8 geradzahlig ist,
wird "O" als Ausgangssignal W abgegeben, während bei Ungeradzahlig keit "1" ausgegeben
wird. Der Wert des Ausgangssignals W der Schaltung 40 wirtalso beim Einschreiben
so bestimmt, daß das
Ergebnis der Addition des Summationswertes
der Eingangssignale dl - d8 geradzahlig ist. Das Ausgangssignal W wird als Schreibdatenwert
an den Paritätsspeicherblock 9 über den Transistor Q4 gegeben. Dies bedeutet, daß
der Datenwert in den Speicherblock 9 eingeschrieben wird, so daß die Summe aller
Daten unter gleicher Adresse in den Speicherbläcken 1 - 8 und im Paritätsspeicherblock
9 geradzahlig ist. Unabhängig davon, ob die Summe z E der Paritätsprüfschaltung
40, d. h. die Summe der Eingangssignale dl - d8 geradzahlig oder ungeradzahlig ist,
bleibt das Alarmsignal Al beim Einschreiben auf hohem Pegel, in dem es wegen des
ausgeschalteten Transistors Q22 durch die Spannungsquelle Vcc über den Widerstand
R1 auf den hohen Pegel gezogen wird.
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Das Lesen erfolgt wie folgt.
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Zunächst werden die Speicherblöcke 1 - 8 entsprechend der Adresseingangssignale
AR und AC prallel angewählt. Das Signal B wird nun auf hohen Pegel geschaltet, während
das Signal A niedrigen Pegel einnimmt, was durch Umstellen des Lese/Schreib-Steuereingangssignales
RW in die Betriebsart Lesen erreicht wird. Dadurch werden die in jedem Speicherblock
1 - 8 gespeicherten Daten an den Abfrageverstärker 22 über die Transistoren Q1 ausgelesen.
Der gespeicherte Datenwert aus jedem Speicherblock wird über den Dateneingangs/-a.usgangs-Puffer
23 an die Anschlüsse D1 - D8 gegeben. Der im Paritätsspeicherblock 9 gespeicherte
Datenwert wird als Signal d9 über den Transistor Q3 an die Pa.ritätsprüfschaltung
40 gegeben. Beim Lesen sind die Transistoren Q6 ~ Q ein- und die Transistoren Q14
- Q21 ausgeschaltet. Dadurch werden die in jedem Speicherblock 1 - 8 gespeicherten
Datenwerte als Signale dl - d8 an die Paritätsprüfschaltung 40 gegeben. Dabei weist
das Signal d9 einen solchen Wert auf, daß die Summe der Signale d1 - dg beim Schreiben
geradzahlig
ist, welche Eigenschaft trotz der Betriebsartänderung
in die Lesebetriebsart erhalten bleibt. Die Wahrheitstabelle der Paritätsprüfschaltung
40 beim Lesen ist in Tabelle b von Fig. 6 dargestellt.
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Solange die Summe der Datenwerte dl - d9 aus den Speicherblöcken 1
- 9 geradzahlig ist, bleibt das Ausgangssignal 2 E von der Paritätsprüfschaltung
40 auf dem Pegel i?1fl.
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Wenn die Summe jedoch aufgrund eines Fehlers in einem der Datenwerte
dl - d9 ungeradzahlig wird, wird das Ausgangssignal s E "O". Dieser Werttist vorab
als unnormaler Wert definiert, für den das Alarmsignal Al ausgegeben wird, um anzuzeigen,
daß ein gespeicherter Datenwert verloren gegangen ist. Damit das System richtig
arbeitet, ist es so aufzubauen, daß der Pegel des Alarmsignales Al ermittelt werden
kann.
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Das Signal W ist im normalen Zustand "O", im unnormalen Zustand jedoch
~1". Beim Lesen ist der Transistor Q4 ausgeschaltet, wodurch sichergestellt ist,
daß die Speicheranordnung 20 keine Daten erhält.
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Beim dargestellten Ausführungsbeispiel ist ein FAMOS-Transistor als
permanenter Speichertransistor verwendet. Es kann aber jeder andere permanente Speichertransistor
verwendet werden, z. B. ein MNOS (Metal Nitride Oxide Semiccnductor) -Feldeffekttransistor.
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Mit dem erfindungsgemäßen Bauelement ist es also möglich, eine Paritätsprüfung
automatisch durchzuführen, wodurch der Verlust gespeicherter Information im Permanentspeicher
vorab geprüft werden kann. Dies erhöht die Zuverlässigkeit eines solchenBauteiles
erheblich.