DE4006432C2

DE4006432C2 -

Info

Publication number: DE4006432C2
Application number: DE4006432A
Authority: DE
Inventors: Takehiro Tama Tokio/Tokyo Jp Hasegawa; Koji Tokio/Tokyo Jp Sakui; Shigeyoshi Watanabe; Fujio Yokohama Jp Masuoka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-01
Filing date: 1990-03-01
Publication date: 1993-06-24
Also published as: US5038191A; DE4006432A1; JPH02228068A; KR930011463B1; JP2783579B2; KR900015345A

Description

Die Erfindung betrifft eine Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruches 1.

Bipolartransistoren werden als ein Stromverstärker verwendet, der einen Basisstrom empfängt und einen Kollektorstrom abgibt. Wenn beispielsweise ein NPN-Bipolartransistor mit einer positiven Kollektor-Emitter-Spannung V_CE und einer positiven Basis-Emitter-Spannung V_BE (V_CE < V_BE) versorgt ist, nimmt der Kollektorstrom I_C einen verstärkten positiven Wert für verschiedene Werte der Basis-Emitter-Spannung V_BE an, und der Basisstrom nimmt ebenfalls einen positiven Wert an.

Aus "NTZ" 1973, Heft 1, Seiten 9 bis 15, sind statische Speicher kleiner Verlustleistung in P-Kanal-MOS-Technik und in Komplementärkanal-MOS-Technik bekannt, bei denen die Stromstärke bzw. Spannungsversorgung für einen Ruhezustand zum Halten der Daten erniedrigt und für einen Betriebszustand erhöht ist.

Es wurde bereits eine Halbleitervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 vorgeschlagen (vgl. die ältere Anmeldung entsprechend der DE 39 00 426 A1), welche neuartige Bipolartransistoren verwendet, die einen positiven Basisstrom und einen negativen Basisstrom abhängig vom Basispotential erlauben. In dieser Halbleitervorrichtung wird, wenn der Vorwärts-Basisstrom zwischen Basis und Emitter mit I_BE und der Rückwärts-Basisstrom zwischen Kollektor und Basis mit I_CE bezeichnet werden, die Kollektor-Emitter-Spannung V_CE so eingestellt, daß sie die Bedingung I_BE < I_CE entsprechend dem Basispotential erfüllt. In diesem Fall ist die Kollektor-Emitterspannung immer konstant gehalten.

Gemäß der oben erwähnten herkömmlichen Halbleitervorrichtung ist es in einer aus einem Bipolartransistor gebildeten Speicherzelle notwendig, das Kollektorpotential hoch einzustellen und somit die Strom-Ansteuerbarkeit der Basis zu verstärken, damit ein Kondensator auf einer Bitleitung zur Zeit des Lesens von Daten eines Hochpotentialpegels geladen und eine Beeinflussung von Daten durch Rauschen beim (Potential-)Anstieg oder Abfall einer Wortleitung vermieden wird. Da das Kollektorpotential hoch ist, selbst während die Speicherzelle Daten hält, fließt jedoch ein Durchgangsstrom zum Emitter vom Kollektor, was den Stromverbrauch steigert.

Es ist daher die Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, welche Bipolartransistoren aufweist, durch die positive und negative Basisströme bei vermindertem Stromverbrauch fließen können.

Diese Aufgabe wird bei einer Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruchs 1 erfindungsgemäß durch die im kennzeichnenden Teil enthaltenen Merkmale gelöst.

Bei der Halbleiterspeichervorrichtung mit dem obigen Aufbau wird der Kollektorstrom des Bipolartransistors auf einen kleineren Wert zur Zeit des Haltens von Daten als zur Zeit des Datenlesens oder -schreibens eingestellt, um so den Durchgangsstrom zu vermindern, der zum Emitter vom Kollektor fließt, und um weiterhin als Folge hiervon die Leistungsaufnahme herabzusetzen. Zusätzlich wird der durch den Kollektor zur Zeit des Datenschreibens und Datenlesens fließende Strom verstärkt, um die Eigenschaften des Ladens und Entladens des Kondensators auf einer Bitleitung zu verbessern, der durch eine Zunahme in Zellenlese- und -schreibeströmen zu solchen Zeiten gebildet ist. Dies kann eine Zerstörung von Daten durch Rauschen verhindern, das durch den Anstieg oder Abfall einer Wortleitung verursacht ist.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert. Es zeigt:

Fig. 1 ein Schaltbild einer Halbleitervorrichtung, die in einer Halbleiterspeichervorrichtung nach einem Ausführungsbeispiel der Erfindung verwendet wird und die Bipolartransistoren einsetzt,

Fig. 2 einen Querschnitt eines Bipolartransistors,

Fig. 3 ein Diagramm zur Erläuterung eines Fremdstoffprofils des in Fig. 2 dargestellten Bipolartransistors,

Fig. 4 die Beziehung zwischen Basis-Emitter-Spannung, Kollektorstrom und Basisstrom, wenn V_CE = 6,25 V gilt,

Fig. 5 die Beziehung zwischen Basis-Emitter-Spannung, Kollektorstrom und Basisstrom, wenn V_CE = 5,75 V gilt,

Fig. 6 ein Diagramm zur Erläuterung des Betriebsprinzips der in Fig. 1 gezeigten Halbleitervorrichtung,

Fig. 7 ein Schaltbild einer Speicherzelle,

Fig. 8 ein Zeitdiagramm für die in Fig. 7 dargestellte Speicherzelle,

Fig. 9 ein Schaltbild einer anderen Speicherzelle,

Fig. 10 ein Schaltbild einer Halbleiterspeichervorrichtung nach einem Ausführungsbeispiel der Erfindung,

Fig. 11 ein Schaltbild einer Halbleiterspeichervorrichtung nach einem anderen Ausführungsbeispiel der Erfindung,

Fig. 12 ein Schaltbild einer Speichervorrichtung, die durch eine Vielzahl von Zellenanordnungsblöcken gebildet ist,

Fig. 13 ein Zeitdiagramm zur Erläuterung des Betriebs der in Fig. 12 gezeigten Speichervorrichtung,

Fig. 14 ein Schaltbild einer Schaltung zum Messen der Kennlinie bzw. Eigenschaften eines Bipolartransistors,

Fig. 15 ein Diagramm, das die durch die Schaltung in Fig. 14 gelieferte Kennlinie zeigt,

Fig. 16 ein Schaltbild einer Schaltung zum Messen einer anderen Kennlinie oder Eigenschaft eines Bipolartransistors,

Fig. 17 ein Diagramm, das die durch die Schaltung in Fig. 16 gelieferte Kennlinie zeigt,

Fig. 18 ein Schaltbild einer Speicherzelle zur Verwendung in einer Halbleiterspeichervorrichtung nach einem weiteren Ausführungsbeispiel der Erfindung,

Fig. 19 ein Zeitdiagramm zur Erläuterung des Betriebs der in Fig. 18 gezeigten Speicherzelle,

Fig. 20 ein Schaltbild einer Halbleiterspeichervorrichtung nach einem weiteren Ausführungsbeispiel der Erfindung,

Fig. 21 ein Schaltbild einer Speicherzelle, die in der in Fig. 20 gezeigten Speichervorrichtung verwendet wird,

Fig. 22 ein Schaltbild einer anderen Speichervorrichtung, welche ein veränderbares Widerstandselement verwendet,

Fig. 23 ein Schaltbild einer Speichervorrichtung, die aus einer Vielzahl von Zellenanordnungsblöcken gebildet ist, und

Fig. 24 ein Zeitdiagramm zur Erläuterung des Betriebs der in Fig. 23 gezeigten Speichervorrichtung.

Fig. 2 zeigt den Aufbau eines bei der vorliegenden Erfindung verwendeten Bipolartransistors, der eine N⁺- vergrabene Schicht 22 hat, welche auf der Oberfläche eines P⁻-Typ-Siliziumsubstrats 21 ausgebildet ist, um den Kollektorwiderstand zu vermindertn. Ebenfalls auf diesem Substrat 21 ist eine P⁻-Typ-Epitaxie-Siliziumschicht 23 ausgeführt, in welche Phosphor dotiert ist, um eine N-Typ-Wanne oder -Zone 24 zu erzeugen. Eine Feldoxidschicht 25 ist auf der Siliziumschicht 23 und der N-Typ-Wannenschicht 24 ausgebildet, wobei eine Kollektorleitungsschicht 26 vorgesehen ist, um die N⁺- vergrabene Schicht 22 über eine Öffnung in dieser Schicht 25 zu erreichen. Ein P⁻-Typ-Basisbereich 27 ist über eine andere Öffnung der Feldoxidschicht 25 in der N-Typ-Wannenschicht 24 ausgebildet. Ein N⁺-Typ-Emitterbereich 28 von 2 µm × 5 µm ist in einem Teil des P⁻- Typ-Basisbereichs 27 vorgesehen, und eine Emitter- Polyeinheit ("Polycide") 29 ist auf dem Emitterbereich 28 ausgebildet. Eine P⁻-Typ-Schicht 30 ist in dem P⁻- Basisbereich 27 durch Selbstausrichtung mit der Emitter- Polyeinheit 29 gebildet, und eine N⁺-Schicht 31 ist auf der Kollektorleitungsschicht 33 vorgesehen.

Die so aufgebaute Halbleiterstruktur ist mit einem Siliziumoxidfilm 32 bedeckt, und Kollektor-, Basis- und Emitterelektroden 35, 36 und 37, die aus einer Al-Si- Schicht 34 hergestellt sind, sind über einen Ti/TiN- Film in Kontaktlöchern gebildet, die in diesem Film 32 vorgesehen sind.

Bei der Herstellung der obigen Halbleitervorrichtung wird Sb thermisch in das P⁻-Typ-Siliziumsubstrat 21 unter einer Atmosphäre von Sb₂O₃ bei 1250°C während 25 Minuten diffundiert, um die N⁺-Typ-vergrabene Schicht 22 zu bilden. Dann wird die P⁻-Epitaxie-Siliziumschicht 23 unter einer Amosphäre von SiH₂Cl₂ + B₂H₆ bei 1150°C während 10 Minuten aufwachsen gelassen. Danach wird Phosphor in die Siliziumschicht 23 ionen-implantiert mit einer Beschleunigungsspannung von 160 keV und einer Dosis von 5 × 10¹² cm⁻², wobei die sich ergebende Struktur bei 1100°C während 290 Minuten geglüht wird. Als Ergebnis wird Phosphor in die Siliziumschicht 23 diffundiert, um so die N-Typ-Wanne 24 zu bilden.

Dann wird die Feldoxidschicht 25 auf der Oberfläche der Halbleiterstruktur erzeugt, und Phosphor (P⁺) wird in die N-Typ-Wannenschicht 24 ionen-implantiert, um dadurch die N⁻-Typ-Kollektorleitungsschicht 26 zu erzeugen, Bor (B⁺) wird dann in die N-Typ-Wannenschicht 24 mit einer Beschleunigungsspannung von 30 keV und einer Dosis von 5 × 10¹³ cm⁻² ionen-implantiert, um den P⁻- Basisbereich 27 zu erzeugen. Danach wird ein dünner Siliziumoxidfilm auf der Oberfläche der Halbleiterstruktur erzeugt, wobei eine Öffnung in diesem Siliziumoxidfilm ausgebildet ist; Polysilizium von 50 nm (500 Å) haftet durch diese Öffnung am Basisbereich 27. Arsen (As⁺) wird in dieses Polysilizium mit einer Beschleunigungsspannung von 60 keV und einer Dosis von 50 × 10¹⁵ cm⁻² ionen-implantiert. MoSi haftet dann auf dem Polysilizium, und die sich ergebende Struktur wird einer Musterbildung unterworfen, um dadurch die Emitterpolyeinheit 29 zu erzeugen.

Bor (B⁺) wird in den Basisbereich 27 ionen-implantiert, um die P⁺-Typ-Schicht 30 zu erzeugen. Arsen (As⁺) wird dann in die Kollektorleitungsschicht 26 ionen-implantiert, um die N⁺-Typ-Schicht 31 zu bilden. Dann wird ein Siliziumoxidfilm 32 auf die Oberfläche der durch die obigen Schritte erzeugten Halbleiterstruktur aufgetragen, und Kontaktlöcher werden in diesem Film 32 gebildet, wobei der Ti/TiN-Film 33 an den Bodenteilen der Kontaktlöcher zum Haften gebracht ist. Die Al-Si- Schicht 34 wird dann auf die so gebildete Halbleiterstruktur aufgetragen, und die sich ergebende Struktur wird einer Musterbildung unterworfen, um die Kollektor- Basis- und Emitterelektroden 35, 36 und 37 zu erzeugen.

Fig. 3 zeigt die Fremdstoffverteilung des NPN-Bipolartransistors der auf diese Weise hergestellten Halbleitervorrichtung.

Der Emitter hat eine Fremdstoffdichte von 1,5 × 10²⁰ cm⁻³ bei einer Tiefe von 0,15 µm von der P⁻-Typ-Epitaxie- Siliziumschicht 23, die Basis hat eine Fremdstoffdichte von 3 × 10¹⁸ cm⁻³ bei einer Tiefe von 0,3 µm, und der Kollektor hat eine Fremdstoffdichte von 4 × 10¹⁶ cm⁻³ in dem Wannenbereich.

Die unter den obigen Bedingungen hergestellte Halbleitervorrichtung bildet die NPN-Bipolartransistorschaltung, wie diese in Fig. 1 gezeigt ist. Wenn die Basis- Emitter-Spannung mit V_BE und die Kollektor-Emitter- Spannung mit V_CE bezeichnet werden, so ändern sich in dieser Schaltung der Kollektorstrom I_C und der Basisstrom I_B mit der Basis-Emitter-Spannung V_BE, wie dies in Fig. 4 gezeigt ist.

Fig. 4 zeigt die Stromkennlinie, wobei die Kollektor- Emitter-Spannung V_CE auf 6,25 V eingestellt ist. Für 0 V < V_BE < 0,45 V hat der positive Basisstrom I_B, der in die Basis von dem positiven Anschluß einer Strom- bzw. Spannungsquelle der Basis-Emitter-Spannung V_BE fließt, den durch die Vollinie angedeuteten Verlauf, für 0,45 V < V_BE < 0,87 V hat der negative Basisstrom -I_B, der in den positiven Anschluß der Strom- bzw. Spannungsquelle von der Basis fließt, den durch die Strichlinie angedeuteten Verlauf, und für 0,87 V < V_BE hat der positive Basisstrom I_B, der wieder von dem positiven Anschluß der Strom- bzw. Spannungsquelle der Basis-Emitter-Spannung V_BE fließt, den durch die Vollinie angedeuteten Verlauf.

Fig. 5 zeigt die Kollektorstrom- und Basisstrom-Kennlinien, wobei die Kollektor-Emitter-Spannung V_CE auf 5,75 V eingestellt ist. Wie aus diesem Diagramm zu ersehen ist, wird der Bereich für die Basis-Emitter-Spannung, die den Basisstrom I_B negativ macht, auf 0,50 V < V_BE < 0,66 V festgelegt.

Im folgenden wird anhand der Fig. 6 näher erläutert, wie der negative Basisstrom fließt.

Der negative Strom wird durch die Pegelbeziehung zwischen dem Vorwärts-Basisstrom I_BE (als I_BF im Diagramm bezeichnet, da er in der Vorwärtsrichtung fließt), der in den Emitter von der Basis fließt, und den Rückwärts- Basisstrom I_CB (als I_BR bezeichnet, da er in der Rückwärtsrichtung fließt) in der Kollektor-Basis-Strecke, die durch Ladungsträger gebildet ist, welche durch Stoßionisation am PN-Übergang von Basis und Kollektor erzeugt sind, gebildet.

Wenn |I_BE| < |I_CB| gilt, so wird der Basisstrom positiv (I_B), wie dies in den Bereichen 0 V < V_BE < 0,45 V und 0,87 V < V_BE in Fig. 4 beobachtet werden kann, und wenn |I_BE| < |I_CB| vorliegt, so tritt der negative Basisstrom -I_B in Erscheinung, wie dies in dem Bereich von 0,45 V < V_BE < 0,87 V zu beobachten ist.

Wenn von dem Emitter implantierte Elektronen in eine Verarmungsschicht des Basis-Kollektor-Übergangs eintreten, so bilden diese Elektronen Elektron-Loch-Paare durch Stoßionisation, da die Kollektorspannung in der Richtung des Lawinendurchbruchs hoch ist. Die erzeugten Elektronen und Löcher driften jeweils zum Kollektor und zur Basis durch ein elektrische Feld zwischen der Basis und dem Kollektor. Die zu der Basis gedrifteten Löcher bilden den negativen Basisstrom I_BR. Der zu dem Emitter von der Basis fließende postivie Basisstrom I_BF ist auf die feste Basis-Emitter-Spannung V_BE eingeschränkt. Wenn I_BR größer als I_BF ist, so kann als Ergebnis der Rückwärts-Basisstrom beobachtet werden. In einem Fall, wenn der Rückwärts-Basisstrom auftritt, da der Strom der erzeugten Elektronen kleiner ist als der Strom der von dem Emitter implantierten Elektronen, so erhöht dieser leicht die Größe des Kollektorstroms. Dieser Zustand wird weiter unten mittels einiger Gleichungen beschrieben. Im Ebers-Moll-Modell werden der Kollektorstrom I_CO und der Basisstrom I_BF für einen gewöhnlichen Transistor durch die folgenden Gleichungen (1) und (2) ausgedrückt:

wobei I_ES einen Rückwärts-Sättigungsstrom des Emitter- Basis-Übergangs, I_CS einen Rückwärts-Sättigungsstrom des Kollektor-Basis-Übergangs, α F das Verhältnis desjenigen des über den Emitter-Basis-Übergang fließenden Stroms, der den Kollektor erreicht hat, zu diesem Strom, α R das Verhältnis desjenigen des über den Kollektor-Basis-Übergang fließenden Stroms, der den Emitter erreicht hat, zu diesem Strom, k die Boltzmann- Konstante, T die absolute Temperatur und q die Menge an Ladungen bedeuten. In einem Fall, in welchem die Kollektor- Emitter-Spannung V_CE hoch ist und Stoßionisation am Basis-Kollektor-PN-Übergang nicht vernachlässigbar ist, wird der Kollektorstrom I_C ausgedrückt durch:

wobei I_CO den Kollektorstrom bei vernachlässigter Stoßionisation, n einen Koeffizienten und BV_CBO die Durchbruchspannung zwischen Basis und Kollektor mit offenem Emitter bedeuten.

Wie in Fig. 7 gezeigt ist, fließen durch Stoßionisation erzeugte Löcher über die Basis durch ein elektrisches Feld, um den Rückwärts-Basisstrom I_BR zu liefern.

Somit wird I_BR durch die folgende Gleichung beschrieben:

I_BR = (M - 1)I_CO (5)

Das heißt, der Basisstrom I_B kann durch die Differenz zwischen dem Vorwärts-Basisstrom I_BF und dem Rückwärts- Basisstrom I_BR wie folgt ausgedrückt werden:

I_B = I_BF - I_BR = I_BF - (M - 1)I_CO [1 - (M - 1)h_FE]I_BF (6)

wobei h_FE eine Stromverstärkung bedeutet (h_FE = I_CO/I_BF).

Der Emitterstrom I_E wird ausgedrückt durch:

I_E = I_CO + I_BE.

Die Beschreibung des Betriebs für einen NPN-Bipolartransistor kann auch auf einen PNP-Bipolartransistor angewandt werden.

Wenn hinsichtlich des Betriebs der in Fig. 1 gezeigten Bipolartransistorschaltung angenommen wird, daß eine kapazitive Last zwischen der Basis und dem Emitter vorliegt, wie dies in der obigen Beschreibung für die Fig. 4 und 5 erläutert wurde, so fließen, falls für die Basisspannung V_BE gilt 0 V < V_BE < 0,45 V, die in der Last gesammelten Ladungen von der Basis aus zum Emitter, so daß die Spannung V_BE über der Last abfällt und sich dem Wert 0 V annähert. Liegt 0,45 V < V_BE < 0,87 V vor, so sammelt der Rückwärtsbasisstrom Ladungen in der Last, und die Spannung V_BE über der Last steigt an, um sich 0,87 V anzunähern. Wenn V_BE < 0,87 V gilt, so fließt der positive Basisstrom zum Emitter von der Basis, um die Spannung V_BE über der Last abfallen zu lassen und in ähnlicher Weise 0,87 V anzunähern. Da die Spannung V_BE auf 0 V oder 0,87 V gehalten ist, ist es möglich, eine Spannungshaltefunktion mit einer Selbstverstärkungsfunktion zu liefern.

Fig. 7 zeigt eine Spannungshalteschaltung, die diese Spannungshaltefunktion verwendet.

Diese Schaltung benutzt einen N-Kanal-MOS-Transistor Q1, dessen Drain oder Source mit der Basis eines NPN- Bipolartransistors Q2 gekoppelt ist. Der MOS-Transistor Q1 ist mit seinem Gate mit einer Wortleitung WL gekoppelt und mit einem Steuertakt Φ A beaufschlagt und mit Source oder Drain an eine Bitleitung BL angeschlossen und mit einem Eingangstakt Φ versorgt. In dieser Schaltung wird eine kapazitive Last durch die Übergangskondensatoren zwischen der Basis und dem Emitter und zwischen dem Kollektor und der Basis gebildet.

Fig. 8 zeigt den Steuertakt Φ A und den Eingangstakt Φ B des MOS-Transistors Q1 in Fig. 7 und den Spannungspegel am Ausgangsanschluß, der am Knoten zwischen dem MOS-Transistor Q1 und dem Bipolartransistor Q2 gebildet ist. In Fig. 8 gelten V_H = 0,87 V, V_p = 0,45 V und V_L = 0 V.

Wenn in Fig. 7 der Takt Φ A hoch wird, schaltet der MOS-Transistor Q1 ein. Zu dieser Zeit wird Φ B größer V_H (0,87 V) in die Basis des Bipolartransistors Q2 eingegeben, und die kapazitive Last wird über V_H aufgeladen. Wenn danach der Takt Φ A einen niedrigen Pegel annimmt und der MOS-Transistor Q1 ausschaltet, so wird die aufgeladene Spannung von V_H oder oberhalb der kapazitiven Last, die an der Basis liegt, über die Basis- Emitter-Strecke des Transistors Q2 entladen, d. h., ein positiver Basisstrom fließt in die Basis, und die Basisspannung wird auf 0,87 V gehalten. Wenn der Takt Φ B, für den 0,45 V < Φ B < 0,87 V gilt, an der Basis liegt, so fließt ein negativer Basisstrom durch die kapazitive Last über die Kollektor-Basis-Strecke des Transistors Q2, und die Ausgangsspannung oder die Basisspannung steigt auf 0,87 V an. Wenn der Takt Φ B (<0,45 V) über dem MOS-Transistor Q1 an der Basis des Transistors Q2 liegt, fließt ein positiver Basisstrom über die Basis-Emitter-Strecke aus, und die Basisspannung nimmt den Wert 0 V an. In anderen Worten, wenn Φ B < 0,45 V vorliegt, so wird das Grenzpotential, also 0,87 V, gehalten, und wenn Φ B < 0,45 V gilt, so wird 0 V gehalten.

In der Fig. 7 wird der Verbindungsknoten zwischen dem MOS-Transistor Q1 und dem Bipolartransistor Q2 als ein Ausgangsanschluß behandelt; jedoch kann der Eingangsanschluß der MOS-Transistor Q1 wieder nach dem Halten der Spannung eingeschaltet wird.

Fig. 9 zeigt eine Schaltung, in welcher ein kapazitives Element C, wie beispielsweise ein MOS-Kondensator, das von dem Bipolartransistor Q2 getrennt ist, mit der Schaltung von Fig. 7 gekoppelt ist. Das kapazitive Element C dieser Schaltung kann aktiv ein Laden und Entladen über die Basis erlauben. Obwohl in diesem Fall der Eingangsanschluß des Takts Φ B auch als der Ausgangsanschluß dient, kann der Ausgangsanschluß an dem Verbindungsknoten der Basen der Transistoren Q1 und Q2 vorgesehen werden.

Ein Speicher wird gebildet, indem ein Bipolartransistor benutzt wird, welcher die obige Spannungshaltefunktion verwendet. In diesem Fall wird die an den Bipolartransistor anzulegende Kollektorspannung zwischen der Zeit des Haltens einer Spannung, d. h., der Zeit des Datenhaltens, und der Zeit des Ladens und Entladens, d. h., der Zeit des Datenschreibens und -lesens, verändert. Diese Spannungsänderung wird im folgenden näher erläutert.

Wenn in der Schaltung von Fig. 1 V_CE = 6,25 V vorliegt, wie dies in Fig. 4 gezeigt ist, so nimmt der niedrige oder untere Pegel der Basis-Emitter-Spannung V_BE den Wert 0 V und der obere oder hohe Pegel hiervon den Wert 0,87 V an. Wenn die Kollektor-Emitter-Spannung V_CE einen Wert 6,25 V hat und die Basis-Emitter-Spannung V_BE auf dem hohen Pegel gehalten ist, so fließt ein Kollektorstrom I_C von 1,5 × 10⁻⁴ A immer durch die Speicherzelle. Wenn V_CE = 5,75 V gilt, wie dies in Fig. 5 gezeigt ist, so wird jedoch der hohe Pegel bei 0,66 V gehalten, und der Kollektorstrom I_C nimmt einen Wert von 5 × 10⁻⁶ A an. Das heißt, mit V_CE = 5,75 V wird der Kollektorstrom I_C auf ¹/₃₀ des Werts vermindert, der angenommen wird, wenn V_CE = 6,25 V gilt. Mit anderen Worten, die Leistungsaufnahme bzw. der Stromverbrauch der Speicherzelle kann vermindert werden. Wenn Daten mit V_CE = 5,75 V auszulesen sind, so fällt jedoch der hohe Pegel in der Speicherzelle auf 0,50 V oder darunter aufgrund Rauschens ab, das am Anstieg oder Abfall einer Wortleitung oder beim Laden eines Kondensators auf einer Bitleitung erzeugt ist. Es ist daher wahrscheinlich, daß die Basis-Emitter-Spannung V_BE auf 0 V durch den Vorwärts-Basisstrom abfällt. Das heißt, die erlaubte Rauschspanne beträgt lediglich 0,66 V bis 0,50 V = 0,16 V. Wenn Daten mit V_CE = 6,25 V gelesen werden, so steigt die Rauschspanne auf 0,87 V - 0,45 V = 0,42 V an, was es unwahrscheinlich macht, daß der hohe Pegel auf den niedrigen Pegel zur Zeit des Datenlesens abfällt. Beim Lesen von Zellendaten kann daher ein Einstellen des Kollektorpotentials zur Zeit des Datenlesens auf einen Wert höher als denjenigen zur Zeit des Datenhaltens eine Fehlfunktion des Speichers verhindern.

Wenn der obigen Beziehung zwischen der Kollektor-Emitter-Spannung V_CE und dem Kollektorstrom I_C Beachtung geschenkt wird, so wird der Wert von V_CE zwischen der Zeit des Datenhaltens und der Zeit des Datenlesens verändert. Im folgenden wird anhand von Fig. 10 eine Speichervorrichtung nach der Erfindung näher erläutert.

In diesem Diagramm bestehen in Matrixform angeordnete Speicherzellen M/C aus einer Transistorschaltung, wie dies beispielsweise in Fig. 7 oder in Fig. 9 gezeigt ist. Wortleitungen WL1, WL2, . . . sind entlang Spaltenanordnungen von Speicherzellen M/C vorgesehen und mit Anschlüssen WL entsprechender Speicherzellen M/C gekoppelt. Bitleitungen BL1, BL2, . . . sind entlang Reihen- oder Zeilenanordnungen von Speicherzellen M/C vorgesehen und mit Anschlüssen BL entsprechender Speicherzellen M/C gekoppelt. Die Speicherzellen M/C sind mit ihren Anschlüssen V_CC mit einem Schaltelement SW gekoppelt. Dieses Schaltelement SW verbindet selektiv die Kollektorleitung V_CC mit einem hohen Pegel (V_CH) oder einem niedrigen Pegel (V_CL) gemäß Eingabe eines Taktes CLC.

Wenn der Takt CLC in das Schaltelement SW früher eingegeben wird als ein EIN-Signal in die Wortleitungen WL1, WL2, WL3, . . . in der Speichervorrichtung in Fig. 10 eingespeist ist, so wird der Kollektor des Bipolartransistors einer Speicherzelle M/C, d. h., die Kollektorleitung V_CC, mit einer Strom- bzw. Spannungsquelle eines hohen Pegels (V_CH; beispielsweise 6,25 V) gekoppelt. Wenn die Wortleitungen freigegeben werden, werden Zellendaten auf die Bitleitungen BL1, BL2, BL3, . . . gelesen. Das Taktsignal CLC wird in das Schaltelement SW eingespeist, bis die Wortleitungen abgeschaltet werden, und es wird abgeschaltet, wenn die Wortleitungen abgeschaltet werden. Zu dieser Zeit schaltet das Schaltelement SW die Kollektorleitung V_CC auf einen niedrigen Pegel (V_CL; beispielsweise 5,75 V).

Gemäß einem anderen Ausführungsbeispiel, das in Fig. 11 gezeigt ist, sind die Anschlüsse V_CC der Speicherzellen M/C entsprechend jeder Wortleitung WL1, WL2, WL3, . . . gemeinsam mit einer entsprechenden Leitung von Kollektorleitungen V_CC1, V_CC2, V_CC3, . . . gekoppelt. Die Kollektorleitungen V_CC1, V_CC2, V_CC3, . . . sind mit jeweils V_CH- und V_CL-Leitungen über Schaltelemente SW1, SW2, SW3, . . . gekoppelt. Gemäß diesem Ausführungsbeispiel werden die Takte CLC1, CLC2, CLC3, . . . die in die Schaltelemente SW1, SW2, SW3, . . . vor dem Freigeben der Wortleitungen WL1, WL2, WL3, . . . einzugeben sind, unabhängig erzeugt, so daß ein derartiger Takt lediglich in das Schaltelement eingespeist wird, das mit denjenigen Speicherzellen M/C für diejenige Wortleitung gekoppelt ist, die freigegeben ist.

Wenn ein Taktsignal (beispielsweise das Taktsignal CLC1) in ein Schaltelement (SW1) eingegeben wird, so wird die Kollektorleitung V_CC1 mit V_CH gekoppelt und auf einem hohen Pegel (6,25 V) gehalten. Wenn danach auf der Wortleitung WL1 der Zellenanordnung entsprechend diesem Schaltelement (SW1) Daten auf die Bitleitungen BL1, BL2, . . . ausgelesen werden, so ist das Kollektorpotential des Bipolartransistors auf einem hohen Pegel (6,25 V). Nach dem Abschalten dieser Wortleitung wird der Takt (CLC1) abgeschaltet. Das Taktabschalten schaltet die Leitung V_CC1 auf den niedrigen Pegel (V_CL; beispielsweise 5,75 V), und die Speicherzellen M/C kommen in einen Datenhaltezustand bei dem niedrigen Pegel.

Ein weiteres Ausführungsbeispiel wird im folgenden anhand der Fig. 12 erläutert.

Gemäß diesem Ausführungsbeispiel sind Speicherzellen M/C in einer Vielzahl von Zellenanordnungen vorgesehen, deren jede in eine Vielzahl von Zellenanordnungsgruppen unterteilt ist. Die Speicherzellen M/C in jeder Zellenanordnungsgruppe sind mit jeweiligen Wortleitungen WL11 bis WL1M . . . oder WLK1 bis WLKM, Bitleitungen BL11 bis BLN, . . . oder BLK1 bis BLKN und Kollektorleitungen V_CC1 bis V_CCK gekoppelt.

Die Wortleitungen WL11 bis WL1M, . . . und WLK1 bis WLKM sind jeweils mit Decodierern DE1 bis DEK gekoppelt. Diese Decodierer DE1 bis DEK sind gemeinsam mit Wortleitungswähladreßleitungen (A1 bis Am) gekoppelt und jeweils an V_CC-Wähladreßleitungen (Am + 1 bis Am + k) angeschlossen. Die Adreßleitungen (Am + 1 bis Am + k) sind jeweils mit Steueranschlüssen von Schaltelementen SW1 bis SWK entsprechend den Zellenanordnungsgruppen gekoppelt. Diese Schaltelemente SW1 bis SWK sind gemeinsam mit Strom- bzw. Spannungsversorgungsleitungen V_CL und V_CH gekoppelt und jeweils an Kollektorleitungen V_CC1 bis V_CCK angeschlossen.

Der Betrieb der in Fig. 12 gezeigten Speichervorrichtung wird im folgenden anhand des Zeitdiagramms von Fig. 13 näher erläutert.

Wenn ein Chipwählsignal einen Zustand "L" ausgehend von "H" annimmt, so wird ein Speicherchip aktiv, und eine Adresse in dem Chip wird abgerufen. Die abgerufene Adresse wird auf die Adreßleitungen A1 bis Am und Am + 1 bis Am + k im Chip über einen Adreßpuffer und Teildecodierer ausgegeben. In diesem Fall wird die V_CC-Wähladresse (Am + 1 bis Am + k) vor der Wortleitungswähladresse ausgegeben. Als Ergebnis wird beispielsweise die Kollektorleitung V_CC1 auf den hohen Pegel V_CH von dem niedrigen Pegel V_CL durch das Schaltelement SW1 vor der Wortleitung WL11 geschaltet. Zu dieser Zeit wird eine Wortleitung gewählt, so daß die Kollektor-Emitter-Spannung V_CE einer gewählten Speicherzelle auf den hohen Pegel V_CH von dem niedrigen Pegel V_CL ansteigt, um damit den Kollektorstrom zu steigern. Da ein Lesestrom oder der Basisstrom I_B zunimmt, steigt der Bitleitungsladestrom zu der Zeit eines Datenlesens an, um so ein Hochgeschwindigkeits-Datenlesen sicherzustellen.

Wenn ein Datenlesen abgeschlossen ist und die Wortleitung WL1 einen hohen Pegel annimmt (oder nicht gewählt ist), so wird die Kollektorleitung V_CC1 auf den niedrigen Pegel V_CL von dem hohen Pegel V_CH gebracht. Dies verringert den Kollektorstrom I_C, was zu dem Basisstrom I_B (Lesestrom) führt. In anderen Worten, die Leistungsaufnahme bzw. der Leistungsverbrauch der Speicherzelle ist verringert.

Gemäß dem obigen Ausführungsbeispiel ist es auch möglich, die Kollektorleitungen V_CC1 bis V_CCK vor den Wortleitungen WL11 bis WLKM zu wählen, um die ersteren Leitungen auf den hohen Pegel V_CH von dem niedrigen Pegel V_CL zu ändern, und die V_CC-Wähladresse (Am + 1 bis Am + k) vor der Wortleitungswähladresse A1 bis Am freizugeben bzw. einzuschalten und die vorherige Adresse vor der letzteren Adresse zu der Zeit abzuschalten, zu der die Kollektorleitungen auf den niedrigen Pegel V_CL von dem hohen Pegel V_CH nach einer Nicht-Wahl der Wortleitungen geändert werden. Weiterhin können die Wortleitungswähladressen A1 bis Am und Am + 1 bis Am + k gleichzeitig freigegeben bzw. eingeschaltet oder unwirksam gemacht bzw. abgeschaltet werden. In diesem Fall kann der zeitliche Ablauf zum Ausgeben beider Adressen durch die Schaltelemente SW1 bis SWK und die Wortleitungsdecodierer DE1 bis DEK gesteuert werden. Zusätzlich kann der hohe Pegel V_CH als eine extern eingespeiste Spannung erzielt werden, während der niedrige Pegel V_CL durch Absenken des hohen Pegels V_CH durch eine interne Spannungsabfallschaltung zu erzielen ist. Alternativ kann der niedrige Pegel V_CL als eine extern anliegende Spannung erreicht werden, während der hohe Pegel V_CH durch Anheben des niedrigen Pegels VC1 durch eine interne Spannungsanhebeschaltung zu erzielen ist.

Obwohl in dem obigen Ausführungsbeispiel eine an den Kollektor des Bipolartransistors zu legende Spannung zwischen einem Datenhaltezustand und einem Datenlesezustand verändert wird, um einen gewünschten Zweck zu erzielen, kann das gleiche Ergebnis auch erreicht werden, indem der Wert eines Widerstands auf der Emitterseite des Bipolartransistors verändert wird. Im folgenden wird ein anderes Ausführungsbeispiel erläutert, das diesen letzten Fall realisiert.

Fig. 14 zeigt eine Schaltung zum Messen der Kennlinie eines Bipolartransistors Q2 und in Fig. 15 ist die Beziehung zwischen der Basis-Emitter-Spannung V_BE, dem Basisstrom I_B und dem Kollektorstrom I_C gezeigt, wenn die Kollektrospannung den Wert 7 V hat.

In diesen Figuren bedeuten I_B ein zur Basis von einer externen Strom- bzw. Spannungsquelle fließender Strom und -I_B einen Rückwärts- oder Sperrstrom. Die Basis- Emitter-Spannungen V_BE betragen zu der Zeit, in der sich der Strom von -I_B nach I_B ändert, 0 V und 1,08 V, um so einen stabilen Zustand sicherzustellen. Diese stabilen Spannungen zeigen "0" und "1" in dem Fall an, in welchem der Bipolartransistor als eine Speicherzelle verwendet wird.

Fig. 16 ist eine Schaltung mit einem nMOS-Transistor Q3 als einem Widerstandselement in Reihe mit dem Emitter des Bipolartransistors Q2. Fig. 17 zeigt eine Kennlinie, die durch Messen der Transistorkennlinie aufgrund dieser Schaltung erhalten ist. Wie aus dieser Kennlinie zu ersehen ist, werden der Kollektorstrom und der Basisstrom in einem Bereich, in welchem die Basis-Emitter-Spannung V_BE groß ist, in einem Fall (2) verringert, in welchem der nMOS-Transistor Q3 mit dem Emitter des Bipolartransistors Q2 gekoppelt ist und 5 V am Gate des Transistors Q3 liegt, im Vergleich mit einem Fall (1), in welchem der Transistor Q3 nicht mit dem Emitter des Transistors Q2 gekoppelt ist. Wenn das Gate des nMOS-Transistors Q3 auf 0 V gesetzt ist (Fall 3), steigt der Kanalwiderstand dieses Transistors Q3 an, so daß der Basisstrom und der Kollektorstrom weiter im Vergleich mit dem Fall (2) verringert werden, in welchem 5 V am Gate des Transistors Q3 anliegt. Der Zustand (3) zeigt den Kollektorstrom zu der Zeit an, in welchem die Basis des Bipolartransistors, wenn als eine Speicherzelle verwendet, einen "1"-Pegel hält. Mit anderen Worten, ein Ändern der Gate-Spannung des nMOS- Transistors Q3 kann den Kollektorstrom zu der Zeit eines Daten-Haltens reduzieren, um so die Leistungsaufnahme bzw. den Leistungsverbrauch des Speichers herabzusetzen.

Fig. 18 zeigt eine Speicherzelle M/C, die einen nMOS- Transistor Q3 hat, der als ein Widerstandselement dient, das in Reihe mit dem Emitter eines Bipolartransistors Q2 liegt. Der Bipolartransistor Q2 ist mit der Basis über einen nMOS-Transistor Q1 mit einem Bitleitung- (BL)-Anschluß gekoppelt, wobei das Gate des Transistors Q1 an einen Wortleitung-(WL)-Anschluß angeschlossen ist.

Der Betrieb der Speicherzelle von Fig. 18 wird im folgenden anhand des in Fig. 19 dargestellten Zeitdiagramms näher erläutert.

Zu der Zeit eines Datenhaltens wird ein Signal CL (=0 V) in das Gate des nMOS-Transistors Q3 eingespeist. Zu dieser Zeit fließt ein dem Zustand (3) entsprechender Kollektorstrom I_C durch den Bipolartransistor (Q1), und Daten werden gehalten, wie dies oben erläutert ist. Zu der Zeit eines Datenlesens wird ein Gate-Signal CL von 5 V in das Gate des nMOS-Transistors Q3 eingespeist, bevor der nMOS-Transistor Q1 einschaltet, der mit seinem Drain mit der Basis des Bipolartransistors Q2 gekoppelt ist. Als Ergebnis fließt ein großer Kollektorstrom I_C entsprechend dem Zustand (2) durch den Bipolartransistor Q1, und der Basisstrom I_B steigt entsprechend an. Dies verbessert das Ladeverhalten der Bitleitung BL. Ein Einschalten des nMOS-Transistors Q1 erlaubt danach ein Lesen von Daten auf der Bitleitung BL. Wenn das Datenlesen abgeschlossen ist, wird der nMOS- Transistor Q1 ausgeschaltet, und der Pegel des Gate- Signals fällt dann auf 0 V ab.

Durch das Einstellen des Kanalwiderstands des nMOS- Transistors Q3 auf einen höheren Wert zu der Zeit des Datenhaltens als zu der Zeit des Datenauslesens, wie dies oben erläutert wurde, wird der zum Emitter vom Kollektor fließende Durchgangsstrom I_C auf den Strom entsprechend dem Zustand (2) von dem Strom entsprechend dem Zustand (1) verringert, und die Leistungsaufnahme der Speicherzelle zu der Zeit des Datenhaltens kann vermindert werden.

Ein weiteres Ausführungsbeispiel mit einer Widerstandssteuerung wird im folgenden anhand der Fig. 20 näher erläutert. Gemäß diesem Ausführungsbeispiel ist eine Vielzahl von Speicherzellen M/C in einer Vielzahl von Speicheranordnungen vorgesehen, und diejenigen Speicherzellen in jeder Speicheranordnung sind mit Wortleitungen WL1, WL2, WL3, . . . und Bitleitungen BL1, BL2, BL₃, . . . gekoppelt.

In jeder Speicherzelle M/C ist ein Bipolartransistor Q2 mit seinem Emitter mit einer Bezugspotentialleitung (V_SS) gekoppelt, und ein nMOS-Transistor Q1 ist mit seiner Source an eine Bitleitung BL und sein Gate an eine Wortleitung WL angeschlossen, wie dies in Fig. 21 gezeigt ist.

Die V_SS-Leitung (vgl. Fig. 21) der in Fig. 20 dargestellten Speicherzelle M/C ist mit dem Drain eines MOS- Transistors Q4 gekoppelt, dessen Source an eine Bezugsstrom- bzw. -spannungsquelle V_SS angeschlossen ist. Zu der Zeit eines Datenhaltens wird ein Gate-Signal CLE von 0 V in das Gate des nMOS-Transistors Q4 eingespeist, und ein kleiner Kollektorstrom, wie dies durch den Zustand (3) angedeutet ist, fließt durch den Bipolartransistor Q2, um so ein Datenhalten mit niedrigem Leistungsverbrauch zu erlauben. Wenn ein Gate-Signal CLE von 5 V in das Gate des nMOS-Transistors Q4 zum Lesen von Daten eingespeist wird, so wird die V_BE-, I_B- und I_C-Kennlinie erhalten, wie diese durch den Zustand (2) angezeigt ist. Da der Basisstrom I_B bezüglich der Spannung V_BE in diesem Zustand (2) größer ist als derjenige im Zustand (3), werden Daten auf die Bitleitung gelesen, wobei die Ladeeigenschaft der Bitleitung verbessert ist.

In dem in Fig. 20 gezeigten Ausführungsbeispiel können die Emitter der in einer Zellenanordnung enthaltenen Bipolartransistoren alle gemeinsam verbunden sein, oder die Zellenanordnung kann in eine Vielzahl von Blöcken unterteilt sein, wobei die Emitter von denjenigen Bipolartransistoren in jeden Zellenblock gemeinsam verbunden sind. In dem zuletzt genannten Fall wird ein Gatersignal zu nMOS-Transistoren gespeist, die mit dem gemeinsamen Emitter für jede Zellenblockanordnung gekoppelt sind, und ein Gattersignal von 5 V wird lediglich in die Gatter von denjenigen nMOS-Transistoren eingegeben, die mit dem gemeinsamen Emitter der Bipolartransistoren gekoppelt sind, die in einem Block enthalten sind, der eine Speicherzelle hat, auf die zum Datenlesen zugegriffen wird, während ein Gattersignal für die anderen nMOS-Transistoren auf 0 V gehalten ist.

Ein weiteres Ausführungsbeispiel, das einen veränderlichen Emitterwiderstand verwendet, wird im folgenden anhand der Fig. 22 beschrieben.

Gemäß diesem Ausführungsbeispiel sind die Emitter von Bipolartransistoren gemeinsam für jede Zellenanordnung verbunden, die mit einer entsprechenden Wortleitung WL1, WL2, . . . gekoppelt ist, und die Drains der nMOS- Transistoren QE1, QE2, . . ., die als ein veränderliches Widerstandselement dienen, sind mit dem gemeinsamen Emitter gekoppelt. Die nMOS-Transistoren sind mit ihren Sources an eine Potentialquelle (V_SS) angeschlossen.

Für jede Zellenanordnung wird jedes der 5 V aufweisenden Gattersignale CLE1, CLE2, . . . in das Gate von denjenigen nMOS-Transistoren QE1, QE2, . . ., die gemeinsam mit den in dieser Zellenanordnung enthaltenen Zellen gekoppelt sind, wenigstens zu der Zeit eines Datenlesens eingegeben.

Fig. 23 zeigt eine Speichervorrichtung, die aus einer Vielzahl von Zellenanordnungsblöcken besteht. Gemäß dieser Speichervorrichtung umfaßt jeder Zellenanordnungsblock eine vorbestimmte Anzahl von Zellenanordnungen. Speicherzellen M/C von den Zellenanordnungen in jedem Block sind mit Wortleitungen WL11 (WLK1) bis WL1M (WLKM) und Bitleitungen BL11 (BLK1) bis BL1N (BLKN) gekoppelt. Eine Bezugspotentialleitung V_SSL1 (V_SSLK), die mit dem Emitter eines Bipolartransistors Q1 (vgl. Fig. 21) einer Speicherzelle M/C gekoppelt ist, ist an eine Bezugspotentialquelle (V_SS) über einen nMOS- Transistor Q4 angeschlossen, der als ein veränderliches Widerstandselement dient. Die Gates der Transistoren Q4 sind durch Takte CL1 bis CLK gesteuert.

Der Betrieb der in Fig. 23 gezeigten Speichervorrichtung wird im folgenden anhand der Fig. 24 näher erläutert.

Wenn ein Chipwählsignal einen niedrigen (L) Pegel von einem hohen (H) Pegel annimmt, so wird der Speicherchip aktiv, und eine Adresse in diesem Chip wird abgerufen. Wenn diese Adresse abgerufen wird, werden Adressen A1 bis Am und die Takte CL1 bis CLK auf die Adreßleitung und Taktleitungen in dem Chip über einen Adreßpuffer und Teildecodierer ausgegeben. Die Takte CL1 bis CLK werden vor den Wortleitungen WL1 bis WLK freigegeben, und ein Gatter- oder Gate-Signal von 5 V wird in den nMOS-Transistor Q4 eingespeist. Wenn beispielsweise die Wortleitung WL11 gewählt wird, steigt der durch die zugeordneten Bipolartransistoren fließende Kollektorstrom an, und der Basisstrom wird gleichzeitig größer. Als Ergebnis ist das Ladeverhalten der Bitleitungen BL11 bis BLN mit hoher Geschwindigkeit ausgelesen.

Wenn das Wortleitungswählsignal einen L-Pegel, gefolgt von einer Abnahme im Pegel des Taktes CL1 annimmt, steigt der Widerstandswert des nMOS-Transistors Q4 an und der Kollektorstrom I_C nimmt ab, um so ein Datenhalten mit geringem Leistungsverbrauch zu erlauben.

In obigem Ausführungsbeispiel kann ein Transistor mit niedrigem Schwellenwert oder ein Verarmungsbetrieb- Transistor für die nMOS-Transistoren Q3 und Q4, die als ein veränderliches Widerstandselement dienen, benutzt werden. Selbst wenn die Takte CL1 bis CLK auf einem L- Pegel sind, würde in diesem Fall der Kollektorstrom I_C fließen. Die Erfindung ist auch in einem Fall wirksam, in welchem der H-Pegel der Takte CL1 bis CLK niedriger als V_CC eingestellt und der L-Pegel höher als V_SS gesetzt ist, um so die Amplitude der Takte niedriger als (V_CC - V_SS) einzustellen.

Der in den Ausführungsbeispielen von den Fig. 18 bis 24 verwendete nMOS-Transistor kann durch einen pMOS-Transistor ersetzt werden, und der nMOS-Transistor, der als ein veränderliches Widerstandselement dient, kann durch eine veränderliche Widerstandsschaltung ersetzt werden.

Obwohl sich die obige Beschreibung auf die Zeit eines Datenhaltens und die Zeit eines Datenlesens bezieht, ist die Erfindung auch in einem Fall verwendbar, welcher ein Datenschreiben umfaßt.

Claims

1. Halbleiterspeichervorrichtung mit mehreren Wortleitungen, mehreren Bitleitungen und einer Anordnung von Speicherzellen (M/C), deren jede einen Bipolartransistor (Q2), an dem eine Kollektor-Emitter-Spannung derart anliegt, daß die Polarität des Basisstromes gemäß einer Zunahme in der Basis-Emitter-Spannung verändert wird, und ein Schalterelement (Q1) enthält, das zwischen der Basis des Bipolartransistors (Q2) und einer der Bitleitungen vorgesehen und über eine der Wortleitungen steuerbar ist, dadurch gekennzeichnet, daß eine Stromeinstelleinrichtung (SW; Q3) eine niedrige Stromstärke eines durch den Kollektor jedes Bipolartransistors (Q2) fließenden Stromes für einen Ruhezustand, in welchem eine zugeordnete Speicherzelle der Speicherzellen Daten hält, und eine höhere Stromstärke für einen Betriebszustand, in welchem die zugeordnete Speicherzelle für Datenlesen und Datenschreiben zugreifbar ist, generiert.

2. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromeinstelleinrichtung (SW; Q3) eine Einrichtung (SW) zum Einstellen eines Potentials des Kollektors des Bipolartransistors (Q2) für den Ruhezustand und für den Betriebszustand hat.

3. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromeinstelleinrichtung (SW; Q3) ein Widerstandselement (Q3), das mit dem Emitter des Bipolartransistors (Q2) gekoppelt ist, und eine Einrichtung (VG1) zum Einstellen des Widerstandswertes des Widerstandselementes (Q3) für den Ruhezustand und für den Betriebszustand hat.

4. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromeinstelleinrichtung (SW; Q3) gemeinsam allen Spalten einer Zellenblockanordnung zugeordnet ist (Fig. 10, 20).

5. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromeinstelleinrichtung (SW; Q3) jeweils einer Spalte der Zellenblockanordnungen zugeordnet ist.

6. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromeinstelleinrichtung (SW; Q3) mehrere Spannungsgeneratoren (SW1, SW2, SW3) umfaßt, um wahlweise eine Spannung eines ersten Pegels und eine Spannung eines zweiten Pegels, der höher ist als der erste Pegel, an die Kollektoren der Bipolartransistoren (Q2) der Anordnung von Speicherzellen, die den Wortleitungen zugeordnet sind, gemäß dem Ruhezustand und dem Betriebszustand anzulegen.

7. Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Stromeinstelleinrichtung (SW; Q3) mehrere veränderliche Widerstandselemente (Q_E1, Q_E2) aufweist, die jeweils mit den Emittern der Bipolartransistoren in denjenigen der Anordnungen von Speicherzellen gekoppelt sind, die jeder der Wortleitungen zugeordnet sind, um den in den Emittern eingespeisten Strom entsprechend dem Ruhezustand und dem Betriebszustand einzustellen.

8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die veränderlichen Widerstandselemente (Q_E1, Q_E2, . . .) jeweils durch einen nMOS-Transistor gebildet sind.