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Die Erfindung betrifft Speicherzellen integrierter Schaltungen.
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Dynamische Speicherzellen speichern eine logische "1" oder "0" als
einen Hlgh- oder Low-Spannungspegel in einem kondensator, auf den
durch einen Zugriffstransistor zugegriffen wird. Frühe Generationen
dynamischer Speicher verwendeten eine 3-Transistor-Zelle, derzeit wird
jedoch die 1-Transistor-Zelle zum Zweck der Reduzierung der benötigten
Fläche zur Realisierung der Speicherzelle auf einer integrierten
Schaltung als Optimum erachtet. Dynamische Speicher verwenden
typischerweise Speicherzellen externe Auffrischungsschaltungen zum
periodischen Wiederaufbauen der vollständigen High- oder Low-
Spannungspegel in jeder Zelle, die andererseits aufgrund von
Verlustströmen des Speicherkondensators verloren werden könnten. Die
Verwendung von "selbstauffrischenden" Speicherzellen, bei welchen eine
separate Auffrisch-Operatlon nicht nötig ist, wurde ebenfalls
untersucht. Sowohl selbstauffrischende 3-Transistor- als auch 2-
Transistor-Zellen wurden vorgeschlagen. Zum Beispiel beschreibt das
US-Patent 4 070 653 eine selbstauffrischende 2-Transistor-Zelle, in
der ein schaltbarer Widerstand zwischen einem hohen, bzw. High-, und
einem niedrigen, bzw. Low-, Impedanzzustand in Abhängigkeit davon, ob
eine logische "1" oder "0" gespeichert ist, geschaltet wird. Jedoch
macht der zusätzliche, für die selbstauffrischenden Schaltungen
benötigte Platz die Eintransistorzelle zur derzeit bevorzugten Wahl
bei kommerziellen Anwendungen. Mit Speicherdichten von einem Megabit
(1 MBit) in derzeitiger Produktion und Dichten von 4 MBit und 16 MBit
in der Entwicklung wird die Notwendigkeit, den für jede Zelle
benötigten Platz zu schonen, immer wichtiger.
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Die untere Grenze für die Zellengröße ist teilweise durch die Größe
des Kondensators diktiert, der ausreichende elektrische Ladung
speichern muß, um das zuverlässige Auslesen der Information bei
Anforderung zu gestatten. Derzeitige Anstrengungen zur Erhöhung der
Dichte der Speicherzellen sind im großen Umfang auf die Verminderung
der für den Kondensator benötigten Fläche ohne wesentliche
Erniedrigung seiner Kapazität gerichtet. Diese Anstrengungen umfassen
die Verwendung dünnerer dielektrischer Schichten zum Trennen der
Kondensatorplatten und die Verwendung von Materialien mit höheren
dielektrischen Konstanten als die der vorhergehend verwendeten. Die
Verwendung einer vertikalen Kondensatorplatte (der sogenannte Graben
oder "Trench"-Kondensator) stellt eine andere Technologie zum Sparen
integrierter Schaltungsfläche dar. Es ist aus der sogenannten
"gestapelten Kondensator"-Zellenanordnung bekannt, den Kondensator so
anzuordnen, daß er über dem Zugriffstransistor liegt.
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Jedoch bereitet jede dieser Lösungen Herstellungsschwierigkeiten, die
es wünschenswert machen, verbesserte Speicherzellenkonstruktionen zu
finden, die integrierte Schaltungsfläche schonen.
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Gemäß der Erfindung wird eine integrierte Schaltung wie in Anspruch 1
beansprucht zur Verfügung gestellt.
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Die Erfindung wird nachstehend unter Bezugnahme auf die belgefügten
Zeichnungen beschrieben, in welchen
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Fig. 1 schematisch eine erfindungsgemäße 2-Transistor-Speicherzel le
zeigt und
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Fig. 2 einen Querschnitt einer beispielhaften Ausführungsform der
Speicherzelle zeigt.
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Die nachstehende detaillierte Beschreibung betrifft eine dynamische
Speicherzelle, in der Information in der Gate-Kapazität eines
Speichertransistors gespeichert wird und auf die durch einen
Zugriffstransistor zugegriffen wird. Nachfolgend wird auf Fig. 1 Bezug
genommen. Der Informationsspeichertransistor T2 ist zwischen einer
Quelle eines elektrischen Potentials (Vcc) und einem Knoten 10
angeschlossen. Ein Widerstand R ist zwischen der Gate-Elektrode (11)
und dem Knoten 10 angeschlossen. Die Information ist vorherrschend In
der Form von Ladung auf der Gate-Elektrode 11 von T2 gespeichert.
Dieses Gate dient als Platte für drei Speicherkondensatoren: Die Gate-
zu-Kanal-Kapazität; die Gate-zu-Draln-Kapazität (Cl) und die Gate-zu-
Source-Kapazität (C2). Der Speichertransistor T2 ist derart
konstruiert, daß C1 > C2. Der Speichertransistor dient dazu, die
gespeicherte Spannung am Gate von T2 zu verstärken, wobei ein Signal
am Knoten 10 bereitgestellt wird, das durch den Zugriffstransistor T1
ausgelesen werden kann. Während einer Schreiboperation wird eine durch
T1 gelieferte Spannung durch den Widerstand R zu dem Gate von T2
gekoppelt und somit zu dessen Speicherkapazität. Zu beachten ist die
Anwesenheit einer "Wortleitung" (12) und einer "Bitleitung" (13), die
jeweils den Funktionen des Zugreifens auf eine gegebene Reihe aus
Speicherzellen und dem Durchführen von Lese/Schreib/Auffrisch-
Operationen dienen, wie in einer konventionellen Konstruktion eines
Schreib-Lese-Speichers mit wahlfreiem Zugriff dienen. Die
erfindungsgemäße Zelle kann somit in einer Speicheranordnung mit
Reihen- und Spaltenauswahlschaltungen, Eingangs/Ausgangsschaltungen
und Abfühl/ Auffrisch-Schaltungen gemäß Konstruktionen verwendet
werden, die auf diesem Fachgebiet bekannt sind, falls erwünscht.
Obwohl die erfindungsgemäße Speicherzelle in einer beliebigen
erwünschten Halbleitertechnologie realisiert sein kann, wird ein
belspielhafter, für eine integrierte CMOS-Schaltung geeigneter Fall
unter Verwendung von 0 und 5 V (Vss, Vcc)
Nennspannungsversorgungspegeln beschrieben.
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Der Betrieb der Speicherzelle wird durch anfängliches Betrachten einer
Schrelboperation für das Speichern eines logischen "1"-Zustands
erläutert. Es wird angenommen, daß am Anfang ein niedriger
Spannungspegel ("logisch 0") in der Zelle gespeichert war, so daß das
Gate von T2 bei ungefähr 0 V und somit T2 nicht leitend war. Wenn eine
"logische 1" in die Zelle zu schreiben ist, wird die Bitleitung durch
die (nicht dargestellte) Eingangsschaltung auf einen hohen
Spannungspegel (z. B. 5 V) gelegt. Durch Relhenauswahlschaltungen
(nicht dargestellt) wird ein hoher Spannungspegel an die Wortleitung
angelegt und somit an das Gate des Transistors T1, was den Transistor
T1 zum Leiten veranlaßt. Unter der Voraussetzung eines angehobenen
Wortleitungspotentials von 5 + Vth, wobei Vth der Schwellenwert von T1
ist, der in derzeitigen Konstruktionen typischerwelse ungefähr 0,5 bis
1,0 V beträgt, bringt die Leitung durch T1 den Knoten 10 auf einen
High-Pegel von ungefähr 5 V. Der High-Pegel (ungefähr 5 V) am Knoten
10 bringt dann das Gate von T2 aufgrund der Leitung durch den
Widerstand R auf diesen Pegel. Der für das Schreiben benötigte Betrag
an Zelt wird durch die R-T-Zeitkonstante des Widerstands R, der
Ausgangsimpedanz von T1 und die gesamte Kapazität des Gates von T2
bestimmt. Zum Beispiel wird für den Widerstand R unter der
Vorraussetzung einer gesamten Gate-Kapazität von T2 von 2 Femtofarad
typischerweise ein Wlderstandswert im Bereich von 2,5 bis 25 Megaohm
gewählt.
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Der logische-"1"-Zustand wird in der Zelle durch Bringen der
Wortleitung (12) auf Low (0 V) aufrechterhalten, wobei T1 abgeschaltet
wird. Die Knoten 10 und 11 verbleiben dann in einem Hlgh-Zustand
(5 V), und die Bitleitung 13 kann ein beliebiges logisches Potential
annehmen, ohne die in der Zelle gespeicherte logische "1" zu stören.
Die in der Zelle gespeicherte logische "1" bleibt über eine Zeitdauer,
die "Haltezeit", gültig, die primär durch die Übergangsleckrate am
Knoten 10 und den Verlust durch T1 bestimmt ist. Diese Haltezelt ist
typischerwelse in der Größenordnung von Sekunden ausgewählt. Es ist
weiter festzuhalten, daß, da der Knoten 10 ebenfalls bei einem High-
Spannungspegel (z.B. 5 V) ist, der Widerstand R nominell 0 V anliegen
hat und somit nicht dazu tendiert, das Gate von T2 (Knoten 11) zu
entladen. Tatsächlich wird unter der Voraussetzung, daß die
Ausgangsimpedanz von T2 ist viel geringer als R ist, falls eine
negativ verlaufende Spannungsspitze am Knoten 10 auftritt, z.B. von
einem Alphateilchen, die Spannung an dem Gate von T2 T2 veranlassen zu
leiten und den Knoten 10 auf etwa 5 V - Vth aufzuladen.
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Als nächstes wird der Fall betrachtet, in dem das Schreiben einer
logischen "0" (d.h. eines niedrigen bzw. Low-Spannungspegels) in die
Zelle erwünscht wird. Es wird angenommen, daß vor der Schrelboperatlon
eine logische "1" in der Zelle gespeichert ist. Durch die
Eingangsschaltungen wird ein Low-Spannungspegel (z.B. 0 V) an die
Bitleitung gelegt, und ein High-Spannungspegel auf der Wortleitung
veranlaßt den Zugriffstransistor T1 zu leiten. Die Leitung durch T1
wird den Knoten 10 auf 0 V herabziehen, was wiederum das Gate von T2
veranlaßt, durch den Widerstand R herabgezogen zu werden. Somit wird
T2 ausgeschaltet und kann nicht länger Strom von Vcc zuführen, um den
Knoten 10 auf High zu halten. Diese Spannung am Knoten 11
repräsentiert den logischen "0"-Zustand und tendiert dazu, T2
nichtleitend zu halten. Es ist wiederum festzuhalten, daß nun 0 V über
dem Widerstand R anliegen. Nachdem die Schreiboperation den
erwünschten Pegel (entweder "0" oder "1") indem Speichertransistor
gespeichert hat, wird die Wortleitung auf "low" gebracht, was den
Zugriffstransistor T1 abschaltet.
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Um eine Leseoperation durchzuführen, wird die Bltleitung auf 0 V
vorgeladen und es wird ihr gestattet, "zu schwimmen bzw. zu floaten",
wobei die Wortleitung wiederum durch die Reihenauswahlschaltung auf
"hlgh" gebracht wird und die am Knoten 10 vorhandene, gespeicherte
Spannung wird durch T1 der Bitleitung zugeführt. Beim Lesen eines
gespeicherten High leitet T1 zeitweise, um einen positiven Strompuls
zum Laden der Bitleitung zu liefern. Die Ausgangskonduktanz und
Schwellenwertspannung von T1 und der Wert von R werden derart
ausgewählt, daß die gesamte Kapazität am Knoten 11 sich durch R mit
einer Rate entlädt, die sehr viel niedriger ist, als T1 den Knoten
entladen kann. Darüber hinaus wird das Verhältnis von C1 / C2 derart
ausgewählt, daß die Spannung am Knoten 11 der Spannung am Knoten 10
nicht auf kapazitive Weise stark folgt. Somit tendiert T1 während des
Lesens einer gespeicherten logischen "1" zum Entladen des Knotens 10
von 5 V auf 0 V, das Potential der Bitleitung. Während dieser
Entladung des Knotens 10 veranlaßt die kapazitive Kopplung durch C2
und Leitung durch R die Spannung am Knoten 11, der am Knoten 10 zu
folgen. Jedoch sind die Werte von R und C1 / C2 derart ausgewählt, daß
die Spannung am Knoten 11 sehr viel langsamer abfällt als die Spannung
am Knoten 10. Sobald die Differenz der Spannung zwischen den Knoten 11
und 10 größer als der Schwellenwert von T2 (Vth2) wird, beginnt T2 zu
leiten und die Bitleitung durch TI zu laden. Diese Leitung durch T2
ist jedoch vorübergehend, da die Leitung das Potential auf der
Bitleitung und am Knoten 10 veranlaßt anzusteigen. Darüber hinaus
fährt der Knoten 11 fort, sich durch R zum Knoten 10 zu entladen.
Somit wird die Potentialdifferenz zwischen den Knoten 11 und 10 wieder
geringer als Vth2, und T2 schaltet wiederum ab. Sobald T2 zu leiten
aufhört, fährt der Knoten 11 fort, sich zu entladen, bis ein
Gleichgewicht zwischen den Knoten 11, 10 und der Bitleitung aufgebaut
ist. Das Gleichgewichtspotential ist positiv relativ zur Masse und in
etwa gleich dem Betrag an Ladung, die von dem positiven, durch T2
geleiteten Stromimpuls geliefert wurde, geteilt durch die Kapazität
der Bitleitung.
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Beim Lesen einer gespeicherten "0" hat T1 niemals die Gelegenheit zu
leiten. Da die Bitleitung, der Knoten 10 und der Knoten 11 alle auf
Masse liegen, wenn T1 eingeschaltet ist, wird kein Strom fließen, und
das Bitleitungspotential wird bei 0 V verbleiben. Die derart
ausgelesene Bitleitungsspannung kann durch einen Abfühlverstärker
(nicht dargestellt) verstärkt werden und den Ausgangsschaltungen gemäß
auf diesem Fachgebiet bekannten Techniken zugeführt werden. Obwohl die
vorliegende Zelle gegenüber verschiedenen Typen von Stromverlusten aus
dem Kondensator widerstandsfähig ist, wird üblicherweise eine
Auffrischungsoperation bei den meisten Anwendungen benötigt. Wenn z.B.
eine logische "1" gespeichert ist, sind die Knoten 10 und 11 bei 5 V
und sowohl T1 als auch T2 sind nichtleitend, wenn auf die Zelle nicht
zugegriffen wird. Somit sind der Knoten 10 und das Gate von T2
floatend, d.h. schwimmend, wobei nur die Gate-Kapazität von T2 und die
Übergangskapazität des Knotens 10 den Knoten 11 bei einem High-
Spannungspegel halten. Dann veranlassen Einflüsse auf die Zelle, die
Elektronen an den Knoten 10 liefern, einschließlich z.B.
Übergangsverluste, den Knoten 11, weniger positiv zu werden. Dies
führt zum Reduzieren der Größe der positiven Pulse während eines
Lesens und kann zu guter Letzt dazu führen, daß keine Impulse
geliefert werden. Während Verluste in konventionellen dynamischen
Speicherzellen üblich sind, sind Übergangsverluste in der vorliegenden
Zelle gegenüber dem Knoten-10-Übergang isoliert; hier ist kein
Speicherkondensator-Übergang.
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Jedoch ist periodisches Wiederauffrischen für die vorliegende
erfindungsgemäße Zelle weiter erwünscht, falls das erwartete Intervall
zwischen Schreiboperationen länger als die Informationshaltezeit ist.
Es ist festzuhalten, daß eine gespeicherte "0" weniger anfällig
gegenüber Verlusten ist, da der Low-Pegel am Knoten 10 auf dem
gleichen Potential wie der dotierte Halbleiterberelch (z.B. eine
Wanne) sein kann, in der dieser ausgebildet ist. Wenn somit Verluste
durch T1 und T2 auftreten, tendiert der Anstieg des Potentials am
Knoten 10 zum Anheben des Potentlals des Knotens 11 (durch Leitung
durch R), welches wiederum T1 stärker abschaltet. Es ist primär der
Leckstrom durch T2, der die Haltezelt der gespeicherten "0"
beschränkt. Die Auffrischoperation kann unter Verwendung bistabiler
Abfühl/Auffrisch-Schaltungen, die an die Bltleitungen gekoppelt sind,
und periodische Aktivierung der Wortleitungen gemäß bekannter
Techniken aus dem DRAM-Geblet durchgeführt werden. Die Speicherzellen
der vorliegenden Erfindung sind dann mit einem an die Bltleitungen
angelegten Signal zum Wiederherstellen eines vollständigen "0"- oder
"1"-Spannungspegels für die Zellen ausgestattet. Zu diesem Zweck ist
typischerweise auf der gleichen integrierten Schaltung wie die
Speicherzellen eine Einrichtung für periodisches Abfühlen der in jeder
Zelle gespeicherten Information und Liefern eines vollständigen
Auffrischspannungspegels auf der zu jeder Zelle gehörenden Bitleitung
vorgesehen. Durch slmultanes Zugrelfen auf eine Zelle wird die
Auffrischspannung dabei in dem Speichertransistor der Zelle
gespeichert.
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Die Bitleitung ist zwischen Zellenzugriffsoperation wunschgemäß auf
einen Low-Spannungszustand vorgeladen, wenn n-Kanal-Zugriffs- und
-Speichertransistoren verwendet werden (und auf einen High-
Spannungszustand, falls p-Kanal-Transistoren verwendet werden). Dies
stellt maximalen Signaltransfer zur Bitleitung beim Lesen eines
gespeicherten High-Signals zur Verfügung, während ebenfalls das Lesen
eines gespeicherten Low-Signals gestattet wird. Jedoch ist ein
vorgeladener Pegel oberhalb Masse, aber unterhalb des positiven
Versorgungsspannungspegels (z.B. Vcc/2) ebenfalls möglich. Um ein
Signal aus einer auf "low" vorgeladenen Bitleitung auszulesen, kann
ein auf diesem Fachgebiet bekannter, elnpolig geerdeter
Abfühlverstärker verwendet werden. Zum Beispiel kann ein
komplementärer Inverter verwendet werden, in dem p-Kanal- und n-Kanal-
Transistoren ihre Kanalstrompfade seriell verbunden haben. Es ist für
den Schwellenwert des n-Kanal-Transistors (Vtn) erwünscht, daß dieser
niedriger ist als der des p-Kanal-Transistors (Vtp), um maximale
Empfindlichkeit zu erhalten. Eine Schwellenwertdifferenz kann durch
Anordnen diodenverbundener (d.h. Gate mit Draln verbundener) p-Kanal-
Transistoren zwischen der positiven Versorgungsspannung und dem
Inverter erhalten werden. Es ist alternativ möglich, einen
Differenzabfühlverstärker mit an angrenzende Bitleitungen
angeschlossenen Differenzeingängen zu verwenden. Alternativ kann ein
Eingang mit der erwünschten Bitleitung und der andere Eingang mit
Vcc/2-Bezugspotential verbunden sein. In diesem Falle ist eine Vcc/2-
Vorladung erwünscht.
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Die vorliegende Erfindung kann mit einem beliebigen erwünschten Layout
und Komponententechnologie und einem beliebigen erwünschten
Halbleitermaterial realisiert werden. Das nachfolgende Beispiel in
Metalloxidsilicium-(MOS)-Technologie ist sowohl für NMOS- als auch
CMOS-Technologie anwendbar und ebenfalls für PMOS-Technologle mit
einer Umkehr der dargestellten Leitfählgkeitstypen. Fig. 2 stellt im
Querschnitt eine beisplelhafte Realisierung dar, in der zwei
angrenzende Zellen entlang einer gemeinsamen Bitleitung angeordnet
sind. Für die Klarheit der Erläuterung wird die hier links
dargestellte Zelle beschrieben, wobei vergleichbare Bereiche
splegelbildlich gemäß Reflexion entlang der Linie A-A in der Zelle auf
der rechten Seite ausgebildet sind. Ein n-Typ-Halbleiterwafer oder
epitaxiale Schichten darauf dienen als Substrat 200 und sind mit der
positiven Versorgungsspannung (Vcc) verbunden. Ein p-Wannenbereich 201
ist in dem Substrat ausgebildet. Ein n&spplus;-Bereich 202 dient als Source
für den Zugriffstransistor T1 und n&spplus;-Berelche 203 dienen sowohl als
Drain für T1 als auch als Source für den Speichertransistor T2. Eine
Gate-Elektrode 204, typlscherwelse dotiertes Polysilicium, das eine
darüber liegende Metallsilicidschicht enthalten kann, ist von dem
Kanalberelch von T1 durch den Gate-Isolatorbereich 205, typischerwelse
Siliciumdioxid, isoliert. Das Gate 206 und der Gate-Isolator 207 des
Speichertransistors T2 können, falls erwünscht, aus denselben
Materialien und zur selben Zelt wie die für T1 gebildet werden.
Unterhalb des Gate-Isolators von T2 ist ein wahlwelser
Schwellwertjustierungsimplantierungsbereich 208, der typischerwelse ein p-Typ-
Implantat in der p-Wanne ist, das dazu dient, die
Schwellenwertspannung von T2 zu erhöhen. Der Widerstand R ist aus
einem abgeschiedenen Polysiliciumbereich 209 gebildet, der die Gate-
Elektrode 206 und den Drain-Bereich 203 von T1 verbindet. Es können
andere Widerstandsmaterialien, wie z.B. ein dotiertes Glas oder eine
Keramik, verwendet werden. Durch Ausbilden des Widerstands, so daß
dieser über dem Speichertransistor liegt, wird Substratfläche
geschont.
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Eine weitere platzsparende Eigenschaft des Ausführungsbeispiels aus
Fig. 2 ist die Verwendung eines vertikalen n&spplus;-dotierten Bereichs 210,
der als Drain von T2 dient und dieses elektrisch mit dem Substrat 200
verbindet, welches wie vorstehend beschrieben auf Vcc-Potential liegt.
Der dotierte Bereich 210 ist in der Seitenwand des Grabens 211
ausgebildet, der in das Substrat vor dem Bilden der übereinander
liegenden Schichten gemäß bekannten Techniken geätzt ist. Das Dotieren
der Seitenwand kann gleichermaßen durch bekannte Techniken erreicht
werden. Der Graben wird typischerweise mit dotiertem Polysilicium oder
Oxid gefüllt, um eine planare Oberfläche für die darüber liegenden
Schichten zur Verfügung zu stellen. Die beschriebene Struktur ist mit
einer dielektrischen Schicht 212, typischerwelse einem einströmbaren
Glas, bedeckt. Eine leitfähige Schicht 213, typischerweise Aluminium
oder ein hochschmelzendes Metall, kontaktiert den Source-Bereich 202
des Zugriffstransistors T1 über ein Kontaktfenster 214. Der Leiter 213
dient als Bitleitung, um die in einer gegebenen Spalte aus
Speicherzellen angeordneten Zugriffstransistoren miteinander zu
verbinden.
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Zahlreiche andere Realisierungen sind möglich. Zum Beispiel können der
Zugriffstransistor und der Speichertransistor einer gegebenen Zelle
vertikal gestapelt werden, um weiteren Platz zu sparen. Alternativ
können einer oder beide Transistoren in einer Zelle vertikal in der
Wand eines Grabens oder einer Mesastruktur angeordnet sein, wobei
weitere andere Anordnungen möglich sind. Die Speicherzelle der
vorliegenden Erfindung kann in einer dedizierten allein lauffähigen
integrierten Schaltung verwendet werden oder innerhalb logischer
Schaltungen (z.B. als ein Cash-Speicher) auf einem integrierten
Schaltungschip oder einem Wafer Im Falle von Wafergrößen-Integratlon
enthalten sein. Obwohl eine Vielzahl von in Reihen und Spalten
angeordneter Spelcherzellen üblicherweise in einer vorgegebenen
integrierten Schaltung bereitgestellt werden, ist diese Organisation
in soweit optional, als die vorliegende Erfindung betroffen ist.