DE69032303T2

DE69032303T2 - Halbleiter-Speichereinrichtung

Info

Publication number: DE69032303T2
Application number: DE69032303T
Authority: DE
Inventors: Tsuneaki Fuse; Takehiro Hasegawa; Fujio Masuoka; Koji Sakui; Shigeyoshi Watanabe
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-31
Filing date: 1990-03-29
Publication date: 1998-09-24
Anticipated expiration: 2010-03-30
Also published as: EP0393863A3; DE69032303D1; EP0393863B1; KR900015328A; EP0393863A2; KR930002288B1; US5060194A

Description

Die vorliegende Erfindung betrifft eine Halbleiter-Speichereinrichtung mit Bipolartransistoren.
Die Verwendung von Bipolartransistoren für die Speicherzellen von DRAMs ist bekannt, z.B. durch die Offenlegung der US-A-4 677 589.
Normalerweise wurde ein Bipolartransistor als stromverstärkendes Element verwendet, das einen Basisstrom als Eingang erhält und einen Kollektorstrom ausgibt. Wenn z.B. eine positive Kollektor-Emitterspannung VCE und eine Basis-Emitterspannung VBE (VCE > VBE) an einen NPN-Bipolartransistor angelegt werden, nimmt ein Kollektorstrom IC positive Verstärkungswerte für verschiedene Werte der Basis-Emitterspannung VBE an, wobei in diesem Fall der Basisstrom IB ebenfalls positiv ist. Da der obenbeschriebene herkömmliche Bipolartransistor nur eine vorbestimmte Operation ausführen kann, ist der Anwendungsbereich dieses Typs eines Bipolartransistors begrenzt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiter-Speichereinrichtung bereitzustellen, die durch die Verwendung eines neuartigen Bipolartransistors gebildet wird, der das Fließen von Vorwärts- und Rückwärtsbasisströnen in Abhängigkeit eines Basispotentials desselben zuläßt.
Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiter-Speichereinrichtung bereitzustellen, die einen Bipolartransistor hat, in dem die Kollektor-Emitterspannung VCE gesteuert wird, um IBE < ICB in Abhängigkeit eines Basispotentials desselben zu erfüllen, wobei IBE bzw. ICE einen Vorwärtsbasisstrom in der Basis-Emitterstrecke und einen Rückwärtsbasisstrom in der Kollektor-Basisstrecke bezeichnen, und der mit einen Schaltelement verbunden ist, und die des weiteren eine Wortleitung, eine Bitleitung und eine Emitterelektrodenleitung hat, und als eine dynamische Speicherzelle oder eine Verstärkungsspeicherzelle im Datenspeichermodus bzw. im Datenlesemodus arbeitet.
Ein erster Aspekt der vorliegenden Erfindung stellt eine Halbleiterspeichereinrichtung bereit, die umfaßt:
eine Vielzahl von Wortleitungen;
eine Vielzahl von Bitleitungen;
eine Speicherzellenmatrix, von denen jede einen Bipolartransistor und einen Schalttransistor enthält, der zwischen die Basis des Bipolartransistors und eine zugehörige der Bitleitungen geschaltet ist und mittels einer der Wortleitungen angesteuert wird; wobei der Bipolartransistor umfaßt:
ein Substrat von einem ersten Leitungstyp;
eine vergrabene Schicht von einem zweiten Leitungstyp, die in der Oberfläche des Substrats gebildet ist;
eine Epitaxialschicht (23) vom ersten Leitungstyp, die auf der Oberfläche des Substrats (21) und der vergrabenen Schicht (22) gebildet ist;
eine wannenförmige Kollektorzone vom zweiten Leitungstyp, die in der Epitaxialschicht (23) gebildet ist;
eine Basiszone vom ersten Leitungstyp, die in der Kollektorzone gebildet ist; und
eine stark dotierte Emitterzone vom zweiten Leitungstyp, die in einem Teil der Basiszone gebildet ist; worin die Konzentrationsverhältnisse der Verunreinigungen zwischen der Emitter-, Basis- und Kollektorzone so festgelegt sind, daß eine Anzahl von Trägern, die von der Basiszone in Richtung der Emitterzone wandern, kleiner sein kann als eine Anzahl von Elektron-Loch-Paaren, die bei den Betriebsspannungen der Halbleiter-Speichereinrichtung zwischen der Basis- und der Kollektorzone gebildet werden, und wobei die Halbleiter- Speichereinrichtung des weiteren Spannungsveränderungseinrichtungen zur Steuerung der Kollektor-Emitterspannung aufweist, die geringer ist als die Durchbruchspannung, wobei die Kollektor-Emitterspannung an den Bipolartransistor angelegt ist, so daß sich die Polarität des Basisstroms aufgrund von Stoßionisation ändert, wenn die Basis-Emitterspannung, die an den Bipolartransistor angelegt ist, erhöht wird, und so daß das Potential, das der Basis-Emitterspannung an der Grenze zwischen der Polaritätsumkehr des Basisstromes von negativ nach positiv entspricht, als Eingangsdatum für die Speicherzellenmatrix verwendet werden kann; und zum Verändern der Emitterspannung einer Speicherzelle, die durch die Wortleitung ausgewählt wurde, so daß sie eine Kollektor-Emitterspannung hat, die bei der Speicherzellenausleseoperation höher ist als in dem Fall, daß die Speicherzelle nicht ausgewählt ist.
Ein zweiter Aspekt der vorliegenden Erfindung stellt eine Halbleiter-Speichereinrichtung bereit, die umfaßt:
eine Vielzahl von Wortleitungen;
eine Vielzahl von Bitleitungen;
eine Speicherzellenmatrix, die eine Vielzahl von Speicherzellen enthält, die in einer Matrixform angeordnet sind, und von denen jede einen Bipolartransistor enthält; und
einen Schalttransistor, der zwischen die Basis des Bipolartransistors und eine zugehörige der Bitleitungen geschaltet ist und mittels einer der Wortleitungen angesteuert wird;
wobei der Bipolartransistor umfaßt:
ein Substrat von einem ersten Leitungstyp;
eine vergrabene Schicht von einem zweiten Leitungstyp, die in der Oberfläche des Substrats gebildet ist;
eine Epitaxialschicht (23) vom ersten Leitungstyp, die auf der Oberfläche des Substrats (21) und der vergrabenen Schicht (22) gebildet ist;
eine wannenförmige Kollektorzone vom zweiten Leitungstyp, die in der Epitaxialschicht (23) gebildet ist;
eine Basiszone vom ersten Leitungstyp, die in der Kollektorzone gebildet ist; und
eine stark dotierte Emitterzone vom zweiten Leitungstyp, die in einem Teil der Basiszone gebildet ist; worin die Konzentrationsverhältnisse der Verunreinigungen zwischen der Emitter-, Basis- und Kollektorzone so festgelegt sind, daß eine Anzahl von Trägern, die von der Basiszone in Richtung der Emitterzone wandern, kleiner sein kann als eine Anzahl von Elektron-Loch-Paaren, die bei den Betriebsspannungen der Halbleiter-Speichereinrichtung zwischen der Basis- und der Kollektorzone gebildet werden,
und wobei die Halbleiter-Speichereinrichtung des weiteren Spannungsveränderungseinrichtungen zur Steuerung der Kollektor-Emitterspannung aufweist, die geringer ist als die Durchbruchspannung, wobei die Kollektor-Emitterspannung an den Bipolartransistor angelegt ist, so daß sich die Polarität des Basisstroms aufgrund von Stoßionisation ändert, wenn die Basis-Emitterspannung, die an den Bipolartransistor angelegt ist, erhöht wird, und so daß ein Potential, das einer Basis-Emitterspannung an der Grenze zwischen der Polaritätsumkehr des Basisstromes von negativ nach positiv entspricht, als Eingangsdatum für die Speicherzellenmatrix verwendet werden kann; und zum Ändern der Emitterspannung einer jeden Speicherzelle derart, daß die PN-Übergangszone zwischen der Basis und dem Emitter des Bipolartransistors mindestens einmal in einem vorbestimmten Zyklus für eine voreingestellte Zeitdauer in den in Durchlaßrichtung vorgespannten Zustand gebracht wird.
In dem Datenauslesemodus kann ein Rückwärtsbasisstrom ICB in der Kollektor-Basisstrecke, der größer ist als ein Vorwärtsbasisstrom IBE in der Basis-Emitterstrecke, in Abhängigkeit von den Veränderungen des Basis-Emitterpotentials oder der Basis-Emitterspannung VBE bewirkt werden, indem die PN-Übergangszone zwischen der Basis und dem Emitter in einer Vorwärtsrichtung vorgespannt wird, um die Kollektor-Emitterspannung auf einen hohen Spannungspegel einzustellen, so daß das in der Grenze zwischen den Vorwärts- und Rückwärtsbasisströmen erreichte Potential als Speicherungsinformation verwendet werden kann.
Außerdem kann bei der Auffrischoperation die Größenrelation zwischen dem Vorwärtsbasisstrom IBE in der Basis-Emitterstrecke und dem Rückwärtsbasisstrom ICB in der Kollektor- Basisstrecke entsprechend dem Wert des Basispotentials am Datenspeicherknoten der Speicherzelle oder der Basis-Emitterspannung VBE durch Vorspannung der PN-Übergangszone zwischen der Basis und dem Emitter in einer Vorwärtsrichtung festgelegt werden, um die Kollektor-Emitterspannung auf einen hohen Spannungspegel einzustellen, und der positive oder negative Basisknoten wird entladen oder geladen, so daß das Basispotential auf ein Potential entsprechend dem in der Grenze zwischen den Vorwärts- und Rückwärtsbasisströmen erhaltenen Potential zurückgesetzt werden kann.
Die Erfindung wird anhand der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verständlich; dabei sind:
Fig. 1 ein Schaltschema einer Halbleitereinrichtung, die einen Bipolartransistor gemäß einem Ausführungsbeispiel der Erfindung verwendet;
Fig. 2 eine Querschnittsdarstellung des Bipolartransistors;
Fig. 3 ein Diagramm, das ein Störstellenprofil des in Fig. 2 dargestellten Bipolartransistors zeigt;
Fig. 4 eine Auftragung, die den Zusammenhang zwischen der Basis-Emitterspannung und den Kollektor- und Basisströmen zeigt, wenn VCE = 6,25 V ist;
Fig. 5 eine Auftragung, die den Zusammenhang zwischen der Basis-Emitterspannung und den Kollektor- und Basisströmen zeigt, wenn VCE = 5,75 V ist;
Fig. 6 eine schematische Darstellung zur Erläuterung des Funktionsprinzips einer Halbleitereinrichtung;
Fig. 7 ein Schaltschema einer Speicherzelle;
Fig. 8 ein Zeitablaufdiagramm der Funktion der in Fig. 7 gezeigten Speicherzelle;
Fig. 9 ein Schaltschema einer weiteren Speicherzelle;
Fig. 10 ein Schaltschema einer Speicherzelle einer Halbleiter-Speichereinrichtung gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung;
Fig. 11 ein Diagramm der Betriebscharakteristik eines Bipolartransistors;
Fig. 12A bis 12D Speicherzellendarstellungen zur Erläuterung der Funktion der in Fig. 10 gezeigten Speicherzelle;
Fig. 13A bis 13D Darstellungen zur Erläuterung der Funktion einer Speicherzelle gemäß einem weiteren Ausführungsbeispiel der Erfindung, die mit einer Wortleitung und einer Emitterelektroden-Wahlleitung verbunden ist;
Fig. 14A bis 14C Ansichten, die den Querschnitt einer Speicherzelle zeigen, um die kapazitive Kopplung des Datenspeicherungsknotens zu erläutern und um das Potential an jedem Abschnitt der Speicherzelle aufzuzeigen;
Fig. 15 ein Schaltschema, das die Anordnung einer Speicherzellenmatrix und einer peripheren Schaltung zeigt;
Fig. 16 und 17 Taktzeitdiagramme im Auslese- bzw. im Einschreibmodus;
Fig. 18 ein Zeitablaufdiagramm der Speicherauffrischoperation;
Fig. 19 ein Schaltschema einer Speichereinrichtung, bei der eine Wortleitungs-Dekoder/Treiberschaltung und eine Emitterelektrodenleitungs-Dekoder/Treiberschaltung voneinander getrennt sind;
Fig. 20 ein Schaltschema einer Speichereinrichtung, bei der in einer Emitterelektrodenleitungs-Dekoder/Treiberschaltung zusätzlich eine Schieberegisterschaltung bereitgestellt ist;
Fig. 21 ein Schaltschema einer Speicherzellenmatrix, die in eine Mehrzahl von Speicher-Untermatrizes geteilt ist;
Fig. 22A und 22B ein Zeitablaufdiagramm, das die zeitliche Abfolge der Auffrischoperation zeigt, und ein Schema, das die Binärinformation zeigt;
Fig. 23 ein Blockdiagramm der Halbleiter-Speichreinrichtung, bei der die Emitterelektrodenleitung und die Wortleitung parallel angeordnet sind;
Fig. 24 ein konkretes Schaltbild der in Fig. 23 gezeigten Speicherzelle;
Fig. 25 ein Blockdiagramm einer Halbleiter-Speichereinrichtung gemäß einem weiteren Ausführungsbeispiel der Erfindung;
Fig. 26 ein Zeitablaufdiagramm, das die zeitlichen Abfolgen der Auffrischung der Speicherzelle der Fig. 25 zeigt; und
Fig. 27 ein Schaltschema der in Fig. 25 gezeigten Speicherzellenmatrix.
Fig. 2 zeigt den Aufbau eines Bipolartransistors, der in der Erfindung verwendet wird, wobei in dem Bipolartransistor eine vergrabene Schicht 22 vom N&spplus;-Typ zur Verringerung des Kollektorwiderstandes in der Oberflächenzone eines Siliziumsubstrats 21 vom P&supmin;-Typ gebildet ist. Außerdem ist eine epitaxiale Siliziumschicht 23 vom P&spplus;-Typ in der Oberflächenzone eines Siliziumsubstrats 21 vom P&supmin;-Typ gebildet. Phosphor ist in die epitaxiale Siliziumschicht 23 vom P&spplus;-Typ eindotiert, um eine Wanne 24 vom N-Typ zu bilden. Ein Feld- Oxidfilm 25 ist auf den Oberflächen der Siliziumschicht 23 und der Wanne 24 vom N-Typ gebildet, und eine Kollektoraußenanschlußschicht 26, die an die vergrabene Schicht 22 vom N&spplus;-Typ heranreicht, ist durch eine der Öffnungen gebildet, die in dem Feld-Oxidfilm 25 gebildet sind. Eine Basiszone 27 vom P&supmin;-Typ ist durch die andere Öffnung in der Wanne 24 vom N-Typ gebildet. Eine Emitterzone 28 vom N&spplus;-Typ von 2 um × 5 um ist in einem Teil der Basiszone 27 vom P&supmin;-Typ gebildet, und ein Emitter-Polyzid 29 ist auf der Emitterzone 28 gebildet. Eine Schicht 30 vom P&spplus;-Typ ist selbstausrichtend mit dem Emitter-Polyzid 29 in der Basiszone 27 vom P&supmin;- Typ gebildet, und eine Schicht 31 vom N&spplus;-Typ ist auf der Oberfläche der Kollektoraußenanschlußschicht 26 gebildet.
Die Halbleiterstruktur mit dem obigen Aufbau ist mit einem Siliziumoxidfilm 32 abgedeckt, wobei darauf angeordnete Kollektor-, Basis- und Emitterelektroden 35, 36 und 37, die aus einem Ti/TiN-Film 33 und Al-Si 34 gebildet sind, in Kontaktfenstern bzw. -löchern in dem Siliziumoxidfilm 32 gebildet sind.
Beim dem Herstellungsprozeß der obigen Halbleitereinrichtung wird Sb für 25 Minuten bei 1250ºC thermisch in einer Sb&sub2;O&sub3;- Atmosphäre in das Siliziumsubstrat 21 vom P&supmin;-Typ eindiffundiert, um eine vergrabene Schicht 22 vom N&spplus;-Typ zu bilden. Anschließend wird die resultierende Halbleiterstruktur bei 1150ºC für 10 Minuten in einer Atmosphäre aus SiH&sub2;C&sub1;&sub2; + B&sub2;H&sub6; behandelt, um die epitaxiale Siliziumschicht 23 vom P&supmin;-Typ aufwachsen zu lassen. Danach wird Phosphor in die Siliziumschicht 23 mit einer Beschleunigungsspannung von 160 keV und mit einer Dosismenge von 5 × 10¹² cm&supmin;² ionenimplantiert und einer Wärmebehandlung bei 1100ºC für 290 Minuten in einer N&sub2;-Atmosphäre unterzogen. Im Ergebnis wird Phosphor in die Siliziumschicht 23 eindiffundiert, um die Wanne 24 vom N-Typ zu bilden.
Danach wird der Feld-Oxidfilm 25 auf der Oberfläche der resultierenden Halbleiterstruktur gebildet und anschließend Phosphor (P&spplus;) in die Wanne 24 vom N-Typ ionenimplantiert, um die Kollektoraußenanschlußschicht 26 vom N&spplus;-Typ zu bilden. Danach wird Bor (B&spplus;) bei einer Beschleunigungsspannung von 30 keV und mit einer Dosismenge von 5 × 10¹³ cm&supmin;² in die Wanne 24 vom N-Typ ionenimplantiert, um die Basiszone 27 vom P&supmin;-Typ zu bilden. Anschließend wird ein dünner Siliziumoxidfilm auf der Oberfläche der resultierenden Halbleiterstruktur gebildet, eine Öffnung in den Siliziumoxidfilm wird gebildet, und Polysilizium wird mit einer Dicke von 500 Å auf der Basiszone 27 durch die Öffnung abgeschieden. Arsen (As&spplus;) wird bei einer Beschleunigungsspannung von 60 keV und einer Dosismenge von 5 × 10¹&sup5; cm&supmin;² in die Polysiliziumschicht ionenimplantiert, ein MoSi-Film wird auf der Oberfläche der Polysiliziumschicht abgeschieden und strukturiert, um das Emitter-Polyzid 29 zu bilden.
Bor (B&spplus;) wird in die Basiszone 27 ionenimplantiert, um die Schicht 30 vom P&spplus;-Typ zu bilden. Des weiteren wird Arsen (As&spplus;) in die Kollektoraußenanschlußschicht 26 ionenimplantiert, um die Schicht 31 vom N&spplus;-Typ zu bilden. Danach wird der Siliziumoxidfilm 32 auf der Oberfläche der resultierenden Halbleiterstruktur, die im obigen Schritt erhalten wurde, gebildet, Kontaktfenster werden in dem Siliziumoxidfilm 32 gebildet, und der Ti/TiN-Film 33 wird auf dem Bodenabschnitt der Kontaktfenster gebildet. Die Al-Si-Schicht 34 wird auf die Oberfläche der so erhaltenen resultierenden Halbleiterstruktur abgeschieden und anschließend strukturiert, um die Kollektor-, Basis- und Emitterelektroden 35, 36 und 37 zu bilden.
Das Störstellenprofil des NPN-Bipolartransistors der demgemäß aufgebauten Halbleiterstruktur ist in Fig. 3 gezeigt.
Der Emitter wird mit der Störstoffkonzentration von 1,5 × 10²&sup0; cm&supmin;³ und der Übergangstiefe von 0,15 um von der Oberfläche der epitaxialen Siliziumschicht 23 vom P-Typ gebildet, die Basis wird mit der Störstoffkonzentration von 3 × 10¹&sup8; cm&supmin;³ und der Übergangstiefe von 0,3 um gebildet, und der Kollektor wird mit der Störstoffkonzentration von ungefähr 4 × 10¹&sup6; cm&supmin;³ in der Wannenzone gebildet.
Eine in Fig. 1 dargestellte NPN-Bipolartransistorschaltung kann erhalten werden, indem die unter den obigen Herstellungsbedingungen gebildete Halbleiter-Speichereinrichtung verwendet wird. Wenn die Basis-Emitterspannung bzw. die Kollektor-Emitterspannung in dieser Schaltung auf VBE und VCE eingestellt werden, ändern sich der Kollektorstrom IC und der Basisstrom IB in Abhängigkeit von der Basis-Emitterspannung VBE wie in Fig. 4 gezeigt.
Aus Fig. 4 ist die Stromcharakteristik ersichtlich, die erhalten wird, wenn die Kollektor-Emitterspannung VCE auf 6,25 V eingestellt ist. Ein positiver Basisstrom IB, der von dem positiven Anschluß der Stromquelle für die Basis-Emitterspannung VBE in die Basis fließt, weist die Charakteristik auf, die durch eine durchgezogene Linie für einen Fall mit V < VBE < 0,45 V dargestellt ist, ein negativer Basisstrom -IB, der von der Basis in den positiven Anschluß der Stromquelle für die Basis-Emitterspannung VBE fließt, weist die Charakteristik auf, die durch eine gestrichelte Linie für einen Fall mit 0,45 V < VBE < 0,87 V dargestellt ist, und ein positiver Basisstrom IB, der von dem positiven Anschluß der Stromquelle für die Basis-Emitterspannung VBE in die Basis fließt, weist wiederum die Charakteristik auf, die durch eine durchgezogene Linie für einen Fall mit 0,87 V < VBE dargestellt ist.
Fig. 5 zeigt die Charakteristiken des Kollektorstroms und des Basisstroms, die erhalten werden, wenn die Kollektor- Emitterspannung auf 5,75 V eingestellt ist. Wie aus Fig. 5 zu ersehen ist, ist der Bereich der Basis-Emitterspannung VBE, in dem der Basisstrom IB negativ eingestellt ist, 0,50 V < VBE < 0,66 V.
Die Bedingung, unter der das Fließen des obigen negativen Basisstrom veranlaßt wird, wird unter Bezug auf Fig. 6 erklärt.
Der obige negative Strom wird entsprechend der Größenrelation zwischen einem Vorwärtsbasisstrom IBE (da er in einer Vorwärtsrichtung fließt, ist er in Fig. 6 als IBF bezeichnet), der von der Basis in den Emitter fließt, und einem Rückwärtsbasisstrom ICB (da er in einer Rückwärtsrichtung fließt, ist er ein Fig. 6 als IBR bezeichnet), der in der Kollektor-Basisstrecke durch Ladungsträger bewirkt wird, die durch Stoßionisation in der PN-Übergangszone zwischen Basis und Kollektor erzeugt werden, bewirkt.
Dies bedeutet, daß bei IBE > ICB der Basisstrom zu dem positiven Basisstrom IB wird, wie er in den Bereichen von 0 V < VBE < 0,45 V und 0,45 V < VBE < 0,87 V beobachtet wird, und daß bei IBE < ICB der Basisstrom zu dem negativen Basisstrom -IB wird, wie er in dem Bereich von 0,45 V < VBE < 0,87 V beobachtet wird.
Wenn von dem Emitter injizierte Elektronen in die Verarmungsschicht der Basis-Kollektor-Übergangszone bewegt werden, bewirken die Elektronen eine Ionisierung zur Erzeugung von Elektron-Loch-Paaren, da die Kollektorspannung auf einen hohen Spannungspegel in einer Richtung des Lawinendurchbruchs gebracht wird. Die dadurch erzeugten Elektronen bzw. Löcher werden durch die Wirkung des elektrischen Feldes zwischen Basis und Kollektor jeweils zu dem Kollektor oder der Basis getrieben. Die zu der Basis wandernden Löcher rufen den negativen Basisstrom IBR hervor. Der positive Basisstrom IBF von der Basis zu dem Emitter wird durch eine feste Basis-Emitterspannung VBE begrenzt. Im Ergebnis wird, wenn IBR größer ist als IBF, ein Rückwärtsbasisstrom beobachtet. Andererseits tragen in einem Fall, bei dem ein Rückwärtsstrom auftritt, die erzeugten Elektronen nur geringfügig zu dem Fließen des Kollektorstroms bei, da der Elektronenstrom aufgrund der erzeugten Elektronen kleiner ist als der injizierte Elektronenstrom von dem Emitter. Dieser Zustand wird anhand von Gleichungen erklärt.
In dem Modell von Ebers-Moll werden der Kollektorstrom ICO und der Basisstrom IBF in einem normalen Transistor durch die folgenden Gleichungen (1) und (2) ausgedrückt:
wobei IES einen Rückwärtssättigungsstrom in der Emitter- Basis-Übergangszone bezeichnet, ICS einen Rückwärtssättigungsstrom in der Kollektor-Basiszone bezeichnet, αF das Verhältnis des zum Kollektor gelangenden Stromes zu dem Gesamtstrom bezeichnet, der durch die Emitter-Basis-Übergangszone fließt, und αR das Verhältnis des zum Emitter gelangenden Stromes zu dem Gesamtstrom bezeichnet, der durch die Emitter-Basis-Übergangszone fließt. Des weiteren bezeichnet k die Boltzmann-Konstante, T die absolute Temperatur und q die Ladungsmenge. In einem Fall, bei dem die Kollektor- Basisspannung VCE hoch ist und Stoßionisation in dem Basis- Kollektor-PN-Übergang nicht vernachlässigt werden kann, wird der Kollektorstrom IC durch die folgende Gleichung ausgedrückt:
IC = MICO ... (3)
In diesem Fall bezeichnet ICO den Kollektorstrom in einem Fall, bei dem die Stoßionisation vernachlässigt ist, n bezeichnet einen Koeffizienten, und BVCBO bezeichnet eine Stehspannung zwischen Basis und Kollektor, wenn der Emitterkreis offen ist.
Wie in Fig. 6 gezeigt, werden durch Stoßionisation gebildete Löcher durch die Wirkung eines elektrischen Feldes in die Basis transportiert, so daß sie einen Rückwärtsbasisstrom IBR hervorrufen.
Im Ergebnis kann IBR durch die folgende Gleichung erhalten werden:
IBR = (M-1)ICO ... (5)
Dies bedeutet, daß der Basisstrom IB durch eine Differenz zwischen dem Vorwärtsbasisstrom IBF und dem Rückwärtsbasisstrom IBR ausgedrückt werden kann, wie dies die folgende Gleichung zeigt:
IB = IBF - IBR = IBF - (M-1)ICO = {1 - (M-1) hFE} IBF ... (6)
Der Emitterstrom IE kann durch IE = ICO + IBE ausgedrückt werden. In diesem Fall bezeichnet hFE eine Stromverstärkung (hFE = ICO/IBF).
Die Funktion kann nicht nur auf den NPN-Bipolartransistor angewendet werden, sondern ebenfalls auch auf einen PNP-Bipolartransistor.
Wenn eine kapazitive Last zwischen Basis und Emitter geschaltet ist, wie im Fall der Erklärung der Funktion der in Fig. 1 gezeigten Bipolartransistorschaltung unter Bezug auf Fig. 4 und 5 beschrieben, fließen in einem Fall, bei dem die Basisspannung VBE im Bereich von 0 V < VBE < 0,45 V eingestellt ist, in der Last gespeicherte Ladungen aus der Basis in den Emitter, so daß die Spannung VBE über die Last verringert werden kann und 0 V erreicht. Andererseits werden durch den Rückwärtsbasisstrom Ladungen in der Last gespeichert, wenn die Basisspannung VBE im Bereich von 0,45 V < VBE < 0,87 V eingestellt wird, so daß die Spannung VBE über die Last erhöht werden kann und 0,87 V erreicht. Des weiteren kann, da ein positiver Basisstrom aus der Basis in den Emitter fließt, wenn die Basisspannung VBE im Bereich von 0,87 V < VBE eingestellt ist, die Spannung VBE über die Last verringert werden und ebenfalls 0,87 V erreichen. Wie oben beschrieben, kann VBE auf 0 V oder 0,87 V gehalten werden, so daß eine Spannung mit Selbstverstärkungsfunktion aufrechterhalten werden kann.
Fig. 7 zeigt eine Spannungshalteschaltung, die die oben beschriebene Spannungshaltefunktion hat.
In der obigen Schaltung der Fig. 7 wird ein n-Kanal-MOS- Transistor Q1 als Schaltelement verwendet, und der Drain oder die Source des Transistors ist mit der Basis eines NPN- Bipolartransistors Q2 verbunden. Das Gate des MOS-Transistors Q1 erhält einen Takt ΦA und die Source oder der Drain desselben erhält einen Takt ΦB. In dieser Schaltung wird die kapazitive Last durch eine Sperrschichtkapazität zwischen der Basis und dem Emitter und eine Sperrschichtkapazität zwischen dem Kollektor und der Basis gebildet.
Fig. 8 zeigt den Steuertakt ΦA und den Eingangstakt ΦB des MOS-Transistors Q1 und den Spannungspegel eines Ausgangsanschlusses, der an einem Knoten zwischen dem MOS-Transistor Q1 und dem Bipolartransistor Q2 bereitgestellt ist. In diesem Fall betragen VH, Vp bzw. VL 0,87 V, 0,45 V bzw. 0 V.
In der Schaltung der Fig. 7 ist der MOS-Transistor Q1 leitend, wenn der Takt ΦA auf einen hohen Pegel gesetzt ist. Zu diesem Zeitpunkt wird ΦB > VH (0,87 V) an die Basis des Bipolartransistors Q2 geliefert, wodurch die kapazitive Last auf einen Spannungspegel höher als VH aufgeladen wird. Danach wird, wenn der Takt ΦA auf einen niedrigen Pegel gesetzt ist, um den MOS-Transistor Q1 zu sperren, die in der kapazitiven Last gespeicherte Spannung, die höher ist als VH und an die Basis gelegt ist, über die Basis-Emitter-Strecke des Transistors Q2 entladen, so daß ein positiver Basisstrom in die Basis fließt, wodurch die Basisspannung auf 0,87 V gehalten wird. Anschließend fließt, wenn der Takt ΦB im Bereich von 0,45 V < ΦB < 0,87 V an die Basis gelegt wird, ein negativer Basisstrom über die Kollektor-Basis-Strecke des Transistors Q2 in die kapazitive Last, so daß eine Ausgangsspannung bzw. die Basisspannung erhöht und auf 0,87 V eingestellt werden kann. Wenn ΦB (< 0,45 V) über den MOS- Transistor Q1 an die Basis des Transistors Q2 angelegt wird, fließt ein positiver Basisstrom über die Basis-Emitter- Strecke ab, um die Basisspannung auf 0 V zu bringen. Das bedeutet, daß im Fall von ΦB > 0,45 V das Grenzpotential von 0,87 V aufrechterhalten wird, und im Fall von ΦB < 0,45 V 0 V aufrechterhalten werden.
In der Schaltung der Fig. 7 wird der Verbindungsknoten zwischen dem MOS-Transistor Q1 und dem Bipolartransistor Q2 als der Ausgangsanschluß verwendet. Der Eingangsanschluß des Taktes ΦB kann jedoch ebenfalls als der Ausgangsanschluß verwendet werden, indem der MOS-Transistor Q1 nach der Spannungshalteoperation in den leitenden Zustand gebracht wird.
Fig. 9 zeigt eine Schaltung, die ein kapazitives Element C wie z.B. einen MOS-Kondensator hat, der zusätzlich zu dem Bipolartransistor Q2 mit der Schaltung der Fig. 7 verbunden ist. In der Schaltung der Fig. 9 wird die Ladungs- und Entladungsoperation über die Basis zwingend durch das kapazitive Element C bewirkt. In diesem Fall wird der Eingangsanschluß für den Takt ΦB als der Ausgangsanschluß verwendet, aber der Ausgangsanschluß kann an dem Verbindungspunkt zwischen der Basis des Transistors Q2 und des Transistors Q1 bereitgestellt werden.
Der Speicher ist aus einem Bipolartransistor aufgebaut, der die oben beschriebene Spannungshaltefunktion hat. In diesem Fall kann die an den Bipolartransistor angelegte Kollektorspannung im Spannungshaltemodus oder im Datenhaltemodus und im Ladungs- und Entladungsmodus oder im Einschreib- oder Auslesemodus verändert werden. Die Spannungsveränderungsoperation wird nachstehend beschrieben.
In der Schaltung der Fig. 1 sind die niedrigen und hohen Pegel der Basis-Emitterspannung VBE bei einer Spannung VCE = 6,25 V nach Fig. 4 auf jeweils 0 V bzw. 0,87 V gesetzt. Wenn die Kollektor-Emitterspannung VCE auf 0,25 V gesetzt und die Spannung VBE auf dem hohen Pegel gehalten wird, fließt immer ein Kollektorstrom Ic von 1,5 × 10&supmin;&sup4; A in die Speicherzelle. Wie in Fig. 5 gezeigt, sind jedoch bei einer Spannung VCE von 5,75 V der hohe Pegel derselben auf 0,66 V und der Kollektorstrom Ic auf 5 × 10&supmin;&sup6; A eingestellt. Dies bedeutet, daß bei einer Spannung VCE = 5,75 V der Kollektorstrom Ic auf 1/30 desjenigen reduziert ist, der im Fall VCE = 6,25 V eingestellt ist. Anders gesagt, der Energieverbrauch der Speicherzelle kann verringert werden. Wenn jedoch im Fall von VCE = 5,75 V Daten ausgelesen werden, kann der hohe Spannungspegel in der Speicherzelle aufgrund von Störungen, die zum Zeitpunkt des Anstiegs oder des Abfalls der Wortleitungsspannung und durch die Ladeoperation des Kondensators der Bitleitung verursacht werden, oftmals auf weniger als 0,50 V eingestellt werden, so daß die Möglichkeit größer wird, daß die Basis-Emitterspannung VBE durch den Vorwärtsbasisstrom auf 0 V abgesenkt wird. Das heißt, es kann nur der Störabstand von 0,66 V - 0,50 V = 0,16 V erhalten werden. Wenn jedoch im Fall von VCE = 6,25 V Daten ausgelesen werden, erreicht der Störabstand eine Größe von 0,87 V - 0,45 V = 0,42 V, so daß die Möglichkeit, daß der hohe Spannungspegel im Datenauslesemodus auf einen niedrigen Pegel abgesenkt wird, verringert werden kann. Daher kann beim Auslesen der Zellendaten die fehlerhafte Funktion der Zelle verhindert werden, indem das Kollektorpotential im Auslesemodus höher eingestellt wird als im Datenhaltemodus.
In der Speicherzelle der Fig. 10 ist die Source oder der Drain des MOS-Transistors Q1, die bzw. der als das Schaltelement verwendet wird, mit der Basis des Bipolartransistors Q2 verbunden. In diesem Beispiel werden ein p-Kanal- (oder n-Kanal-) MOS-Transistor als der Transistor Q1 und ein NPN- Transistor als der Transistor Q2 verwendet. Die Kollektor- Emitterspannung des Transistors wird so eingestellt, daß die Polarität des Basisstroms geändert werden kann, wenn die Basis-Emitterspannung erhöht wird.
Das Gate des MOS-Transistors Q1 ist mit einer Wortleitung WLn verbunden, und das Drain oder die Source desselben ist mit einer Bitleitung BLn verbunden. Der Verbindungsknoten zwischen den Transistoren Q1 und Q2 ist ein Speicherknoten S der Speicherzelle, wobei eine Speicherkapazität CS = CBE + CBC (wobei CBE eine Sperrschichtkapazität zwischen Basis und Emitter des Transistors Q2 und CBE eine Sperrschichtkapazität zwischen Basis und Kollektor ist) gegeben ist. Zusätzlich zu dem Kondensator CS kann ein kapazitives Element C1 wie z.B. ein MOS-Kondensator bereitgestellt werden. Wenn das Kondensatorelement C1 bereitgestellt ist, ist das andere Ende desselben auf ein adäquates Plattenpotential oder ein Substrat- bzw. Wannenpotential gesetzt.
Fig. 11 zeigt die Betriebskennlinie des Bipolartransistors, die den Datenspeicherungszustand des Speicherknotens S in Fig. 10 oder den Zusammenhang zwischen der Basis-Emitterspannung und dem Basisstrom repräsentiert. Das Grenzpotential VBE1 auf der Seite hoher positiver und negativer Basisströme kennzeichnet einen Speicherungzustand "1" und VBE0 kennzeichnet einen Speicherungszustand "0".
Fig. 12A bis 12D zeigen die Funktionszustände der Speicherzelle der Fig. 10. In der Speicherzelle wird ein PMOS als Übertragungsgate und ein NPN-Transistor als Bipolartransistor verwendet. Fig. 12A und 12B zeigen die Zustände, bei denen die Daten "0" und "1" in dem Speicherknoten S der Speicherzelle gespeichert sind, und das Potential VS an dem Speicherknoten S ist in den jeweiligen Zuständen auf 1 V bzw. 2 V eingestellt. In diesem Fall ist, da die Basis-Kollektorzone und die Basis-Emitterzone des Bipolartransistors in entgegengesetzter Richtung vorgespannt sind, die Basis (Speicherknoten S) des Bipolartransistors in einen elektrisch potentialfreien Zustand versetzt. Daher werden auf dem Speicherknoten S (oder in der Kapazität der Basis-Kollektorzone und der Kapazität der Basis-Emitterzone) gespeicherte Ladungen entsprechend einer Haltecharakteristik in der gleichen Weise gehalten wie in einem DRAM. Die Auffrischoperation der Speicherzelle ist jedoch insofern verschieden von derjenigen des DRAM, als ein positiver oder negativer Basisstrom entsprechend dem Basispotential des Datenspeicherknotens oder der Höhe der Basis-Emitterspannung bewirkt wird, indem das Emitterpotential verändert wird, um den PN-Übergang zwischen der Basis und dem Emitter des Bipolartransistors der Speicherzelle bei der Auffrischoperation in den in Vorwärtsrichtung vorgespannten Zustand zu versetzen, und die Daten der Speicherzelle somit durch den positiven oder negativen Basisstrom aufgefrischt werden können. Die Funktion ist die gleiche wie die Selbstverstärkungsfunktion einer durch ein Flip-Flop gebildeten SRAM-Zelle, und jede Speicherzelle, die durch einen MOS-Transistor und einen Bipolartransistor gebildet wird, hat die gleiche Verstärkungsfunktion wie ein Leseverstärker des DRAM. Da jede Speicherzelle die oben beschriebene Selbstverstärkung hat, ist es nicht notwendig, den Auffrischzyklus abweichend vom DRAM vom Zugriffszyklus zu trennen, und die Auffrischoperation kann unabhängig von dem Zugriffszyklus erfolgen. Demzufolge gibt es bei der Halbleiter-Speichereinrichtung unter Verwendung der Speicherzelle mit dem oben beschriebenen Aufbau im Gegensatz zum DRAM keine durch den Auffrischzyklus verursachte Totzeit, während der kein Zugriff durch die CPU erfolgen kann. Somit benötigt die Halbleiter-Speichereinrichtung selbst die Auffrischoperation, aber der Anwender kann die Halbleiter-Speichereinrichtung in der gleichen Weise nutzen wie ein SRAM. Das Tastverhältnis (Verhältnis der Auffrischperiode zu Auffrischperiode + Floatingperiode) für die Auffrischoperation der Speicherzelle kann gemäß der Datenhaltecharakteristik der Speicherzelle bestimmt werden. Zum Beispiel ist in einem Fall, bei dem ein Durchlaßstrom von 2,5 uA/Zelle in der Kollektor-Emitterstrecke fließt, wenn ein Datum "1" in der Speicherzelle gehalten wird, der mittlere Durchlaßstrom bei nicht getaktetem Emitterpotential in einer 1-Mbit-Halbleiter-Speichereinrichtung, die aus den obigen Speicherzellen aufgebaut ist, 2,5 A. Wenn der Emitter jedoch wie bei der vorliegenden Erfindung getaktet ist, und wenn das Tastverhältnis auf 1/100 eingestellt ist, kann der mittlere Durchlaßstrom signifikant auf 25 mA reduziert werden.
Der Auslesezustand der Speicherzelle ist in Fig. 12C und 12D gezeigt. Wenn das Potential einer Wortleitung WLn von 5 V nach 0 V geändert wird, um die Wortleitung anzuwählen, wird das Emitterpotential VEn einer durch die gewählte Wortleitung gewählten Zelle von 3 V nach 1 V geändert. Im Ergebnis wird der Basis-Emitterübergang des Bipolartransistors in Vorwärtsrichtung vorgespannt, um den Bipolartransistor zu aktivieren. Wenn die Kollektor-Emitterspannung VCE gleich der Spannung eingestellt wird, die die Rückwärtsbasisstromcharakteristik bewirkt, z.B. auf eine Spannung von 4 V (5 V - 1 V), fließt der in Fig. 11 gezeigte Basisstrom IB entsprechend der Basis-Emitterspannung.
Dies bedeutet, daß, wie in Fig. 12C gezeigt, bei Vs = 1 V und VEn = 1 V, d.h. bei einer Basis-Emitterspannung von 0 V (VBE0), der Basisstron im wesentlichen auf 0 gebracht ist und in dem Potential der Bitleitung BLn keine Schwankungen auftreten. Anderseits fließt, wie in Fig. 12D gezeigt, bei Vs = 2 V und VEn = 1 V, d.h. bei einer Basis-Emitterspannung von 1 V (VBE1), ein Rückwärtsbasisstrom von der Basis zu dem Kollektor des Bipolartransistors, da das Bitleitungspotential BLn bei nur 1 V in bezug auf das Potential Vs = 2 V des Speicherknotens S in der Anfangsphase der Ausleseoperation liegt, und der Rückwärtsbasisstrom fließt über das Übertragungsgate in die Bitleitung BLn, wodurch das Potential der Bitleitung erhöht und auf 2 V eingestellt wird, was gleich Vs ist.
Bei der Einschreiboperation wird BLn auf 1 V oder 2 V gesetzt, um ein Datum "0" bzw. "1" einzuschreiben, das Potential der Wortleitung WLn wird auf 0 V eingestellt, und die Emitterspannung VEn wird auf 1 V eingestellt. Wenn die Auslese- oder Einschreiboperation abgeschlossen ist, werden das Potential der Wortleitung und die Emitterspannung wieder auf die ursprünglichen Pegel zurückgebracht, d.h., es wird WLn = 5 V und VEn = 3 V eingestellt. Auf diese Weise wird bei der Speicherzelle der vorliegenden Erfindung die mit dem Speicherknoten verbundene Kapazität im Datenspeicherungszustand in den elektrisch potentialfreien Zustand gebracht, so daß die Daten in der gleichen Weise wie in dem DRAM gespeichert werden. Andererseits wird bei der Ausleseoperation der Bipolartransistor aktiviert, und insbesondere wird dieser als eine Verstärkungszelle bei der Ausleseoperation für das Datum "1" betrieben. Um den elektrisch potentialfreien Zustand herzustellen, können die Basis und der Emitter voneinander isoliert werden, wobei in einem extremen Fall der Emitter abgetrennt werden kann.
Die Erfindung kann außerdem selbst dann wirkungsvoll eingesetzt werden, wenn das Emitterpotential (VEn) bei der Einschreiboperation konstant gehalten und nur bei der Ausleseoperation geändert wird. Des weiteren ist es nicht notwendig, das Emitterpotential zur selben Zeit zu ändern, zu der das Wortleitungspotential geändert wird, und die Erfindung kann wirkungsvoll eingesetzt werden, wenn das Emitterpotential vor oder nach dem Wortleitungspotential geändert wird.
Ein elektrostatischer Kondensator kann zusätzlich zur Kapazität des Basis-Kollektorübergangs und der Kapazität des Basis-Emitterübergangs als Kapazität des Speicherknotens S verwendet werden. Die Erfindung kann außerdem wirkungsvoll eingesetzt werden, wenn ein Grabenkondensator oder ein Stapelkondensator, wie im vorliegenden DRAM verwendet, als elektrostatischer Kondensator genutzt wird. Die Kapazität des hinzuzufügenden Kondensators kann entsprechend der Softfehlerrate festgelegt werden.
Entsprechend der in Fig. 13A bis 13D gezeigten Speicherzelle sind die Wortleitung WLn und der Emitter miteinander verbunden und erhalten die gleiche Spannung angelegt. Das heißt, WLn = VEn = 5 V. In dem in Fig. 13A gezeigten Zustand ist Vs = 0 V und VEn = 5 V, und das Datum "0" ist in diesem Zustand gespeichert. In dem in Fig. 13D gezeigten Zustand ist Vs = 1 V und VEn = 5 V, und das Datum "1" ist in diesem Zustand gespeichert. Bei der Datenausleseoperation sind das Potential der Wortleitung WLn und die Emitterspannung VEn auf 0 V gesetzt. Zu diesem Zeitpunkt wird eine Spannung, die die Rückwärtsstromcharakteristik bewirkt, oder eine Spannung von 5 V (Vc - VEn: 5 V - 0 V) zwischen Basis und Emitter angelegt, und es fließt ein Basisstrom in Abhängigkeit von der Basis- Emitterspannung, wie in Fig. 11 gezeigt. Im Fall der Fig. 13C ist der Basisstrom im wesentlichen gleich 0, da die Basis-Emitterspannung 0 V ist, und das Potential der Bitleitung BLn verändert sich nicht. Das heißt, das Datum "0" wird ausgelesen. Im Gegensatz dazu fließt im Fall der Fig. 13D, da die Basis-Emitterspannung 1 V ist und das Potential der Bitleitung BLn bei nur 1 V bezüglich dem Potential Vs des Speicherknotens S liegt, ein Rückwärtsbasisstrom von den Kollektor zu der Basis des Bipolartransistors und anschließend über das Übertragungsgate in die Bitleitung BLn, wodurch das Potential der Bitleitung erhöht und auf 1 V gebracht wird, was Vs entspricht. Zu diesem Zeitpunkt wird das Datum "1" ausgelesen.
In dem obigen Ausführungsbeipiel kann die Schwellenspannung des Übertragungsgates höher als 0 V gewählt werden.
Fig. 14A bis 14C sind Darstellungen, die das Potential VCELL des Speicherknotens S zeigen. Unter der Annahme, daß die Potentialamplitude der Emitterelektrodenleitung in dem Speicherzellen-Anwahlmodus/Nichtanwahlmodus ΔVE ist, wird das Potential des Speicherknotens S durch ΔVCELL durch kapazitive Kopplung verändert. Die Amplitude der Potentialabweichung kann anhand der Basis-Emitterübergangskapazität CBE, der Basis-Kollektorübergangskapazität CBC (andere Kapazitäten werden vernachlässigt) und ΔVE wie folgt bestimmt werden:
Folglich wird die Basis-Emitterstrecke während der Nichtanwahl der Speicherzelle in der Rückwärtsrichtung vorgespannt, und die Bedingung, bei der der Speicherknoten S in den elektrisch potentialfreien Zustand versetzt ist, kann wie folgt ausgedrückt werden:
ΔVE > ΔVCELL + VBE1
Im Ergebnis kann der folgende Ausdruck erhalten werden:
Fig. 15 zeigt die Anordnung der Speicherzellenmatrix und einer peripheren Schaltung derselben. In Fig. 15 bezeichnet ein Bezugszeichen M/C die in Fig. 1 gezeigte Speicherzelle, wobei N × N = N² Speicherzellen angeordnet sind. In diesem Beispiel ist der Speicherbereich in eine Vielzahl von Blöcken geteilt, von denen jeder N Speicherzellen in Zeilenrichtung und M Speicherzellen in Spaltenrichtung hat. Bitleitungen BL1 bis BLM, ---, BL(N-M+1) bis BLN sind jeweils mit Unter-I/O-Leitungen (pre I/O 1 bis pre I/O N/M) verbunden, die jeweils für jeden Block über Übertragungsgates wie z.B. n-Kanal-MOS-Transistoren T1 bereitgestellt sind, deren leitende Zustände durch die jeweiligen Spaltenanwahlsignale CSL1 bis CSLM, ---, CSL(N-M+1) bis CSLN gesteuert werden. Des weiteren sind jeweils Unter-I/O-Leseverstärker (pre I/O S/A) für jeden Block bereitgestellt.
Bei diesen Ausführungsbeispiel ist in jedem Block eine Blindzelle D/C bereitgestellt, die mit einer entsprechenden der Bitleitungen bis verbunden ist und durch eine Blindwortleitung DWL gesteuert wird, und ist mit einer entsprechenden der Unter- -Leitungen (pre 1, ---, pre N/M) verbunden, die parallel zu den jeweiligen Unter-I/O- Leitungen in der gleichen Weise angeordnet sind, wie die Speicherzellen M/C verbunden sind.
Emitterelektroden-Wahlleitungen sind parallel zu den jeweiligen Wortleitungen angeordnet, und die Wortleitungen und die Emitterelektroden-Wahlleitungen sind mit einem Dekoder verbunden.
Der Unter-I/O-Leseverstärker in jedem Block ist mit den Unter-I/O- und den -Leitungen verbunden, und die verstärkten Potentiale der Unter-I/O- und der I/O-Leitungen werden an die entsprechenden Eingangs/Ausgangsleitungen I/O und über Übertragunggates wie z.B. n-Kanal-MOS-Transistoren T2 übertragen, deren Leitfähigkeitszustände durch die Spaltenwahlsignale CSL M'D, ---, CSL N'D gesteuert werden.
Die I/O- und -Leitungen sind mit einer Dateneingangspufferschaltung (DIN) und einem Haupt-I/O-Leseverstärker (I/O S/A) verbunden. Ein Ausgang des Haupt-I/O-Leseverstärkers wird von einem Anschlußstift Dout über eine Datenausgangspufferschaltung (Dout) ausgegeben.
Der obige Halbleiterspeicher hat aktive und Vorladungszustände, die selektiv durch einen Zeilenadreßtakt RAS (oder Chip-Select ) eingestellt werden.
Als nächstes wird ein Fall erläutert, bei dem die Chip-Funktion grundsätzlich durch ein an einem (einzigen) Stift anliegendes Steuersignal bestimmt wird. In diesem Fall werden in dem Adreßmultiplexersystem die Zeilen- und Spaltenadressen in der gleichen Weise wie im herkömmlichen DRAM in einer zeitlich verzahnten Weise durch RAS und CAS empfangen.
Zunächst wird unter Bezug auf Fig. 16 die Ausleseoperation erklärt. In dem Vorladungszustand, in dem auf einen Pegel "H" eingestellt ist, wird der MOS-Transistor Q1 der Speicherzelle M/C gesperrt, indem die Wortleitung WLn (n=1, ---, N) auf den Pegel "HT" gesetzt wird. Die Bitleitungen BL1 bis BLM, ---, BL(N-M+1) bis BLN, bis und die Unter-I/O- und -Leitungen (pre I/O 1 bis pre I/O N/M, pre 1 bis pre N/M) sind auf das VP-Potential vorgeladen. In diesem Fall wird das VP-Potential auf ein Potential niedriger als ein Potential des Knotens S gesetzt, das eingestellt ist, wenn der Pegel "H" in der in Fig. 10 gezeigten Speicherzelle gespeichert wird. Bei diesem Ausführungsbeispiel wird das VP-Potential auf ein niedriges Potential des Knotens S gesetzt, das eingestellt ist, wenn "L" gespeichert ist.
Als nächstes werden, wenn auf den Pegel "L" gesetzt ist und eine Adresse empfangen wird, z.B. in einem Fall, in dem eine in Fig. 15 gezeigte Speicherzelle A gewählt ist, die Wortleitung WL1 und die Spaltenwahlleitung CSLM aktiviert. Zur gleichen Zeit wird die Emitterelektrodenwahlleitung VE1 aktiviert. In einem Fall, in dem das Datum "1" in der Speicherzelle gespeichert wird, wird das Potential der Bitleitung BLM von dem Potential Vp auf das Potential Vs des Speicherknotens S angehoben.
Ein Unterschied zwischen den Potentialen Vs und Vp, d.h. eine Potentialdifferenz ΔV (= Vs - Vp) wird von dem Unter-I/O-Leseverstärker verstärkt. Ein Leseverstärker vom dynamischen Typ bzw. ein Differenzverstärker kann als Unter-I/O- Leseverstärker (pre I/O S/A) verwendet werden. Des weiteren ist es möglich, einen Leseverstärker vom unsymmetrischen Typ zu verwenden, der ausschließlich fähig ist, das Datum "1" zu lesen. In diesem Fall ist die Blindzelle nicht erforderlich. Das Zeitablaufdiagramm der Fig. 15 zeigt einen Fall, bei dem keine Blindzellen verwendet werden und der Vor-I/O-Leseverstärker aus einem Leseverstärker vom unsymmetrischen Typ aufgebaut ist.
Als nächstes wird CSLM'D angehoben, Daten werden an die I/O- und -Leitungen übertragen, der mit den I/O- und den - Leitungen verbundene Haupt-Leseverstärker (I/O S/A) wird aktiviert, und Daten werden aus dem Dout-Puffer ausgegeben. Das heißt, Daten werden ausgelesen.
Fig. 17 zeigt ein Zeitablaufdiagramm der Dateneinschreiboperation. Bei der Dateneinschreiboperation werden und auf den Pegel "L" gesetzt, so daß ein voreingestelltes Potential aus dem DIN-Puffer über die I/O-Leitung, die Vor- I/O-Leitung und die Bitleitung BLM übertragen und in eine Speicherzelle eingeschrieben wird (z.B. die Speicherzelle A in Fig. 15), die mittels der Wortleitung gewählt ist. In diesem Fall wird die Stromlieferfähigkeit des DIN-Puffers größer eingestellt als der Basisstrom IB, der von der Speicherzelle in den NPN-Transistor der Speicherzelle fließen darf, und "VBE1 + VCELL" oder "VBE0 + ΔVCELL" wird im Fall des Schreibens des Datums "1" bzw. "0" zwingend in den Speicherknoten S eingeschrieben. Bei der in Fig. 17 gezeigten Einschreiboperation wird das Potential (VE1) der Emitterelektroden-Wahlleitung konstant gehalten.
Fig. 18 zeigt ein Zeitablaufdiagramm der Auffrischoperation der Speicherzelle. In der Auffrischoperation kann ein Auffrischsteuersignal REF, das unabhängig von einem Chip- Select-Signal ist, von außen an den Chip angelegt werden. Wenn das Steuersignal REF auf den Pegel "L" gesetzt und eine Adresse eingegeben wird, wird nur die Emitterelektrodenleitung angewählt, während die Wortleitung im nichtangewählten Zustand gehalten wird, um das Potential der Emitterelektrodenleitung vom Pegel "H" zum Pegel "L" zu verändern. Die Adresse kann ein externes Adreßsignal sein (ext. Add), das von außen in den Chip eingegeben wird, oder ein internes Adreßsignal (int. Add), das exklusiv für die Auffrischoperation verwendet wird, und wobei der Ausgang von einem Adreßzähler in dem Chip genutzt werden kann. In diesem Fall kann zusätzlich zu dem Adreßzähler außerdem ein Schieberegister in dem Emitterelektrodenleitungsdekoder bereitgestellt werden, um aufeinanderfolgende Adressen in schneller Folge zu generieren.
Ein im herkömmlichen DRAM verwendeter -vor- -Modus (ein Modus, der ausschließlich für die Auffrischoperation genutzt wird, und bei dem vor von "H" nach "L" geändert wird) kann anstelle des von außen an den Chip angelegten Steuersignals REF genutzt werden. Des weiteren ist es möglich, eine Auto-Auffrisch-Zeitgeberschaltung in dem Chip bereitzustellen und die Auffrischoperation automatisch zu starten, wenn eine vorgegebene Zeitperiode abgelaufen ist.
Fig. 19 zeigt eine Speichereinrichtung, bei der der Dekoder in eine Emitterelektrodenleitungs-Dekoder/Treiberschaltung und eine Wortleitungsdekoder/Treiberschaltung geteilt ist. Bei dieser Speichereinrichtung kann für die Auffrischoperation eine Vielzahl von Emitterelektrodenleitungen VE0 bis VEN, die die Bitleitungen BL0 bis BLM schneiden, simultan angewählt werden. Die simultane Auffrischoperation wird als Flash-Refresh bezeichnet.
Des weiteren kann bei der Ausleseoperation die Emitterelektrodenleitung vor der Wortleitung gewählt werden, da der Dekoder in die Emitterelektrodenleitungs-Dekoder/Treiberschaltung und die Wortleitungsdekoder/Treiberschaltung geteilt ist. In diesem Fall belegen eine Vielzahl von Wortleitungen und eine Emitterelektrodenleitung gemeinsam die obere Adreßstelle.
Fig. 20 zeigt eine Speichereinrichtung, bei der der Dekoder in eine Emitterelektrodenleitungs-Dekoder/Treiberschaltung und eine Wortleitungsdekoder/Treiberschaltung geteilt ist, und wobei eine Schieberegisterschaltung in der Emitterelektrodenleitungs-Dekoder/Treiberschaltung bereitgestellt ist.
Wenn bei dieser Speichereinrichtung die Auffrischoperation gestartet wird, werden in schneller Folge aufeinanderfolgende Adressen von der Schieberegisterschaltung an die Emitterelektrodenleitungs-Dekoder/Treiberschaltung ausgegeben. Auf diese Weise wird mit hoher Geschwindigkeit eine Emitterelektrodenleitung durch die Emitterelektrodenleitungs-Dekoder/Treiberschaltung angewählt, wobei die Wortleitung im nicht angewählten Zustand gehalten wird, um die Auffrischoperation der Speicherzelle durchzuführen.
Als nächstes wird die Auffrischoperation einer Halbleiter- Speichereinrichtung gemäß einem weiteren Ausführungsbeispiel erklärt.
Anders als die Auffrischoperation des DRAM kann die Auffrischoperation bei diesem Ausführungsbeispiel durchgeführt werden, wenn die Wortleitung im nicht angewählten Zustand gehalten wird, indem die Selbstverstärkungsfunktion verwendet wird, über die jede der Speicherzellen verfügt. Das heißt, bei der Auffrischoperation wird das Emitterpotential verändert, um den Basis-Emitter-PN-Übergang des Bipolartransistors der Speicherzelle in Vorwärtsrichtung vorzuspannen, um die Basis als Datenspeicherknoten entsprechend einem positiven oder negativen Strom, der durch Variation des Emitterpotentials bewirkt wird, zu laden oder zu entladen, wodurch das Basispotential auf den bei der Dateneinschreiboperation eingestellten Potentialpegel zurückgebracht wird.
Des weiteren ist es anders als beim DRAM nicht notwendig, eine Totzeit (Sperrzeit) bereitzustellen, während der die Operation des Einschreibens von Daten in die Halbleiter- Speichereinrichtung für die Auffrischoperation und die Operation des Datenauslesens aus der Halbleiter-Speichereinrichtung nicht ausgeführt werden können. Das heißt, die Auffrischoperation kann unabhängig von den normalen Einschreib- und Ausleseoperationen erfolgen. Im Ergebnis kann der Anwender die Halbleiter-Speichereinrichtung in der gleichen Weise wie ein SRAM nutzen, bei dem eine Totzeit für die Auffrischoperation nicht erforderlich ist.
Fig. 21 zeigt eine Halbleiter-Speichereinrichtung, in der die obige Auffrischoperation durchgeführt wird. In diesem Beispiel ist eine Halbleiter-Speichervorrichtung 105 in eine Vielzahl von Speicher-Untermatrizes entsprechend den Emitterelektrodenleitungen unterteilt. Ein Ausgang für den Takt Φ mit einem durch eine Zeitkonstantenschaltung 106 vorgegebenen Zyklus wird an eine Adreßzählerschaltung 107 geliefert. In Reaktion auf den Takt Φ liefert die Adreßzählerschaltung 107 Mehrfach-Bitadressen A0 bis A3 an eine Emitterelektrodenleitungs-Dekoder/Treiberschaltung 108, die wiederum aufeinanderfolgend Emitterelektrodenleitungen VE00 bis VE33 in einem voreingestellten Zyklus anwählt. Die Taktfolgen für die Anwahl und die Binärinformation sind in Fig. 22A und 22B gezeigt. Wie aus dem Zeitablaufdiagramm klar zu erkennen ist, werden mit dem sequentiellen Setzen der Emitterelektrodenleitungen VE00, VE01, ---, VE33 von dem "H"-Pegel auf den "L"-Pegel die Speicheruntermatrizes 00, 01, 02, ---, 33 sequentiell in der "L"-Periode der entsprechenden Emitterelektrodenleitungen aufgefrischt.
In dem obigen Beispiel wird, da die gesamte Speicherzellenmatrix in 16 Speicheruntermatrizes geteilt ist, ein in den Kollektor-Emitterstrecken der Bipolartransistoren aller Speicherzellen der Auffrischoperation fließender Durchlaßstrom zu 1/16 desjenigen, der fließen würde, wenn die gesamte Speicherzellenmatrix gleichzeitig aufgefrischt werden würde. Als Beispiel sei angenommen, daß eine 1 Mbit-Halbleiter-Speichereinrichtung unter Verwendung der obigen Speicherzellen aufgebaut ist und das Datum "1" als Speicherdatum in allen Speicherzellen gespeichert ist. In diesem Fall fließt, wenn ein Durchlaßstrom in der Kollektor-Emitterstrecke zum Zeitpunkt des Haltens eines Datums "1" in der Speicherzelle 2,5 uA/Zelle beträgt, bei der Auffrischoperation mit gleichzeitiger Auffrischung aller Speicherzellen ein Durchlaßstrom von 2,5 A. Wenn jedoch die gesamte Speicherzellenmatrix in 16 Untermatrizes geteilt ist, wird der Durchlaßstrom 1/16 von 2,5 A oder 156 mA. Der Durchlaßstrom bei der Auffrischoperation wird mit zunehmender Anzahl der unterteilten Speicher-Untermatrizes reduziert. Der mittlere Durchlaßstrom im Bereitschaftsmodus (oder Wartemodus) der Halbleiter-Speichereinrichtung wird jedoch hauptsächlich durch einen mittleren Durchlaßstrom bestimmt, der in den Kollektor-Emitterstrecken der Bipolartransistoren der Speicherzellen fließt, der Kollektor-Emitter-Durchlaßstrom wird durch das Tastverhältnis der weiter oben beschriebenen Emitter-Taktungsoperation bestimmt, und der mittlere Durchlaßstrom wird auf einen Wert verringert, der durch Multiplikation des Tastverhältnisses mit einem Durchlaßstrom erhalten wird, der dann fließt, wenn die Emitter-Taktungsoperation nicht erfolgt.
Fig. 23 und 24 zeigen eine konkrete Speicherkernschaltung, bei der die Emitterelektrodenleitungen und die Wortleitungen parallel angeordnet sind. In dieser Schaltung werden die Emitterelektrodenleitungen bei der Auslese- und Auffrischoperation unabhängig voneinander gewählt. Demgemäß wird die logische Summe (ODER) einer in Zufallsfolge von außen an den Chip angelegten Zeilenadresse und einer von dem Adreßzähler ausgegebenen internen Adresse für die Auffrischoperation gebildet, und die Adresse der so gebildeten logischen Summe wird in die Emitterelektroden-Dekoderschaltung eingegeben. Bei diesem System können die gemeinsam für die Auffrischoperation und die Ausleseoperation genutzten Emitterelektrodenleitungen simultan gewählt werden. Wenn die Halbleiter- Speichereinrichtung der Erfindung in der gleichen Weise wie das herkömmliche DRAM eingerichtet wird, kann die Ausführungsform den erforderlichen Effekt erzielen.
Als nächstes wird eine weitere Ausführungsform gemäß dem Ausführungsbeispiel der Fig. 23 unter Bezug auf Fig. 25 erläutert.
Gemäß diesem Ausführungsbeispiel wird ein Taktsignal Φ von einer Zeitkonstantenschaltung 120 in einem vorgegebenen Zyklus in eine Emitterpotentialtreiberschaltung 121 eingegeben. Die Emitterpotentialtreiberschaltung 121 verändert das Emitterpotential in Reaktion auf das Taktsignal Φ. Die zu diesem Zeitpunkt eingestellten Taktfolgen sind in Fig. 26 dargestellt. Gemäß dem Zeitdiagramm wird der Basis-Emitter- PN-Übergang eines Bipolartransistors der Speicherzelle in einer Periode t1 in der Vorwärtsrichtung vorgespannt, und das Potential der Basis, die den Datenspeicherknoten bildet, wird aufgefrischt. Der Basis-Emitter-PN-Übergang wird in einer Periode t2 in Rückwärtsrichtung vorgespannt, und der Basisknoten wird in den elektrisch potentialfreien Zustand gebracht. Bei dieser Taktfolge wird das Verhältnis der Periode t1 zu der Gesamtperiode, d.h. t1/(t1+t2) als Tastverhältnis der Speicherzelle bezeichnet.
Der mittlere Durchlaßstrom, der in der Kollektor-Emitterstrecke eines Bipolartransistors der Speicherzelle fließt, wird auf einen Wert reduziert, der durch Multiplikation des Tastverhältnisses mit einem Durchlaßstrom erhalten wird, der fließt, wenn die Emitter-Taktungsoperation nicht erfolgt. Für ein Tastverhältnis von z.B. 1/100 wird der mittlere Durchlaßstrom in der Kollektor-Emitterstrecke des Bipolartransistors auf 1/100 desjenigen reduziert, der in einem Fall fließt, bei dem die Emitter-Taktungsoperation nicht erfolgt. Das Tastverhältnis ist durch die Pausenzeit (Datenhaltezeit) der in den elektrisch potentialfreien Zustand gebrachten Speicherzelle bestimmt.
Fig. 27 zeigt eine konkrete Schaltung der obigen Speicherzelle. In dieser Schaltung wird, wenn ein NPN-Transistor als der Bipolartransistor der Speicherzelle verwendet wird, das Emitterpotential bei der Auffrisch- und Ausleseoperation auf den Pegel "L" (low) und in der übrigen Zeit auf den Pegel "H" (high) gesetzt. Dieser Potentialzusammenhang wird umgekehrt, wenn ein PNP-Transistor als der Bipolartransistor verwendet wird.
Gemäß der Erfindung kann ein durch Nutzung der Rückwärtsbasisstromcharakteristik des Bipolartransistors aufgebautes DRAM auf Basis eines neuen Konzepts bereitgestellt werden. Das heißt, der Bipolartransistor wird im Auslesemodus aktiviert und die DRAM-Zelle wird durch den Rückwärtsbasisstrom als Verstärkungszelle betrieben. Da die DRAM-Zelle als Verstärkungszelle betrieben wird, unterscheidet sie sich von dem Zellentyp des herkömmlichen DRAM mit destruktivem Lesen, und das Verhältnis CB/CS der Bitleitungskapazität CB zu der Kapazität der Speicherzelle CS kann größer gewählt werden als im herkömmlichen Fall. Das heißt, die Anzahl der Speicherzellen, die mit einer Bitleitung verbunden werden können, kann im Vergleich zum herkömmlichen Fall erhöht werden.
Demzufolge kann die Matrix des DRAM hoher Dichte effektiv gestaltet werden, die Anzahl der Leseverstärker kann verringert und die Chipfläche kann verkleinert werden.
Des weiteren wird abweichend vom herkömmlichen DRAM der Leseverstärker nicht durch Anwahl der Wortleitung im Auffrischmodus betrieben, und gemäß der Erfindung kann die Auffrischoperation einfach durch Steuerung des Emitterpotentials ungeachtet der Anwahl/Nichtanwahl der Wortleitung abgeschlossen werden. Demzufolge ist in Gegensatz zum herkömmlichen DRAM keine Totzeit für die Auffrischoperation erforderlich, und der Zugriff auf die Speicherzelle kann wahlfrei erfolgen, so daß der Anwender die Halbleiter-Speichereinrichtung der Erfindung in der gleichen Weise wie ein SRAM nutzen kann.
Der mittlere Durchlaßstrom, der in der Kollektor-Emitterstrecke fließt und in dem mittleren Strom in der Halbleiter- Speichereinrichtung enthalten ist, kann auf einen mit dem Tastverhältnis multiplizierten Wert verringert werden, so daß der gesamte mittlere Strom signifikant verringert werden kann. Des weiteren ist die Speicherzellenmatrix in eine Vielzahl von Untermatrizes unterteilt und die Auffrischoperation wird sequentiell für jede Untermatrix ausgeführt, so daß der mittlere Durchlaßstrom in der Kollektor-Emitterstrecke bei der Auffrischoperation mit größer werdender Anzahl von abgeteilten Untermatrizes signifikant verringert werden kann.

Claims

1. Halbleiter-Speichereinrichtung umfassend:

eine Vielzahl von Wortleitungen (WL1 - WLN);

eine Vielzahl von Bitleitungen (BL1 - BLM);

eine Speicherzellenmatrix (M/C), von denen jede einen Bipolartransistor (Q2) und einen Schalttransistor (Q1) enthält, der zwischen die Basis des Bipolartransistors und eine zugehörige der Bitleitungen geschaltet ist und mittels einer der Wortleitungen angesteuert wird;

dadurch gekennzeichnet, daß der Bipolartransistor umfaßt:

ein Substrat (21) von einem ersten Leitungstyp;

eine vergrabene Schicht (22) von einem zweiten Leitungstyp, die in der Oberfläche des Substrats (21) gebildet ist;

eine Epitaxialschicht (23) vom ersten Leitungstyp, die auf der Oberfläche des Substrats (21) und der vergrabenen Schicht (22) gebildet ist;

eine wannenförmige Kollektorzone (24) vom zweiten Leitungstyp, die in der Epitaxialschicht (23) gebildet ist;

eine Basiszone (27) vom ersten Leitungstyp, die in der Kollektorzone (24) gebildet ist; und

eine Emitterzone (28) vom zweiten Leitungstyp, die in einem Teil der Basiszone (27) gebildet ist, wobei die Emitterzone (28) stark dotiert ist; worin die Konzentrationsverhältnisse der Verunreinigungen zwischen der Emitter-, Basis- und Kollektorzone so festgelegt sind, daß eine Anzahl von Trägern, die von der Basiszone in Richtung der Emitterzone wandert, kleiner sein kann als eine Anzahl von Elektron-Loch-Paaren, die bei den Betriebsspannungen der Halbleiter-Speichereinrichtung zwischen der Basis- und der Kollektorzone gebildet werden,

und dadurch, daß die Halbleiter-Speichereinrichtung des weiteren Spannungsveränderungseinrichtungen (102, 108) zur Steuerung der Kollektor-Emitterspannung aufweist, die geringer ist als die Durchbruchspannung, wobei die Kollektor-Emitterspannung an den Bipolartransistor angelegt ist, so daß sich die Polarität des Basisstroms aufgrund der Stoßionisation ändert, wenn die Basis- Emitterspannung, die an den Bipolartransistor angelegt ist, erhöht wird, und so daß das Potential, das der Basis-Emitterspannung an der Grenze zwischen der Polaritätsumkehr des Basisstromes von negativ nach positiv entspricht, als Eingangsdatum für die Speicherzellenmatrix verwendet werden kann; und zum Verändern der Emitterspannung einer Speicherzelle, die durch die Wortleitung ausgewählt wurde, so daß sie eine Kollektor-Emitterspannung hat, die bei der Speicherzellenausleseoperation höher ist als in dem Fall, daß die Speicherzelle nicht ausgewählt ist.

2. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Spannungsveränderungseinrichtung eine Einrichtung (VE1 ...) zur Änderung der Emitterspannung einer durch die Wortleitung (WL1 - WLN) ausgewählten Speicherzelle (M/c) in Synchronisation mit der Auswahl der Wortleitung enthält.

3. Halbleiter-Speichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wortleitung (WL) der Speicherzelle und die Emitterelektrode des Bipolartransistors (Q2) miteinander verbunden sind.

4. Halbleiter-Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zur Änderung der Emitterspannung eine Vielzahl von Emitterelektrodenleitungen (VE1 - VEN) enthält, die parallel zu den Wortleitungen angeordnet sind, so daß ein Emitterelektrodenleitungsdekoder die Emitterelektrodenleitung auswählt, die der gewünschten Adresse entspricht.

5. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Spannungsveränderungseinrichtung (102, 108) eine Dekoderschaltung enthält, die die Emitterelektrodenleitungen auswählt, und eine Treiberschaltung, um ein Signal in die Emitterelektrodenleitungen einzuspeisen.

6. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Spannungsveränderungseinrichtung (102, 108) eine Einrichtung enthält, um die Speicherzellen aufzufrischen, indem sämtliche der Wortleitungen in dem nicht angewählten Zustand gehalten werden.

7. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Anzahl der bei der Speicherauffrischung gewählten Emitterelektrodenleitungen größer ist als die Anzahl der Emitterelektrodenleitungen (VE1 - VEN), die bei der Einschreib- oder Ausleseoperation der Speicherzellen (M/C) angewählt wird.

8. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß eine Vielzahl von Emitterelektrodenleitungen (VE1 - VEN), die die Bitleitungen (BL1 - BLM) kreuzen, bei der Auffrischoperation ausgewählt werden, um gemeinsam die Auffrischoperation zu bewirken.

9. Halbleiter-Speichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Wortleitungen (WL1 - WLN) aus einer als erste aufgebrachten Schicht mit Polysilizium- Elektrodenleitungen und die Emitterelektrodenleitungen (VE1 - VEN) aus einer als zweite aufgebrachten Schicht mit Polysiliziumelektroden (36) gebildet sind.

10. Halbleiter-Speichereinrichtung umfassend:

eine Vielzahl von Wortleitungen (WL1 - WLN);

eine Vielzahl von Bitleitungen (BL1 - BLM);

eine Speicherzellenmatrix, die eine Vielzahl von Speicherzellen (M/C) enthält, die in einer Matrixform angeordnet sind, und von denen jede einen Bipolartransistor (Q2) enthält; und

einen Schalttransistor (Q1), der zwischen die Basis des Bipolartransistors und eine zugehörige der Bitleitungen geschaltet ist und mittels einer der Wortleitungen angesteuert wird; dadurch gekennzeichnet, daß der Bipolartransistor (Q2) umfaßt:

ein Substrat (21) von einem ersten Leitungstyp;

und dadurch, daß die Halbleiter-Speichereinrichtung des weiteren Spannungsveränderungseinrichtungen (102, 108) zur Steuerung der Kollektor-Emitterspannung aufweist, die geringer ist als die Durchbruchspannung, wobei die Kollektor-Emitterspannung an den Bipolartransistor angelegt ist, so daß sich die Polarität des Basisstroms aufgrund der Stoßionisation ändert, wenn die Basis- Emitterspannung, die an den Bipolartransistor angelegt ist, erhöht wird, und so daß ein Potential, das einer Basis-Emitterspannung an der Grenze zwischen der Polaritätsumkehr des Basisstromes von negativ nach positiv entspricht, als Eingangsdatum für die Speicherzellenmatrix verwendet werden kann; und zum Ändern der Emitterspannung einer jeden Speicherzelle derart, daß die PN-Übergangszone zwischen der Basis und dem Emitter des Bipolartransistors mindestens einmal in einem vorbestimmten Zyklus für eine voreingestellte Zeitdauer in den in Durchlaßrichtung vorgespannten Zustand gebracht wird.

11. Halbleiter-Speichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß diese des weiteren eine Einrichtung für das Einschreiben von Daten in die Speicherzellen in der Speicherzellenmatrix und für das Auffrischen der Speicherzellen umfaßt.

12. Halbleiter-Speichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Halbleiter-Speichereinrichtung des weiteren eine Vielzahl von Emitterelektrodenleitungen (VE1 - VEN) umfaßt, die parallel zu den Wortleitungen angeordnet sind, so daß ein Emitterelektrodenleitungsdekoder die Emitterelektrodenleitung wählt, die der gewünschten Adresse entspricht.

13. Halbleiter-Speichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Speicherzellenmatrix in eine Vielzahl von Untermatrizes geteilt ist, alle Emitter der Bipolartransistoren der Speicherzellen (M/c) in jeder der Untermatrizes gemeinsam mit einer entsprechenden der Emitterelektrodenleitungen (VE00 - VE33) verbunden sind, und die des weiteren eine Einrichtung (108) enthält, die für jede Emitterelektrodenleitung bereitgestellt ist, um die Untermatrizes in einem voreingestellten Zyklus aufzufrischen.

14. Halbleiter-Speichereinrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Halbleiter-Speichereinrichtung auf einem Halbleiterchip gebildet ist, der eine Adreßerzeugungseinrichtung zum Erzeugen einer internen Adresse hat, und die Emitterelektrodenleitungen (VE1 - VEN) parallel zu den Wortleitungen (WL1 - WLN) angeordnet sind, und daß sie eine Einrichtung hat, um nur die Emitterelektrodenleitungen entsprechend der von der Adreßerzeugungseinrichtung des Chips erzeugten Adresse bei der Datenausleseoperation zu wählen.

15. Halbleiter-Speichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß die Adreßerzeugungseinrichtung des Chips eine Zeitkonstantenschaltung enthält, die in dem Chip bereitgestellt ist; und eine Adreßzählerschaltung oder eine Schieberegisterschaltung, die in regelmäßigen Intervallen einen Taktimpulsausgang von der Zeitkonstantenschaltung empfängt.

16. Halbleiter-Speichereinrichtung nach Anspruch 14, dadurch gekennzeichnet, daß diese des weiteren eine Einrichtung umfaßt, um die gleichen Emitterelektroden leitungen (VE1 - VEN) zur gleichen Zeit entsprechend der internen Adresse und der externen Adresse zu wählen, um so die Auffrischoperation und die Auslese/Einschreiboperation unabhängig voneinander vorzunehmen.

17. Halbleiter-Speichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die Einrichtung für das Auffrischen der Speicherzellen die Zellen (M/c) auffrischt, indem sie den PN-Übergang zwischen der Basis und dem Emitter des Bipolartransistors mindestens einmal in einem vorbestimmten Zyklus für eine voreingestellte Zeitperiode in den in Durchlaßrichtung vorgespannten Zustand bringt.

18. Halbleiter-Speichereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung auf einem Halbleiterchip gebildet ist, der eine Zeitgeberschaltung hat, die Auffrischoperation unabhängig von der Einschreib und Ausleseoperation der Speicherzelle vorgenommen wird, und der PN-Übergang zwischen der Basis und dem Emitter des Bipolartransistors (Q2) durch einen Taktimpuls, den die interne Zeitgeberschaltung des Chips einmal in einem vorbestimmten Zyklus erzeugt, in Durchlaßrichtung vorgespannt wird.

19. Halbleiter-Speichereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß diese des weiteren eine Einrichtung zum simultanen Auffrischen einer Vielzahl von Speicherzellen oder aller Speicherzellen (M/c) hat.

20. Halbleiter-Speichereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß diese des weiteren eine Einrichtung für das Versetzen der Basis-Emitterstrecke in einen nichtleitenden Zustand hat, während Daten gehalten werden.

21. Halbleiter-Speichereinrichtung nach Anspruch 1 und 10, dadurch gekennzeichnet, daß die wannenförmige Kollektorzone (24) in Kontakt mit der vergrabenen Schicht (22) gebildet und leicht dotiert ist.

22. Halbleiter-Speichereinrichtung nach Anspruch 1 und 10, dadurch gekennzeichnet, daß eine Source des Schalttransistors (Q1) mit der Basiszone (27) des Bipolartransistors (Q2) kombiniert ist.